JP2010087035A - ３次元半導体装置の製造装置およびその製造方法 - Google Patents

Abstract

【課題】３次元半導体装置の製造コストを低減する。
【解決手段】集積回路チップ接合装置１は、上面に銅の端子を有する基体基板４０上に、上面および下面に銅の端子を有するメモリチップ４１を複数個積層し、その銅の端子同士を接合して、３次元半導体装置を製造する。集積回路チップ接合装置１は、基体基板４０およびメモリチップ４１を水素プラズマ雰囲気に曝し、その銅の端子に形成された酸化膜を除去する水素プラズマクリーナ部２と、銅の端子の酸化膜が除去された基体基板２０上に、銅の端子の酸化膜が除去されたメモリチップ４１集積回路チップを順次積層し、互いに対向する面に形成された銅の端子同士を非酸素雰囲気下で圧着して接合するチップマウント部３０とを備え、基体基板４０およびメモリチップ４１の水素プラズマクリーナ部２からチップマウント部３０へ搬送を、非酸素雰囲気下で行う。
【選択図】図１

Description

本発明は、複数の集積回路チップを複数段積層して構成した３次元半導体装置の製造装置およびその製造方法に関する。

近年の集積回路装置の動作の高速化に伴い、集積回路チップの３次元実装技術が注目されている。３次元実装は、２次元実装に比べ、信号の配線長が劇的に短くなり、その伝播遅延時間が大幅に短縮されるので、集積回路装置の動作の高速化に大きな効果がある。また、一方では、信号の伝播遅延時間を短縮することを目的に、集積回路チップの内外において、配線材料の低抵抗化、例えば、アルミ配線から銅配線への移行が進行しつつある。そして、それに伴い、集積回路チップに形成される端子（バンプ）の材料もハンダから銅へと移行している。

特許文献１には、メモリ集積回路チップを複数段積層して構成した３次元半導体装置の例が開示されている。特許文献１に開示されている３次元半導体装置を構成するメモリ集積回路チップの端子は、チップの上面と下面とを貫通する貫通電極により構成され、その貫通電極の上部および下部は、銅のバンプ電極であり、その銅のバンプ電極にはニッケルおよび金のメッキが施されている。

この銅の電極に対するニッケルおよび金のメッキは、銅の酸化を防止するために行う。すなわち、銅は、酸化しやすいため、常温の大気中でも、その表面に容易に酸化膜（自然酸化膜）が形成される。自然酸化膜が形成されると、電気抵抗が増大するとともに、銅の端子同士の接合性が低下する。そこで、銅の端子は、金など酸化されにくく、接合が容易な金属で覆われることが多い。
特開２００８−１６７２０号公報

しかしながら、メモリ集積回路チップの端子にニッケルや金メッキなどを施すと、そのメッキ工程が余分に必要となり、また、金など貴金属を使用することで、その製造コストが増大することになる。従って、特許文献１に開示された方法によって３次元半導体装置を製造した場合、その製造コストが大きくなるという問題がある。

そこで、本発明は、３次元半導体装置の製造コストを低減することを可能にする３次元半導体装置の製造装置およびその製造方法を提供することにある。

本発明は、少なくともその上面に銅で形成された端子を有する基体基板上に、その上面および下面の両面に銅で形成された端子を有する集積回路チップを複数個積層し、互いに対向する面に形成された前記端子同士を接合して構成した３次元半導体装置を製造する３次元半導体装置の製造装置である。その３次元半導体装置の製造装置は、基体基板および集積回路チップのそれぞれを水素プラズマ雰囲気に曝し、基体基板および集積回路チップのそれぞれが有する銅の端子に形成された酸化膜を除去する水素プラズマクリーナ部と、その水素プラズマクリーナ部によって酸化膜が除去された端子を有する基体基板、または、その水素プラズマクリーナ部によって酸化膜が除去された端子を有する集積回路チップが基体基板上に少なくとも１つ積層して接合された製造途上の３次元半導体装置の上面に、水素プラズマクリーナ部によって酸化膜が除去された端子を有する集積回路チップの他の１つを載置し、互いに対向する面に形成された前記端子同士を非酸素雰囲気下で圧着して接合するチップマウント部と、水素プラズマクリーナ部によって酸化膜が除去された端子をそれぞれ有する基体基板および集積回路チップを、非酸素雰囲気下で水素プラズマクリーナ部からチップマウント部へ搬送する搬送部と、を備えることを特徴とする。

本発明の３次元半導体装置の製造装置によれば、３次元半導体装置を製造するために用いられる集積回路チップの端子に酸化膜が形成されていても、その酸化膜は、水素プラズマクリーナ部で除去される。また、その酸化膜が除去された端子を有する集積回路チップは、非酸素雰囲気の下でチップマウント部へ搬送され、チップマウント部では、非酸素雰囲気の下で複数の集積回路チップの酸化膜のない銅の端子同士が接合されることにより、３次元半導体装置が製造される。

従って、本発明の３次元半導体装置の製造装置で３次元半導体装置を製造する場合には、その３次元半導体装置を製造するために用いられる集積回路チップの端子にニッケルや金などのメッキを施す必要がない。従って、その材料として、金などの貴金属を必要とせず、また、そのメッキ工程も不要となる。

本発明によれば、３次元半導体装置の製造コストが低減される。

以下、本発明の実施形態について、適宜、図面を参照しながら詳細に説明する。

図１は、本発明の実施形態に係る集積回路チップ接合装置の構成の例を、上面からの配置図として示した図、図２は、本実施形態に係る集積回路チップ接合装置で製造される積層メモリ集積回路装置の断面構造の例を示した図である。

図１に示した集積回路チップ接合装置１は、基体基板上に複数の集積回路チップを積層し、それぞれに形成された端子同士を接合して３次元半導体装置を製造する装置である。ここでは、集積回路チップ接合装置１の詳細な説明をする前に、図２を参照して、３次元半導体装置の一例である積層メモリ集積回路装置４の構成について説明する。

図２（ａ）に示すように、積層メモリ集積回路装置４は、基体基板を構成するインタポーザ４２に、メモリ集積回路が形成された複数のメモリチップ４１およびインタフェースチップ４３が積層され、相互の端子が接合されて構成される。ここで、メモリチップ４１およびインタフェースチップ４３は、いずれもＳｉウェーハから切り出されたベアチップである。

図２（ｂ）に示すように、メモリチップ４１は、Ｓｉ基板４１０の表層部に図示しないメモリ集積回路が形成され、そのメモリ集積回路の複数の入出力信号線や電源線は、それぞれ貫通電極４１１に接続されている。貫通電極４１１は、Ｓｉ基板の上面から下面までを貫通するビアホールにＣｕなどの導電性のよい金属が充填されて構成される。ここで、メモリチップ４１の上面で貫通電極４１１の上部には、Ｃｕバンプ４１２が形成され、また、メモリチップ４１の下面で貫通電極４１１の下部には、Ｃｕバンプ４１３が形成されている。

このようなＣｕバンプ４１２，４１３は、接合端子として機能し、他のメモリチップ４１のＣｕバンプ４１３，４１２、または、インタポーザ４２上に形成されたＣｕバンプ４２４などに接合される。

図２（ｃ）は、メモリチップ４１の貫通電極４１１およびその周辺部分を拡大して示した図である。貫通電極４１１は、Ｃｕバンプ４１２，４１３と電気的に接続され、また、Ｓｉ基板４１０のＳｉサブストレートとは、酸化シリコンや窒化シリコンなどからなる絶縁膜４１４，４１５，４１６によって電気的に絶縁されている。

図２（ｄ）に示すように、インタポーザ４２は、ビアホール４２１が形成されたポリイミドなどの絶縁基板４２０によって構成され、そのビアホール４２１にはＣｕなどの導電性のよい金属が充填されている。また、インタポーザ４２の上面には、それぞれのビアホール４２１内の金属に接続されたＣｕ配線４２２が形成されており、その下面のビアホール４２１の位置には、Ｃｕバンプ４２３が形成されている。さらに、メモリチップ４１のＣｕバンプ４１３が接合する位置のＣｕ配線４２２上には、Ｃｕバンプ４２４が形成されている。

インタポーザ４２は、再配置基板とも呼ばれ、その下面に接合されたインタフェースチップ４３を介して、メモリチップ４１の信号線を外部システムと接続するための信号線に変換する機能を有する。従って、インタポーザ４２の下面には、外部システム接続用のハンダバンプ４４が形成され、インタフェースチップ４３により外部システム接続用に変換された信号線は、Ｃｕ配線４２２を介して各ハンダバンプ４４に接続される。

また、図２（ａ）に示すように、インタポーザ４２上に積層され接合された複数のメモリチップ４１の間隙には、絶縁樹脂などからなるアンダフィル材４５が充填され、さらに、その外周は、モールド材４６によって覆われる。以上のようにして、積層メモリ集積回路装置４は、最終的にはＢＧＡ（Ball Grid Array）パッケージ形態の３次元半導体装置としてまとめ上げられる。

続いて、図１を参照しつつ、さらに、図３以下の図面を参照して、図２に示した積層メモリ集積回路装置４を製造するための集積回路チップ接合装置１の構成の例、および、その構成要素の詳細について説明する。

図１に示すように、本発明の実施形態に係る集積回路チップ接合装置１は、水素プラズマクリーナ部２およびチップマウント部３を含んで構成される。ここで、水素プラズマクリーナ部２は、積層メモリ集積回路装置４を製造するときに用いられるメモリチップ４１および基体基板４０上のＣｕ端子（Ｃｕバンプ４１２，４１３，４２３，４２４など）に形成された自然酸化膜を除去する装置である。また、チップマウント部３は、基体基板４０の上にメモリチップ４１を順次積層し、それぞれの上面および下面に設けられ、互いに接するＣｕ端子同士を接合する装置である。

なお、本実施形態では、基体基板４０は、複数のインタポーザ４２（図１では４つのインタポーザ４２）を平面的に繋げて１つの基板としたものであり、また、ウェーハ５は、ウェーハ保護シート５１が貼付され、複数のメモリチップ４１にダイシングされた形態のものをいう。なお、ウェーハ保護シート５１が貼付されたウェーハ５は、搬送の便宜のために、図示しない保護リングに保持されている。

図１において、水素プラズマクリーナ部２は、基体基板供給部２１ａと、基体基板クリーニングプラズマチャンバ２２ａと、ウェーハ供給部２１ｂと、ウェーハクリーニングプラズマチャンバ２２ｂと、により構成される。ここで、基体基板クリーニングプラズマチャンバ２２ａおよびウェーハクリーニングプラズマチャンバ２２ｂは、別途、図３を用いて詳しく説明するように、水素プラズマが生成される真空チャンバである。

基体基板供給部２１ａは、マガジンなどに収容された基体基板４０を基体基板クリーニングプラズマチャンバ２２ａへ搬入するための搬入口であり、マガジンローダやロードロックチャンバ（図示せず）などにより構成される。なお、ロードロックチャンバとは、少なくとも２つの搬入・搬出用のゲートを有する密閉チャンバであり、通常、その中には搬送装置が設けられている。

このような基体基板供給部２１ａにおいて、マガジンローダにセットされた基体基板４０は、ロードロックチャンバ内へ取り込まれると、ロードロックチャンバ内の搬送装置を介して、さらに、基体基板クリーニングプラズマチャンバ２２ａ内へと搬送される。

この基体基板４０の搬送動作において、基体基板４０がロードロックチャンバ内へ取り込まれるときには、ロードロックチャンバのマガジンローダ側（大気側）のゲートは開けられ、基体基板クリーニングプラズマチャンバ２２ａとの間のゲートは閉じられる。また、基体基板４０が基体基板クリーニングプラズマチャンバ２２ａへ搬送されるときには、大気側のゲートは閉じられ、基体基板クリーニングプラズマチャンバ２２ａとの間のゲートは開けられる。

基体基板供給部２１ａと同様に、ウェーハ供給部２１ｂは、ウェーハ保護シート５１が貼付されたウェーハ５をウェーハクリーニングプラズマチャンバ２２ｂへ搬入するための搬入口であり、ウェーハローダや同様のロードロックチャンバ（図示せず）などにより構成される。さらに、同様の動作により、ウェーハローダにセットされたウェーハ５がウェーハクリーニングプラズマチャンバ２２ｂへ搬送される。

図３は、本実施形態に係る集積回路チップ接合装置１におけるプラズマチャンバ２２の概略構成の例を示した図である。ここで、プラズマチャンバ２２は、基体基板クリーニングプラズマチャンバ２２ａおよびウェーハクリーニングプラズマチャンバ２２ｂの総称である。なお、図３では、ウェーハクリーニングプラズマチャンバ２２ｂを例にして、プラズマチャンバ２２の説明を行っている。

図３に示すように、プラズマチャンバ２２の内部は、水素ガスが水素ガス供給口２２２から供給される一方で、排気口２２３からは図示しない真空ポンプなどにより真空に引かれ、その内部の圧力は、例えば、１０Ｐａ程度に保たれる。また、上部電極２２４と下部電極２２５との間には、高周波電源２２６から供給されるマイクロ波などの高周波の電圧が印加され、プラズマチャンバ２２の内部に水素イオン（Ｈ^＋）プラズマが生成される。

その結果、下部電極２２５の上方に載置されたウェーハ５、つまり、メモリチップ４１は、その生成された水素イオン（Ｈ^＋）プラズマに曝される。従って、メモリチップ４１のＣｕバンプ４１２，４１３は、水素イオン（Ｈ^＋）プラズマに曝される。ここで、Ｃｕバンプ４１２，４１３に自然酸化膜が形成されていた場合には、水素イオン（Ｈ^＋）プラズマがその自然酸化膜に還元作用を及ぼして、酸化銅（ＣｕＯ）を真性の銅（Ｃｕ）に変える。

従って、メモリチップ４１をプラズマチャンバ２２に入れて、水素イオン（Ｈ^＋）プラズマに所定の時間（例えば、２０秒間）曝すことにより、そのＣｕバンプ４１２，４１３に形成されていた自然酸化膜は除去される。

以上のようにして、メモリチップ４１のＣｕバンプ４１２，４１３に形成されていた自然酸化膜が除去されると、そのメモリチップ４１、つまり、ウェーハ５は、ウェーハ保護シート５１に貼付された状態で、チップマウント部３側に設けられたロードロックチャンバ（図示せず）内の搬送ロボットにより、プラズマチャンバ２２（ウェーハクリーニングプラズマチャンバ２２ｂ）の内部から取り出され、チップマウント部３へ搬出される。

同様に、基体基板クリーニングプラズマチャンバ２２ａによって、基体基板４０（インタポーザ４２）のＣｕバンプ４２３，４２４の自然酸化膜が除去される。そして、Ｃｕバンプ４２３，４２４の自然酸化膜が除去された基体基板４０は、トレイに収容された状態で、チップマウント部３側に設けられたロードロックチャンバ（図示せず）内の搬送装置により、プラズマチャンバ２２（基体基板クリーニングプラズマチャンバ２２ａ）の内部から取り出され、チップマウント部３へ搬出される。

続いて、再度、図１を参照して、チップマウント部３の構成および機能について説明する。図１に示すように、チップマウント部３は、基体基板搬送部３１ａ、ウェーハ搬送部３１ｂ、マウントステージ３２、ウェーハステージ３３、走行軌道３４１およびコレット支持体３４２を含むコレット３４、マウント済基板回収部３５ａ、使用済ウェーハ回収部３５ｂなどを含んで構成される。

基体基板搬送部３１ａは、吸着ハンドやコンベアなどを備えた搬送装置などによって構成され、基体基板４０を、適宜、基体基板クリーニングプラズマチャンバ２２ａから取り出し、搬送し、マウントステージ３２上に載置する。

同様に、ウェーハ搬送部３１ｂは、ウェーハ５を保持した保護リング把持するハンドを有する搬送ロボットを含んで構成され、ウェーハクリーニングプラズマチャンバ２２ｂから搬出されるウェーハ５を受け取り、そのウェーハ５をウェーハステージ３３上に載置する。

次に、図１および図４に示すように、マウントステージ３２およびウェーハステージ３３の上方には、両者をまたぐように、走行軌道３４１が設けられている。ここで、図４は、走行軌道３４１を含むコレット３４の移動機構の例を側面視で示した図である。

コレット支持体３４２は、下垂するアーム３４３を備え、アーム３４３の下端部にコレット３４が取り付けられる。アーム３４３は、適宜、伸張または収縮して、コレット３４を上下方向に移動させる。また、コレット支持体３４２は、走行軌道３４１に取り付けられ、コレット３４を支持した状態で、走行軌道３４１上を自在に走行する。なお、図４では、上下方向をＺ軸、走行軌道３４１の方向をＹ軸としている。

また、図示を省略しているが、ウェーハステージ３３およびマウントステージ３２は、それぞれ、走行軌道３４１と交る方向（図１ではＸ軸方向）に自在に移動する移動機構を有している。

また、チップマウント部３は、これらの移動機構を連動させて制御する制御装置（図示せず）を備えており、その制御装置の制御によって、ウェーハステージ３３上またはマウントステージ３２上の任意の水平位置に、コレット３４を位置付けることができる。また、制御装置は、アーム３４３を、適宜、伸張または収縮させてコレット３４の高さ位置を定めることができる。

コレット３４は、その下端部に真空吸着などによる吸着部を備えている。そこで、コレット３４がその吸着部にメモリチップ４１を吸着するときには、制御装置は、まず、コレット支持体３４２およびウェーハステージ３３をＹ方向またはＸ方向に、適宜、移動させることにより、コレット３４を、吸着対象のメモリチップ４１の直上位置に位置づける。そして、アーム３４３を伸張させることにより、吸着部がメモリチップ４１に接する位置までコレット３４を下降させて、メモリチップ４１を吸着させる。その後、アーム３４３を収縮させて、コレット３４を上昇させる。

なお、ウェーハステージ３３は、メモリチップ４１のウェーハ保護シート５１からの剥離を容易にするためのチップ突き上げ機構（図示せず）を有している。チップ突き上げ機構は、コレット３４がメモリチップ４１を吸着したときに同期して、ウェーハ保護シート５１の下部から、その吸着されたメモリチップ４１を突き上げて、その剥離の動作を補助する。

コレット３４がメモリチップ４１を吸着して上昇すると、制御装置は、再び、コレット支持体３４２およびウェーハステージ３３をＹ方向またはＸ方向に、適宜、移動させ、コレット３４を、マウントステージ３２上に載置された基体基板４０上方の所定の位置に位置づける。

そして、制御装置は、アーム３４３を伸張させることにより、コレット３４をその先端部に吸着しているメモリチップ４１が基体基板４０に接する位置まで下降させる。このとき、制御装置は、コレット支持体３４２またはコレット３４に付属するカメラなどの撮像装置（図示せず）から取得される映像に基づき、詳細な位置合わせを行い、メモリチップの下面のＣｕバンプ４１３と基体基板４０（インタポーザ４２）の上面のＣｕバンプ４２４とが接触するように位置を調整する。

コレット３４は、さらに、電磁コイルなどを介して制御装置によって駆動されるばね機構（図示せず）を有し、そのばね機構によって吸着部を外方向（図４では下方）に押し出す押圧力を生成する。

そこで、制御装置は、メモリチップ４１が基体基板４０に接したことを検知したときには、そのばね機構を駆動して、メモリチップ４１を上部より押圧し、メモリチップ４１の下面のＣｕバンプ４１３と基体基板４０（インタポーザ４２）の上面のＣｕバンプ４２４とを圧着して、接合する。

なお、ここでは、メモリチップ４１が基体基板４０に接合されるとしたが、基体基板４０上にすでに接合済みのメモリチップ４１が積層されている場合もある。その場合には、制御装置は、コレット３４に吸着されたメモリチップ４１が積層されたメモリチップ４１に接したことを検知して、ばね機構を駆動して、吸着されたメモリチップ４１を上部より押圧し、その吸着されたメモリチップ４１の下面のＣｕバンプ４１３と積層済のメモリチップ４１の上面のＣｕバンプ４１２とを圧着して、接合する。

図５は、マウントステージ３２上に載置された基体基板４０上に２層のメモリチップ４１が接合して積層され、その上にさらに新たなメモリチップ４１が接合される様子を示した図である。ここで、図５（ａ）は、コレット３４が搬送中のメモリチップ４１を吸着している様子を示し、図５（ｂ）は、基体基板４０上の２層のメモリチップ４１の上に新たなメモリチップ４１が載置され、そのメモリチップ４１にばね機構などによる押圧力が加えられ、互いに接するＣｕバンプ４１３，４１２が接合する様子を示している。

ここで、図１に示す基体基板搬送部３１ａ、ウェーハ搬送部３１ｂ、並びに、マウントステージ３２、ウェーハステージ３３およびコレット３４（走行軌道３４１とコレット支持体３４２とを含む）が配置された領域は、大気を遮断するための筐体に覆われているものとする。そして、その筐体の内部は、図示しない不活性気体供給部から供給される窒素などの不活性気体で満たされ、大気圧よりやや高い圧力が保たれているものとする。すなわち、この筐体内部は、非酸素の雰囲気に保たれている。

従って、基体基板４０およびメモリチップ４１は、プラズマチャンバ２２から取り出され、メモリチップ４１が基体基板４０上に積層されるまでの工程は、非酸素雰囲気の下で行われる。すなわち、基体基板４０およびメモリチップ４１上のＣｕバンプ４２３，４２４，４１２，４１３に形成された自然酸化膜は、プラズマチャンバ２２により除去されているので、その後、Ｃｕバンプ４２３，４２４，４１２，４１３同士が接合されるときに至るまで、真性の銅（Ｃｕ）が露出した状態にある。そのため、そのＣｕバンプ４２３，４２４，４１２，４１３同士は、それほど大きくない押圧力、つまり、コレット３４のばね機構によって生成される程度の押圧力で圧着して、接合することができる。

なお、Ｃｕバンプ４２３，４２４，４１２，４１３同士の圧着に際しては、マウントステージ３２やコレット３４の内部にヒータを埋め込んでおき、そのＣｕバンプ４２３，４２４，４１２，４１３を加熱した上で圧着するとしてもよい。その場合には、常温での圧着に比べ、Ｃｕバンプ４２４，４１２，４１３同士のより安定した結合が得られたり、押圧力を小さくしたり、押圧力の印加時間を短縮したりすることができる。

図６は、チップマウント部３によって所定数のメモリチップ４１が基体基板４０へ積層されたマウント済基板の構成の例を示した図である。図６に示した例では、４つのインタポーザ４２により構成された基体基板４０上に、６段のメモリチップ４１が積層されている。このように、基体基板４０上に所定の数のメモリチップ４１があらかじめ定められた所定の段数積層されたものを、以下、マウント済基板と呼ぶ。

チップマウント部３の制御装置は、コレット３４によって基体基板４０上に積層されるメモリチップ４１の段数および総数を管理し、基体基板４０へのメモリチップ４１の積層完了、つまり、マウント済基板の製造完了を検知し、その旨を、マウント済基板回収部３５ａ（図１参照）へ通知する。

マウント済基板回収部３５ａは、搬送ロボットなどによって構成され、制御装置からマウント済基板の製造完了の通知を受けたときには、そのマウント済基板をマウントステージ３２から回収して、チップマウント部３の外へ搬出する。

また、同様に、使用済ウェーハ回収部３５ｂ（図１参照）は、搬送ロボットなどによって構成され、制御装置からウェーハ保護シート５１上の使用可能なメモリチップ４１がなくなったことを通知する通知を受けたときには、そのウェーハ保護シート５１をウェーハステージ３３から回収して、チップマウント部３の外へ搬出する。

なお、使用可能なメモリチップ４１とは、通常、ウェーハ５がダイシングされる前に実施される所定の検査装置を用いた検査によって、そのメモリチップ４１が電気的にも機能的にも正常に動作することが確認されたものをいう。従って、その検査装置によって、正常に動作することが確認されなかったメモリチップ４１は不良品であるため、使用されない。

チップマウント部３の外へ搬出されたマウント済基板は、積層メモリ集積回路装置４の製造途上の半製品である。マウント済基板は、その後、他の製造装置によって、メモリチップ４１積層部分の周囲がモールド材４６によってモールドされ、次いで、インタポーザ４２の単位で切断される。さらに、インタポーザ４２の下面にインタフェースチップ４３が接合されるとともに、ハンダバンプ４４が形成されて、積層メモリ集積回路装置４が完成する。

以上のように、積層メモリ集積回路装置４の製造に、本実施形態で説明した集積回路チップ接合装置１を用いると、基体基板４０とメモリチップ４１とを接合したり、メモリチップ４１同士を接合したりする場合、その接合端子に金やニッケルのメッキを施す必要がないので、積層メモリ集積回路装置４の製造コストを低減することができる。

（実施形態の変形例−１）
続いて、図７を参照して、本実施形態の変形例について説明する。図７は、本実施形態の変形例に係る集積回路チップ接合装置の構成の例を示した図である。図１を用いて説明した集積回路チップ接合装置１においては、積層メモリ集積回路装置４を製造するために必要なメモリチップ４１は、ウェーハ保護シート５１に貼付されたウェーハ５がダイシングされた形態で供給されるものとしてきた。それに対し、この実施形態の変形例では、ダイシング後のメモリチップ４１がトレイ６に収容された形態で、集積回路チップ接合装置１’に供給される。

トレイ６は、複数の区画が設けられたメモリチップ４１の容器であり、メモリチップ４１は、その１つの区画に１個ずつ平置きされる。このとき、トレイ６には、検査装置で正常に動作することが確認されたメモリチップ４１が収容される。

メモリチップ４１が収容されたトレイ６は、トレイ供給部２１ｂ’を介して、トレイクリーニングプラズマチャンバ２２ｂ’の中へ搬入され、その中でメモリチップ４１のＣｕバンプ４１２，４１３に形成された自然酸化膜が除去される。Ｃｕバンプ４１２，４１３の自然酸化膜が除去されたメモリチップ４１は、トレイ６に収容されたまま、チップマウント部３’へ搬送される。

チップマウント部３’では、メモリチップ４１がトレイ６に平置きされているため、コレット３４によって容易に吸着して搬送することができる。従って、メモリチップ４１をコレット３４により基体基板４０上に積層していくチップマウント部３’の動作は、図１で説明したチップマウント部３の動作とほとんど同じである。そこで、そのチップマウント部３の動作の説明は省略する。

コレット３４によって基体基板４０に所定数のメモリチップ４１が所定段数積層されると、マウント済基板回収部３５ａは、その所定数のメモリチップ４１が積層された基体基板４０をマウント済基板として集積回路チップ接合装置１’の外へ搬出する。同様に、使用済トレイ回収部３５ｂ’は、適宜、空になったトレイ６を集積回路チップ接合装置１’の外へ搬出する。

さらに、いくつかの実施形態の変形が可能である。

（実施形態の変形例−２）
ここまでに説明した集積回路チップ接合装置１においては、基体基板４０は、複数のインタポーザ４２がつながって構成されたものとしたが、この実施形態の変形例では、基体基板４０は、１つのインタポーザ４２によって構成されるものとする。

この場合には、基体基板４０、つまり、インタポーザ４２は、図７に示したトレイ６と同様のトレイに収容された形態でプラズマチャンバ２２へ搬入され、インタポーザ４２のＣｕバンプ４２３，４２４の自然酸化膜が除去される。そして、インタポーザ４２を収容したトレイは、プラズマチャンバ２２から搬出され、マウントステージ３２上に載置される。その後、図１で説明した場合とほとんど同様にして、インタポーザ４２の上部に所定段数のメモリチップ４１が積層され、その所定段数のメモリチップ４１が積層されたインタポーザ４２は、トレイに収容された形態で、集積回路チップ接合装置から搬出される。

なお、この実施形態の変形例−２では、メモリチップ４１は、図１のようにウェーハ５がダイシングされ、ウェーハ保護シート５１上に貼付されたものであってもよく、また、実施形態の変形例−１のようにトレイ６に収容されたものであってもよい。

（実施形態の変形例−３）
インタポーザ４２は、シリコンウェーハ上に形成された絶縁膜を利用して製造される場合がある。その場合には、図１でいう基体基板４０には、そのインタポーザ４２が形成されたシリコンウェーハが対応する。

従って、この場合には、集積回路チップ接合装置１には、基体基板４０に代えて、シリコンウェーハが搬入されることになるので、図１でいう基体基板クリーニングプラズマチャンバ２２ａは、ウェーハクリーニングプラズマチャンバ２２ｂと同様の構成のものとなる。あるいは、ウェーハクリーニングプラズマチャンバ２２ｂを、インタポーザ４２が形成されたウェーハとメモリチップ４１が形成されたウェーハとで共用するようにしてもよい。

なお、この実施形態の変形例−３でも、メモリチップ４１は、図１のようにウェーハ５がダイシングされ、ウェーハ保護シート５１上に貼付されたものであってもよく、また、実施形態の変形例−１のようにトレイ６に収容されたものであってもよい。

以上のような実施形態の変形例−１，２，３においても、インタポーザ４２とメモリチップ４１とを接合したり、メモリチップ４１同士を接合したりする場合、その接合端子に金やニッケルのメッキを施す必要がないので、積層メモリ集積回路装置４の製造コストを低減することができる。

（実施形態の変形例−４）
以上に説明した実施形態およびその変形例では、メモリチップ４１は、シリコンのベアチップにＣｕバンプが形成されたものであるとしているが、メモリチップ４１およびインタポーザ４２は、ＣＳＰ（Chip Size Package）などの技術によってシリコンベアチップが所定のパッケージに収納され、そのパッケージにＣｕ端子が設けられたフリップチップなどであってもよい。この場合には、インタポーザ４２およびメモリチップ４１は、ともにトレイに収容された形態で集積回路チップ接合装置に搬入され、インタポーザ４２上にメモリチップ４１が積層される。

この実施形態の変形例においても、その接合端子に金やニッケルのメッキを施す必要がないので、積層メモリ集積回路装置４の製造コストを低減することができる。

（実施形態の変形例−５）
以上に説明した実施形態およびその変形例では、３次元集積回路装置は、図２に示したような積層メモリ集積回路装置４であるとしているが、それに限定されることなく、基体基板４０（インタポーザ４２）上に積層される集積回路チップが論理集積回路やアナログ集積回路またはそれらが混載されたものであってもよい。とくに、前記の変形例−４のように、集積回路チップがパッケージ化されたフリップチップなどの場合には、積層される集積回路チップが論理集積回路、メモリ集積回路、アナログ集積回路またはそれらが混載されたものであることが多くなると考えられる。

（実施形態の変形例−６）
以上に説明した実施形態およびその変形例では、基体基板４０（インタポーザ４２）およびその上に積層される集積回路チップ（メモリチップ４１）の端子は、銅（Ｃｕ）で形成されたバンプであるとしているが、基体基板４０および集積回路チップの一部または全部のバンプがハンダやアルミニウムなどで形成されていてもよい。その場合には、その実施形態における集積回路チップ接合装置では、「Ｃｕバンプ」と「ハンダバンプ」との接合や「Ｃｕバンプ」と「Ａｌバンプ」との接合などが行われる。

（実施形態の変形例−７）
以上に説明した実施形態およびその変形例では、図１に示す基体基板搬送部３１ａ、ウェーハ搬送部３１ｂ、並びに、マウントステージ３２、ウェーハステージ３３およびコレット３４（走行軌道３４１とコレット支持体３４２とを含む）が配置された領域は、筐体で覆われ、その筐体内を窒素などの不活性気体で満たすとしているが、必ずしも筐体内全体を不活性気体で満たす必要はない。

例えば、マウントステージ３２やウェーハステージ３３などの近傍に図示しない不活性気体供給部から供給させる不活性気体を噴出する噴出口を設け、その噴出口から噴出する不活性気体をマウントステージ３２やウェーハステージ３３などに吹き付けることによって、その近傍に局所的な非酸素雰囲気を形成するようにしてもよい。

この場合には、基体基板４０やメモリチップ４１の搬送時には、酸素を含んだ空気に曝されることになるが、その搬送が短時間に行われることを考慮すれば、基体基板４０およびメモリチップ４１のＣｕバンプの酸化量はわずかである。

１ 本発明の実施形態に係る集積回路チップ接合装置の構成の例を、上面からの配置図として示した図。 本実施形態に係る集積回路チップ接合装置で製造される積層メモリ集積回路装置の断面構造の例を示した図。 本実施形態に係る集積回路チップ接合装置におけるプラズマチャンバの概略構成の例を示した図。 走行軌道を含むコレットの移動機構の例を側面視で示した図。 マウントステージ上に載置された基体基板上に２層のメモリチップが接合して積層され、その上にさらに新たなメモリチップが接合される様子を示した図。 チップマウント部３によって所定数のメモリチップが基体基板へ積層されたマウント済基板の構成の例を示した図。 本実施形態の変形例に係る集積回路チップ接合装置の構成の例を示した図。

符号の説明

１ 集積回路チップ接合装置
２ 水素プラズマクリーナ部
３ チップマウント部
４ 積層メモリ集積回路装置
５ ウェーハ
６ トレイ
２１ａ 基体基板供給部
２１ｂ ウェーハ供給部
２２ プラズマチャンバ
２２ａ 基体基板クリーニングプラズマチャンバ
２２ｂ ウェーハクリーニングプラズマチャンバ
３１ａ 基体基板搬送部
３１ｂ ウェーハ搬送部
３２ マウントステージ
３３ ウェーハステージ
３４ コレット
３５ａ マウント済基板回収部
３５ｂ 使用済ウェーハ回収部
４０ 基体基板
４１ メモリチップ
４２ インタポーザ
４３ インタフェースチップ
４４ ハンダバンプ
４５ アンダフィル材
４６ モールド材
５１ ウェーハ保護シート
２２２ 水素ガス供給口
２２３ 排気口
２２４ 上部電極
２２５ 下部電極
２２６ 高周波電源
３３３ ウェーハステージ３３
３４１ 走行軌道
３４２ コレット支持体
３４３ アーム
４１０ Ｓｉ基板
４１１ 貫通電極
４１２，４１２ Ｃｕバンプ
４１３ Ｃｕバンプ
４１４ 絶縁膜
４２０ 絶縁基板
４２１ ビアホール
４２２ Ｃｕ配線
４２３，４２４ Ｃｕバンプ

Claims (8)

1. 少なくともその上面に銅で形成された端子を有する基体基板上に、その上面および下面の両面に銅で形成された端子を有する集積回路チップを複数個積層し、互いに対向する面に形成された前記端子同士を接合して構成した３次元半導体装置を製造する３次元半導体装置の製造装置であって、
   前記基体基板および前記集積回路チップのそれぞれを水素プラズマ雰囲気に曝し、前記基体基板および前記集積回路チップのそれぞれが有する銅の端子に形成された酸化膜を除去する水素プラズマクリーナ部と、
   前記水素プラズマクリーナ部によって酸化膜が除去された端子を有する前記基体基板、または、前記基体基板に前記水素プラズマクリーナ部によって酸化膜が除去された端子を有する前記集積回路チップが少なくとも１つ積層された製造途上の３次元半導体装置の上面に、前記水素プラズマクリーナ部によって酸化膜が除去された端子を有する前記集積回路チップの他の１つを載置し、互いに対向する面に形成された前記端子同士を非酸素雰囲気下で圧着して接合するチップマウント部と、
   を備えること
   を特徴とする３次元半導体装置の製造装置。
2. 前記水素プラズマクリーナ部によって酸化膜が除去された端子をそれぞれ有する前記基体基板および前記集積回路チップを、非酸素雰囲気下で前記チップマウント部へ搬送すること
   を特徴とする請求項１に記載の３次元半導体装置の製造装置。
3. 前記集積回路チップは、シリコンベアチップであること
   を特徴とする請求項１または請求項２に記載の３次元半導体装置の製造装置。
4. 前記集積回路チップは、シリコンベアチップを所定のパッケージに収納したパッケージ化集積回路チップであること
   を特徴とする請求項１または請求項２に記載の３次元半導体装置の製造装置。
5. 少なくともその上面に銅で形成された端子を有する基体基板上に、その上面および下面の両面に銅で形成された端子を有する集積回路チップを複数個積層し、互いに対向する面に形成された前記端子同士を接合して構成した３次元半導体装置を製造する３次元半導体装置の製造方法であって、
   前記基体基板および前記集積回路チップのそれぞれを水素プラズマ雰囲気に曝し、前記基体基板および前記集積回路チップのそれぞれが有する銅の端子に形成された酸化膜を除去する水素プラズマクリーニング工程と、
   前記水素プラズマクリーニング工程によって酸化膜が除去された端子を有する前記基体基板、または、前記基体基板に前記水素プラズマクリーニング工程によって酸化膜が除去された端子を有する前記集積回路チップが少なくとも１つ積層された製造途上の３次元半導体装置の上面に、前記水素プラズマクリーニング工程によって酸化膜が除去された端子を有する前記集積回路チップの他の１つを載置し、互いに対向する面に形成された前記端子同士を非酸素雰囲気下で圧着して接合するチップマウント工程と、
   を備えること
6. 前記水素プラズマクリーナ工程で酸化膜が除去された端子をそれぞれ有する前記基体基板および前記集積回路チップを、非酸素雰囲気下で搬送して、前記チップマウント部へ供給すること
   を特徴とする請求項５に記載の３次元半導体装置の製造方法。
7. 前記集積回路チップは、シリコンベアチップであること
   を特徴とする請求項５または請求項６に記載の３次元半導体装置の製造方法。
8. 前記集積回路チップは、シリコンベアチップを所定のパッケージに収納したパッケージ化集積回路チップであること
   を特徴とする請求項５または請求項６に記載の３次元半導体装置の製造方法。

Images