JP2010087057A

JP2010087057A - 半導体発光素子の製造方法

Info

Publication number: JP2010087057A
Application number: JP2008251971A
Authority: JP
Inventors: Koichi Goshonoo; 浩一五所野尾; Miki Moriyama; 実希守山
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2008-09-30
Filing date: 2008-09-30
Publication date: 2010-04-15

Abstract

【課題】この発明は、ＬＥＤチップの表面構造の如何にかかわらず、そのｐ型半導体層においてｐパッド電極の下側の部分を平坦とし、残部に凹凸を形成する安価な方法を提供することを目的とする。
【解決手段】一つの光放出面に凹凸部４３と平坦部４１とを有する半導体発光素子の製造方法であって、光放出面へ全面的に凹凸を形成するための所定パターンを有する第１のマスク層５０を形成するステップと、第１のマスク層５０において平坦部４１に対応する部分８の前記パターンを無効にするステップと、第１のマスク層５０の有効なパターン部分を用いて、光放出面へ凹凸部４３を形成するステップとを実行する。
【選択図】図２

Description

本発明は半導体発光素子の製造方法に関する。

短波長用の半導体発光素子として利用されるIII族窒化物系化合物半導体発光素子にはｐ型半導体層側から光を取り出すタイプがあり、フェイスアップ型ＬＥＤチップと呼ばれることがある。
かかるフェイスアップ型ＬＥＤチップでは、ｐ型半導体層の電流密度を均一化するためにその表面のほぼ全域に透明電極が積層される。透光性を確保するためこの透明電極は薄膜に形成されるので、ワイヤボンディングを受けるために厚膜のｐパッド電極が当該透明電極上に形成される。
ＬＥＤチップからの高い光取り出し効率を達成するため、ｐ型半導体層の表面に又は透明電極の表面に凹凸を設ける技術が特許文献１〜３に開示されている。
特開２００５−２５９９７０号公報特開２００６−１２８２２７号公報特開２００７−０１９４８８号公報

特許文献１及び特許文献２に記載の技術では、ｐパッド電極の下側部分のｐ型半導体層又は透明電極に凹凸が形成されているので、その凹凸の影響がｐパッド電極の表面にも及び、その結果、ｐパッド電極の表面の平坦性が乱れるおそれがある。ｐパッド電極の表面が平坦でなくなると、このｐパッド電極に対するワイヤボンディング作業が困難になり、ボンディング後においても充分な接着強度を得られないおそれがある。
同様に、ｎパッド電極においてもその表面に平坦性が要求されるので、ｎパッド電極が積層されるｎ型半導体層のｎパッド電極面（エッチングにより表出される）にも平坦性が必要である。ここにｐ型半導体層の全面に凹凸が形成されていたとすると、ｎパッド電極形成面を表出するためにｐ型半導体層、活性層及びｎ型半導体層の一部をエッチングにより除去したとき、ｐ型半導体層の凹凸がｎパッド電極形成面に転写されるおそれがある。
また、ｐパッド電極やｎパッド電極に接する半導体層に凹凸が存在すると、散乱・回折によりパッド電極へ入射する光が増加することにより、光取出し効率が低下する場合がある。
勿論、特許文献３に記載の技術のように、透明電極においてｐパッド電極が形成される部分以外の領域のみに凹凸を形成すれば、即ち、ｐパッド電極の下側の部分を平坦にすれば、ｐパッド電極の表面の平坦性を維持できる。
同様に、ｎパッド電極形成面を表出するためにエッチング除去されるｐ型半導体層の領域を平坦とすれば、ｎパッド電極形成面の平坦性が確保される。

本発明者らの検討によれば、透明電極又はｐ型半導体層において所望の部分（ｐパッド電極の下側の部分及びｎパッド電極形成面に対応する部分）を平坦として残部に凹凸を形成することは汎用的なパターニング技術を用いて容易に行うことができる。しかしながら、その用途、目的に応じてＬＥＤチップの表面構造（形状、大きさ）は種々設計変更されるので、上記所望の部分のみを平坦にし、残部に凹凸を形成するためのマスクを個々のＬＥＤチップ毎に準備していると、ＬＥＤチップの製造コストアップの原因となる。
このような問題は、先に例として挙げたフェリスアップ型ＬＥＤに限らず、凹凸を形成することにより素子の特性を向上させる場合に共通の問題である。
そこで、この発明は、ＬＥＤチップの表面構造の如何にかかわらず、そのｐ型半導体層において所望の部分を平坦とし、残部に凹凸を形成する安価な方法を提供することを目的とする。

この発明は上記目的を達成するものであり、次のように規定される。
即ち、この発明の第１の局面は、第１の面に凹凸部と平坦部とを有する半導体発光素子の製造方法であって、
前記第１の面へ全面的に凹凸を形成するための所定パターンを有する第１のマスク層を形成するステップと、
前記第１のマスク層において前記平坦部に対応する部分の前記パターンを無効にするステップと、
前記第１のマスク層の有効なパターン部分を用いて、前記第１の面へ前記凹凸部を形成するステップと、を含む、ことを特徴とする半導体発光素子の製造方法である。
このように規定される第１の局面の製造方法によれば、半導体発光素子において凹凸部と平坦部とを有する第１の面の形状及び構造の如何にかかわらず、第１のマスクを共通して用いることができる。従って、半導体発光素子の製造コストの上昇を抑制できる。

この発明の第２の局面は次のように規定される。即ち、
第１の局面で規定される製造方法において、前記パターンを無効にするステップは前記パターンにおいて前記平坦部に対応する部分のパターンを他のマスク形成材料で被覆する。
このように規定される第２の局面の製造方法によれば、第１のマスク層の所望の部分を他のマスク形成材料で被覆するという簡易な方法で第１の面の平坦部に対応する部分のパターンを無効化するので、半導体発光素子の製造コスト上昇を抑制できる。

この発明の第３の局面は次のように規定される。即ち、
第２の局面で規定される製造方法において、前記第１の面はｐ型層であり、
前記第１のマスク層を形成するステップは、前記ｐ型層にハードマスク層を積層するステップと、該ハードマスク層をエッチングして前記ハードマスク層へ全面的に前記所定パターンを形成し、該ハードマスク層を前記第１のマスク層とするステップと、
前記パターンを無効にするステップは、前記所定パターンの形成されたハードマスク層からなる前記第１のマスク層の平坦部対応部分へレジスト材料を被覆してなる。
このように規定される第３の局面の製造方法は、第２の局面の発明をより具体化したものであり、第２の局面と同様に、安価に半導体発光素子を提供可能となる。

この発明の第４の局面は次のように規定される。即ち、
第２の局面で規定される製造方法において、前記第１の面は基板の半導体接合面である。
このように規定される第４の局面の製造方法は、第２の局面の発明をより具体化したものであり、第２の局面と同様に、安価に半導体発光素子を提供可能となる。

上記において、半導体発光素子としてIII族窒化物系化合物半導体素子を挙げることができる。ここで、III族窒化物系化合物半導体とは、一般式としてＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｘ＋Ｙ≦１）の四元系で表され、ＡｌＮ、ＧａＮ及びＩｎＮのいわゆる２元系、Ａｌ_ｘＧａ_１−ｘＮ、Ａｌ_ｘＩｎ_１−ｘＮ及びＧａ_ｘＩｎ_１−ｘＮ（以上において０＜ｘ＜１）のいわゆる３元系を包含する。III族元素の少なくとも一部をボロン（Ｂ）、タリウム（Ｔｌ）等で置換しても良く、また、窒素（Ｎ）の少なくとも一部もリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換できる。III族窒化物系化合物半導体層は任意のドーパントを含むものであっても良い。ｎ型不純物として、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅ、Ｃ等を用いることができる。ｐ型不純物として、Ｍｇ、Ｚｎ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ等を用いることができる。
III族窒化物系化合物半導体層は、周知の有機金属気相成長法（ＭＯＣＶＤ法）、分子線結晶成長法（ＭＢＥ法）、ハライド系気相成長法（ＨＶＰＥ法）、スパッタ法、イオンプレーティング法等によって形成することができる。
なお、ｐ型不純物をドープした後にIII族窒化物系化合物半導体を電子線照射、プラズマ照射若しくは炉による加熱にさらすことも可能である。

発光素子はかかるIII族窒化物系化合物半導体を積層して構成される。発光のための層構成として量子井戸構造（多重量子井戸構造若しくは単一量子井戸構造）を採用することができる。そのほか、シングルへテロ型、ダブルへテロ型、ホモ接合型を採用することもできる。

フェイスアップ型のIII族窒化物系化合物半導体発光素子ではそのｐ型層側が光放出面となり、このｐ型層の上に透明電極が積層され、更にｐパッド電極が形成される。そして、ｐ型層においてｐパッド電極に対向する部分は平坦部とすることが好ましく、他方、それ以外の部分は凹凸形状にすることが好ましい。
発光素子を平面から見たとき、ｐパッド電極の下部に形成される平坦部の中心部とｐパッド電極の中心部とは一致していることが好ましく、更には、平坦部の平面視形状の外郭はｐパッド電極の平面視形状の外郭の外側に位置する。これにより、ｐパッド電極の表面に対するｐ型層の凹凸の影響をより確実に排除できる。

発光素子の発光層で発生した光が上（下）面に屈折率から決まる臨界角以上の角度で入射した場合全反射する。上面と下面が平行であるため全反射を繰り返し、内部で吸収されてしまうため外部に出る事が出来ない。上面もしくは下面、または両方に凹凸部を設ける事により、臨界角以上の角度で入射した光であっても凹凸での光の散乱・回折により光が外部へ放出される。または散乱・回折により光の方向が臨界角以下へと変化する事で外部への放出が可能となる。ここに、凹凸部はｐパッド電極及びｎパッド電極下部の平坦部分を除く全面に形成することが好ましい。凹凸の形状、パターンは任意に選択可能である。ｐ型層に凹凸を設ける事によりｐ型層と透明電極の接触面積が向上する。これにより接触抵抗の低下による駆動電圧の低下が期待できる。透明電極の材料として、ＩＴＯ、ＮｂドープＴｉＯ_２、ＺｎＯなどの透明導電性性酸化物を採用する事が出来る。

以下、この発明の実施例について図例を参照しながら説明をする。
図１はIII族窒化物系化合物半導体発光素子の基本的半導体積層構造を示す。この例では、サファイア基板１の上にIII族窒化物系化合物半導体からなるｎ型層２、活性層３及びｐ型層４を順に積層されている。
より詳しくは、ｎ型層２として、サファイア基板１の上に、必要に応じてバッファ層を介在させて、シリコン（Ｓｉ）をドープしたＧａＮから成るｎコンタクト層が形成される。さらにこのｎコンタクト層の上に、アンドープＩｎＧａＮ層とＳｉをドープしたｎ−ＧａＮ層とを繰り返し積層したｎクラッド層が形成される。

活性層３としては、アンドープＩｎＧａＮから成る井戸層とアンドープＧａＮからなる障壁層とを繰り返し積層した多重量子井戸構造を採用できる。

ｐ型層４として、ＭｇをドープしたＡｌＧａＮ層とＭｇをドープしたＩｎＧａＮ層とを繰り返し積層したｐクラッド層と、当該ｐクラッド層の上に形成されるコンタクト層を含む。コンタクト層はＭｇを少なめにドープしたｐ⁻ＧａＮ層とＭｇを多めにドープしたｐ^＋ＧａＮ層とからなる。

ｐ型層４の上全面に、ＳｉＯ_２からなるハードマスク層５をＰＥＣＶＤ法により膜厚１００〜３００ｎｍに積層する。その後、ハードマスク層５の上全面に、レジストパターン６を形成する。レジストパターン６の形成方法としてステッパー法、ＥＢ直接描写法、ナノインプリント法、レーザーパルス露光法等を採用できる。レジストパターン６のパターン形状は任意に選択することができる。この実施例ではハードマスク５の上にレジストをホール状に残存させている。そのパターン周期は２００〜１０００ｎｍとすることができる。

次に、レジストパターン６から露出したハードマスク層５をドライエッチングにより除去して、レジストパターン６のパターンをハードマスク層５へ転写する。
図２では、パターンの転写されたハードマスク層５０（第１のマスク層）において、第１の部分８と第２の部分９とをマスク材料としてのレジスト材料７で被覆する。このレジスト材料７はマスクアライナーなどを用いて第１のマスク層の所望の部分へ充填され、これを被覆する。

第１の部分８は後述するｐパッド電極１３の下側に位置する。この第１の部分８はｐパッド電極１３の平面視形状と同じか若しくは大きくする。第１の部分８の中心位置とｐパッド電極１３の中心位置とは等しくすることが好ましい。
第２の部分９の下側に位置するｐ型層４、活性層３及びｎ型層２の一部はエッチングされ、ｎ型層２を表出させてそこにｎパッド電極１５を積層する。表出されるｎ型層の表面の平坦性を確保するためには、最上層であるｐ型層４の表面を平坦にしておくことが好ましい。従って、第２の部分９はｎパッド電極１５の平面視形状より大きくする。第２の部分９の中心位置とｐパッド電極１５の中心位置とは等しくすることが好ましい。

パターン化されたハードマスク層５０において所定部分（この実施例ではｐパッド電極とｎパッド電極に対応する部分）のパターンを無効にする方策としてこの実施例ではレジスト材料７でハードマスク層５０のパターンを被覆しているが、ハードマスク層５０を無効化する方策はこれに限られるものではない。
ｐ型層４へパターンを転写するための第１のマスク層の材料も実施例の二酸化シリコンに限定されるものでなく、その他の酸化物、窒化物（ＳｉＮなど）、金属（Ｎｉなど）をもちいることができる。

図２の状態でドライエッチングを実行してハードマスク層５０のパターンをｐ型層４に転写すると、図３に示すように、ハードマスク層５０のパターンに対応してｐ型層４の表面に凹凸部４３が形成される。レジスト材７でパターンが無効化されている第１の部分８及び第２の部分９に対応するｐ型層４０の表面は平坦に保たれている。

次に、ｐ型層４０の上にはスパッタ法によりＩＴＯからなる透明電極１１（膜厚：３００ｎｍ）が形成される。その後、透明電極１１にはＮｉ＼Ａｌを順次蒸着してｐパッド電極１３が形成される。表出したｎ型層２にはｎパッド電極１５が形成される。このｎパッド電極１５はｎ型層２側からＶ＼Ａｌを順次蒸着して形成する。これらパッド電極１３、１５の特性を安定させるため、熱処理を施す。
その後、パッド電極１３、１５を露出させた状態で、積層体の表面をＳｉＯ_２からなる保護膜１７で被覆する。このようにして図４に示す半導体発光素子２０が形成される。

この半導体発光素子２０ではｐ型層４０においてｐパッド電極１３に対応する部分が平坦に維持されているため、ｐパッド電極１３の表面に平坦性が確保され、ワイヤボンディング作業が容易になるとともにワイヤボンディングの結合力を強く維持できる。ｐ型層の残部においては凹凸形状が維持されている。よって、臨界角以上の光も取り出される可能性が出来る事で光取出し効率が向上する。
ｎ型層２においてもｎパッド電極１５の形成部分が平坦に維持されているため、ｎパッド電極１５の表面に平坦性が確保され、ワイヤボンディング作業が容易になるとともにワイヤボンディングの結合力を強く維持できる。

図５の例では、図１〜図３で説明した手法をサファイア基板に適用して、サファイア基板１０へ凹凸部１０１を形成し、残部を平坦部とした。即ち、サファイア基板の全面にハードマスク層を積層し、ハードマスク層の全面にレジストパターンを形成する。そして、レジストパターンのパターンをハードマスク層に転写する。パターン化されたハードマスクにおいて所定部分（ｐパッド電極に対応する部分、ｎパッド電極に対応する部分）をレジスト材料で被覆してそのパターンを無効化し、その後、ハードマスクのパターンをサファイア基板へ転写する。これにより、図５に示す基板１０を得ることができる。

かかるサファイア基板１０を用いて前の実施例と同様に半導体積層構造２〜４、電極構造１１、１３、１５及び保護膜１７を形成して図５の半導体発光素子１００とする。
サファイア基板１０に凹凸部１０１を形成すると、そこに入射した臨界角以上の光が散乱・回折により角度が臨界角以下に変わることで光取出し効率が向上する。
ｐパッド電極１３及びｎパッド電極１５に対応する部分の平坦性を維持したサファイア基板１０を用いれば、当該ｐパッド電極１３及びｎパッド電極１５の表面の平坦性も確保できる。

図６には、前２つの実施例を実行して得られる半導体発光素子２００の例を示した。なお、図４及び図５と同一の要素には同一の符号を付してその説明を省略する。

図７には他の実施例の発光素子４００を示す。この発光素子４００は、フリップチップ型のＬＥＤチップである。図７において図４と同一の機能を有する要素には同一の符号を付してその説明を省略する。
この発光素子４００はｐ型層４４０の全面に凹凸部が形成されており、ｐ型層４４０の上に反射電極４１１及びｐパッド電極４１３が順次積層されている。
ここに反射電極４１１はＡｇ又はＡｌ等を主成分とした高反射金属や、ＩＴＯ、ＮｂドープＴｉＯ２、ＺｎＯなどの透明導電性酸化物上にＡｇまたはＡｌ等を主成分とした高反射金属を積層したものを用いることができ、ｐパッド電極４１３はＴｉ／Ａｕなどの積層構造を用いることができる。
この発光素子４００では、図２に示す段階において、第２の領域のみをレジスト７で被覆する。他は、図４に示した発光素子２０と同様な方法で製造される。
このように形成された発光素子４００では、ｐ型層４４０の上面に凹凸が形成されているので、その散乱・回折により当該ｐ型層の上面に達した光は反射電極４１１で効率よく反射されて基板１側へ戻される。これにより、光取出し効率が向上する。

図８には他の実施例の発光素子５００を示す。この発光素子５００は基板１の半導体接合面に凹凸部１０１を有する。図８において図５及び図７と同一の作用を奏する要素には同一の符号を付してその説明を省略する。
この発光素子５００では、基板１の半導体接合面に凹凸部１０１が形成されているので、発光素子５００内において当該凹凸部１０１に到達した光は、凹凸部の散乱・回折作用により、基板１から外部へ放出される。もって、光取出し効率が向上する。

図９には他の実施例の発光素子６００を示す。この発光素子６００はｐ型層４０と基板１とにそれぞれ凹凸部を形成する。図８において図６及び図７と同一の作用を奏する要素には同一の符号を付してその説明を省略する。
この発光素子５００ではｐ型層４０の凹凸部（反射電極４４０）での高反射及び基板１の半導体接合面における凹凸部１０１での反射低減作用により、光取出し効率の向上を図れる。

以下、次の事項を開示する。
（５）
反射電極がｐ型層の実質的な全面上に積層されるフリップチップ型の半導体発光素子であって、
前記ｐ型層の表面に凹凸が形成され、
ｎパッド電極と接合するｎ型層の面は実質的に平坦である、
ことを特徴とする半導体発光素子。
（６）
前記ｎ型層は基板上面に積層されており、前記基板上面において前記ｎパッド電極に対向する部分は平坦であり、前記反射面に対向する部分に凹凸が形成されている、ことを特徴とする請求項５に記載の半導体発光素子。

この発明は、上記発明の実施の形態及び実施例の説明に何ら限定されるものではない。特許請求の範囲の記載を逸脱せず、当業者が容易に想到できる範囲で種々の変形態様もこの発明に含まれる。
例えば、上記パターンの形成方法は、導光性（アクリル製やガラス製）、太陽電池、センサー、光導路等にも適用できる。

この発明の実施例の発光素子の製造方法（第１のマスク層の形成）を示す断面図である。同じく発光素子の製造方法（第１のマスク層の部分的無効化）示す断面図である。同じく発光素子の製造方法（光放出面へ凹凸部形成）示す断面図である。実施例の製造方法を実行して得られた発光素子の構成を示す断面図である。他の実施例の製造方法を実行して得られた発光素子の構成を示す断面図である。他の実施例の製造方法を実行して得られた発光素子の構成を示す断面図である。この発明を適用したフリップチップタイプの実施例の発光素子の構成を示す断面図である。この発明を適用したフリップチップタイプの他の実施例の発光素子の構成を示す断面図である。この発明を適用したフリップチップタイプの他の実施例の発光素子の構成を示す断面図である。

符号の説明

１基板、２ｎ型層、３活性層、４，４０ｐ型層、５，５０ハードマスク層、６レジストパターン、７レジスト材料、４１平坦部、４３凹凸部
２０，１００，２００，４００，５００，６００半導体発光素子

Claims

第１の面に凹凸部と平坦部とを有する半導体発光素子の製造方法であって、
前記第１の面へ全面的に凹凸を形成するための所定パターンを有する第１のマスク層を形成するステップと、
前記第１のマスク層において前記平坦部に対応する部分の前記パターンを無効にするステップと、
前記第１のマスク層の有効なパターン部分を用いて、前記第１の面へ前記凹凸部を形成するステップと、を含む、ことを特徴とする半導体発光素子の製造方法。
前記パターンを無効にするステップは前記パターンにおいて前記平坦部に対応する部分のパターンを他のマスク材料で被覆する、ことを特徴とする請求項１に記載の半導体発光素子の製造方法。
前記第１の面はｐ型層であり、
前記第１のマスク層を形成するステップは、前記ｐ型層にハードマスク層を積層するステップと、該ハードマスク層をエッチングして前記ハードマスク層へ全面的に前記所定パターンを形成し、該ハードマスク層を前記第１のマスク層とするステップと、
前記パターンを無効にするステップは、前記所定パターンの形成されたハードマスク層からなる前記第１のマスク層の平坦部対応部分へレジスト材料を被覆してなる、ことを特徴とする請求項２に記載の半導体発光素子の製造方法。
前記第１の面は基板の半導体接合面である、ことを特徴とする請求項２に記載の半導体発光素子の製造方法。