JP2010081502A - Cml latch circuit - Google Patents
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Abstract
【課題】ＣＭＬクロック入力の入力電圧範囲が広く、ＣＭＬデータ出力の振幅が大きいＣＭＬラッチ回路を提供する。
【解決手段】回路主要部は、ゲートが一方の入力に接続され、ドレインが負荷を介して電源ラインに接続される第１のトランジスタと、ゲートが他方の入力に接続され、ドレインが負荷を介して電源ラインに接続される第２のトランジスタと、ゲートが第２のトランジスタのドレインに接続され、ドレインが第１のトランジスタのドレインに接続される第３のトランジスタと、ゲートが第１の電流源バイアスに接続され、ドレインが第１のトランジスタのソースと第２のトランジスタのソースとに接続され、ソースが接地ラインに接続される第５のトランジスタと、ゲートが第１の電流源バイアスに接続され、ドレインが第３のトランジスタのソースと第４のトランジスタのソースとに接続され、ソースが接地ラインに接続される第６のトランジスタと、で構成される。
【選択図】図１A CML latch circuit having a wide input voltage range of CML clock input and a large amplitude of CML data output is provided.
A main part of a circuit includes a first transistor having a gate connected to one input, a drain connected to a power supply line via a load, a gate connected to the other input, and a drain connected via a load. A second transistor connected to the power supply line, a third transistor having a gate connected to the drain of the second transistor, a drain connected to the drain of the first transistor, and a gate having the first current source A fifth transistor having a drain connected to the source of the first transistor and the source of the second transistor, a source connected to the ground line, and a gate connected to the first current source bias; , The drain is connected to the source of the third transistor and the source of the fourth transistor, and the source is connected to the ground line. And register, in constructed.
[Selection] Figure 1
Description
本発明は、電流モードロジック（ＣＭＬ）タイプのラッチ回路に関し、特に、ＬＳＩテスタ用集積回路であるタイミング発生回路ＩＣ内のＰＬＬ分周器を構成し、マスター／スレーブＣＭＬフリップフロップ回路を構成するＣＭＬラッチ回路に関する。さらに、ＣＭＬラッチ回路を使用する集積回路（ＩＣ）及び半導体製品全般に関する。 The present invention relates to a current mode logic (CML) type latch circuit, and more particularly, a CML that constitutes a PLL frequency divider in a timing generation circuit IC that is an integrated circuit for an LSI tester and constitutes a master / slave CML flip-flop circuit. The present invention relates to a latch circuit. Further, the present invention relates to an integrated circuit (IC) using a CML latch circuit and a general semiconductor product.
図５は、従来のＣＭＬラッチ回路を示す構成図である。 FIG. 5 is a block diagram showing a conventional CML latch circuit.
図５の従来例において、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とは差動対である。ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６と、ＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ７とが直列に接続される。 In the conventional example of FIG. 5, the NMOS transistor N1 and the NMOS transistor N2 are a differential pair. NMOS transistors N3, N4, N5, and N6, NMOS transistors N1 and N2, and NMOS transistor N7 are connected in series.
図５の従来例は、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲が狭いという課題がある。また、図５の従来例は、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅が小さいという課題がある。 The conventional example of FIG. 5 has a problem that the input voltage range of the CML clock positive side input CLK and the CML clock negative side input XCLK is narrow. 5 has a problem that the amplitude of the CML data positive output Q and the CML data negative output XQ is small.
また、図５の従来例を用いたマスター／スレーブＣＭＬフリップフロップ回路（図示せず）は、素子の面積（大きさ）が大きい、回路の消費電力が大きい、回路の電源電圧が高いという課題がある。また、トランジスタのＷ／Ｌ比が増大するという課題がある。 Further, the master / slave CML flip-flop circuit (not shown) using the conventional example of FIG. 5 has the problems that the element area (size) is large, the power consumption of the circuit is large, and the power supply voltage of the circuit is high. is there. In addition, there is a problem that the W / L ratio of the transistor increases.
本発明の目的は、以上説明した課題を解決するものであり、ＣＭＬクロック入力の入力電圧範囲が広く、ＣＭＬデータ出力の振幅が大きいＣＭＬラッチ回路を提供することにある。 An object of the present invention is to solve the problems described above, and to provide a CML latch circuit having a wide input voltage range for CML clock input and a large amplitude for CML data output.
このような目的を達成する本発明は、次の通りである。
（１）ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ３０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ３０３）のソースに接続される第２のトランジスタ（Ｎ３０４）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のドレインに接続される第３のトランジスタ（Ｎ３０５）と、
ゲートが前記第１のトランジスタ（Ｎ３０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ３０５）のソースに接続される第４のトランジスタ（Ｎ３０６）と、
ゲートが第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のソースと前記第２のトランジスタ（Ｎ３０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ３１０）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第３のトランジスタ（Ｎ３０５）のソースと前記第４のトランジスタ（Ｎ３０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ３１１）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第５のトランジスタ（Ｎ３１０）のドレインに接続される第７のトランジスタ（Ｐ３０１）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第６のトランジスタ（Ｎ３１１）のドレインに接続される第８のトランジスタ（Ｐ３０２）と、
ゲートが第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第９のトランジスタ（Ｐ３０３）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１０のトランジスタ（Ｐ３０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースと前記第１０のトランジスタ（Ｐ３０４）のドレインとに接続される第１１のトランジスタ（Ｎ３０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースと前記第９のトランジスタ（Ｐ３０３）のドレインとに接続され、ソースが前記第１１のトランジスタ（Ｎ３０７）のソースに接続される第１２のトランジスタ（Ｎ３０８）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１１のトランジスタ（Ｎ３０７）のソースと前記第１２のトランジスタ（Ｎ３０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１３のトランジスタ（Ｎ３０９）とを備え、
一方の出力（Ｑ）を前記第２のトランジスタ（Ｎ３０４）のドレインに生成し、他方の出力（ＸＱ）を前記第１のトランジスタ（Ｎ３０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
The present invention which achieves such an object is as follows.
(1) a first transistor (N303) having a gate connected to one input (DATA) and a drain connected to a power supply line (VDD) via a load (R301);
A second transistor having a gate connected to the other input (XDATA), a drain connected to the power supply line (VDD) via a load (R302), and a source connected to the source of the first transistor (N303) (N304),
A third transistor (N305) having a gate connected to the drain of the second transistor (N304) and a drain connected to the drain of the first transistor (N303);
A gate connected to the drain of the first transistor (N303), a drain connected to the drain of the second transistor (N304), and a source connected to the source of the third transistor (N305). Transistor (N306) of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the first transistor (N303) and the source of the second transistor (N304), and the source is connected to the ground line (VSS). A fifth transistor (N310) connected to
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the third transistor (N305) and the source of the fourth transistor (N306), and the source is connected to the ground line (VSS). ) A sixth transistor (N311) connected to
A seventh transistor (P301) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the fifth transistor (N310);
An eighth transistor (P302) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the sixth transistor (N311);
A ninth transistor (P303) having a gate connected to the third current source bias (PBIAS1), a drain connected to the source of the seventh transistor (P301), and a source connected to the power supply line (VDD); ,
A tenth transistor (P304) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the eighth transistor (P302), and whose source is connected to the power supply line (VDD). When,
An eleventh transistor (N307) having a gate connected to one clock (CLK) and a drain connected to the source of the eighth transistor (P302) and the drain of the tenth transistor (P304);
The gate is connected to the other clock (XCLK), the drain is connected to the source of the seventh transistor (P301) and the drain of the ninth transistor (P303), and the source is the eleventh transistor (N307). A twelfth transistor (N308) connected to the source of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the eleventh transistor (N307) and the source of the twelfth transistor (N308), and the source is connected to the ground line (VSS). And a thirteenth transistor (N309) connected to
One output (Q) is generated at the drain of the second transistor (N304), and the other output (XQ) is generated at the drain of the first transistor (N303).
（２）ゲートが前記第１のトランジスタ（Ｎ３０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ３０３）を介して電源ライン（ＶＤＤ）に接続される第１４のトランジスタ（Ｎ３１２）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ３０４）を介して電源ライン（ＶＤＤ）に接続される第１５のトランジスタ（Ｎ３１３）と、
ゲートが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続される第１６のトランジスタ（Ｎ３１４）と、
ゲートが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続され、ドレインが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ソースが前記第１６のトランジスタ（Ｎ３１４）のソースに接続される第１７のトランジスタ（Ｎ３１５）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のソースと前記第１５のトランジスタ（Ｎ３１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１８のトランジスタ（Ｎ３１９）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１６のトランジスタ（Ｎ３１４）のソースと前記第１７のトランジスタ（Ｎ３１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１９のトランジスタ（Ｎ３２０）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１８のトランジスタ（Ｎ３１９）のドレインに接続される第２０のトランジスタ（Ｐ３０５）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１９のトランジスタ（Ｎ３２０）のドレインに接続される第２１のトランジスタ（Ｐ３０６）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２０のトランジスタ（Ｐ３０５）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２２のトランジスタ（Ｐ３０７）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２１のトランジスタ（Ｐ３０６）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２３のトランジスタ（Ｐ３０８）とを備え、
一方の出力（Ｑ２）を前記第１４のトランジスタ（Ｎ３１２）のドレインに生成し、他方の出力（ＸＱ２）を前記第１５のトランジスタ（Ｎ３１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする（１）に記載のＣＭＬラッチ回路。
(2) a fourteenth transistor (N312) whose gate is connected to the drain (xmq) of the first transistor (N303) and whose drain is connected to the power supply line (VDD) via the load (R303);
A fifteenth transistor (N313) whose gate is connected to the drain (mq) of the second transistor (N304) and whose drain is connected to the power supply line (VDD) via the load (R304);
A sixteenth transistor (N314) whose gate is connected to the drain of the fifteenth transistor (N313) and whose drain is connected to the drain of the fourteenth transistor (N312);
A gate connected to the drain of the fourteenth transistor (N312), a drain connected to the drain of the fifteenth transistor (N313), and a source connected to the source of the sixteenth transistor (N314). Transistor (N315) of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the fourteenth transistor (N312) and the source of the fifteenth transistor (N313), and the source is connected to the ground line (VSS). ) An 18th transistor (N319) connected to
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the sixteenth transistor (N314) and the source of the seventeenth transistor (N315), and the source is connected to the ground line (VSS). A nineteenth transistor (N320) connected to
A twentieth transistor (P305) whose gate is connected to the second current source bias (PBIAS2) and whose drain is connected to the drain of the eighteenth transistor (N319);
A twenty-first transistor (P306) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the nineteenth transistor (N320);
A 22nd transistor (P307) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the 20th transistor (P305), and whose source is connected to the power supply line (VDD). When,
A 23rd transistor (P308) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the 21st transistor (P306), and whose source is connected to the power supply line (VDD). And
One output (Q2) is generated at the drain of the fourteenth transistor (N312), and the other output (XQ2) is generated at the drain of the fifteenth transistor (N313).
The CML latch circuit according to (1), which constitutes a master / slave CML flip-flop circuit.
（３）ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ４０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ４０３）のソースに接続される第２のトランジスタ（Ｎ４０４）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ４０３）のドレインに接続される第３のトランジスタ（Ｎ４０５）と、
ゲートが前記第１のトランジスタ（Ｎ４０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ４０５）のソースに接続される第４のトランジスタ（Ｎ４０６）と、
ドレインが前記第１のトランジスタ（Ｎ４０３）のソースと前記第２のトランジスタ（Ｎ４０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ４１０）と、
ドレインが前記第３のトランジスタ（Ｎ４０５）のソースと前記第４のトランジスタ（Ｎ４０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ４１１）と、
ゲートとドレインとが前記第５のトランジスタ（Ｎ４１０）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第７のトランジスタ（Ｎ４２１）と、
ゲートとドレインとが前記第６のトランジスタ（Ｎ４１１）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第８のトランジスタ（Ｎ４２２）と、
ゲートが第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第８のトランジスタ（Ｎ４２２）のドレインに接続される第９のトランジスタ（Ｐ４０１）と、
ゲートが前記第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第７のトランジスタ（Ｎ４２１）のドレインに接続される第１０のトランジスタ（Ｐ４０２）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１１のトランジスタ（Ｐ４０３）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１２のトランジスタ（Ｐ４０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースと前記第１２のトランジスタ（Ｐ４０４）のドレインとに接続される第１３のトランジスタ（Ｎ４０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースと前記第１１のトランジスタ（Ｐ４０３）のドレインとに接続され、ソースが前記第１３のトランジスタ（Ｎ４０７）のソースに接続される第１４のトランジスタ（Ｎ４０８）と、
ゲートが第３の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１３のトランジスタ（Ｎ４０７）のソースと前記第１４のトランジスタ（Ｎ４０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１５のトランジスタ（Ｎ４０９）とを備え、
一方の出力（Ｑ３）を前記第２のトランジスタ（Ｎ４０４）のドレインに生成し、他方の出力（ＸＱ３）を前記第１のトランジスタ（Ｎ４０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
(3) a first transistor (N403) having a gate connected to one input (DATA) and a drain connected to a power supply line (VDD) via a load (R401);
A second transistor having a gate connected to the other input (XDATA), a drain connected to the power supply line (VDD) via a load (R402), and a source connected to the source of the first transistor (N403) (N404),
A third transistor (N405) whose gate is connected to the drain of the second transistor (N404) and whose drain is connected to the drain of the first transistor (N403);
A gate connected to the drain of the first transistor (N403), a drain connected to the drain of the second transistor (N404), and a source connected to the source of the third transistor (N405). Transistor (N406) of
A fifth transistor (N410) having a drain connected to a source of the first transistor (N403) and a source of the second transistor (N404), and a source connected to a ground line (VSS);
A sixth transistor (N411) having a drain connected to a source of the third transistor (N405) and a source of the fourth transistor (N406), and a source connected to a ground line (VSS);
A seventh transistor (N421) having a gate and a drain connected to the gate of the fifth transistor (N410) and a source connected to the ground line (VSS);
An eighth transistor (N422) whose gate and drain are connected to the gate of the sixth transistor (N411) and whose source is connected to the ground line (VSS);
A ninth transistor (P401) whose gate is connected to the first current source bias (PBIAS2) and whose drain is connected to the drain of the eighth transistor (N422);
A tenth transistor (P402) whose gate is connected to the first current source bias (PBIAS2) and whose drain is connected to the drain of the seventh transistor (N421);
An eleventh transistor (P403) whose gate is connected to the second current source bias (PBIAS1), whose drain is connected to the source of the ninth transistor (P401), and whose source is connected to the power supply line (VDD); ,
A twelfth transistor (P404) whose gate is connected to the second current source bias (PBIAS1), whose drain is connected to the source of the tenth transistor (P402), and whose source is connected to the power supply line (VDD). When,
A thirteenth transistor (N407) having a gate connected to one clock (CLK) and a drain connected to the source of the tenth transistor (P402) and the drain of the twelfth transistor (P404);
The gate is connected to the other clock (XCLK), the drain is connected to the source of the ninth transistor (P401) and the drain of the eleventh transistor (P403), and the source is the thirteenth transistor (N407). A fourteenth transistor (N408) connected to the source of
The gate is connected to the third current source bias (NBIAS), the drain is connected to the source of the thirteenth transistor (N407) and the source of the fourteenth transistor (N408), and the source is connected to the ground line (VSS). And a fifteenth transistor (N409) connected to
One output (Q3) is generated at the drain of the second transistor (N404), and the other output (XQ3) is generated at the drain of the first transistor (N403).
（４）ゲートが前記第１のトランジスタ（Ｎ４０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ４０３）を介して電源ライン（ＶＤＤ）に接続される第１６のトランジスタ（Ｎ４１２）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ４０４）を介して電源ライン（ＶＤＤ）に接続される第１７のトランジスタ（Ｎ４１３）と、
ゲートが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続される第１８のトランジスタ（Ｎ４１４）と、
ゲートが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続され、ドレインが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ソースが前記第１８のトランジスタ（Ｎ４１４）のソースに接続される第１９のトランジスタ（Ｎ４１５）と、
ゲートが前記第６のトランジスタ（Ｎ４１１）のゲートと前記第８のトランジスタ（Ｎ４２２）のゲートとに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のソースと前記第１７のトランジスタ（Ｎ４１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２０のトランジスタ（Ｎ４１９）と、
ゲートが前記第５のトランジスタ（Ｎ４１０）のゲートと前記第７のトランジスタ（Ｎ４２１）のゲートとに接続され、ドレインが前記第１８のトランジスタ（Ｎ４１４）のソースと前記第１９のトランジスタ（Ｎ４１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２１のトランジスタ（Ｎ４２０）とを備え、
一方の出力（Ｑ４）を前記第１６のトランジスタ（Ｎ４１２）のドレインに生成し、他方の出力（ＸＱ４）を前記第１７のトランジスタ（Ｎ４１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする（３）に記載のＣＭＬラッチ回路。
(4) a sixteenth transistor (N412) whose gate is connected to the drain (xmq) of the first transistor (N403) and whose drain is connected to the power supply line (VDD) via the load (R403);
A seventeenth transistor (N413) having a gate connected to the drain (mq) of the second transistor (N404) and a drain connected to the power supply line (VDD) via a load (R404);
An eighteenth transistor (N414) whose gate is connected to the drain of the seventeenth transistor (N413) and whose drain is connected to the drain of the sixteenth transistor (N412);
A nineteenth gate having a gate connected to the drain of the sixteenth transistor (N412), a drain connected to the drain of the seventeenth transistor (N413), and a source connected to the source of the eighteenth transistor (N414). Transistor (N415),
The gate is connected to the gate of the sixth transistor (N411) and the gate of the eighth transistor (N422), and the drain is the source of the sixteenth transistor (N412) and the seventeenth transistor (N413). A twentieth transistor (N419) connected to the source and connected to the ground line (VSS);
The gate is connected to the gate of the fifth transistor (N410) and the gate of the seventh transistor (N421), and the drain is the source of the eighteenth transistor (N414) and the nineteenth transistor (N415). A 21st transistor (N420) connected to the source, the source connected to the ground line (VSS),
One output (Q4) is generated at the drain of the sixteenth transistor (N412), and the other output (XQ4) is generated at the drain of the seventeenth transistor (N413).
The CML latch circuit according to (3), which constitutes a master / slave CML flip-flop circuit.
本発明によれば次のような効果がある。
本発明によれば、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。
The present invention has the following effects.
According to the present invention, the input voltage range of the CML clock positive input CLK and the CML clock negative input XCLK can be widened.
また、本発明によれば、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅を大きくとれる。さらに、本発明によれば、素子の面積（大きさ）を減らすことができる。 Further, according to the present invention, the amplitude of the CML data positive output Q and the CML data negative output XQ can be increased. Furthermore, according to the present invention, the area (size) of the element can be reduced.
本発明は、特に、電源ラインＶＤＤが低く、かつ、ＣＭＬデータ出力Ｑ、ＸＱを大きくするＣＭＬラッチ回路に好適である。また、本発明は、特に、ＣＭＬクロック入力ＣＬＫ、ＸＣＬＫのコモンモード設定範囲が広いＣＭＬラッチ回路に好適である。そして、本発明は、データ入力ＤＡＴＡ、ＸＤＡＴＡラインへのＣＭＬクロック入力ＣＬＫ、ＸＣＬＫの影響を抑制できる。 The present invention is particularly suitable for a CML latch circuit in which the power supply line VDD is low and the CML data outputs Q and XQ are increased. The present invention is particularly suitable for a CML latch circuit having a wide common mode setting range for CML clock inputs CLK and XCLK. The present invention can suppress the influence of the CML clock inputs CLK and XCLK on the data input DATA and XDATA lines.
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。 Hereinafter, the present invention will be described in detail with reference to FIG. FIG. 1 is a block diagram showing an embodiment of the present invention.
図１の実施例の特徴は、トランジスタＮ３１０、Ｎ３１１、Ｐ３０１、Ｐ３０２、Ｐ３０３、Ｐ３０４、Ｎ３０７、Ｎ３０８、Ｎ３０９に係る構成にある。 The feature of the embodiment of FIG. 1 is the configuration relating to the transistors N310, N311, P301, P302, P303, P304, N307, N308, and N309.
図１の実施例の構成を説明する。
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０３のゲートは、一方の入力であるＣＭＬデータ正側入力ＤＡＴＡに接続される。トランジスタＮ３０３のドレインは、負荷である抵抗Ｒ３０１を介して、電源ラインＶＤＤに接続される。
The configuration of the embodiment of FIG. 1 will be described.
The gate of the NMOS transistor (transistor) N303 is connected to the CML data positive side input DATA which is one input. The drain of the transistor N303 is connected to the power supply line VDD via a resistor R301 that is a load.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０４のゲートは、他方の入力であるＣＭＬデータ負側入力ＸＤＡＴＡに接続される。トランジスタＮ３０４のドレインは、負荷である抵抗Ｒ３０２を介して、電源ラインＶＤＤに接続される。 The gate of the NMOS transistor (transistor) N304 is connected to the CML data negative input XDATA which is the other input. The drain of the transistor N304 is connected to the power supply line VDD via a resistor R302 as a load.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０５のゲートは、トランジスタＮ３０４のドレインに接続される。トランジスタＮ３０５のドレインは、トランジスタＮ３０３のドレインに接続される。 The gate of the NMOS transistor (transistor) N305 is connected to the drain of the transistor N304. The drain of the transistor N305 is connected to the drain of the transistor N303.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０６のゲートは、トランジスタＮ３０３のドレインに接続される。トランジスタＮ３０６のドレインは、トランジスタＮ３０４のドレインに接続される。 The gate of the NMOS transistor (transistor) N306 is connected to the drain of the transistor N303. The drain of the transistor N306 is connected to the drain of the transistor N304.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１０のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１０のドレインは、トランジスタＮ３０３のソースとトランジスタＮ３０４のソースとに接続される。トランジスタＮ３１０のソースは、ＧＮＤライン（接地ライン）ＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N310 is connected to the current source bias NBIAS. The drain of the transistor N310 is connected to the source of the transistor N303 and the source of the transistor N304. The source of the transistor N310 is connected to the GND line (ground line) VSS.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１１のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１１のドレインは、トランジスタＮ３０５のソースとトランジスタＮ３０６のソースとに接続される。トランジスタＮ３１１のソースは、ＧＮＤラインＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N311 is connected to the current source bias NBIAS. The drain of the transistor N311 is connected to the source of the transistor N305 and the source of the transistor N306. The source of the transistor N311 is connected to the GND line VSS.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０１のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０１のドレインは、トランジスタＮ３１０のドレインに接続される。 The gate of the PMOS transistor (transistor) P301 is connected to the current source bias PBIAS2. The drain of the transistor P301 is connected to the drain of the transistor N310.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０２のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０２のドレインは、トランジスタＮ３１１のドレインに接続される。 The gate of the PMOS transistor (transistor) P302 is connected to the current source bias PBIAS2. The drain of the transistor P302 is connected to the drain of the transistor N311.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０３のゲートは電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０３のドレインは、トランジスタＮ３０１のソースに接続される。トランジスタＰ３０３のソースは、電源ラインＶＤＤに接続される。 The gate of the PMOS transistor (transistor) P303 is connected to the current source bias PBIAS1. The drain of the transistor P303 is connected to the source of the transistor N301. The source of the transistor P303 is connected to the power supply line VDD.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０４のゲートは電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０４のドレインは、トランジスタＮ３０２のソースに接続される。トランジスタＰ３０４のソースは、電源ラインＶＤＤに接続される。 The gate of the PMOS transistor (transistor) P304 is connected to the current source bias PBIAS1. The drain of the transistor P304 is connected to the source of the transistor N302. The source of the transistor P304 is connected to the power supply line VDD.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０７のゲートは、一方のクロックであるＣＭＬクロック正側入力ＣＬＫに接続される。トランジスタＮ３０７のドレインは、トランジスタＰ３０２のソースとトランジスタＰ３０４のドレインとに接続される。 The gate of the NMOS transistor (transistor) N307 is connected to the CML clock positive side input CLK which is one clock. The drain of the transistor N307 is connected to the source of the transistor P302 and the drain of the transistor P304.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０８のゲートは、他方のクロックであるＣＭＬクロック負側入力ＸＣＬＫに接続される。トランジスタＮ３０８のドレインは、トランジスタＰ３０１のソースとトランジスタＰ３０３のドレインとに接続される。トランジスタＮ３０８のソースは、トランジスタＰ３０７のソースに接続される。 The gate of the NMOS transistor (transistor) N308 is connected to the CML clock negative side input XCLK which is the other clock. The drain of the transistor N308 is connected to the source of the transistor P301 and the drain of the transistor P303. The source of the transistor N308 is connected to the source of the transistor P307.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０９のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３０９のドレインは、トランジスタＮ３０７のソースとトランジスタＮ３０８のソースとに接続される。トランジスタＮ３０９のソースは、ＧＮＤラインＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N309 is connected to the current source bias NBIAS. The drain of the transistor N309 is connected to the source of the transistor N307 and the source of the transistor N308. The source of the transistor N309 is connected to the GND line VSS.
ここで、トランジスタＮ３０４のドレインは、一方の出力であるＣＭＬデータ正側出力Ｑである。トランジスタＮ３０３のドレインは、他方の出力であるＣＭＬデータ負側出力ＸＱである。 Here, the drain of the transistor N304 is the CML data positive output Q which is one output. The drain of the transistor N303 is a CML data negative output XQ which is the other output.
トランジスタＮ３１０、Ｎ３１１、Ｎ３０９は、実質的に電流源を構成し、それぞれトラッキングする。また、トランジスタＰ３０３、Ｐ３０４は、実質的に電流源を構成し、トラッキングする。電流源バイアスＮＢＩＡＳ、ＰＢＩＡＳ１、ＰＢＩＡＳ２は、それぞれ所定の電圧値となり、それぞれフローティングとならない。 Transistors N310, N311, and N309 substantially form a current source and track each. The transistors P303 and P304 substantially constitute a current source and perform tracking. The current source biases NBIAS, PBIAS1, and PBIAS2 each have a predetermined voltage value and do not float.
トランジスタＰ３０３の電流ＩＰ３０３の設定値がトランジスタＮ３１０の電流ＩＮ３１０の設定値よりも大きくなるようにする（ＩＰ３０３の設定値＞ＩＮ３１０の設定値）。また、トランジスタＰ３０４の電流ＩＰ３０４の設定値がトランジスタＮ３１１の電流ＩＮ３１１の設定値よりも大きくなるように設定する（ＩＰ３０４の設定値＞ＩＮ３１１の設定値）。 The set value of the current IP303 of the transistor P303 is set to be larger than the set value of the current IN310 of the transistor N310 (set value of IP303> set value of IN310). Further, the setting value of the current IP304 of the transistor P304 is set to be larger than the setting value of the current IN311 of the transistor N311 (setting value of IP304> setting value of IN311).
トランジスタＰ３０３の電流値ＩＰ３０３と、トランジスタＰ３０４の電流値ＩＰ３０４と、トランジスタＮ３０９の電流ＩＮ３０９とが等しくなるように設定する（ＩＰ３０３＝ＩＰ３０４＝ＩＮ３０９）。 The current value IP303 of the transistor P303, the current value IP304 of the transistor P304, and the current IN309 of the transistor N309 are set to be equal (IP303 = IP304 = IN309).
トランジスタＮ３０７、Ｎ３０８は、差動増幅回路を構成する。また、トランジスタＰ３０１、Ｐ３０２、Ｐ３０３、Ｐ３０４、Ｎ３０７、Ｎ３０８、Ｎ３０９は、カレントスイッチ回路を構成する。 Transistors N307 and N308 constitute a differential amplifier circuit. The transistors P301, P302, P303, P304, N307, N308, and N309 constitute a current switch circuit.
トランジスタＮ３０３、Ｎ３０４は、データアンプ回路を構成する。トランジスタＮ３０５、Ｎ３０６は、正帰還回路を構成する。 Transistors N303 and N304 constitute a data amplifier circuit. Transistors N305 and N306 constitute a positive feedback circuit.
このような図１の実施例の動作を説明する。
まず、ＣＭＬクロック正側入力ＣＬＫがハイレベル（Ｈ）、ＣＭＬクロック負側入力がロウレベル（Ｌ）のときについて説明する。
The operation of the embodiment of FIG. 1 will be described.
First, a case where the CML clock positive side input CLK is high level (H) and the CML clock negative side input is low level (L) will be described.
このとき、トランジスタＮ３０７はオン、トランジスタＮ３０８はオフとなり、トランジスタＰ３０１はオン、トランジスタＰ３０２はオフとなり、トランジスタＮ３０３はオフ、トランジスタＮ３０４はオフとなり、トランジスタＮ３０５またはトランジスタＮ３０６の何れか一方のみオン（他方はオフ）となる。 At this time, the transistor N307 is turned on, the transistor N308 is turned off, the transistor P301 is turned on, the transistor P302 is turned off, the transistor N303 is turned off, the transistor N304 is turned off, and only one of the transistors N305 and N306 is turned on (the other is turned on) Off).
トランジスタＮ３０５がオン、トランジスタＮ３０６がオフであれば、ＣＭＬデータ正側出力Ｑはハイレベル、ＣＭＬデータ負側出力ＸＱはロウレベルとなる。トランジスタＮ３０５がオフ、トランジスタＮ３０６がオンであれば、ＣＭＬデータ正側出力Ｑはロウレベル、ＣＭＬデータ負側出力ＸＱはハイレベルとなる。 When the transistor N305 is on and the transistor N306 is off, the CML data positive output Q is at a high level and the CML data negative output XQ is at a low level. When the transistor N305 is off and the transistor N306 is on, the CML data positive output Q is low and the CML data negative output XQ is high.
次に、ＣＭＬクロック正側入力ＣＬＫがロウレベル（Ｌ）、ＣＭＬクロック負側入力がハイレベル（Ｈ）のときについて説明する。 Next, the case where the CML clock positive side input CLK is at the low level (L) and the CML clock negative side input is at the high level (H) will be described.
このとき、トランジスタＮ３０７はオフ、トランジスタＮ３０８はオンとなり、トランジスタＰ３０１はオフ、トランジスタＰ３０２はオンとなり、トランジスタＮ３０３またはトランジスタＮ３０４の何れかがオンとなり、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオフとなる。 At this time, the transistor N307 is turned off, the transistor N308 is turned on, the transistor P301 is turned off, the transistor P302 is turned on, and either the transistor N303 or the transistor N304 is turned on, the transistor N305 is turned off, and the transistor N306 is turned off.
ＣＭＬデータ正側入力ＤＡＴＡがハイレベルであればトランジスタＮ３０３はオンとなり、ＣＭＬデータ正側入力ＤＡＴＡがロウレベルであればトランジスタＮ３０３はオフとなる。ＣＭＬデータ負側入力ＸＤＡＴＡハイレベルであればトランジスタＮ３０４はオンとなり、ＣＭＬデータ負側入力ＸＤＡＴＡロウレベルであればトランジスタＮ３０４はオフとなる。 When the CML data positive side input DATA is at a high level, the transistor N303 is turned on, and when the CML data positive side input DATA is at a low level, the transistor N303 is turned off. If the CML data negative side input XDATA is at a high level, the transistor N304 is turned on. If the CML data negative side input XDATA is at a low level, the transistor N304 is turned off.
こうして、図１の実施例は、ＣＭＬラッチ回路として機能する。ＣＭＬデータ正側出力ＱをトランジスタＮ３０４のドレインに生成し、ＣＭＬデータ負側出力ＸＱをトランジスタＮ３０３のドレインに生成する。 Thus, the embodiment of FIG. 1 functions as a CML latch circuit. A CML data positive output Q is generated at the drain of the transistor N304, and a CML data negative output XQ is generated at the drain of the transistor N303.
このような図１の実施例は、トランジスタＰ３０３のドレインーソース間電圧と、トランジスタＰ３０４のドレインーソース間電圧とをそれぞれ小さくすることができる。このため、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。 1 can reduce the drain-source voltage of the transistor P303 and the drain-source voltage of the transistor P304, respectively. Therefore, the input voltage range of the CML clock positive input CLK and the CML clock negative input XCLK can be widened.
また、図１の実施例は、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅を大きくとれる。さらに、図１の実施例は、素子数、素子の面積（大きさ）を減らす、回路の消費電力を減らす、回路の電源電圧を下げることができる。 Further, the embodiment of FIG. 1 can increase the amplitude of the CML data positive output Q and the CML data negative output XQ. Furthermore, the embodiment of FIG. 1 can reduce the number of elements, the area (size) of the elements, the power consumption of the circuit, and the power supply voltage of the circuit.
図２は、本発明の第２の実施例を示す構成図である。図１と同一の要素には、同一符号を付し、説明を省略する。 FIG. 2 is a block diagram showing a second embodiment of the present invention. The same elements as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.
図２の実施例の特徴は、図１の実施例の特徴を備えると共に、マスター／スレーブＣＭＬフリップフロップ回路を構成する点にある。 The feature of the embodiment of FIG. 2 is that it has the feature of the embodiment of FIG. 1 and constitutes a master / slave CML flip-flop circuit.
図２の実施例の構成を説明する。
トランジスタＮ３０４のドレインは電圧ｍｑを有し、トランジスタＮ３０３のドレインは電圧ｘｍｑを有する。
The configuration of the embodiment of FIG. 2 will be described.
The drain of transistor N304 has voltage mq, and the drain of transistor N303 has voltage xmq.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１２のゲートは、トランジスタＮ３０３のドレイン及び電圧ｘｍｑに接続される。トランジスタＮ３１２のドレインは、負荷である抵抗Ｒ３０３を介して、電源ラインＶＤＤに接続される。 The gate of the NMOS transistor (transistor) N312 is connected to the drain of the transistor N303 and the voltage xmq. The drain of the transistor N312 is connected to the power supply line VDD via a resistor R303 that is a load.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１３のゲートは、トランジスタＮ３０４のドレイン及び電圧ｍｑに接続される。トランジスタＮ３１３のドレインは、負荷である抵抗Ｒ３０４を介して、電源ラインＶＤＤに接続される。 The gate of the NMOS transistor (transistor) N313 is connected to the drain of the transistor N304 and the voltage mq. The drain of the transistor N313 is connected to the power supply line VDD via a resistor R304 that is a load.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１４のゲートは、トランジスタＮ３１３のドレインに接続される。トランジスタＮ３１４のドレインは、トランジスタＮ３１２のドレインに接続される。 The gate of the NMOS transistor (transistor) N314 is connected to the drain of the transistor N313. The drain of the transistor N314 is connected to the drain of the transistor N312.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１５のゲートは、トランジスタＮ３１２のドレインに接続される。トランジスタＮ３１５のドレインは、トランジスタＮ３１３のドレインに接続される。 The gate of the NMOS transistor (transistor) N315 is connected to the drain of the transistor N312. The drain of the transistor N315 is connected to the drain of the transistor N313.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１９のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１９のドレインは、トランジスタＮ３１２のソースとトランジスタＮ３１３のソースとに接続される。トランジスタＮ３１９のソースは、ＧＮＤラインＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N319 is connected to the current source bias NBIAS. The drain of the transistor N319 is connected to the source of the transistor N312 and the source of the transistor N313. The source of the transistor N319 is connected to the GND line VSS.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３２０のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３２０のドレインは、トランジスタＮ３１４のソースとトランジスタＮ３１５のソースとに接続される。トランジスタＮ３２０のソースは、ＧＮＤラインＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N320 is connected to the current source bias NBIAS. The drain of the transistor N320 is connected to the source of the transistor N314 and the source of the transistor N315. The source of the transistor N320 is connected to the GND line VSS.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０５のゲートは、電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０５のドレインは、トランジスタＮ３１９のドレインに接続される。 The gate of the PMOS transistor (transistor) P305 is connected to the current source bias PBIAS2. The drain of the transistor P305 is connected to the drain of the transistor N319.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０６のゲートは、電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０６のドレインは、トランジスタＮ３２０のドレインに接続される。 The gate of the PMOS transistor (transistor) P306 is connected to the current source bias PBIAS2. The drain of the transistor P306 is connected to the drain of the transistor N320.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０７のゲートは、電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０７のドレインは、トランジスタＰ３０５のソースに接続される。トランジスタＰ３０７のソースは、電源ラインＶＤＤに接続される。 The gate of the PMOS transistor (transistor) P307 is connected to the current source bias PBIAS1. The drain of the transistor P307 is connected to the source of the transistor P305. The source of the transistor P307 is connected to the power supply line VDD.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０８のゲートは、電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０８のドレインは、トランジスタＰ３０６のソースに接続される。トランジスタＰ３０８のソースは、電源ラインＶＤＤに接続される。 The gate of the PMOS transistor (transistor) P308 is connected to the current source bias PBIAS1. The drain of the transistor P308 is connected to the source of the transistor P306. The source of the transistor P308 is connected to the power supply line VDD.
ここで、トランジスタＮ３１２のドレインは、一方の出力であるＣＭＬデータ正側出力Ｑ２である。トランジスタＮ３１３のドレインは、他方の出力であるＣＭＬデータ負側出力ＸＱ２である。 Here, the drain of the transistor N312 is a CML data positive output Q2 which is one output. The drain of the transistor N313 is a CML data negative output XQ2 which is the other output.
トランジスタＮ３１０、Ｎ３１１、Ｎ３０９、Ｎ３１９、Ｎ３２０は、実質的に電流源を構成し、それぞれトラッキングする。また、トランジスタＰ３０３、Ｐ３０４、Ｐ３０７、Ｐ３０８は、実質的に電流源を構成し、それぞれトラッキングする。 Transistors N310, N311, N309, N319, and N320 substantially constitute a current source and track each. In addition, the transistors P303, P304, P307, and P308 substantially constitute a current source and track each.
トランジスタＰ３０７の電流ＩＰ３０７の設定値がトランジスタＮ３１９の電流ＩＮ３１９の設定値よりも大きくなるように設定する（ＩＰ３０７の設定値＞ＩＮ３１９の設定値）。また、トランジスタＰ３０８の電流ＩＰ３０８の設定値がトランジスタＮ３２０の電流ＩＮ３２０の設定値よりも大きくなるように設定する（ＩＰ３０８の設定値＞ＩＮ３２０の設定値）。 The setting value of the current IP307 of the transistor P307 is set to be larger than the setting value of the current IN319 of the transistor N319 (setting value of IP307> setting value of IN319). Further, the setting value of the current IP308 of the transistor P308 is set to be larger than the setting value of the current IN320 of the transistor N320 (setting value of IP308> setting value of IN320).
トランジスタＰ３０３の電流値ＩＰ３０３と、トランジスタＰ３０４の電流値ＩＰ３０４と、トランジスタＰ３０７の電流値ＩＰ３０７と、トランジスタＰ３０８の電流値ＩＰ３０８とが等しくなるように設定する（ＩＰ３０３＝ＩＰ３０４＝ＩＰ３０７＝ＩＰ３０８）。 The current value IP303 of the transistor P303, the current value IP304 of the transistor P304, the current value IP307 of the transistor P307, and the current value IP308 of the transistor P308 are set to be equal (IP303 = IP304 = IP307 = IP308).
トランジスタＰ３０３の電流値ＩＰ３０３とトランジスタＰ３０８の電流値ＩＰ３０８との和（ＩＰ３０３＋ＩＰ３０８）と、トランジスタＰ３０４の電流値ＩＰ３０４とトランジスタＰ３０７の電流値ＩＰ３０７との和（ＩＰ３０４＋ＩＰ３０７）と、トランジスタＮ３０９の電流ＩＮ３０９とが等しくなるように設定する（ＩＰ３０３＋ＩＰ３０８＝ＩＰ３０４＋ＩＰ３０７＝ＩＮ３０９）。 The sum of the current value IP303 of the transistor P303 and the current value IP308 of the transistor P308 (IP303 + IP308), the sum of the current value IP304 of the transistor P304 and the current value IP307 of the transistor P307 (IP304 + IP307), and the current IN309 of the transistor N309 are equal. (IP303 + IP308 = IP304 + IP307 = IN309).
このような図２の実施例の動作を説明する。
まず、ＣＭＬクロック正側入力ＣＬＫがハイレベル（Ｈ）、ＣＭＬクロック負側入力がロウレベル（Ｌ）のときについて説明する。
The operation of the embodiment of FIG. 2 will be described.
First, a case where the CML clock positive side input CLK is high level (H) and the CML clock negative side input is low level (L) will be described.
このとき、トランジスタＮ３０７はオン、トランジスタＮ３０８はオフとなり、トランジスタＰ３０１はオン、トランジスタＰ３０２はオフとなり、トランジスタＮ３０３はオフ、トランジスタＮ３０４はオフとなり、トランジスタＮ３０５またはトランジスタＮ３０６の何れか一方のみオン（他方はオフ）となる。 At this time, the transistor N307 is turned on, the transistor N308 is turned off, the transistor P301 is turned on, the transistor P302 is turned off, the transistor N303 is turned off, the transistor N304 is turned off, and only one of the transistors N305 and N306 is turned on (the other is turned on) Off).
また、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオンとなり、トランジスタＮ３１２またはトランジスタＮ３１３の何れか一方のみオン（他方はオフ）となり、トランジスタＮ３１４はオフとなり、トランジスタＮ３１５はオフとなる。 Further, the transistor N305 is off, the transistor N306 is on, only one of the transistor N312 and the transistor N313 is on (the other is off), the transistor N314 is off, and the transistor N315 is off.
ここで、トランジスタＮ３０５がオン、トランジスタＮ３０６がオフであれば、電圧ｍｑはハイレベル、電圧ｘｍｑはロウレベルとなり、トランジスタＮ３１２はオフ、トランジスタＮ３１３はオンとなり、ＣＭＬデータ正側出力Ｑ２はハイレベル、ＣＭＬデータ負側出力ＸＱ２はロウレベルとなる。 Here, if the transistor N305 is on and the transistor N306 is off, the voltage mq is high level, the voltage xmq is low level, the transistor N312 is off, the transistor N313 is on, the CML data positive output Q2 is high level, CML The data negative output XQ2 is at a low level.
トランジスタＮ３０５がオフ、トランジスタＮ３０６がオンであれば、電圧ｍｑはロウレベル、電圧ｘｍｑはハイレベルとなり、トランジスタＮ３１２はオン、トランジスタＮ３１３はオフとなり、ＣＭＬデータ正側出力Ｑ２はロウレベル、ＣＭＬデータ負側出力ＸＱはハイレベルとなる。 If the transistor N305 is off and the transistor N306 is on, the voltage mq is low level and the voltage xmq is high level, the transistor N312 is on, the transistor N313 is off, the CML data positive output Q2 is low, and the CML data negative output XQ goes high.
次に、ＣＭＬクロック正側入力ＣＬＫがロウレベル（Ｌ）、ＣＭＬクロック負側入力がハイレベル（Ｈ）のときについて説明する。 Next, the case where the CML clock positive side input CLK is at the low level (L) and the CML clock negative side input is at the high level (H) will be described.
このとき、トランジスタＮ３０７はオフ、トランジスタＮ３０８はオンとなり、トランジスタＰ３０１はオフ、トランジスタＰ３０２はオンとなり、トランジスタＮ３０３またはトランジスタＮ３０４の何れかがオンとなり、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオフとなる。 At this time, the transistor N307 is turned off, the transistor N308 is turned on, the transistor P301 is turned off, the transistor P302 is turned on, and either the transistor N303 or the transistor N304 is turned on, the transistor N305 is turned off, and the transistor N306 is turned off.
また、トランジスタＮ３０５はオン、トランジスタＮ３０６はオフとなり、トランジスタＮ３１２はオフ、トランジスタＮ３１３はオフとなり、トランジスタＮ３１４またはトランジスタＮ３１５の何れか一方のみオン（他方はオフ）となる。 Further, the transistor N305 is turned on, the transistor N306 is turned off, the transistor N312 is turned off, the transistor N313 is turned off, and only one of the transistor N314 and the transistor N315 is turned on (the other is turned off).
トランジスタＮ３１４がオン、トランジスタＮ３１５がオフであれば、ＣＭＬデータ正側出力Ｑ２はロウレベル、ＣＭＬデータ負側出力ＸＱ２はハイレベルとなる。また、トランジスタＮ３１４がオフ、トランジスタＮ３１５がオンであれば、ＣＭＬデータ正側出力Ｑ２はハイレベル、ＣＭＬデータ負側出力ＸＱ２はロウレベルとなる When the transistor N314 is on and the transistor N315 is off, the CML data positive output Q2 is low and the CML data negative output XQ2 is high. When the transistor N314 is off and the transistor N315 is on, the CML data positive output Q2 is high level and the CML data negative output XQ2 is low level.
こうして、図２の実施例は、マスター／スレーブＣＭＬフリップフロップ回路として機能する。ＣＭＬデータ正側出力Ｑ２をトランジスタＮ３１２のドレインに生成し、ＣＭＬデータ負側出力ＸＱ２をトランジスタＮ３１３のドレインに生成する。 Thus, the embodiment of FIG. 2 functions as a master / slave CML flip-flop circuit. A CML data positive output Q2 is generated at the drain of the transistor N312 and a CML data negative output XQ2 is generated at the drain of the transistor N313.
このような図２の実施例は、図１の実施例と同様に、トランジスタＰ３０３のドレインーソース間電圧と、トランジスタＰ３０４のドレインーソース間電圧とをそれぞれ小さくすることができる。このため、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。 2 can reduce the drain-source voltage of the transistor P303 and the drain-source voltage of the transistor P304 as in the embodiment of FIG. Therefore, the input voltage range of the CML clock positive input CLK and the CML clock negative input XCLK can be widened.
また、図２の実施例は、図１の実施例と同様に、ＣＭＬデータ正側出力Ｑ２、ＣＭＬデータ負側出力ＸＱ２の振幅を大きくとれる。さらに、図２の実施例は、素子数、素子の面積（大きさ）を減らす、回路の消費電力を減らす、回路の電源電圧を下げることができる。
Further, the embodiment of FIG. 2 can increase the amplitude of the CML data positive output Q2 and the CML data negative output XQ2 in the same manner as the embodiment of FIG. Further, the embodiment of FIG. 2 can reduce the number of elements, the area (size) of the elements, reduce the power consumption of the circuit, and reduce the power supply voltage of the circuit.
図３は、本発明の第３の実施例を示す構成図である。図１の実施例と同等の要素には、同等符号を付し、説明を省略する。図３の実施例のトランジスタＮ４０３〜Ｎ４１１、Ｐ４０１〜Ｐ４０４、抵抗Ｒ４０１〜Ｒ４０２は、図１の実施例のトランジスタＮ３０３〜Ｎ３１１、Ｐ３０１〜Ｐ３０４、抵抗Ｒ３０１〜Ｒ３０２にそれぞれ対応する。図３の実施例のＣＭＬデータ正側出力Ｑ３、ＣＭＬクロック負側入力ＸＱ３は、図１の実施例のＣＭＬデータ正側出力Ｑ、ＣＭＬクロック負側入力ＸＱに対応する。 FIG. 3 is a block diagram showing a third embodiment of the present invention. Elements equivalent to those in the embodiment of FIG. 1 are denoted by the same reference numerals and description thereof is omitted. The transistors N403 to N411, P401 to P404, and resistors R401 to R402 in the embodiment of FIG. 3 correspond to the transistors N303 to N311, P301 to P304, and the resistors R301 to R302 of the embodiment of FIG. The CML data positive output Q3 and the CML clock negative input XQ3 in the embodiment of FIG. 3 correspond to the CML data positive output Q and the CML clock negative input XQ in the embodiment of FIG.
図３の実施例の特徴は、図１の実施例と同様に、トランジスタＮ４１０、Ｎ４１１、Ｐ４０１、Ｐ４０２、Ｐ４０３、Ｐ４０４、Ｎ４０７、Ｎ４０８、Ｎ４０９に係る構成にある。 3 is similar to the embodiment of FIG. 1 in the configuration related to the transistors N410, N411, P401, P402, P403, P404, N407, N408, and N409.
図３の実施例の構成を説明する。
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２１のゲートは、トランジスタＮ４１０のゲートに接続される。トランジスタＮ４２１のドレインは、トランジスタＮ４１０のゲートに接続される。トランジスタＮ４２１のソースは、ＧＮＤラインＶＳＳに接続される。
The configuration of the embodiment of FIG. 3 will be described.
The gate of the NMOS transistor (transistor) N421 is connected to the gate of the transistor N410. The drain of the transistor N421 is connected to the gate of the transistor N410. The source of the transistor N421 is connected to the GND line VSS.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２２のゲートは、トランジスタＮ４１１のゲートに接続される。トランジスタＮ４２２のドレインは、トランジスタＮ４１１のゲートに接続される。トランジスタＮ４２２のソースは、ＧＮＤラインＶＳＳに接続される。 The gate of the NMOS transistor (transistor) N422 is connected to the gate of the transistor N411. The drain of the transistor N422 is connected to the gate of the transistor N411. The source of the transistor N422 is connected to the GND line VSS.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ４０１のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ４０１のドレインは、トランジスタＮ４２２のドレインに接続される。 The gate of the PMOS transistor (transistor) P401 is connected to the current source bias PBIAS2. The drain of the transistor P401 is connected to the drain of the transistor N422.
ＰＭＯＳトランジスタ（トランジスタ）Ｐ４０２のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ４０２のドレインは、トランジスタＮ４２１のドレインに接続される。 The gate of the PMOS transistor (transistor) P402 is connected to the current source bias PBIAS2. The drain of the transistor P402 is connected to the drain of the transistor N421.
このような図３の実施例の動作を説明する。
トランジスタＰ４０１がオンとなると、トランジスタＮ４２２がオンとなり、トランジスタＮ４１１がオンとなり、トランジスタＮ４０５またはトランジスタＮ４０６の何れか一方のみオン（他方はオフ）となる。
The operation of the embodiment of FIG. 3 will be described.
When the transistor P401 is turned on, the transistor N422 is turned on, the transistor N411 is turned on, and only one of the transistor N405 and the transistor N406 is turned on (the other is turned off).
トランジスタＰ４０１がオフとなると、トランジスタＮ４２２がオフとなり、トランジスタＮ４１１がオフとなり、トランジスタＮ４０５がオフとなり、トランジスタＮ４０６がオフとなる。 When the transistor P401 is turned off, the transistor N422 is turned off, the transistor N411 is turned off, the transistor N405 is turned off, and the transistor N406 is turned off.
また、トランジスタＰ４０２がオンとなると、トランジスタＮ４２１がオンとなり、トランジスタＮ４１０がオンとなり、トランジスタＮ４０３またはトランジスタＮ４０４の何れかがオンとなる。 When the transistor P402 is turned on, the transistor N421 is turned on, the transistor N410 is turned on, and either the transistor N403 or the transistor N404 is turned on.
トランジスタＰ４０２がオフとなると、トランジスタＮ４２１がオフとなり、トランジスタＮ４１０がオフとなり、トランジスタＮ４０３がオフ、トランジスタＮ４０４がオフとなる。 When the transistor P402 is turned off, the transistor N421 is turned off, the transistor N410 is turned off, the transistor N403 is turned off, and the transistor N404 is turned off.
したがって、図３の実施例の動作は、図１の実施例の動作と同等になる。よって、図３の実施例は、図１の実施例の効果と同等の効果を有する。 Therefore, the operation of the embodiment of FIG. 3 is equivalent to the operation of the embodiment of FIG. Therefore, the embodiment of FIG. 3 has the same effect as the embodiment of FIG.
図４は、本発明の第４の実施例を示す構成図である。図２、３の実施例と同等の要素には、同等符号を付し、説明を省略する。図４の実施例のトランジスタＮ４０３〜Ｎ４２０、Ｐ４０１〜Ｐ４０４、抵抗Ｒ４０１〜Ｒ４０４は、図２の実施例のトランジスタＮ３０３〜Ｎ３２０、Ｐ３０１〜Ｐ３０４、抵抗Ｒ３０１〜Ｒ３０４にそれぞれ対応する。図４の実施例のＣＭＬデータ正側出力Ｑ４、ＣＭＬクロック負側入力ＸＱ４は、図２の実施例のＣＭＬデータ正側出力Ｑ２、ＣＭＬクロック負側入力ＸＱ２に対応する。 FIG. 4 is a block diagram showing a fourth embodiment of the present invention. Elements equivalent to those of the embodiment of FIGS. 2 and 3 are denoted by the same reference numerals and description thereof is omitted. Transistors N403 to N420, P401 to P404, and resistors R401 to R404 in the embodiment of FIG. 4 correspond to the transistors N303 to N320, P301 to P304, and resistors R301 to R304 of the embodiment of FIG. The CML data positive side output Q4 and the CML clock negative side input XQ4 in the embodiment of FIG. 4 correspond to the CML data positive side output Q2 and the CML clock negative side input XQ2 in the embodiment of FIG.
図４の実施例の特徴は、図２の実施例と同様に、図３の実施例の特徴を備えると共に、マスター／スレーブＣＭＬフリップフロップ回路を構成する点にある。 The features of the embodiment of FIG. 4 are the same as the features of the embodiment of FIG. 2, but the features of the embodiment of FIG. 3 and the construction of a master / slave CML flip-flop circuit.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４１９のゲートは、トランジスタＮ４１１のゲートとトランジスタ４２２のゲートとに接続される。 The gate of the NMOS transistor (transistor) N419 is connected to the gate of the transistor N411 and the gate of the transistor 422.
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２０のゲートは、トランジスタＮ４１０のゲートとトランジスタ４２１のゲートとに接続される。 The gate of the NMOS transistor (transistor) N420 is connected to the gate of the transistor N410 and the gate of the transistor 421.
このような図４の実施例の動作を説明する。
トランジスタＰ４０１がオンとなると、トランジスタＮ４２２がオンとなり、トランジスタＮ４１１がオンとなり、トランジスタＮ４０５またはトランジスタＮ４０６の何れか一方のみオン（他方はオフ）となり、トランジスタＮ４１９がオンとなり、トランジスタＮ４１２またはトランジスタＮ４１３の何れか一方のみオン（他方はオフ）となる。
The operation of the embodiment of FIG. 4 will be described.
When the transistor P401 is turned on, the transistor N422 is turned on, the transistor N411 is turned on, only one of the transistor N405 and the transistor N406 is turned on (the other is turned off), the transistor N419 is turned on, and either the transistor N412 or the transistor N413 is turned on Only one of them is on (the other is off).
トランジスタＰ４０１がオフとなると、トランジスタＮ４２２がオフとなり、トランジスタＮ４１１がオフとなり、トランジスタＮ４０５がオフとなり、トランジスタＮ４０６がオフとなり、トランジスタＮ４１９がオフとなり、トランジスタＮ４１２がオフとなり、トランジスタＮ４１３がオフとなる。 When the transistor P401 is turned off, the transistor N422 is turned off, the transistor N411 is turned off, the transistor N405 is turned off, the transistor N406 is turned off, the transistor N419 is turned off, the transistor N412 is turned off, and the transistor N413 is turned off.
また、トランジスタＰ４０２がオンとなると、トランジスタＮ４２１がオンとなり、トランジスタＮ４１０がオンとなり、トランジスタＮ４０３またはトランジスタＮ４０４の何れかがオンとなり、トランジスタＮ４２０がオンとなり、トランジスタＮ４１４またはトランジスタＮ４１５の何れか一方のみオン（他方はオフ）となる。 When the transistor P402 is turned on, the transistor N421 is turned on, the transistor N410 is turned on, either the transistor N403 or the transistor N404 is turned on, the transistor N420 is turned on, and only one of the transistor N414 or the transistor N415 is turned on. (The other is off).
トランジスタＰ４０２がオフとなると、トランジスタＮ４２１がオフとなり、トランジスタＮ４１０がオフとなり、トランジスタＮ４０３がオフ、トランジスタＮ４０４がオフとなり、トランジスタＮ４２０がオフとなり、トランジスタＮ４１４がオフとなり、トランジスタＮ４１５がオフとなる。 When the transistor P402 is turned off, the transistor N421 is turned off, the transistor N410 is turned off, the transistor N403 is turned off, the transistor N404 is turned off, the transistor N420 is turned off, the transistor N414 is turned off, and the transistor N415 is turned off.
したがって、図４の実施例の動作は、図２の実施例の動作と同等になる。よって、図４の実施例は、図２の実施例の効果と同等の効果を有する。 Therefore, the operation of the embodiment of FIG. 4 is equivalent to the operation of the embodiment of FIG. Therefore, the embodiment of FIG. 4 has the same effect as the embodiment of FIG.
図１〜図４の実施例は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されたものであったが、これとは別に、図１〜図５の実施例のＮＭＯＳトランジスタをＮＰＮ（バイポーラ）トランジスタに置換し、ＰＭＯＳトランジスタをＰＮＰ（バイポーラ）トランジスタに置換にしても、同等の構成となり、同等の作用効果がある。 The embodiment of FIGS. 1 to 4 is composed of an NMOS transistor and a PMOS transistor. Separately, the NMOS transistor of the embodiment of FIGS. 1 to 5 is replaced with an NPN (bipolar) transistor. However, even if the PMOS transistor is replaced with a PNP (bipolar) transistor, the configuration is equivalent and the same effect is obtained.
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。 The present invention is not limited to the above-described embodiments, and includes many changes and modifications without departing from the essence thereof.
ＶＤＤ 電源ライン
ＶＳＳ ＧＮＤライン（接地ライン）
ＤＡＴＡ ＣＭＬデータ正側入力（一方の入力）
ＸＤＡＴＡ ＣＭＬデータ負側入力（他方の入力）
ＣＬＫ ＣＭＬクロック正側入力（一方のクロック）
ＸＣＬＫ ＣＭＬクロック負側入力（他方のクロック）
Ｑ、Ｑ２、Ｑ３、Ｑ４ ＣＭＬデータ正側出力（一方の出力）
ＸＱ、ＸＱ２、ＸＱ３、ＸＱ４ ＣＭＬデータ負側出力（他方の出力）
ＮＢＩＡＳ、ＰＢＩＡＳ１、ＰＢＩＡＳ２ 電流源バイアス
Ｒ３０１〜Ｒ３０４、Ｒ４０１〜Ｒ４０４ 抵抗（負荷）
Ｎ３０３〜Ｎ３２０、Ｎ４０３〜Ｎ４２２ ＮＭＯＳトランジスタ（トランジスタ）
Ｐ３０１〜Ｐ３０８、Ｐ４０１〜Ｐ４０４ ＰＭＯＳトランジスタ（トランジスタ）
VDD Power supply line VSS GND line (ground line)
DATA CML data positive input (one input)
XDATA CML data negative input (the other input)
CLK CML clock positive input (one clock)
XCLK CML clock negative input (the other clock)
Q, Q2, Q3, Q4 CML data positive output (one output)
XQ, XQ2, XQ3, XQ4 CML data negative output (the other output)
NBIAS, PBIAS1, PBIAS2 Current source bias R301 to R304, R401 to R404 Resistance (load)
N303 to N320, N403 to N422 NMOS transistors (transistors)
P301 to P308, P401 to P404 PMOS transistors (transistors)
Claims (4)
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ３０３）のソースに接続される第２のトランジスタ（Ｎ３０４）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のドレインに接続される第３のトランジスタ（Ｎ３０５）と、
ゲートが前記第１のトランジスタ（Ｎ３０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ３０５）のソースに接続される第４のトランジスタ（Ｎ３０６）と、
ゲートが第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のソースと前記第２のトランジスタ（Ｎ３０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ３１０）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第３のトランジスタ（Ｎ３０５）のソースと前記第４のトランジスタ（Ｎ３０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ３１１）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第５のトランジスタ（Ｎ３１０）のドレインに接続される第７のトランジスタ（Ｐ３０１）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第６のトランジスタ（Ｎ３１１）のドレインに接続される第８のトランジスタ（Ｐ３０２）と、
ゲートが第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第９のトランジスタ（Ｐ３０３）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１０のトランジスタ（Ｐ３０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースと前記第１０のトランジスタ（Ｐ３０４）のドレインとに接続される第１１のトランジスタ（Ｎ３０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースと前記第９のトランジスタ（Ｐ３０３）のドレインとに接続され、ソースが前記第１１のトランジスタ（Ｎ３０７）のソースに接続される第１２のトランジスタ（Ｎ３０８）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１１のトランジスタ（Ｎ３０７）のソースと前記第１２のトランジスタ（Ｎ３０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１３のトランジスタ（Ｎ３０９）とを備え、
一方の出力（Ｑ）を前記第２のトランジスタ（Ｎ３０４）のドレインに生成し、他方の出力（ＸＱ）を前記第１のトランジスタ（Ｎ３０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。 A first transistor (N303) having a gate connected to one input (DATA) and a drain connected to a power supply line (VDD) via a load (R301);
A second transistor having a gate connected to the other input (XDATA), a drain connected to the power supply line (VDD) via a load (R302), and a source connected to the source of the first transistor (N303) (N304),
A third transistor (N305) having a gate connected to the drain of the second transistor (N304) and a drain connected to the drain of the first transistor (N303);
A gate connected to the drain of the first transistor (N303), a drain connected to the drain of the second transistor (N304), and a source connected to the source of the third transistor (N305). Transistor (N306) of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the first transistor (N303) and the source of the second transistor (N304), and the source is connected to the ground line (VSS). A fifth transistor (N310) connected to
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the third transistor (N305) and the source of the fourth transistor (N306), and the source is connected to the ground line (VSS). ) A sixth transistor (N311) connected to
A seventh transistor (P301) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the fifth transistor (N310);
An eighth transistor (P302) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the sixth transistor (N311);
A ninth transistor (P303) having a gate connected to the third current source bias (PBIAS1), a drain connected to the source of the seventh transistor (P301), and a source connected to the power supply line (VDD); ,
A tenth transistor (P304) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the eighth transistor (P302), and whose source is connected to the power supply line (VDD). When,
An eleventh transistor (N307) having a gate connected to one clock (CLK) and a drain connected to the source of the eighth transistor (P302) and the drain of the tenth transistor (P304);
The gate is connected to the other clock (XCLK), the drain is connected to the source of the seventh transistor (P301) and the drain of the ninth transistor (P303), and the source is the eleventh transistor (N307). A twelfth transistor (N308) connected to the source of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the eleventh transistor (N307) and the source of the twelfth transistor (N308), and the source is connected to the ground line (VSS). And a thirteenth transistor (N309) connected to
One output (Q) is generated at the drain of the second transistor (N304), and the other output (XQ) is generated at the drain of the first transistor (N303).
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ３０４）を介して電源ライン（ＶＤＤ）に接続される第１５のトランジスタ（Ｎ３１３）と、
ゲートが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続される第１６のトランジスタ（Ｎ３１４）と、
ゲートが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続され、ドレインが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ソースが前記第１６のトランジスタ（Ｎ３１４）のソースに接続される第１７のトランジスタ（Ｎ３１５）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のソースと前記第１５のトランジスタ（Ｎ３１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１８のトランジスタ（Ｎ３１９）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１６のトランジスタ（Ｎ３１４）のソースと前記第１７のトランジスタ（Ｎ３１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１９のトランジスタ（Ｎ３２０）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１８のトランジスタ（Ｎ３１９）のドレインに接続される第２０のトランジスタ（Ｐ３０５）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１９のトランジスタ（Ｎ３２０）のドレインに接続される第２１のトランジスタ（Ｐ３０６）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２０のトランジスタ（Ｐ３０５）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２２のトランジスタ（Ｐ３０７）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２１のトランジスタ（Ｐ３０６）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２３のトランジスタ（Ｐ３０８）とを備え、
一方の出力（Ｑ２）を前記第１４のトランジスタ（Ｎ３１２）のドレインに生成し、他方の出力（ＸＱ２）を前記第１５のトランジスタ（Ｎ３１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする請求項１に記載のＣＭＬラッチ回路。 A fourteenth transistor (N312) having a gate connected to the drain (xmq) of the first transistor (N303) and a drain connected to the power supply line (VDD) via a load (R303);
A fifteenth transistor (N313) whose gate is connected to the drain (mq) of the second transistor (N304) and whose drain is connected to the power supply line (VDD) via the load (R304);
A sixteenth transistor (N314) whose gate is connected to the drain of the fifteenth transistor (N313) and whose drain is connected to the drain of the fourteenth transistor (N312);
A gate connected to the drain of the fourteenth transistor (N312), a drain connected to the drain of the fifteenth transistor (N313), and a source connected to the source of the sixteenth transistor (N314). Transistor (N315) of
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the fourteenth transistor (N312) and the source of the fifteenth transistor (N313), and the source is connected to the ground line (VSS). ) An 18th transistor (N319) connected to
The gate is connected to the first current source bias (NBIAS), the drain is connected to the source of the sixteenth transistor (N314) and the source of the seventeenth transistor (N315), and the source is connected to the ground line (VSS). A nineteenth transistor (N320) connected to
A twentieth transistor (P305) whose gate is connected to the second current source bias (PBIAS2) and whose drain is connected to the drain of the eighteenth transistor (N319);
A twenty-first transistor (P306) having a gate connected to the second current source bias (PBIAS2) and a drain connected to the drain of the nineteenth transistor (N320);
A 22nd transistor (P307) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the 20th transistor (P305), and whose source is connected to the power supply line (VDD). When,
A 23rd transistor (P308) whose gate is connected to the third current source bias (PBIAS1), whose drain is connected to the source of the 21st transistor (P306), and whose source is connected to the power supply line (VDD). And
One output (Q2) is generated at the drain of the fourteenth transistor (N312), and the other output (XQ2) is generated at the drain of the fifteenth transistor (N313).
2. The CML latch circuit according to claim 1, comprising a master / slave CML flip-flop circuit.
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ４０３）のソースに接続される第２のトランジスタ（Ｎ４０４）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ４０３）のドレインに接続される第３のトランジスタ（Ｎ４０５）と、
ゲートが前記第１のトランジスタ（Ｎ４０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ４０５）のソースに接続される第４のトランジスタ（Ｎ４０６）と、
ドレインが前記第１のトランジスタ（Ｎ４０３）のソースと前記第２のトランジスタ（Ｎ４０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ４１０）と、
ドレインが前記第３のトランジスタ（Ｎ４０５）のソースと前記第４のトランジスタ（Ｎ４０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ４１１）と、
ゲートとドレインとが前記第５のトランジスタ（Ｎ４１０）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第７のトランジスタ（Ｎ４２１）と、
ゲートとドレインとが前記第６のトランジスタ（Ｎ４１１）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第８のトランジスタ（Ｎ４２２）と、
ゲートが第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第８のトランジスタ（Ｎ４２２）のドレインに接続される第９のトランジスタ（Ｐ４０１）と、
ゲートが前記第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第７のトランジスタ（Ｎ４２１）のドレインに接続される第１０のトランジスタ（Ｐ４０２）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１１のトランジスタ（Ｐ４０３）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１２のトランジスタ（Ｐ４０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースと前記第１２のトランジスタ（Ｐ４０４）のドレインとに接続される第１３のトランジスタ（Ｎ４０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースと前記第１１のトランジスタ（Ｐ４０３）のドレインとに接続され、ソースが前記第１３のトランジスタ（Ｎ４０７）のソースに接続される第１４のトランジスタ（Ｎ４０８）と、
ゲートが第３の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１３のトランジスタ（Ｎ４０７）のソースと前記第１４のトランジスタ（Ｎ４０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１５のトランジスタ（Ｎ４０９）とを備え、
一方の出力（Ｑ３）を前記第２のトランジスタ（Ｎ４０４）のドレインに生成し、他方の出力（ＸＱ３）を前記第１のトランジスタ（Ｎ４０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。 A first transistor (N403) having a gate connected to one input (DATA) and a drain connected to a power supply line (VDD) via a load (R401);
A second transistor having a gate connected to the other input (XDATA), a drain connected to the power supply line (VDD) via a load (R402), and a source connected to the source of the first transistor (N403) (N404),
A third transistor (N405) whose gate is connected to the drain of the second transistor (N404) and whose drain is connected to the drain of the first transistor (N403);
A gate connected to the drain of the first transistor (N403), a drain connected to the drain of the second transistor (N404), and a source connected to the source of the third transistor (N405). Transistor (N406) of
A fifth transistor (N410) having a drain connected to a source of the first transistor (N403) and a source of the second transistor (N404), and a source connected to a ground line (VSS);
A sixth transistor (N411) having a drain connected to a source of the third transistor (N405) and a source of the fourth transistor (N406), and a source connected to a ground line (VSS);
A seventh transistor (N421) having a gate and a drain connected to the gate of the fifth transistor (N410) and a source connected to the ground line (VSS);
An eighth transistor (N422) whose gate and drain are connected to the gate of the sixth transistor (N411) and whose source is connected to the ground line (VSS);
A ninth transistor (P401) whose gate is connected to the first current source bias (PBIAS2) and whose drain is connected to the drain of the eighth transistor (N422);
A tenth transistor (P402) whose gate is connected to the first current source bias (PBIAS2) and whose drain is connected to the drain of the seventh transistor (N421);
An eleventh transistor (P403) whose gate is connected to the second current source bias (PBIAS1), whose drain is connected to the source of the ninth transistor (P401), and whose source is connected to the power supply line (VDD); ,
A twelfth transistor (P404) whose gate is connected to the second current source bias (PBIAS1), whose drain is connected to the source of the tenth transistor (P402), and whose source is connected to the power supply line (VDD). When,
A thirteenth transistor (N407) having a gate connected to one clock (CLK) and a drain connected to the source of the tenth transistor (P402) and the drain of the twelfth transistor (P404);
The gate is connected to the other clock (XCLK), the drain is connected to the source of the ninth transistor (P401) and the drain of the eleventh transistor (P403), and the source is the thirteenth transistor (N407). A fourteenth transistor (N408) connected to the source of
The gate is connected to the third current source bias (NBIAS), the drain is connected to the source of the thirteenth transistor (N407) and the source of the fourteenth transistor (N408), and the source is connected to the ground line (VSS). And a fifteenth transistor (N409) connected to
One output (Q3) is generated at the drain of the second transistor (N404), and the other output (XQ3) is generated at the drain of the first transistor (N403).
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ４０４）を介して電源ライン（ＶＤＤ）に接続される第１７のトランジスタ（Ｎ４１３）と、
ゲートが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続される第１８のトランジスタ（Ｎ４１４）と、
ゲートが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続され、ドレインが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ソースが前記第１８のトランジスタ（Ｎ４１４）のソースに接続される第１９のトランジスタ（Ｎ４１５）と、
ゲートが前記第６のトランジスタ（Ｎ４１１）のゲートと前記第８のトランジスタ（Ｎ４２２）のゲートとに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のソースと前記第１７のトランジスタ（Ｎ４１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２０のトランジスタ（Ｎ４１９）と、
ゲートが前記第５のトランジスタ（Ｎ４１０）のゲートと前記第７のトランジスタ（Ｎ４２１）のゲートとに接続され、ドレインが前記第１８のトランジスタ（Ｎ４１４）のソースと前記第１９のトランジスタ（Ｎ４１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２１のトランジスタ（Ｎ４２０）とを備え、
一方の出力（Ｑ４）を前記第１６のトランジスタ（Ｎ４１２）のドレインに生成し、他方の出力（ＸＱ４）を前記第１７のトランジスタ（Ｎ４１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする請求項３に記載のＣＭＬラッチ回路。 A sixteenth transistor (N412) having a gate connected to the drain (xmq) of the first transistor (N403) and a drain connected to the power supply line (VDD) via the load (R403);
A seventeenth transistor (N413) having a gate connected to the drain (mq) of the second transistor (N404) and a drain connected to the power supply line (VDD) via a load (R404);
An eighteenth transistor (N414) whose gate is connected to the drain of the seventeenth transistor (N413) and whose drain is connected to the drain of the sixteenth transistor (N412);
A nineteenth gate having a gate connected to the drain of the sixteenth transistor (N412), a drain connected to the drain of the seventeenth transistor (N413), and a source connected to the source of the eighteenth transistor (N414). Transistor (N415),
The gate is connected to the gate of the sixth transistor (N411) and the gate of the eighth transistor (N422), and the drain is the source of the sixteenth transistor (N412) and the seventeenth transistor (N413). A twentieth transistor (N419) connected to the source and connected to the ground line (VSS);
The gate is connected to the gate of the fifth transistor (N410) and the gate of the seventh transistor (N421), and the drain is the source of the eighteenth transistor (N414) and the nineteenth transistor (N415). A 21st transistor (N420) connected to the source, the source connected to the ground line (VSS),
One output (Q4) is generated at the drain of the sixteenth transistor (N412), and the other output (XQ4) is generated at the drain of the seventeenth transistor (N413).
4. The CML latch circuit according to claim 3, comprising a master / slave CML flip-flop circuit.
Priority Applications (1)
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|---|---|---|---|
| JP2008250105A JP2010081502A (en) | 2008-09-29 | 2008-09-29 | Cml latch circuit |
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| JP2008250105A JP2010081502A (en) | 2008-09-29 | 2008-09-29 | Cml latch circuit |
Publications (1)
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| JP2010081502A true JP2010081502A (en) | 2010-04-08 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010015668A (en) * | 2008-06-30 | 2010-01-21 | Hynix Semiconductor Inc | Semiconductor memory device and operating method thereof |
| WO2011121957A1 (en) | 2010-03-31 | 2011-10-06 | 日本電気株式会社 | Wireless communication device, impedance adjustment method, casing position detection method, and information display method |
| CN107767893A (en) * | 2016-08-19 | 2018-03-06 | 东芝存储器株式会社 | Semiconductor device |
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2008
- 2008-09-29 JP JP2008250105A patent/JP2010081502A/en active Pending
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| WO2011121957A1 (en) | 2010-03-31 | 2011-10-06 | 日本電気株式会社 | Wireless communication device, impedance adjustment method, casing position detection method, and information display method |
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