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JP2010074237A - ディジタル制御発振回路、周波数シンセサイザ及び無線通信機器 - Google Patents

ディジタル制御発振回路、周波数シンセサイザ及び無線通信機器 Download PDF

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Abstract

【課題】ディジタル発振回路自体の位相ノイズを増大させることなく、発振周波数が高く且つ最小周波数変化量が小さい周波数シンセサイザを実現できるようにする。
【解決手段】周波数シンセサイザは、ディジタル制御発振回路１１と、発振周波数制御部１２とを備えている。ディジタル制御発振回路１１は、２本の導体が互いに間隔をおいて並行に配置された並行部１５Ａと、２本の導体が電気的に絶縁されて交差する交差部１５Ｂとをそれぞれ奇数個有するループ状の伝送線路１５と、アクティブ回路１７と、第１の可変容量部２１及び第２の可変容量部２２とを有している。発振周波数制御部１２は、第１の可変容量部２１に含まれる第１の可変容量素子の高容量状態と低容量状態とを切り替える第１の制御信号をΣΔ変調するΣΔ変調回路４０を有している。
【選択図】図１

Description

本発明は半導体集積回路に用いるディジタル制御発振回路、周波数シンセサイザ及び無線通信機器に関する。
半導体の微細化、高速化に伴い、アナログ電圧で出力周波数を制御する電圧制御発振器（ＶＣＯ）の代わりに、ディジタル値により出力周波数を制御するディジタル制御発振（ＤＣＯ）回路を用いた周波数シンセサイザが検討されている。
ＤＣＯ回路においては、量子化ノイズを低減しつつ広範囲な変調を行うために、広範囲な周波数可変を行うと共に、最小周波数変化量をできるだけ小さくし且つ変化量が一定となるようにすることが求められている。
最小周波数変化量を小さくしつつ、広範囲な周波数可変を可能にするために、図１９に示すようなＤＣＯ回路が提案されている。（例えば、特許文献１又は２を参照。）。図１９に示すように、従来のＤＣＯ回路２００は、インダクタ２０１と可変容量部２０２とを有している。インダクタ２０１と可変容量部２０２とはＬＣタンク回路を形成し、インダクタ２０１のインダクタンスと可変容量部２０２の容量値とに応じた周波数の信号を発振する。
可変容量部２０２は、第１の可変容量部２０５、第２の可変容量部２０４、第３の可変容量部２０３を有している、第１の可変容量部２０５、第２の可変容量部２０４及び第３の可変容量部２０３はそれぞれ複数のバラクタ素子を有している。各バラクタ素子は、印加する電圧により容量値が低い低容量状態と容量値が高い高容量状態との間を容量値が変化する可変容量素子である。
第１の可変容量部２０５、第２の可変容量部２０４及び第３の可変容量部２０３は、それぞれ異なる容量値及び容量変化量を有するバラクタ素子により構成されている。このため、例えば第１の可変容量部２０５に含まれるバラクタ素子の容量状態を切り替えることにより周波数を細かく変化させ、第３の可変容量部２０３に含まれるバラクタ素子の容量状態を切り替えることにより周波数を大きく変化させることができる。
特開２００２−３３６６０号公報 米国特許６７３４７４１号明細書
しかしながら、前記従来のＤＣＯ回路には、以下のような問題がある。発振周波数が高くなると、可変容量素子の容量値及び容量変化量を非常に小さくしなければならなくなる。また、周波数変調を行うシンセサイザとする場合には、量子化ノイズを低減するために最小周波数変化量を小さくする必要があり、そのためには容量変化量を非常に小さくしなければならなくなる。
可変容量素子の容量及び容量変化量はサイズによって決まるため、微小な可変容量素子を形成する必要がある。しかし、可変容量素子のサイズは、製造プロセスによって限定される。
また、可変容量素子の容量値及び容量変化量を小さくした場合には、寄生容量を無視できなくなる。最小周波数変化量を小さくしつつ広範囲な変調を可能とするためには、微小容量の可変容量素子を数多く配置する必要がある。このため、寄生容量が増大してしまう。さらに、可変容量素子を制御するための制御線の数も増大するため、制御線による寄生容量も増大してしまう。その結果、発振周波数の上限が制限されたり、周波数レンジが狭くなってしまう。
また、発振周波数を高くする際には、インダクタの値も影響するため、インダクタの値を小さくすることが好ましい。しかし、インダクタの値を小さくすると位相ノイズが増大してしまうという問題が生じる。
本発明は、前記従来の問題を解決し、ディジタル発振回路自体の位相ノイズを増大させることなく、発振周波数が高く且つ最小周波数変化量が小さいディジタル発振回路及び周波数シンセサイザを実現できるようにすることを目的とする。
前記の目的を達成するため、本発明はディジタル制御発振回路を、ループ状の伝送線路と、アクティブ回路と、ディジタル信号により制御される複数の可変容量素子とを備えている構成とする。
具体的に、本発明に係るディジタル制御発振回路は、２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、２本の導体の間に接続されたアクティブ回路と、２本の導体の間に接続された複数の可変容量素子を含み、ディジタル制御データにより容量値が制御される可変容量部とを備え、可変容量部は、複数の第１の可変容量素子を含む第１の可変容量部と、複数の第２の可変容量素子を含む第２の可変容量部とを有し、第１の可変容量素子の高容量状態と低容量状態との切り替えは、ΣΔ変調された制御データにより行うことを特徴とする。
本発明のディジタル制御発振回路は、ループ状の伝送線路とアクティブ回路とにより発振を行う。このため、従来のＬＣ発振回路と比べて容量値が大きい場合にも高い周波数で発振させることができる。また、容量変化量に対する発振周波数の変化量が、従来のＬＣ発振回路よりも小さい。従って、微細な可変容量素子を用いることなく、最小周波数変化量を容易に小さくすることができる。さらに、インダクタの値を大きくすることができるため位相ノイズも低減できる。
本発明の周波数シンセサイザにおいて、可変容量部は、それぞれが複数の可変容量素子の一部を含む複数の可変容量素子ブロックに分割されており、複数の可変容量素子ブロックは、伝送線路の互いに異なる部分に配置されていてもよい。
本発明のディジタル制御発振回路において、伝送線路は、半導体基板の上に形成され、複数の可変容量素子のうちの少なくとも一部は、基板における伝送線路の下側の領域に形成されていてもよい。
本発明のディジタル制御発振回路において、可変容量素子部は、複数の第３の可変容量素子を含む第３の可変容量素子部を有し、第３の可変容量素子における高容量状態と低容量状態と間の容量変化量は、第２の可変容量素子よりも大きくてもよい。
本発明に係る周波数シンセサイザは、ディジタル制御発振回路と、ディジタル制御発振回路の発振周波数を制御する発振周波数制御部とを備え、ディジタル制御発振回路は、２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、２本の導体の間に接続されたアクティブ回路と、２本の導体の間に接続された複数の第１の可変容量素子を含む第１の可変容量部及び複数の第２の可変容量素子を含む第２の可変容量部とを有し、発振周波数制御部は、基準周波数信号を生成する基準周波数信号生成回路と、ディジタル制御発振回路の出力に基づいて比較信号を生成する比較信号生成回路と、基準周波数信号と被各信号との位相及び周波数の少なくとも一方を比較してディジタル制御データを生成する信号比較回路と、ディジタル制御データの一部をΣΔ変調して複数の第１の可変容量素子の高容量状態と低容量状態とを切り替える第１の制御データを生成するΣΔ変調回路とを有していることを特徴とする。
本発明の周波数シンセサイザは、容量変化量に対する周波数変化量が従来のＬＣ発振回路と比べて小さいディジタル制御発振回路を備えている。このため、非常に微細な可変容量素子を用いなくても、最小周波数変化量を小さくすることができる。このため、ΣΔ変調による量子化ノイズを従来の周波数シンセサイザよりも低減することができる。
本発明の周波数シンセサイザにおいて、第１の可変容量部は、それぞれが複数の第１の可変容量素子の一部を含む複数の第１の可変容量素子ブロックに分割されており、複数の第１の可変容量素子ブロックは、伝送線路の互いに異なる部分に配置されていてもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、ΣΔ変調回路の一クロック周期において、複数の第１の可変容量素子ブロックのうちの一部を選択し、選択した第１の可変容量素子ブロックに含まれる第１の可変容量素子の高容量状態と低容量状態とを切り替える構成としてもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、選択する第１の可変容量素子ブロックの位置が分散するようにして、第１の可変容量素子ブロックを選択してもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、第１の可変容量素子ブロックをあらかじめ定められたパターンに従い選択する構成としても、ランダムに選択する構成としてもよい。
本発明のディジタル制御発振回路において、複数の第１の可変容量素子ブロックのそれぞれに含まれる第１の可変容量素子は、対応する第１の可変容量素子同士が並列に接続されていてもよい。
本発明の周波数シンセサイザにおいて、第２の可変容量部は、それぞれが複数の第２の可変容量素子の一部を含む複数の第２の可変容量素子ブロックに分割されており、複数の第２の可変容量素子ブロックは、伝送線路の互いに異なる部分に配置されていてもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、ディジタル制御データに応じて複数の第２の可変容量素子ブロックのうちの一部を選択し、選択した第２の可変容量素子ブロックに含まれる第２の可変容量素子の高容量状態と低容量状態とを切り替える構成としてもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、選択する第２の可変容量素子が含まれる第２の可変容量素子ブロックの位置が分散するようにして、第２の可変容量素子ブロックを選択する構成としてもよい。
本発明のディジタル制御発振回路において、複数の第２の可変容量素子ブロックのそれぞれに含まれる第２の可変容量素子は、対応する第２の可変容量素子同士が並列に接続されていてもよい。
本発明の周波数シンセサイザにおいて、発振周波数制御部は、第１の制御データを供給する第１の可変容量素子ブロックを選択するデータ出力選択回路とを有する構成としてもよい。この場合において、発振周波数制御部は、信号比較部における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、位相誤差レベルが最小となるようにデータ出力選択回路を制御してもよい。
この場合において、データ出力選択回路は、選択された第１の可変容量素子ブロックを除く第１の可変容量素子に対して、第１の制御データとは異なる制御データを供給する構成としてもよい。
本発明の周波数シンセサイザにおいて、第１の可変容量素子は、伝送線路の一部に集中して配置されていてもよい。
本発明の周波数シンセサイザにおいて、ディジタル制御発振回路は、伝送線路の互いに異なる部分と接続された複数の出力端子を有し、発振周波数制御部は、複数の出力端子のうちの１つを選択する発振出力選択回路とを有する構成としてもよい。この場合において、発振周波数制御部は、信号比較部における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、位相誤差レベルが最小となるように発振出力選択回路を制御してもよい。
本発明の周波数シンセサイザにおいて、ディジタル制御発振回路は、２本の導体の間に接続された複数の第３の可変容量素子を含む第３の可変容量部を有し、第３の可変容量素子における高容量状態と低容量状態との間の容量変化量は、第２の可変容量素子よりも大きい構成としてもよい。
本発明の周波数シンセサイザにおいて、第３の可変容量部は、それぞれが複数の第３の可変容量素子の一部を含む複数の第３の可変容量素子ブロックに分割されており、複数の第３の可変容量素子ブロックは、伝送線路の互いに異なる部分に配置されていてもよい。
本発明の周波数シンセサイザにおいて、伝送線路は、半導体基板の上に形成され且つ外周の形状が対称性を有し、発振周波数制御部は、半導体基板における伝送線路の内側の領域の中央部に配置されていてもよい。この場合において、伝送線路は、複数の屈曲部を有し、各第１の可変容量素子と発振周波数制御部との間隔の平均は、第１の可変容量素子以外の可変容量素子と発振周波数制御部との間隔の平均よりも短い構成としてもよい。
本発明の周波数シンセサイザにおいて、第２の可変容量素子は、第１の可変容量素子と同一の容量変化量を有する可変容量素子と、第１の可変容量素子の整数倍の容量変化量を有する可変容量素子とを含んでいてもよい。
本発明に係る無線通信機器は、本発明に係る周波数シンセサイザと、信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、発振周波数制御部は、信号品質が最大となるようにデータ出力選択回路を制御することを特徴とする。
本発明に係る無線通信機器は、本発明に係る周波数シンセサイザと、信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、発振周波数制御部は、信号品質が最大となるように発振出力選択回路を制御することを特徴とする。
本発明に係るディジタル制御発振回路、周波数シンセサイザ及び無線通信機器によれば、ディジタル発振回路自体の位相ノイズを増大させることなく、発振周波数が高く且つ最小周波数変化量が小さいディジタル発振回路、周波数シンセサイザ及び無線通信機器を実現できる。
−発振回路の基本構成−
本願の発振回路の基本構成は、図１（ａ）に示すように第１の導体１５ａ及び第２の導体１５ｂが互いに間隔をおいて並行に配置された並行部１５Ａと、第１の導体１５ａ及び第２の導体１５ｂが電気的に絶縁されて交差する交差部１５Ｂとを有するループ状の伝送線路１５と、第１の導体１５ａと第２の導体１５ｂとの間に接続されたアクティブ回路１７とを有している。アクティブ回路１７は、２個のインバータが互いに逆方向に並列に接続されている回路である。これにより、並走する２本の導体に互いに反転した増幅エネルギーが供給されることになり、安定した発振が生じる。
伝送線路１５は、複数のインダクタ成分と容量成分とが図１（ｂ）のように接続された回路とみなすことができる。この場合、位相の回転速度ｖｐは次の式（１）のように表すことができる。
Figure 2010074237
この場合において、Ｌ０は単位長さ当たりのインダクタ成分であり、Ｃ０は単位長さ当たりの容量成分である。伝送線路１５を１周することにより位相が一回転することから、伝送線路１５の発振周波数ｆ０は式（２）のように表すことができる。
Figure 2010074237
この場合において、λは波長であり、Ｌ１は伝送線路１５半周分のインダクタ成分の合計であり、Ｃ１は伝送線路１５半周分の対接地の容量成分の合計である。つまり、第１の導体１５ａ及び第２の導体１５ｂそれぞれにおけるインダクタ成分の合計と、対接地の容量の合計である。図１は対接地の容量が寄生容量だけの場合を記載しているが、意図的に容量素子を付加した場合には、Ｃ１は付加した容量素子の容量と寄生容量との和となる。
一方、図２に示すような通常のＬＣ発振回路における発振周波数ｆ０は、式（３）のように表される。
Figure 2010074237
この場合において、Ｌ２は図２において差動で動作するＬＣ回路の片側の対接地のインダクタ成分の合計であり、Ｃ２はＬＣ回路の片側の対接地の容量成分の合計である。
従って、本願の発振回路は、従来のＬＣ発振回路と対接地のインダクタ成分及び容量成分が等しい場合には、πだけ周波数を高くすることができる。また、従来のＬＣ発振回路と発振周波数を同じにする場合には、インダクタ成分及び容量成分の値を大きくすることができる。
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照して説明する。図３は、第１の実施形態に係る周波数シンセサイザのブロック構成を示している。図３に示すように、第１の実施形態の周波数シンセサイザは、ディジタル制御発振（ＤＣＯ）回路１１と、ＤＣＯ回路１の発振周波数をループ制御する発振周波数制御部１２とを備えたフェーズドロックループ（ＰＬＬ）回路である。
本実施形態のＤＣＯ回路１１は、先に説明したループ状の伝送線路１５とアクティブ回路１７とを基本とする発振回路である。本実施形態においては、発振周波数を可変とするために可変容量部２０を有している。可変容量部２０は、第１の可変容量部２１と第２の可変容量部２２と第３の可変容量部２３とを有している。第１の可変容量部２１は複数の第１の可変容量素子を含み、第２の可変容量部２２は複数の第２の可変容量素子を含み、第３の可変容量部２３は複数の第３の可変容量素子を含む。可変容量部２０の詳細については後で説明する。
本実施形態の発振周波数制御部１２は、可変容量部２０の容量値を制御することによりＤＣＯ回路１１の発振周波数を制御する。ＤＣＯ回路１１の出力は、必要に応じて分周回路３１により分周された後、比較信号作成回路３２において分周及び積分等の処理を行うことにより比較信号に変換される。比較信号は、信号比較回路３３において基準信号と比較される。基準信号は、例えば第１のデータ入力端子３４から入力された周波数選局データと第２のデータ入力端子３５から入力された参照周波数信号とに基づいて基準信号作成回路３６において生成される。信号比較回路３３は、比較信号と基準信号との位相を比較し、比較信号と基準信号との位相のずれに応じた比較結果を差分信号として出力する。信号比較回路３３においては、位相に代えて周波数の比較を行ってもよく、位相と周波数との両方の比較を行ってもよい。
差分信号は、ループゲイン調整回路３７において適切なループゲインに調整され、可変容量部２０の容量値を制御する制御データが生成される。本実施形態においては、ループゲイン調整回路３７は、粗調整制御用データ及び微調整及び変調用制御データを出力する。粗調整制御用データは、そのまま第３の制御データとして使用される。微調整及び変調用制御データは上位のビットである整数部と下位のビットである分数部とを含む。整数部は第１のサーモメータエンコーダ３８によりバイナリデータからサーモメータコードに変換され、第２の制御データが生成される。分数部は、ΣΔ変調回路４０によりΣΔ変調された後、第２のサーモメータエンコーダ３９によりバイナリデータからサーモメータコードに変換され、第１の制御データが生成される。
第１の制御データは、多ビットの第１の制御線Ｄ１により第１の可変容量部２１に伝達され第１の可変容量部２１の容量値を制御する。第２の制御データは、多ビットの第２の制御線Ｄ２により第２の可変容量部２２に伝達され第２の可変容量部２２の容量値を制御する。第３の制御データは、多ビットの第３の制御線Ｄ３により第３の可変容量部２３に伝達され第３の可変容量部２３の容量値を制御する。
第１の制御データは、ΣΔ変調回路４０によりΣΔ変調されている。後で説明するように、ΣΔ変調のクロックは高速であるため、ΣΔ変調された第１の制御データは、第２の制御データよりも高速で変化する。このため、第１の可変容量部２１に含まれる第１の可変容量素子の容量値の切り替えは、第２の可変容量部２２に含まれる第２の可変容量素子の容量値の切り替えよりも高速に行われる。
比較信号と基準信号との差分信号が最小又は所望のオフセット値で安定するように、制御データを調整してＤＣＯ回路１１の発振周波数を制御することにより、必要とする発振周波数の信号を安定して生成することが可能となる。
図４は、第１の実施形態の周波数シンセサイザのレイアウトを示している。半導体基板１４の上にループ状の伝送線路１５が形成されている。伝送線路１５は、略正方形状の外形を有し、第１の導体１５ａと第２の導体１５ｂとが並行に配置された並行部１５Ａと、第１の導体１５ａと第２の導体１５ｂとが絶縁されて交差する交差部１５Ｂとを有している。
第１の導体１５ａと第２の導体１５ｂとの間には、複数のアクティブ回路１７が接続されている。アクティブ回路１７は例えば図５に示すようなインバータ１７ａ及びインバータ１７ｂが互いに逆方向に並列に接続された回路とすればよい。図４には、アクティブ回路１７が伝送線路１５の８箇所に配置された例を示しているが、アクティブ回路１７の個数はさらに多くてもよく、逆に少なくてもよい。
第１の導体１５ａと第２の導体１５ｂとの間には、第１の可変容量部２１を構成する第１の可変容量素子、第２の可変容量部２２を構成する第２の可変容量素子及び第３の可変容量部２３を構成する第３の可変容量素子が接続されている。第１の可変容量素子、第２の可変容量素子及び第３の可変容量素子は、それぞれ複数のブロックに分割されて配置されている。
図４においては、第１の可変容量素子は、第１の可変容量素子ブロック２１（１）〜２１（８）の８つのブロックに分割され、第２の可変容量素子は、第２の可変容量素子ブロック２２（１）〜２２（８）の８つのブロックに分割され、第３の可変容量素子は第３の可変容量素子ブロック２３（１）〜２３（８）の８つのブロックに分割されている。
第１の可変容量素子ブロック、第２の可変容量素子ブロック及び第３の可変容量素子ブロックをそれぞれ８つとしたが、さらに多くてもよく、逆に少なくてもよい。また、第１の可変容量素子ブロック、第２の可変容量素子ブロック及び第３の可変容量素子ブロックの数は同一である必要はない。各可変容量素子ブロックに含まれる可変容量素子の数についても限定はなく、ブロックごとに個数が異なっていてもよい。
半導体基板１４における、伝送線路１５に囲まれた領域の中央部には、発振周波数制御部１２が形成されている。また、アクティブ回路１７、第１の可変容量素子、第２の可変容量素子及び第３の可変容量素子は、それぞれ半導体基板１４における伝送線路１５の下側の領域に形成されている。通常のＬＣ発振回路を構成するインダクタの場合、インダクタ内部に磁界が発生するため、内部に素子を配置することはお互いに影響し合うことから困難である。しかし、本実施形態のループ状の伝送線路は、隣合う配線が磁界を打ち消し合う方向に作用し、内部に磁界を発生させないため、下側の領域に素子を形成することが可能である（"Rotary Traveling-Wave Oscillator Arrays: A New Clock Technology" IEEE JOUNAL OF SOLID-STATE CIRCUITS,VOL36,NO.11NOVEMVER 2001を参照。）。このため、従来のＬＣ発振回路よりも占有面積を小さくすることが可能となる。
また、発振周波数制御部１２を伝送線路１５に囲まれた内側の領域の中央部に形成することにより、容量素子を分散して配置した場合にも、発振周波数制御部１２と可変容量素子とを接続する制御線の長さを揃えることが可能となる。従って、制御線の長さの違いによる遅延のばらつき及びこれに伴う不要成分の発生等の特性劣化のリスクを低減することができる。
以下に、可変容量部２０の詳細について説明する。本実施形態のＤＣＯ回路１１は可変容量部２０を有している。このため、式（２）における容量成分Ｃ１は、式（４）のように表すことができる。
Figure 2010074237
ここで、Ｃｖは可変容量部２０の容量値の総和であり、Ｃｐは可変容量部２０を除くアクティブ回路１７等の伝送線路１５に接続された寄生容量及び伝送線路１５自体の容量成分である。
本実施形態において、可変容量部２０は第１の可変容量部２１、第２の可変容量部２２及び第３の可変容量部２３を有している。従って、Ｃｖは、式（５）のように表すことができる。
Figure 2010074237
ここで、Ｃｖ１は第１の可変容量部２１の容量値であり、Ｃｖ２は第２の可変容量部２２の容量値であり、Ｃｖ３は第３の可変容量部２３の容量値である。Ｃｖ１、Ｃｖ２及びＣｖ３の値を変化させることによりＤＣＯ回路１１の発振周波数を変化させることができる。Ｃｖ３の値をＣｖ１、Ｃｖ２の値よりも大きく変化させることにより、ＤＣＯ回路１１の発振周波数の粗調整と微調整とが可能となる。
第１の可変容量部２１は、図６に示すように複数の第１の可変容量素子２１ａにより構成されている。複数の第１の可変容量素子２１ａは、それぞれ第１の導体１５ａと第２の導体１５ｂとの間に接続されている。また、第１の可変容量素子２１ａにはそれぞれ第１の制御線Ｄ１の１つのビットが接続されている。また、本実施形態のＤＣＯ回路においては、第１の可変容量素子２１ａは、複数の第１の可変容量素子ブロックに分割されている。図６には２１（１）〜２１（８）の８個の第１の可変容量素子ブロックに分割した例を示している。また、図６において第１の制御データは１６ビットであり、各第１の可変容量素子ブロックは２個の第１の可変容量素子２１ａを含んでいる。
第２の可変容量部２２及び第３の可変容量部２３も第１の可変容量部２１と同様の構成とすればよい。但し、制御データのビット数及び各ブロックに含まれる可変容量素子の数等は適宜調整すればよい。
第１の可変容量素子２１ａは、例えば図７（ａ）に示すように２個のバラクタ素子と、２個のバラクタ素子の接続ノードに接続されたバッファ素子とにより構成されている。バラクタ素子は、ハイレベルの電圧を印加すると、容量値が低い低容量状態となり、ローレベルの電圧を印加すると容量値が高い高容量状態となる。また、バラクタ素子は第１の導体１５ａと第２の導体１５ｂとの間に直列に接続された接続されている。従って、バッファ素子に接続された制御線の電圧レベルを変化させ、バラクタ素子の容量状態を切り替えることにより伝送線路１５における対接地の容量値が変化するため、ＤＣＯ回路１１の発振周波数を制御することができる。
図７（ｂ）に示すように第２の可変容量素子２２ａも第１の可変容量素子２１ａと同様にバラクタ素子とバッファ素子とにより構成すればよい。但し、第２の制御データは一般に第１の制御データよりもビット数が多くなる。例えば、第１のサーモメータエンコーダ３８への入力が６ビットの場合には６４ビット、８ビットの場合には２５６ビットとなる。
第３の可変容量素子２３ａは、図８に示すように容量素子の接続をスイッチにより切り替えることにより可変容量素子とすればよい。このようにすれば、金属酸化膜金属（ＭＯＭ）構造又は金属絶縁膜金属（ＭＩＭ）構造等を有するより単位面積当たりの容量値の高い容量素子を用いることができ、占有面積を低減できる。また、ゲート面積に対して周辺領域面積の比率の小さいゲートサイズの大きいバラクタ素子等を用いてもよい。
第１の可変容量部２１の容量値Ｃｖ１と第２の可変容量部２２の容量値Ｃｖ２の変化量は１回のクロック変化に対して同じであるが、Ｃｖ１の時間的な平均値を細かく変化させるためには、ΣΔ変調を用いればよい。ディジタル信号を十分に高いクロックでオーバーサンプリングすることにより再量子化雑音の分布を広い帯域に分布させることができ、微分特性により一種のハイパスフィルタの役割を果たすノイズシェーピング効果が得られる。このため、ΣΔ変調は、量子化ノイズを高周波成分へとシフトする効果を有する。一方、時間平均値としては元のデータと同じものを得られる。例えば、一定のクロック期間の間に十進数の５、４、６、７、４、７、７、５という制御データを出力し、これに対応する個数の第１の可変容量素子２１ａを高容量状態とする。この場合、一定のクロック期間の間に高容量状態となった第１の可変容量素子の２１ａの平均の個数は、５．６２５個となる。このように、Ｃｖ１の値を離散的に変化させることにより一定時間における平均の容量値を、１個の第１の可変容量素子２１ａの容量変化量よりも小さい単位で設定することができる。
このように、ΣΔ変調を用いることにより、精度良く容量値を制御することができる。しかし、量子化ノイズはノイズシェーピング効果により特に低い周波数においては低減されているものの、依然発生する。以下において、本実施形態のＤＣＯ回路及び周波数シンセサイザによりΣΔ変調による量子化ノイズを低減できる原理について説明する。
本実施形態のＤＣＯ回路１１における最小の周波数変化量Δｆｒｅｓ１は、以下のように表すことができる。まず、容量変化量と周波数変化量との関係は、式（２）を容量Ｃ１で微分することにより式６のように表すことができる。
Figure 2010074237
可変容量部の最小の容量変化量をΔＣｖｍｉｎとすると、最小の周波数変化量Δｆｒｅｓ１は式（７）のように表すことができる。
Figure 2010074237
一方、従来のＬＣ発振回路を用いたＤＣＯ回路の場合における最小の周波数変化量Δｆｒｅｓ２は、同様に式（３）を用いて式（８）のように表すことができる。
Figure 2010074237
式（７）と式(８)とを比較すると、数式的には同様の関係が得られている。しかし、式（２）と式（３）とを比較すると、同じ周波数ｆ０に対して式（９）が得られる。
Figure 2010074237
従って、Ｃ１とＣ２との関係は式（１０）のようになる。
Figure 2010074237
式（１０）においてＬ１＝Ｌ２の場合には、式（１１）のようになる。
Figure 2010074237
これをさらに式（７）に代入すると式（１２）が得られる。
Figure 2010074237
従って、Ｌ１＝Ｌ２の場合には、本実施形態のＤＣＯ回路１１における最小の周波数変化量Δｆｒｅｓ１は、従来のＬＣ発振回路における最小の周波数変化量Δｆｒｅｓ２の１／π２つまり約１／１０となる。
一方、量子化ノイズは式（１３）のように表すことができる。
Figure 2010074237
ここでＬｎ（Δｆ）は、発振周波数に対して周波数Δｆ離れた周波数成分での位相ノイズレベルであり、Δｆｒｅｓは、第１の制御信号Ｄ１の信号により可変できる最小の周波数変化量であり、ＷはΣΔ変調の入力ビット数であり、ｆｄｔｈはΣΔ変調のクロック周波数であり、ｎはΣΔ変調の次数である。
本実施形態のＤＣＯ回路を用いた周波数シンセサイザにおける量子化ノイズLｎ１と従来のＬＣ発振回路を用いた周波数シンセサイザにおける量子化ノイズＬｎ２との関係は、式（１３）において最小の周波数変化量以外の条件が等しい場合には、式（１４）のようになる。
Figure 2010074237
つまり、本実施形態のＤＣＯ回路を用いた周波数シンセサイザにおける量子化ノイズは、従来のＬＣ発振回路を用いた周波数シンセサイザにおける量子化ノイズの約１００分の１となり、対数で表すと２０ｄＢ低減することができる。
可変容量部の最小の容量変化量ΔＣｖｍｉｎを小さくするには、バラクタ素子等を微細化する必要がある。しかし、半導体集積回路の微細化には製造上の限界があり、従来のＬＣ発振回路においては、バラクタ素子の微細化による量子化ノイズの低減が困難となってきている。しかし、本実施形態のＤＣＯ回路を用いたシンセサイザにおいては、ΔＣｖｍｉｎが同じ場合の量子化ノイズが従来の１００分の１程度になるため、量子化ノイズの低減に非常に有効である。
本実施形態のＤＣＯ回路は、発振周波数が同じ場合ＬＣ発振回路と比べて容量値を大きくすることができる。このため、ＬＣ発振回路と比べてサイズが大きいバラクタ素子を用いることができるため、バラクタ素子の形成が容易となるというメリットもある。一方、バラクタ素子のサイズを大きくすると、可変容量部の占有面積が増大するおそれがある。しかし、本実施形態のＤＣＯ回路は、伝送線路の下側に可変容量素子を形成することができるため、全体としての占有面積の増大を抑えることができるため、大きな問題とはならない。
また、粗調整用の第３の可変容量部２３の容量値Ｃｖ３の比率を第１の可変容量部２１の容量値Ｃｖ１及び第２の可変容量部２２の容量値Ｃｖ２よりも大きくし、第３の可変容量部２３を単位容量値の大きな可変容量素子により構成すれば、Ｃｖの値を大きくしても占有面積の増大を抑えることができる。また、インダクタの値を大きくすることにより可変容量部の容量値を量子化ノイズが低減でき且つ占有面積が大きく増大しない範囲に抑えることもできる。
本実施形態のＤＣＯ回路は、図４に示すように第１の可変容量部２１を構成する第１の可変容量素子２１ａが、８つの第１の可変容量素子ブロック２１（１）〜２１（８）に分割され、分散して配置されている。また、第２の可変容量部２２及び第３の可変容量部２３もそれぞれ複数のブロックに分割されている。
第１の可変容量部２１、第２の可変容量部２２及び第３の可変容量部２３は、分割せずに集中して配置してもよい。しかし、図４に示すように複数のブロックに分割し、分散して配置することにより、以下に説明するように可変容量部の切り替えによるノイズを低減することが可能となる。
図９（ａ）〜（ｄ）は、伝送線路の各地点における発振波形を示している。（ｅ）は第１の制御データの変化を示している。なお、（ａ）は第１の可変容量素子ブロック２１（１）が配置された地点における波形であり、（ｂ）は第１の可変容量素子ブロック２１（３）が配置された地点における波形であり、（ｃ）は第１の可変容量素子ブロック２１（５）が配置された地点における波形であり、（ｄ）は第１の可変容量素子ブロック２１（７）が配置された地点における波形である。実際には波形はサイン波ではなく矩形波に近くなる可能性があるが説明のためにサイン波形として表現している。
タイミングｔにおいて、第１の制御データが変化し、各第１の可変容量素子ブロック２１（１）〜２１（８）に含まれる第１の可変容量素子２１ａの制御電圧がローレベルからハイレベルに変化する。この場合、第１の可変容量素子ブロック２１（１）が配置された地点では、波形のピークにおいて変化が生じるためその地点での電荷のやり取りが多くなり、振幅変化ΔＶつまり電荷の変化と容量の変化との比（Δｑ／ΔＣ）が大きくなる。このため、切り替え時の振幅変化が位相ノイズの劣化となって現れる。第１の可変容量素子ブロック２１（３）及び２１（７）が配置された地点においては、波形のピークからずれているため、振幅変化ΔＶが若干小さくなるが、位相ノイズの劣化がやはり生じる。一方、第１の可変容量素子ブロック２１（５）が配置された地点では、波形のセンターで変化が生じるため、振幅変化がほとんどない。
このように、第１の可変容量素子の容量状態の切り替えを行う位置によって、容量状態の切り替えによる位相ノイズの劣化が生じる。このような位相ノイズの劣化は従来のＬＣ発振回路を用いた周波数シンセサイザにおいても生じる。従来の周波数シンセサイザにおいては、位相ノイズを抑えるために遅延調整回路を設けている。波形のセンターにおいて切り替えが行われるように遅延調整回路によりΣΔ変調回路を駆動するディザリングクロックの遅延量を調整している。遅延調整回路は多段のインバータ又は電流調整回路等であるため、遅延調整回路が占める面積及び消費する電流は、周波数シンセサイザの小型化及び低消費電力化において大きな問題となる。
一方、本実施形態のＤＣＯ回路を用いた周波数シンセサイザにおいては、容量状態の切り替えを行う位置を分散させることにより遅延調整回路を設けることなく位相ノイズを低減することができる。例えば、容量状態の切り替えが行われる場所が分散されるように最適な順序をあらかじめ定めておけばよい。例えば、ΣΔ変調の１クロック目に第１の可変容量素子ブロック２１（１）において切り替えを行った後、２クロック目に２１（４）において切り替えを行い、３クロック目以降も２１（７）、２１（２）、２１（５）、２１（８）、２１（３）、２１（６）において順次切り替えを行い、９クロック目に再び２１（１）において切り替えを行う。このようにすれば、容量状態の切り替えが行われる場所が分散されるため、位相ノイズを低減することができる。
また、あらかじめ決められた順番に容量状態の切り替えを行うのではなく、ランダムに切り替えを行う可変容量素子ブロックを決定してもよい。タイミングによっては容量値に場所的な偏りが生じるが、通常、第１の可変容量部２１の容量値の総和Ｃｖ１は、第２の可変容量部２２の容量値の総和Ｃｖ２及び第３の可変容量部２３の容量値の総和Ｃｖ３と比べて十分に小さいため、偏りの影響は軽微である。
切り替えを行う可変容量素子ブロックが１つである例を示したが、全体として分散して切り替えを行うことができれば、２つ以上の可変容量素子ブロックに対して切り替えを行ってもよい。
また、同様にして第２の可変容量部２２についても、偏りが生じないような順序で第２の可変容量素子２２ａの容量状態の切り替えを行ったり、ランダムな順序により容量状態の切り替えを行ったりすればよい。
また、ランダムに動作させて一定の場所に集中しないように高容量状態から低容量状態に変化させ、１ビット目に対して全てのブロックの第２の容量素子の容量状態が低容量状態に変化した後、次に２ビット目に対して同様にして偏りが生じないように順番に切り替えを行っていってもよい。さらに、３ビット目、４ビット目・・・と偏りが生じないような順番の切り替え又はランダムな切り替えを続けるようにすれば、全体の容量分布の偏りを軽微なものとしながら、１つの制御データによる容量変化値を最小にすることができる。
図４においては、第１の可変容量部２１、第２の可変容量部２２及び第３の可変容量部２３をそれぞれ８つのブロックに分割する例を示した。しかし、分割数はいくつであってもよい。但し、分割数を多くして均等に分散させた方がノイズの低減効果は大きくなる。また、第１の可変容量部２１、第２の可変容量部２２及び第３の可変容量部２３をそれぞれ同数のブロックに分割したが、必ずしも同じ数に分割する必要はない。また、第１の可変容量部２１のみを分割したり、第１の可変容量部２１と第２の可変容量部２２とを分割し、第３の可変容量部は一箇所に集中して配置する等の構成であってもよい。
また、第１の可変容量部２１について、各ブロックに含まれる第１の可変容量素子２１ａが連動して動作する方式としてもよい。例えば、図１０に示すように、第１の可変容量素子ブロック２１（１）〜２１（８）のそれぞれに１個ずつ第１の制御信号の第１ビットにより制御される第１の可変容量素子２１ａが含まれている。同様に第２ビット、第３ビット、・・・第ｎビットにより制御される第１の可変容量素子２１ａも１個ずつ含まれている。このような構成とすれば、完全に容量分布をバランスさせながら、別々の位相関係にある信号を切り替えることができる。従って、切り替え位相によるノイズ劣化を大幅に低減することが可能となる。但し、この構成の場合には、同時に複数個の第１の可変容量素子２１ａの容量状態が切り替わるため、最小の容量変化が大きくなる。例えば、図４に示すように第１の可変容量部２１が８つの第１の可変容量素子ブロックに分割されている場合には、第１の可変容量素子２１ａの容量変化量の８倍の容量変化量が最小容量変化量となる。従って、この場合の周波数変化Δｆｒｅｓ１’は式（１５）のようになり、最小周波数変化量の低減効果が小さくなるため、量子化ノイズに対しては不利となる。
Figure 2010074237
第２の可変容量部２２及び第３の可変容量部２３についても同様の構成とすることが可能である。特に、第３の可変容量部２３の容量値は可変容量部２０全体の容量値に占める割合が大きい。このため、偏りをなくすために同時に動作させる方が好ましい。
第３の可変容量部２３は、同一の容量値の可変容量素子を組み合わせて形成するのではなく、容量値が異なる可変容量素子を組み合わせて形成してもよい。例えば、第３の制御線Ｄ３の第２ビットに接続されている可変容量素子の容量値を第１ビットに接続されている可変容量素子の容量値の２倍とする。第３ビットに接続されている可変容量素子の容量値は第２ビットに接続されている可変容量素子の容量値の２倍とする。第４ビット以降についても同様に２倍ずつ増加させる。このようにすれば、第３の制御線Ｄ３の上位ビットを操作することにより周波数を大きく変化させ、下位ビットを操作することにより主は数の変化を小さくすることができる。
第３の可変容量部２３をこのような構成とする場合には、可変容量部２０全体の容量値に占める割合が小さい下位ビットと接続された可変容量素子を、ブロックごとに別々に動作させる構成としてもよい。
第１の可変容量部２１及び第２の可変容量部２２については、容量変化の線形性を確保するために、同じ値の可変容量素子を用い、第１の可変容量素子２１ａと第２の可変容量素子２２ａとの容量変化量を揃えることが好ましい。しかし、第２の可変容量部２２は、第３の可変容量部２３と同様に異なる値の可変容量素子を組み合わせて形成することも可能である。
例えば、第２の制御線Ｄ２の下位ビットには第１の可変容量素子２１ａと同じ容量変化量の可変容量素子が接続され、上位ビットには第１の可変容量素子２１ａの整数倍の容量変化量を有する可変容量素子が接続された構成としてもよい。
具体例として、第２の可変容量部２２が容量変化量がΔＣ２ａの可変容量素子を７個と、容量変化量が８×ΔＣ２ａの可変容量素子を７個有している場合を考える。この場合には、１４個の容量素子によりΔＣ２ａずつ６４ステップの容量変化を実現できる。従って、直線性を犠牲にすることなく第２の可変容量素子２２ａの個数を少なくすることができる。また、制御線の数も少なくすることができる。第２の制御線Ｄ２の下位ビットでは１個の第２の可変容量素子２２ａが駆動され、上位ビットでは複数個の第２の可変容量素子２２ａが駆動される構成としてもよい。この場合には、可変容量素子の数を少なくすることはできないが、制御線の数を減らすことができる。
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照して説明する。図１１は第１の実施形態の一変形例に係る周波数シンセサイザのレイアウトを示している。図１１において図４と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１１に示すように本変形例は、伝送線路１５が複数の屈曲部を有し、凸部と凹部とを有するＨ字状の形状となっている。このため、伝送線路１５の中央部においてくびれが生じ、向かい合う２つの辺の間が狭い部分が形成されている。
粗調整用の第３の可変容量部２３を構成する第３の可変容量素子２３ａは１０のブロックに分割し、微調整用の第２の可変容量部２２を構成する第２の可変容量素子２２ａ及びΣΔ変調される第１の可変容量部２１を構成する第１の可変容量素子２１ａは、４つのブロックに分割されている。さらに、第３の可変容量素子ブロック２３（１）〜２３（１０）は、容量分布のバランスをとるために伝送線路１５の各領域に分配して配置しているのに対し、第２の可変容量ブロック２２（１）〜２２（４）及び第１の可変容量素子ブロック２１（１）〜２１（４）は、くびれが形成された中央部分に集中して配置している。このため、ΣΔ変調により高速で動作させる第１の可変容量部２１と接続された第１の制御線Ｄ１の長さを短くすることができる。これにより制御信号の遅延量を低減することができる。さらに、第１の制御線Ｄ１の長さを揃えるようにすれば、遅延量のばらつきも低減できる。このようにすれば、遅延量及びそのばらつきによる不要成分の発生等の特性劣化をさらに抑えることができる。
図１１には伝送線路１５がＨ字状の場合を示したが、伝送線路１５の内側に配置した発振周波数制御部１２と伝送線路との距離が近い部分と遠い部分とを形成できればよく、楕円形状又は長方形状等としてもよい。但し、屈曲部を複数有する形状とすれば伝送線路１５の長さを確保することが容易となる。この場合、星形、十字型又は凸部と凹部とが複数ある櫛状等としてもよい。また、伝送線路１５の外形は、対称性を有する形状とした方がよい。このようにすれば、高速で動作させる第１の制御線Ｄ１の長さを揃えながら、短くすることが容易となる。従って、制御線の長さ及びその違いによる遅延量やそのばらつき、これに伴う不要成分の発生等の特性劣化のリスクを低減することができる。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１２は第２の実施形態に係る周波数シンセサイザのブロック構成を示している。図１２において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
図１２に示すように本実施形態の発振周波数制御部１２は、位相誤差のレベルを検出する位相誤差レベル検出回路４１と、検出された位相誤差のレベルに応じて第１の制御データを供給する第１の可変容量素子ブロックを選択するデータ出力選択回路４２とを有している。
位相誤差レベル検出回路４１は、信号比較回路３３の出力を受け、位相誤差のレベルに応じた切り替えデータを出力する。データ出力選択回路４２は図１３に示すように、位相誤差レベル検出回路４１が出力する切り替えデータにより駆動される複数のスイッチにより構成されており、切り替えデータに対応した容量素子ブロックを選択する。
位相誤差レベル検出回路４１は、検出シーケンスと定常シーケンスとを有する。検出シーケンスにおいては、第１の可変容量素子ブロック２１（１）〜２１（８）が順次選択される。これにより、第２のサーモメータエンコーダ３９から出力された第１の制御データが選択されたいずれか１つの第１の可変容量素子ブロックに供給される。これにより、最も位相誤差レベルが小さくなる、第１の可変容量素子ブロックの場所を検出する。
定常シーケンスにおいては、検出シーケンスにおいて検出した最も位相ノイズへの影響の少ない第１の可変容量素子ブロックを選択して動作させる。
データ出力選択回路４２により選択されたブロック以外の非選択ブロックには別のデータラインからのデータが供給される。非選択ブロックに供給するデータは固定データとし、非選択ブロックを固定容量として用いてもよく、第２の可変容量部２２と一体に動作させ、第２の可変容量部２２の一部として用いてもよい。
本実施形態の周波数シンセサイザは、データ出力選択回路４２を制御する切り替えデータを周波数シンセサイザの位相誤差を元に生成した。しかし、周波数シンセサイザの外部から供給された信号を元に切り替えデータを生成してもよい。例えば、周波数シンセサイザを無線通信機器に組み込む場合には、切り替えデータを受信信号又は送信信号を周波数変換した後のノイズレベル又は変調精度若しくは復調精度等の信号品質を元に切り替えデータを生成し、信号品質が最大となるように制御すればよい。
例えば、図１４（ａ）に示すように、データ出力選択回路４２を有する周波数シンセサイザ５０を受信回路５１と組み合わせる場合には、受信回路５１にノイズ検出回路５２を設け、ノイズ検出回路５２により検出したノイズレベルに基づいてデータ出力選択回路４２を制御すればよい。受信回路５１の構成は例えば、受信信号を増幅回路５３により増幅し、周波数変換回路５４により受信ベースバンド信号に周波数変換した後、受信ベースバンド信号処理回路５５により信号処理する。この場合、ノイズ検出回路５２は、受信ベースバンド信号処理回路５５により処理された信号のノイズレベルを検出するようにし、ノイズレベルが最小となるようにデータ出力選択回路４２を制御すればよい。
また、図１４（ｂ）に示すように、データ出力選択回路４２を有する周波数シンセサイザ５０を送信回路５６と組み合わせる場合には、送信回路５６にノイズ検出回路５７を設け、ノイズ検出回路５７により検出したノイズレベルに基づいてデータ出力選択回路４２を制御すればよい。送信回路５６の構成は例えば、送信ベースバンド信号を周波数変換回路５８により周波数変換した後、増幅回路５９により増幅して送信する。ノイズ検出回路５７は、増幅回路５９により増幅する信号のノイズレベルを検出するようにし、ノイズレベルが最小となるようにデータ出力選択回路４２を制御すればよい。
(第３の実施の形態)
以下に、本発明の第３の実施形態について図面を参照して説明する。図１５は、第３の実施形態に係る周波数シンセサイザのブロック構成を示している。図１５において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
本実施形態の周波数シンセサイザは、図１５に示すようにＤＣＯ回路１１が第１の出力Ｏ１、第２の出力Ｏ２、第３の出力Ｏ３及び第４の出力Ｏ４を有している。発振周波数制御部１２は、位相誤差レベルを検出する位相誤差レベル検出回路４１と、検出された位相誤差のレベルに応じてＤＣＯ回路１１の出力を選択するＤＣＯ出力選択回路４３とを有している。
図１６は、本実施形態の周波数シンセサイザのレイアウトを示している。図４と異なり第１の可変容量部２１が１箇所に集中して配置されている。また、伝送線路１５の異なる場所に、第１の出力Ｏ１、第２の出力Ｏ２、第３の出力Ｏ３及び第４の出力Ｏ４が設けられている。第１の出力Ｏ１、第２の出力Ｏ２、第３の出力Ｏ３及び第４の出力Ｏ４は、ＤＣＯ出力選択回路４３に入力されている。
位相誤差レベル検出回路４１は、信号比較回路３３の出力を受け、位相誤差のレベルに応じた切り替えデータを出力する。ＤＣＯ出力選択回路４３は図１７に示すように、位相誤差レベル検出回路４１が出力する切り替えデータにより駆動されるスイッチであり、切り替えデータに対応したＤＣＯ出力を選択する。
位相誤差レベル検出回路４１は、検出シーケンスと定常シーケンスとを有する。検出シーケンスにおいては、第１の出力Ｏ１、第２の出力Ｏ２、第３の出力Ｏ３及び第４の出力Ｏ４が順次選択される。これにより、最も位相誤差レベルが小さくなる、出力の位置を検出する。
定常シーケンスにおいては、検出シーケンスにおいて検出した最も位相ノイズへの影響の少ないＤＣＯ出力を選択して動作させる。
図１５において、周波数シンセサイザの出力を第１の出力Ｏ１としているが、第１の出力Ｏ１〜第４の出力Ｏ４のいずれとしてもよい。また、ＤＣＯ出力選択回路４３の後で周波数シンセサイザの出力を取り出してもよい。また、ＤＣＯ出力を４箇所としたが、さらに多くしてもよく、少なくしてもよい。ＤＣＯ出力が１箇所の場合には図１８に示すように、位相誤差レベル検出回路４１及びＤＣＯ出力選択回路４３は不要となる。この場合、カットアンドトライによる評価などの手段により事前に最適な出力の場所を特定した上で、最適な出力の場所を選択すればよい。
第３の実施形態においても、切り替えデータを生成するための信号を周波数シンセサイザの外部から供給する構成としてもよい。例えば、周波数シンセサイザを無線通信機器に組み込む場合には、ＤＣＯ出力選択回路４３を制御する切り替えデータを受信信号又は送信信号を周波数変換した後のノイズレベルを元に生成すればよい。
第１〜第３の実施形態及びその変形例において伝送線路１５が交差部１５Ｂを１つだけ有している例を示したが、交差部は１個に限らず奇数個であれればよい。伝送線路１５が略正方形状である例を示したが、ループになっていればどのような形状であってもよく、例えば、円形状又は多角形状等であってもよい。また、伝送線路１５の長さを確保するために複数の屈曲部を有する形状としてもよい。但し、伝送線路１５の内側に発振周波数制御部１２を配置する場合には、伝送線路１５の外形が対称性を有する形状となっていることが好ましい。伝送線路１５を対称性を有する形状とし、発振周波数制御部１２を伝送線路１５の内側の中央部に配置すれば、可変容量部及び制御線等の配置の対称性を向上させることができより安定した制御が可能となる。
可変容量素子を集中して配置する場合、厳密には伝送線路１５の一点に接続することはできない。可変容量素子のサイズ等に応じて一定の領域内に偏って配置されるようにすればよい。
本発明に係るディジタル制御発振回路、周波数シンセサイザ及び無線通信機器は、ディジタル発振回路自体の位相ノイズを増大させることなく、発振周波数が高く且つ最小周波数変化量が小さいディジタル発振回路、周波数シンセサイザ及び無線通信機器を実現でき、半導体集積回路に用いるディジタル制御発振回路、周波数シンセサイザ及び無線通信機器等として有用である。
（ａ）及び（ｂ）は本発明のディジタル制御発振回路の基本構成であり、（ａ）はブロック図であり、（ｂ）は等価回路図である。 通常のＬＣ発振回路を示す等価回路図である。 本発明の第１の実施形態に係る周波数シンセサイザを示すブロック図である。 本発明の第１の実施形態に係る周波数シンセサイザのレイアウトを示す平面図である。 本発明の第１の実施形態に係る周波数シンセサイザに用いるアクティブ回路を示す等価回路図である。 本発明の第１の実施形態に係る周波数シンセサイザの第１の可変容量部の一例を示すブロック図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る周波数シンセサイザの可変容量素子の一例であり、（ａ）は第１の可変容量素子の等価回路図であり、（ｂ）は第２の可変容量素子の等価回路図である。 本発明の第１の実施形態に係る周波数シンセサイザの第３の可変容量素子の一例を示す等価回路図である。 本発明の第１の実施形態に係る周波数シンセサイザにおける振幅の波形を示すグラフである。 本発明の第１の実施形態に係る周波数シンセサイザの第１の可変容量部の一例を示すブロック図である。 本発明の第１の実施形態の一変形例に係る周波数シンセサイザのレイアウトを示す平面図である。 本発明の第２の実施形態に係る周波数シンセサイザを示すブロック図である。 本発明の第２の実施形態に係る周波数シンセサイザのデータ出力選択回路の一例を示す等価回路図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る無線通信機器を示すブロック図である。 本発明の第３の実施形態に係る周波数シンセサイザのレイアウトを示す平面図である。 本発明の第３の実施形態に係る周波数シンセサイザのＤＣＯ出力選択回路の一例を示す等価回路図である。 本発明の第３の実施形態に係る周波数シンセサイザのレイアウトを示す平面図である。 本発明の第３の実施形態に係る周波数シンセサイザの変形例のレイアウトを示す平面図である。 従来例に係る周波数シンセサイザを示すブロック図である。
符号の説明
１１ ディジタル制御発振回路
１２ 発振周波数制御部
１４ 半導体基板
１５ 伝送線路
１５Ａ 並行部
１５Ｂ 交差部
１５ａ 第１の導体
１５ｂ 第２の導体
１７ アクティブ回路
１７ａ インバータ
１７ｂ インバータ
２０ 可変容量部
２１ 第１の可変容量部
２１ａ 第１の可変容量素子
２１（１） 第１の可変容量素子ブロック
２１（２） 第１の可変容量素子ブロック
２１（３） 第１の可変容量素子ブロック
２１（４） 第１の可変容量素子ブロック
２１（５） 第１の可変容量素子ブロック
２１（６） 第１の可変容量素子ブロック
２１（７） 第１の可変容量素子ブロック
２１（８） 第１の可変容量素子ブロック
２２ 第２の可変容量部
２２ａ 第２の可変容量素子
２２（１） 第２の可変容量素子ブロック
２２（２） 第２の可変容量素子ブロック
２２（３） 第２の可変容量素子ブロック
２２（４） 第２の可変容量素子ブロック
２２（５） 第２の可変容量素子ブロック
２２（６） 第２の可変容量素子ブロック
２２（７） 第２の可変容量素子ブロック
２２（８） 第２の可変容量素子ブロック
２３ 第３の可変容量部
２３ａ 第３の可変容量素子
２３（１） 第３の可変容量素子ブロック
２３（２） 第３の可変容量素子ブロック
２３（３） 第３の可変容量素子ブロック
２３（４） 第３の可変容量素子ブロック
２３（５） 第３の可変容量素子ブロック
２３（６） 第３の可変容量素子ブロック
２３（７） 第３の可変容量素子ブロック
２３（８） 第３の可変容量素子ブロック
２３（９） 第３の可変容量素子ブロック
２３（１０） 第３の可変容量素子ブロック
３１ 分周回路
３２ 比較信号作成回路
３３ 信号比較回路
３４ 第１のデータ入力端子
３５ 第２のデータ入力端子
３６ 基準信号作成回路
３７ ループゲイン調整回路
３８ 第１のサーモメータエンコーダ
３９ 第２のサーモメータエンコーダ
４０ ΣΔ変調回路
４１ 位相誤差レベル検出回路
４２ データ出力選択回路
４３ ＤＣＯ出力選択回路
５０ 周波数シンセサイザ
５１ 受信回路
５２ ノイズ検出回路
５３ 増幅回路
５４ 周波数変換回路
５５ 受信ベースバンド信号処理回路
５６ 送信回路
５７ ノイズ検出回路
５８ 周波数変換回路
５９ 増幅回路

Claims (28)

  1. ２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、
    前記２本の導体の間に接続されたアクティブ回路と、
    前記２本の導体の間に接続された複数の可変容量素子を含み、ディジタル制御データにより容量値が制御される可変容量部とを備え、
    前記可変容量部は、複数の第１の可変容量素子を含む第１の可変容量部と、複数の第２の可変容量素子を含む第２の可変容量部とを有し、
    前記第１の可変容量素子の高容量状態と低容量状態との切り替えは、ΣΔ変調された制御データにより行うことを特徴とするディジタル制御発振回路。
  2. 前記可変容量部は、それぞれが前記複数の可変容量素子の一部を含む複数の可変容量素子ブロックに分割されており、
    前記複数の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項１に記載のディジタル制御発振回路。
  3. 前記伝送線路は、半導体基板の上に形成され、
    前記複数の可変容量素子のうちの少なくとも一部は、前記基板における前記伝送線路の下側の領域に形成されていることを特徴とする請求項１又は２に記載のディジタル制御発振回路。
  4. 前記可変容量素子部は、
    複数の第３の可変容量素子を含む第３の可変容量素子部を有し、
    前記第３の可変容量素子における高容量状態と低容量状態と間の容量変化量は、前記第２の可変容量素子よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載のディジタル制御発振回路。
  5. ディジタル制御発振回路と、前記ディジタル制御発振回路の発振周波数を制御する発振周波数制御部とを備え、
    前記ディジタル制御発振回路は、
    ２本の導体が互いに間隔をおいて並行に配置された並行部と、２本の導体が電気的に絶縁されて交差する交差部とをそれぞれ奇数個有するループ状の伝送線路と、
    前記２本の導体の間に接続されたアクティブ回路と、
    前記２本の導体の間に接続された複数の第１の可変容量素子を含む第１の可変容量部及び複数の第２の可変容量素子を含む第２の可変容量部とを有し、
    前記発振周波数制御部は、
    基準周波数信号を生成する基準周波数信号生成回路と、
    前記ディジタル制御発振回路の出力に基づいて比較信号を生成する比較信号生成回路と、
    前記基準周波数信号と前記被各信号との位相及び周波数の少なくとも一方を比較してディジタル制御データを生成する信号比較回路と、
    前記ディジタル制御データの一部をΣΔ変調して前記複数の第１の可変容量素子の高容量状態と低容量状態とを切り替える第１の制御データを生成するΣΔ変調回路とを有していることを特徴とする周波数シンセサイザ。
  6. 前記第１の可変容量部は、それぞれが前記複数の第１の可変容量素子の一部を含む複数の第１の可変容量素子ブロックに分割されており、
    前記複数の第１の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項５に記載の周波数シンセサイザ。
  7. 前記発振周波数制御部は、前記ΣΔ変調回路の一クロック周期において、前記複数の第１の可変容量素子ブロックのうちの一部を選択し、選択した第１の可変容量素子ブロックに含まれる前記第１の可変容量素子の高容量状態と低容量状態とを切り替えることを特徴とする請求項６に記載の周波数シンセサイザ。
  8. 前記発振周波数制御部は、選択する前記第１の可変容量素子ブロックの位置が分散するようにして、前記第１の可変容量素子ブロックを選択することを特徴とする請求項７に記載の周波数シンセサイザ。
  9. 前記発振周波数制御部は、前記第１の可変容量素子ブロックをあらかじめ定められたパターンに従い選択することを特徴とする請求項８に記載の周波数シンセサイザ。
  10. 前記発振周波数制御部は、前記第１の可変容量素子ブロックをランダムに選択することを特徴とする請求項８に記載の周波数シンセサイザ。
  11. 前記複数の第１の可変容量素子ブロックのそれぞれに含まれる前記第１の可変容量素子は、対応する前記第１の可変容量素子同士が並列に接続されていることを特徴とする請求項６に記載の周波数シンセサイザ。
  12. 前記第２の可変容量部は、それぞれが前記複数の第２の可変容量素子の一部を含む複数の第２の可変容量素子ブロックに分割されており、
    前記複数の第２の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項５〜１１に記載の周波数シンセサイザ。
  13. 前記発振周波数制御部は、前記ディジタル制御データに応じて前記複数の第２の可変容量素子ブロックのうちの一部を選択し、選択した第２の可変容量素子ブロックに含まれる前記第２の可変容量素子の高容量状態と低容量状態とを切り替えることを特徴とする請求項１２に記載の周波数シンセサイザ。
  14. 前記発振周波数制御部は、選択する前記第２の可変容量素子が含まれる前記第２の可変容量素子ブロックの位置が分散するようにして、前記第２の可変容量素子ブロックを選択することを特徴とする請求項１３に記載の周波数シンセサイザ。
  15. 前記複数の第２の可変容量素子ブロックのそれぞれに含まれる前記第２の可変容量素子は、対応する前記第２の可変容量素子同士が並列に接続されていることを特徴とする請求項１２に記載の周波数シンセサイザ。
  16. 前記発振周波数制御部は、
    前記第１の制御データを供給する前記第１の可変容量素子ブロックを選択するデータ出力選択回路とを有していることを特徴とする請求項６に記載の周波数シンセサイザ。
  17. 前記発振周波数制御部は、
    前記信号比較部における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、
    前記位相誤差レベルが最小となるように前記データ出力選択回路を制御することを特徴とする請求項１６に記載の周波数シンセサイザ。
  18. 前記データ出力選択回路は、選択された前記第１の可変容量素子ブロックを除く第１の可変容量素子に対して、前記第１の制御データとは異なる制御データを供給することを特徴とする請求項１６又は１７に記載の周波数シンセサイザ。
  19. 前記第１の可変容量素子は、前記伝送線路の一部に集中して配置されていることを特徴とする請求項５に記載の周波数シンセサイザ。
  20. 前記ディジタル制御発振回路は、前記伝送線路の互いに異なる部分と接続された複数の出力端子を有し、
    前記発振周波数制御部は、
    前記複数の出力端子のうちの１つを選択する発振出力選択回路とを有していることを特徴とする請求項１９に記載の周波数シンセサイザ。
  21. 前記発振周波数制御部は、
    前記信号比較部における位相の誤差レベルを検出する位相誤差レベル検出回路を有し、
    前記位相誤差レベルが最小となるように前記発振出力選択回路を制御することを特徴とする請求項２０に記載の周波数シンセサイザ。
  22. 前記ディジタル制御発振回路は、
    前記２本の導体の間に接続された複数の第３の可変容量素子を含む第３の可変容量部を有し、
    前記第３の可変容量素子における高容量状態と低容量状態との間の容量変化量は、前記第２の可変容量素子よりも大きいことを特徴とする請求項５〜２１のいずれか１項に記載の周波数シンセサイザ。
  23. 前記第３の可変容量部は、それぞれが前記複数の第３の可変容量素子の一部を含む複数の第３の可変容量素子ブロックに分割されており、
    前記複数の第３の可変容量素子ブロックは、前記伝送線路の互いに異なる部分に配置されていることを特徴とする請求項２２に記載の周波数シンセサイザ。
  24. 前記伝送線路は、半導体基板の上に形成され且つ外周の形状が対称性を有し、
    前記発振周波数制御部は、前記半導体基板における前記伝送線路の内側の領域の中央部に配置されていることを特徴とする請求項５〜２３のいずれか１項に記載の周波数シンセサイザ。
  25. 前記伝送線路は、複数の屈曲部を有し、
    前記各第１の可変容量素子と前記発振周波数制御部との間隔の平均は、前記第１の可変容量素子以外の可変容量素子と前記発振周波数制御部との間隔の平均よりも短いことを特徴とする請求項２４に記載の周波数シンセサイザ。
  26. 前記第２の可変容量素子は、前記第１の可変容量素子と同一の容量変化量を有する可変容量素子と、前記第１の可変容量素子の整数倍の容量変化量を有する可変容量素子とを含むことを特徴とする請求項５〜２５のいずれか１項に記載の周波数シンセサイザ。
  27. 請求項１６に記載の周波数シンセサイザと、
    信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、
    前記発振周波数制御部は、前記信号品質が最大となるように前記データ出力選択回路を制御することを特徴とする無線通信機器。
  28. 請求項２０に記載の周波数シンセサイザと、
    信号品質を検出する信号品質検出回路を有する受信回路及び送信回路の少なくとも一方とを備え、
    前記発振周波数制御部は、前記信号品質が最大となるように前記発振出力選択回路を制御することを特徴とする無線通信機器。
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