JP2010074072A

JP2010074072A - 半導体装置および半導体装置の製造方法

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Publication number: JP2010074072A
Application number: JP2008242707A
Authority: JP
Inventors: Shinji Tanaka; 田中　　慎二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-09-22
Filing date: 2008-09-22
Publication date: 2010-04-02
Also published as: US20120135568A1; US8138594B2; US8354298B2; US20100072601A1

Abstract

【課題】小型化を図るとともに高周波信号を取り扱う場合のインダクタンス成分の悪影響を低減させ、さらに、放熱性を向上させた半導体装置を提供する。
【解決手段】本発明の半導体装置は、内層導体と該内層導体の一部が露出した底面を有するキャビティとを含む基板と、該キャビティ内で内層導体と直接または良熱伝導部材を介して接触した第１の半導体素子とを備える。
【選択図】図１１

Description

本発明は半導体装置に関し、特に、小型で放熱性に優れた半導体装置に関する。

２つの半導体素子（以下、「ＩＣチップ」と称す）を基板に実装する方法として、両方のＩＣチップをバンプを介して接続するなどして電気的に接続した構造（以下、「チップ・オン・チップ構造」と称する）が採用されている。このような構造にすることにより、各ＩＣチップを別々に実装する場合に比べて基板の面積を小さくすることができる。

しかしながら、チップ・オン・チップ構造の半導体装置では、例えば、図１５に示すように、ＩＣチップ１５１および１５２が基板１５３上に単に積み重ねられた構成であるため、厚みが大きくなるという問題があった。また、ＩＣチップ１５１の表面（すなわち、電極が設けられている側の面）が基板と反対側になるため、基板に形成された図示しない配線パターンとＩＣチップとの間を金属等のワイヤ１５４で接続する必要がある。その結果、特に高周波信号を取り扱う場合には、ワイヤ１５４のインダクタンス成分の悪影響（感度が取れない、感度がばらつく等）が無視できないという問題もあった。

これに対し、特許文献１は、図１６に示されるように、第１のＩＣチップ１６１と第２のＩＣチップ１６２とがバンプ１６３を介して電気的に接続され、基板１６４には第２のＩＣチップ１６２が収まる程度の凹部１６５が形成され、第２のＩＣチップ１６２が凹部１６５に収まるような位置にて第１のＩＣチップ１６１と基板１６４とが電気的に接続された集積回路装置を開示している。特許文献１の集積回路装置では、第２のＩＣチップ１６２が凹部の内側に収められ、かつ、第１のＩＣチップ１６１と基板１６４とがワイヤレスで接続されている。その結果、薄型化が図れるとともに、高周波信号を取り扱う回路の場合に発生するインダクタンス成分の悪影響を低減することができる。

特開２００２−８３９２５号

しかしながら、特許文献１の集積回路装置では、第１のＩＣチップ１６１の周りに熱が溜まりやすく、放熱性が低いという問題があった。

本発明の目的は、小型化を図るとともに高周波信号を取り扱う場合のインダクタンス成分の悪影響を低減させ、さらに、放熱性を向上させた半導体装置を提供することにある。

本発明の半導体装置は、内層導体と該内層導体の一部が露出した底面を有するキャビティとを含む基板と、キャビティ内で内層導体と直接または良熱伝導部材を介して接触した第１の半導体素子と、を備えたことを特徴とする。

本発明の半導体装置の製造方法は、基板を削り取ることにより露出された内層導体を底面とするキャビティを形成するキャビティ形成工程と、第１の半導体素子を、キャビティ内で内層導体と直接または良熱伝導部材を介して接触させる第１の実装工程と、第２の半導体素子を、第１の半導体素子および基板と電気的に接続する第２の実装工程と、を有することを特徴とする。

半導体装置に関し、小型化を図るとともに高周波信号を取り扱う場合のインダクタンス成分の悪影響を低減させ、さらに、放熱性を向上させることができる。

次に、本発明の半導体装置の第１の実施の形態について説明する。

図１に、本実施の形態における半導体装置１の断面図を示す。

半導体装置１は、基板２（以下、「パッケージ基板」と称す）と、半導体素子３（以下、「ＬＳＩチップ３」と称す）と、半導体素子４（以下、「ＬＳＩチップ４」と称す）とから構成されている。

パッケージ基板２には、小さい方のＬＳＩチップであるＬＳＩチップ３が収まる程度のキャビティ６が形成されている。キャビティ６の底面では、パッケージ基板２の内層導体７が露出している。

ＬＳＩチップ３は、フェイスアップで実装され、金などのバンプ５を介してＬＳＩチップ４と接続されている。バンプ５からは配線が引き出されており、ＬＳＩチップ３はこの配線を介して電気的にＬＳＩチップ４と接続されている。また、ＬＳＩチップ３と内層導体７との間にはサーマルグリス８が介在している。

ＬＳＩチップ４は、フェイスダウンで実装され、ＬＳＩチップ３がキャビティ６に収まるような位置にてパッケージ基板２と接続されている。ＬＳＩチップ３は、バンプ５を介して、パッケージ基板２に形成されている配線とワイヤレスで電気的に接続されている。

本実施の形態では、半導体装置の小型化が図れるとともにインダクタンス成分の悪影響を低減することができるという効果がある。さらに、金属である内層導体７にＬＳＩチップ３をサーマルグリス８を介して接続することにより放熱性を向上させることができるという効果をもある。

以下に、図２ないし図１０を用いて、半導体装置１の製造方法について説明する。ここでは、パッケージ基板の一例としてビルドアップ基板を例に挙げて説明するが、これに限定されるものではない。

［工程１］ビルドアップ基板２の製造行程（図２〜図４）
ビルドアップ基板２のの製造方法について説明する。

まず、両面銅張りコア材とプリプレグを使ってコア基板９を形成する。コア基板９が図１の内層導体７に相当する。次に、貫通ビア１０を設け、一般的なサブトラクティブ法で外層回路形成を行い、コア外層１１を形成する。コア基板９は内層にもコア内層プレーン１２を持っている（図２参照）。

次に、コア基板９の表裏にビルドアップビア１３および配線を形成することにより、ビルド層を形成する。コア基板９の上面に形成されたビルド層を表ビルド層１４と呼び、コア基板９の下面に形成されたビルド装置を裏ビルド層１５と呼ぶ（図３参照）。

次に、表ビルド層１４の最外層にＬＳＩ搭載用のフリップチップ用パット１６を設ける。また、裏ビルド層１５の最外層にはＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）ボール実装用のＢＧＡ用パッド１７を設ける（図３参照）。

次に、ルーティングマシーンを用いて、キャビティ６を削り取る。このとき、深さ方向の削り取りは、コア基板９のコア外層１１が露出した時点でストップする。削り取りの加工の精度は、特開平１０−０２２６４３にも開示されているように、加工ドリルと露出された内層導体との接触を電気的に感知することで向上させることができる。ＬＳＩチップ３の厚みが厚い場合には、コア内層プレーン１２が露出するまで加工しても良い（図４参照）。

［工程２］ＬＳＩチップ３、４の実装工程（図５〜図８）
まず、サーマルグリス８を適量塗布する（図５参照）。

次に、サーマルグリス８の上面にフェイスアップでＬＳＩチップ３を実装する。ＬＳＩチップ３の回路面には、ＬＳＩチップ４の入力端子と同じピッチで形成されたフリップチップ用パッド１８が設けられている。また、ＬＳＩチップ３は、フリップチップ用パッド１８とフリップチップ用パッド１６との高さが同じになるように事前に裏面研磨加工され、高さが調整されている（図６参照）。

次に、ビルドアップ基板２のフリップチップ用パッド１６およびＬＳＩチップ３のフリップチップ用パッド１８に印刷方式で半田ペーストをプリコートする。その後、ＬＳＩチップ４をフェイスダウンでフリップチップ実装する（図７参照）。

次に、ビルドアップ基板２とＬＳＩチップ４との間（キャビティ６も含む）にアンダーフィル１９を充填する（図８参照）。

［工程３］ＢＧＡボールの実装工程（図９）
ビルドアップ基板２のＢＧＡ用パッド１７にＢＧＡボール２０を実装する（図９参照）。

以上の工程により、小型化を図りながらインダクタンス成分の悪影響も低減でき、さらに、放熱性を向上することが可能な半導体装置を製造することができる。

次に、本発明の半導体装置の第２の実施の形態について説明する。

第２の実施の形態の半導体装置は、第１の実施の形態の構成に加え、放熱性を向上させるためのヒートシンクを備える。

図１０に、第２の実施の形態における半導体装置１１の断面図を示す。

第２の実施の形態では、ＬＳＩチップ４の上面にサーマルグリス２１を介してヒートシンク２２を設けた点のみが第１の実施の形態と異なる。

製造方法としては、第１の実施の形態における工程３（ＢＧＡボールの実装工程）の後、ＬＳＩチップ４の裏面にサーマルグリス２２を適量塗布しヒートシンク２３を搭載する工程を設ければ良い。

第２の実施の形態では、ヒートシンクを設けたことにより、さらに放熱性を向上させることが可能となる。

なお、第１の実施の形態において、ＬＳＩチップの積層数が１個で良い場合には、図１１に示すように、パッケージ基板２のフリップリップ用パッド１６とＬＳＩチップ３のフリップチップ用パッド１８とをワイヤを介して電気的に接続する構成にしても良い。さらに、ＬＳＩチップの積層数を２個以上にしたい場合には、ＬＳＩチップ３と内層導体７との間に、フリップチップ用パッド１８を上下面に持つＬＳＩチップを積層する構成にしても良い。図１２に、ＬＳＩチップ３と内層導体７との間に、フリップチップ用パッド１８を上下面に持つＬＳＩチップ２４（図示しないが、貫通シリコンヴィアが設けられている）を１個積層した例を示す。

また、第１および第２の実施の形態において、ＬＳＩチップの数を３個以上にしたい場合、キャビティ６を複数設けるか、もしくは、ＬＳＩチップ４の上にさらにＬＳＩチップを積層する構成にしても良い。図１３に、ＬＳＩチップ４の上にＬＳＩチップ２５を１個積層した場合の例を示す。この場合、ＬＳＩチップ４には、図示しないが貫通シリコンヴィアが設けられている。

また、第１および第２の実施の形態では、放熱性を向上させる目的でサーマルグリス８を使用しているが、図１４に示すように、サーマルグリス８を使用せずにＬＳＩチップ３と内層導体７とを直接接続させる構成にしてもよい。

また、第１および第２の実施の形態では、ＬＳＩチップ３とパッケージ基板２との間に介在させる熱伝導部材としてにサーマルグリス８を用いているが、サーマルグリス８に替えて半田を用いても良い。半田がサーマルグリスよりも熱伝導性が高い場合には、さらに放熱性を向上させることができる。なお、本発明ではサーマルグリスおよび半田を例示しているが、これに限定されるものではない。熱伝導性が高いものであれば何でも良い。

また、第１および第２の実施の形態において、パッケージ基板２としてセラミック基板を用いても良い。

また、第１および第２の実施の形態では、ＢＧＡを用いたが、これに替えてＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）を用いても良い。

本発明の第１の実施の形態における半導体装置１の断面図である。ビルドアップ基板２の製造行程ビルドアップ基板２の製造行程（図２の続き）ビルドアップ基板２の製造行程（図３の続き）ＬＳＩチップ３、４の実装工程ＬＳＩチップ３、４の実装工程（図５の続き）ＬＳＩチップ３、４の実装工程（図６の続き）ＬＳＩチップ３、４の実装工程（図７の続き）ＢＧＡボールの実装工程本発明の第２の実施の形態における半導体装置１の断面図である。本発明の第１の実施の形態における半導体装置１の変形例を示す断面図である。半導体装置１の変形例を示す断面図である。本発明の第１および第２の形態における半導体装置１の変形例を示す断面図である。半導体装置１の変形例を示す断面図である。本発明に関連する半導体装置を示す図である。本発明に関連する集積回路装置を示す図である。

符号の説明

１半導体装置
２基板（パッケージ基板、ビルドアップ基板）
３半導体素子（ＬＳＩチップ）
４半導体素子（ＬＳＩチップ）
５バンプ
６キャビティ
７内層導体
８サーマルグリス
９コア基板
１０貫通ビア
１１コア外層
１２コア内層プレーン
１３ビルドアップビア
１４表ビルド層
１５裏ビルド層
１６フリップチップ用パッド
１７ＢＧＡ用パッド
１８フリップチップ用パッド
１９アンダーフィル
２０ＢＧＡボール
２１サーマルグリス
２２ヒートシンク
２３ワイヤ
２４半導体素子（ＬＳＩチップ）
２５半導体素子（ＬＳＩチップ）
１５１ＩＣチップ
１５２ＩＣチップ
１５３基板
１５４ワイヤ
１６１第１のＩＣチップ
１６２第２のＩＣチップ
１６３バンプ
１６４基板
１６５凹部

Claims

内層導体と該内層導体の一部が露出した底面を有するキャビティとを含む基板と、
前記キャビティ内で前記内層導体と直接または良熱伝導体部材を介して接触した第１の半導体素子と、
を備えたことを特徴とする半導体装置。
さらに、前記基板および前記第１の半導体素子と電気的に接続された第２の半導体素子を備えたことを特徴とする請求項１記載の半導体装置。
前記第１の半導体素子がフェイスアップで実装され、前記第２の半導体素子がフェイスダウンで実装されていることを特徴とする請求項２記載の半導体装置。
前記第２の半導体素子が、フリップチップ実装されていることを特徴とする請求項３記載の半導体装置。
前記第１の半導体素子が、バンプを介して前記第２の半導体素子と接続されていることを特徴とする請求項４記載の半導体装置。
前記良熱伝導部材が、サーマルグリスまたは半田であることを特徴とする請求項１記載の半導体装置。
前記第２の半導体素子が、ヒートシンクを備えていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
第３の半導体素子が、前記第１および第２の半導体素子間に積層されていることを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
基板を削り取ることにより露出された内層導体を底面とするキャビティを形成するキャビティ形成工程と、
第１の半導体素子を、前記キャビティ内で前記内層導体と直接または良熱伝導部材を介して接触させる第１の実装工程と、
第２の半導体素子を、前記第１の半導体素子および前記基板と電気的に接続する第２の実装工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１の実装工程において、前記第１の半導体素子をフェイスアップで実装し、
前記第２の実装工程において、前記第２の半導体素子をフェイスダウンで実装することを特徴とする請求項９記載の半導体装置の製造方法。
前記第２の実装工程において、前記第２の半導体素子をフリップチップ実装することを特徴とする請求項１０記載の半導体装置の製造方法。
前記第２の実装工程において、前記第１の半導体素子と前記第２の半導体素子とをバンプを介して接続することを特徴とする請求項１１記載の半導体装置の製造方法。
前記第１の実装工程において、前記良熱伝導部材が、サーマルグリスまたは半田であることを特徴とする請求項９記載の半導体装置の製造方法。
さらに、前記第２の半導体素子の上面にヒートシンクを実装する第３の実装工程を有することを特徴とする請求項９ないし１３のいずれかに記載の半導体装置の製造方法。
前記第２の実装工程の前に、第３の半導体素子を前記第１および第２の半導体素子間に積層させる第４の実装工程を有することを特徴とする請求項９ないし１４のいずれかに記載の半導体装置の製造方法。