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JP2010074058A - Ｊｂｓの製造方法 - Google Patents

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JP2010074058A JP2008242528A JP2008242528A JP2010074058A JP 2010074058 A JP2010074058 A JP 2010074058A JP 2008242528 A JP2008242528 A JP 2008242528A JP 2008242528 A JP2008242528 A JP 2008242528A JP 2010074058 A JP2010074058 A JP 2010074058A
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Abstract

【課題】Ｎ型ショットキー接合界面にＰｔまたはＡｕが到達してしまうおそれを低減する。
【解決手段】Ｎ＋型半導体基板1上のＮ−型エピタキシャル層2に複数のトレンチ2aを形成し、トレンチ2aの側面2a1および底面2a2を介してＰ型不純物を導入して拡散させることにより、ガードリング部4とＰ型層5とを形成し、トレンチ2aの側面2a1上および底面2a2上に酸化膜3を形成し、酸化膜3のうち、トレンチ2aの底面2a2に隣接する部分に開口2bを形成し、半導体チップの表面全体にＰｔまたはＡｕ7を蒸着し、蒸着されたＰｔまたはＡｕ7の上からポリシリコン8を堆積させてトレンチ2aの内部にポリシリコン8を充填し、トレンチ2aの底面2a2の開口3bを介してＰｔまたはＡｕ7をトレンチ2aの底面2a2の下方に拡散させる。
【選択図】図２

Description

本発明はＮ−型エピタキシャル層とバリアメタルとによってショットキー接合界面が形成され、Ｐ型層とＮ−型エピタキシャル層とによってＰＮ接合界面が形成されるＪＢＳの製造方法に関し、特には、Ｎ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限すると共に、Ｎ型ショットキー接合界面にＰｔまたはＡｕが到達してしまうおそれを低減することができるＪＢＳの製造方法に関する。
従来から、ガードリングを有する半導体素子が知られている。例えば特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子では、ガードリングがＰ型領域によって構成されている。特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子では、プラナー型拡散によってガードリングのＰ型領域が形成されていると考えられる。半導体チップの周縁部の耐圧を増大させるためには、ガードリングのＰ型領域のＰＮ接合界面を深くすることが好ましいが、プラナー型拡散によってガードリングのＰ型領域が形成される場合には、ガードリングのＰ型領域のＰＮ接合界面を深くすると、ガードリングのＰ型領域を形成するためのＰ型不純物が横方向にも広く拡散してしまうため、半導体チップの水平方向寸法が大型化してしまう。
上述した点に鑑み、プラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチ（凹部）を形成し、トレンチ（凹部）の側面を介してＰ型不純物を導入・拡散することによりトレンチ（凹部）の側面に沿ってＰ型層を形成すると共に、トレンチ（凹部）の底面を介してＰ型不純物を導入・拡散することによりトレンチ（凹部）の底面に沿ってＰ型層を形成した半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、特開平５−１１００６１号公報の図２等に記載されたものがある。
特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の底面を介してＰ型不純物を導入・拡散することによって、トレンチ（凹部）の底面に沿ってＰ型層が形成されるため、半導体チップの水平方向寸法を大型化させることなく、Ｐ型層とＮ−型エピタキシャル層とのＰＮ接合界面を深い位置に形成することができる。
ところで、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の側面に沿って形成されたＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成されると共に、トレンチ（凹部）の底面に沿って形成されたＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成される。
詳細には、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の内部が充填されることなく、凹部として残される。一方、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に、シリコン基板の構成原子であるシリコンを主成分とした多結晶又は非晶質状のシリコンとボロン又はアルミニウム又はリン原子を不純物として含む固体材料が充填される。更に、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に形成された固体材料層が、ＣＶＤ法で堆積した構造であり、シリコンに対し、ボロン又はアルミニウム又はリンを１０１８〜１０２２／ｃｍ３以上含有する多結晶又は非晶質シリコンであり、金属的性質を強く示す合金となり、低抵抗電極を形成する。
また、特開平４−３２１２７４号公報の図３、特開平５−２９６３５号公報の図２、特開平５−４８０８１号公報の図４、特開平５−９０５６５号公報の図２、および、特開平５−１１００６１号公報の図２に記載された半導体素子では、トレンチ（凹部）の底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチ（凹部）の底面を介してＰｔまたはＡｕを拡散することが行われない。
更に、特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子のようにプラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチを形成し、Ｐ型不純物を垂直に打ち込むことにより、トレンチの底面に沿ったＰ型層を形成し、トレンチの側面に沿ったＰ型層を形成しない半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平５−６３１８４号公報の図３等に記載されたものがある。
特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のみに沿ったＰ型層が形成された後に、トレンチの側面および底面に酸化膜が形成される。更に、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のみの酸化膜が除去されてＰ型層が露出せしめられ、トレンチの側面の酸化膜は残される。次いで、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面のＰ型層上に金属膜が形成されると共に、トレンチの側面の酸化膜上に金属膜が形成される。
ところで、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの内部が充填されることなく、凹部として残される。
また、特開平５−６３１８４号公報の図３に記載された半導体素子では、トレンチの底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチの底面を介してＰｔまたはＡｕを拡散することが行われない。
更に、特開平５−１９０８３１号公報の図１１および図１２に記載された半導体素子のようにプラナー型拡散によってＰ型領域を形成するのではなく、Ｎ＋型基板上のＮ−型エピタキシャル層にトレンチを形成し、トレンチの側面の炭化水素塩素フッ素ポリマーの壁を利用してトレンチの底面のみに沿ったＰ型層を形成し、トレンチの側面に沿ったＰ型層を形成しない半導体素子が従来から知られている。この種の半導体素子の例としては、例えば特開平５−１１００６２号公報の図２等に記載されたものがある。
特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの底面のみに沿ったＰ型層が形成された後に、トレンチの底面のＰ型層上に金属膜が形成されると共に、トレンチの側面にも金属膜が形成される。
ところで、特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの内部が充填されることなく、凹部として残される。
また、特開平５−１１００６２号公報の図２に記載された半導体素子では、トレンチの底面に沿って形成されたＰ型層およびその真下のＮ−型エピタキシャル層に対してトレンチの底面を介してＰｔまたはＡｕを拡散することが行われない。
つまり、従来においては、Ｎ−型エピタキシャル層にトレンチ（凹部）を形成し、トレンチ（凹部）の内部に対する充填を行うことなくトレンチ（凹部）をそのまま残しておくと、隣接する２個のトレンチ（凹部）の間の部分（凸部）の強度が低下してしまう点に鑑み、例えば特開平５−４８０８１号公報の図４に記載された半導体素子では、例えばボロン又はアルミニウム又はリンを１０１８〜１０２２／ｃｍ３以上含有する多結晶又は非晶質シリコンがトレンチ（凹部）の内部に配置されていた。
ところが、特開平５−４８０８１号公報の図４に記載された半導体素子では、例えばボロン又はアルミニウム又はリンを１０１８〜１０２２／ｃｍ３以上含有する多結晶又は非晶質シリコンがトレンチ（凹部）の内部に配置される前に、トレンチ（凹部）の側面および底面に沿ったＰ型層の表面に電極メタルが蒸着またはスパッタ法によって形成されてしまう。
そのため、特開平５−４８０８１号公報の図４に記載された半導体素子では、トレンチ（凹部）の内部に配置された多結晶又は非晶質シリコンおよびトレンチ（凹部）の底面を介して、トレンチ（凹部）の底面の真下のＰ型層にライフタイムキラーとしての重金属を導入することができない。
特開平５−１９０８３１号公報の図１１および図１２ 特開平４−３２１２７４号公報の図３ 特開平５−２９６３５号公報の図２ 特開平５−４８０８１号公報の図４ 特開平５−９０５６５号公報の図２ 特開平５−１１００６１号公報の図２ 特開平５−６３１８４号公報の図３ 特開平５−１１００６２号公報の図２
前記問題点に鑑み、本発明は、トレンチの底面の開口を介してライフタイムキラーとしてのＰｔまたはＡｕがトレンチの底面の下方に拡散せしめられない場合よりも、Ｎ−型エピタキシャル層に注入されるキャリアとしての正孔の注入量を制限すると共に、Ｎ型ショットキー接合界面にＰｔまたはＡｕが到達してしまうおそれを低減することができるＪＢＳの製造方法を提供することを目的とする。
更に、本発明は、トレンチの底面の真下付近のガードリング部、Ｐ型層およびＮ−型エピタキシャル層のキャリアのライフタイムよりも、トレンチの側面の側方のガードリング部、Ｐ型層およびＮ−型エピタキシャル層のキャリアのライフタイムを長くすることができるＪＢＳの製造方法を提供することを目的とする。
請求項１に記載の発明によれば、Ｎ＋型半導体基板（１）上にエピタキシャル成長させたＮ−型エピタキシャル層（２）を形成し、次いで、
Ｎ−型エピタキシャル層（２）上に形成された酸化膜（３）に複数の開口（３ａ）を形成し、次いで、
それらの複数の開口（３ａ）を介してＮ−型エピタキシャル層（２）に、概略鉛直方向に広がっている側面（２ａ１）と概略水平方向に広がっている底面（２ａ２）とを有する複数のトレンチ（２ａ）を形成し、次いで、
それらの複数のトレンチ（２ａ）の側面（２ａ１）および底面（２ａ２）を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることにより、ガードリング部（４）と、ガードリング部（４）よりも半導体チップの中心側に位置するＰ型層（５）とを形成し、次いで、
複数のトレンチ（２ａ）の側面（２ａ１）上および底面（２ａ２）上に酸化膜（３）を形成し、次いで、
半導体チップの外周部のＮ−型エピタキシャル層（２）の表面にＮ＋型チャンネルストッパー（６）を形成し、次いで、
Ｎ＋型チャンネルストッパー（６）の表面上に酸化膜（３）を形成し、次いで、
酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成し、次いで、
半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着し、次いで、
蒸着されたＰｔまたはＡｕ（７）の上から半導体チップの表面全体にポリシリコン（８）を堆積させることにより、複数のトレンチ（２ａ）の内部にポリシリコン（８）を充填し、次いで、
複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）を除去し、次いで、
複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）を複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散させ、次いで、
半導体チップの表面を覆っている酸化膜（３）のうち、ガードリング部（４）よりも半導体チップの中心側に位置する部分に開口（３ｃ）を形成すると共に、Ｎ＋型チャンネルストッパー（６）の表面上に位置する部分に開口（３ｄ）を形成し、次いで、
酸化膜（３）の開口（３ｃ）を介してバリアメタル（９）を形成し、次いで、
バリアメタル（９）上にアノード電極メタル（１０）を形成すると共に、酸化膜（３）の開口（３ｄ）を介してＥＱＲ電極メタル（１１）を形成し、次いで、
Ｎ＋型半導体基板（１）の裏面にカソード電極メタル（１３）を形成し、
それにより、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによってショットキー接合界面が形成され、Ｐ型層（５）とＮ−型エピタキシャル層（２）とによってＰＮ接合界面が形成されることを特徴とするＪＢＳの製造方法が提供される。
請求項２に記載の発明によれば、酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成した後であって、
半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着する前に、
複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入して拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）を形成することを特徴とする請求項１に記載のＪＢＳの製造方法が提供される。
請求項３に記載の発明によれば、複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）を除去した後であって、
複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）を複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散させる前に、
複数のトレンチ（２ａ）の内部のポリシリコン（８）に砒素またはリンのイオン注入を行うことを特徴とする請求項１又は２に記載のＪＢＳの製造方法が提供される。
請求項４に記載の発明によれば、酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成した後であって、
半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着する前に、
複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入し、アニールを行うことなく拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）を形成することを特徴とする請求項２又は３に記載のＪＢＳの製造方法が提供される。
請求項５に記載の発明によれば、活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面を線状に構成し、
活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面の長手方向寸法を、活性領域（Ａ１）に収まる最長の長さに設定し、
複数の線状のＮ−型エピタキシャル層（２）の表面をストライプ状に配列することを特徴とする請求項１〜４のいずれか一項に記載のＪＢＳの製造方法が提供される。
請求項１に記載のＪＢＳの製造方法では、Ｎ＋型半導体基板（１）上にエピタキシャル成長させたＮ−型エピタキシャル層（２）が形成される。次いで、Ｎ−型エピタキシャル層（２）上に形成された酸化膜（３）に複数の開口（３ａ）が形成される。次いで、それらの複数の開口（３ａ）を介してＮ−型エピタキシャル層（２）に、概略鉛直方向に広がっている側面（２ａ１）と概略水平方向に広がっている底面（２ａ２）とを有する複数のトレンチ（２ａ）が形成される。
更に、請求項１に記載のＪＢＳの製造方法では、次いで、それらの複数のトレンチ（２ａ）の側面（２ａ１）および底面（２ａ２）を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることにより、ガードリング部（４）と、ガードリング部（４）よりも半導体チップの中心側に位置するＰ型層（５）とが形成される。次いで、複数のトレンチ（２ａ）の側面（２ａ１）上および底面（２ａ２）上に酸化膜（３）が形成される。次いで、半導体チップの外周部のＮ−型エピタキシャル層（２）の表面にＮ＋型チャンネルストッパー（６）が形成される。
また、請求項１に記載のＪＢＳの製造方法では、次いで、Ｎ＋型チャンネルストッパー（６）の表面上に酸化膜（３）が形成される。次いで、酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）が形成される。次いで、半導体チップの表面全体にライフタイムキラーとしてのＰｔまたはＡｕ（７）が蒸着される。
更に、請求項１に記載のＪＢＳの製造方法では、次いで、蒸着されたＰｔまたはＡｕ（７）の上から半導体チップの表面全体にポリシリコン（８）を堆積させることにより、複数のトレンチ（２ａ）の内部にポリシリコン（８）が充填される。次いで、複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）が除去される。次いで、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のライフタイムキラーとしてのＰｔまたはＡｕ（７）が、複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散せしめられる。
また、請求項１に記載のＪＢＳの製造方法では、次いで、半導体チップの表面を覆っている酸化膜（３）のうち、ガードリング部（４）よりも半導体チップの中心側に位置する部分に開口（３ｃ）が形成されると共に、Ｎ＋型チャンネルストッパー（６）の表面上に位置する部分に開口（３ｄ）が形成される。次いで、酸化膜（３）の開口（３ｃ）を介してバリアメタル（９）が形成される。
更に、請求項１に記載のＪＢＳの製造方法では、次いで、バリアメタル（９）上にアノード電極メタル（１０）が形成されると共に、酸化膜（３）の開口（３ｄ）を介してＥＱＲ電極メタル（１１）が形成される。次いで、Ｎ＋型半導体基板（１）の裏面にカソード電極メタル（１３）が形成される。
つまり、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳでは、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合と、Ｐ型層（５）とＮ−型エピタキシャル層（２）とによるＰＮ接合とが並存している。
換言すれば、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳでは、トレンチ構造が採用されている。そのため、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳによれば、トレンチ構造が採用されていない場合よりも半導体チップの水平方向寸法を小型化することができる。
酸化膜（３）中のＰｔまたはＡｕ（７）の拡散速度がＮ−型エピタキシャル層（２）中のＰｔまたはＡｕ（７）の拡散速度よりも遅い点に鑑み、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介してガードリング部（４）、Ｐ型層（５）およびＮ−型エピタキシャル層（２）にＰｔまたはＡｕ（７）が拡散される。そのため、請求項１に記載のＪＢＳの製造方法によれば、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）の真下付近のガードリング部（４）、Ｐ型層（５）およびＮ−型エピタキシャル層（２）にＰｔまたはＡｕ（７）を局所的に拡散させることができる。つまり、請求項１に記載のＪＢＳの製造方法によれば、複数のトレンチ（２ａ）の側面（２ａ１）に隣接する酸化膜（３）の側方のガードリング部（４）、Ｐ型層（５）およびＮ−型エピタキシャル層（２）のキャリアのライフタイムを長いままに維持することができる。
更に、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介してその真下のガードリング部（４）およびＰ型層（５）にライフタイムキラーとしてのＰｔまたはＡｕ（７）が導入されている。つまり、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳでは、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）の真下のガードリング部（４）およびＰ型層（５）において、キャリアとしての正孔のライフタイムが短くなっている。そのため、請求項１に記載のＪＢＳの製造方法によれば、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）、および、その真下のガードリング部（４）およびＰ型層（５）を介してＮ−型エピタキシャル層（２）に注入されるキャリアとしての正孔の注入量を制限することができる。
また、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の側面（２ａ１）上に酸化膜（３）が残されている状態で、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が拡散せしめられる。つまり、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の側面（２ａ１）に隣接する酸化膜（３）、および、その側方のガードリング部（４）およびＰ型層（５）を介してＮ−型エピタキシャル層（２）にキャリアとしての正孔が注入されることはない。
更に、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳでは、トレンチ（２ａ）の側面（２ａ１）に沿って形成されたＰ型層（５）とその上側のバリアメタル（９）との界面は、Ｐ型ショットキー接合界面を構成している。つまり、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳでは、順方向バイアス時に、トレンチ（２ａ）の側面（２ａ１）に沿って形成されたＰ型層（５）とその上側のバリアメタル（９）とのＰ型ショットキー接合界面が、逆向きに接続されたＰ型ショットキーバリアダイオードとして機能する。そのため、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳによれば、バリアメタル（９）およびトレンチ（２ａ）の側面（２ａ１）に沿って形成されたＰ型層（５）を介してＮ−型エピタキシャル層（２）に注入されるキャリアとしての正孔の注入量を制限することができる。
つまり、請求項１に記載のＪＢＳの製造方法により製造されたＪＢＳによれば、複数のトレンチ（２ａ）の底面（２ａ２）からライフタイムキラーとしてのＰｔまたはＡｕ（７）が導入されていない場合や、複数のトレンチ（２ａ）の側面（２ａ１）に酸化膜（３）が形成されていない場合や、トレンチ（２ａ）の側面（２ａ１）に沿って形成されたＰ型層（５）とバリアメタル（９）とによってＰ型ショットキー接合界面が構成されていない場合よりも、Ｎ−型エピタキシャル層（２）へのキャリアとしての正孔の注入量を制限することができる。
また、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の底面（２ａ２）がＰｔまたはＡｕ（７）の拡散源に設定されている。つまり、請求項１に記載のＪＢＳの製造方法では、ＰｔまたはＡｕ（７）の拡散源が、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面よりも深い位置に設定されている。
そのため、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）の拡散源と、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面とが同一の高さに設定されている場合よりも、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面にＰｔまたはＡｕ（７）が到達してしまうおそれを低減することができる。
更に、請求項１に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が、複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散せしめられる前に、複数のトレンチ（２ａ）の内部以外のＰｔまたはＡｕ（７）が予め除去される。
そのため、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）の拡散工程の前に複数のトレンチ（２ａ）の内部以外のＰｔまたはＡｕ（７）が予め除去されない場合よりも、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）以外の経路を介してＰｔまたはＡｕ（７）がＮ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面に到達してしまうおそれを低減することができる。
また、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）の拡散工程の前に複数のトレンチ（２ａ）の内部以外のＰｔまたはＡｕ（７）が予め除去されない場合よりも、ガードリング部（４）とＮ＋型チャンネルストッパー（６）との間の酸化膜（３）がＰｔまたはＡｕ（７）によって汚染されるのに伴って、ＪＢＳの耐圧維持構造が低下してしまうおそれを低減することができる。
更に、請求項１に記載のＪＢＳの製造方法では、蒸着されたＰｔまたはＡｕ（７）の上から半導体チップの表面全体にポリシリコン（８）を堆積させることにより、複数のトレンチ（２ａ）の内部にポリシリコン（８）が充填され、その後、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が、複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散せしめられる。
つまり、請求項１に記載のＪＢＳの製造方法では、ＰｔまたはＡｕ（７）が蒸着されてからＰｔまたはＡｕ（７）の拡散工程が実施されるまでの間、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が、ポリシリコン（８）によって封じ込められている。
そのため、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）が蒸着されてからＰｔまたはＡｕ（７）の拡散工程が実施されるまでの間に複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）がポリシリコン（８）によって封じ込められていない場合よりも、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が飛散するのに伴って、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）以外の経路を介してＰｔまたはＡｕ（７）がＮ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面に到達してしまうおそれを低減することができる。
また、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）が蒸着されてからＰｔまたはＡｕ（７）の拡散工程が実施されるまでの間に複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）がポリシリコン（８）によって封じ込められていない場合よりも、ガードリング部（４）とＮ＋型チャンネルストッパー（６）との間の酸化膜（３）がＰｔまたはＡｕ（７）によって汚染されるのに伴って、ＪＢＳの耐圧維持構造が低下してしまうおそれを低減することができる。
更に、請求項１に記載のＪＢＳの製造方法では、半導体チップの表面全体にライフタイムキラーとしてのＰｔまたはＡｕ（７）が蒸着され、次いで、蒸着されたＰｔまたはＡｕ（７）の上から半導体チップの表面全体にポリシリコン（８）が堆積せしめられ、次いで、複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）が除去されることにより、ＰｔまたはＡｕ（７）が複数のトレンチ（２ａ）の内部のみに局所的に配置される。
つまり、請求項１に記載のＪＢＳの製造方法では、ＰｔまたはＡｕ（７）を局所的に配置するためのマスクを特別に用意する必要なく、ＰｔまたはＡｕ（７）が複数のトレンチ（２ａ）の内部のみに局所的に配置される。
そのため、請求項１に記載のＪＢＳの製造方法によれば、ＰｔまたはＡｕ（７）を局所的に配置するためのマスクが特別に用意される場合よりも、ＪＢＳの製造コストを抑制することができる。
また、請求項１に記載のＪＢＳの製造方法では、Ｎ−型エピタキシャル層（２）に形成されたトレンチ（２ａ）の底面（２ａ２）を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることにより、Ｐ型層（５）が形成される。
そのため、請求項１に記載のＪＢＳの製造方法によれば、Ｎ−型エピタキシャル層（２）の表面を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることによってＰ型層（５）が形成される場合よりも、Ｐ型層（５）とＮ−型エピタキシャル層（２）とによるＰＮ接合界面を深い位置に形成することができる。
つまり、請求項１に記載のＪＢＳの製造方法によれば、Ｎ−型エピタキシャル層（２）の表面を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることによってＰ型層（５）が形成される場合よりも、Ｐ型層（５）とＮ−型エピタキシャル層（２）とによるＰＮ接合界面とＮ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面とを上下方向に離間させることができ、それにより、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面が受ける悪影響を低減することができる。
請求項２に記載のＪＢＳの製造方法では、酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）が形成された後であって、半導体チップの表面全体にＰｔまたはＡｕ（７）が蒸着される前に、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入して拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）が形成される。
そのため、請求項２に記載のＪＢＳの製造方法により製造されたＪＢＳでは、ガードリング部（４）のうち、トレンチ（２ａ）の底面（２ａ２）に隣接する部分に、高濃度のＰ＋型層（１４）が形成されている。また、請求項２に記載のＪＢＳの製造方法により製造されたＪＢＳでは、Ｐ型層（５）のうち、トレンチ（２ａ）の底面（２ａ２）に隣接する部分に、高濃度のＰ＋型層（１４）が形成されている。
その結果、請求項２に記載のＪＢＳの製造方法により製造されたＪＢＳによれば、ガードリング部（４）のうちトレンチ（２ａ）の底面（２ａ２）に隣接する部分に高濃度のＰ＋型層（１４）が形成されていない場合よりも、その部分のオーミックコンタクト性を向上させることができる。また、請求項２に記載のＪＢＳの製造方法により製造されたＪＢＳによれば、Ｐ型層（５）のうちトレンチ（２ａ）の底面（２ａ２）に隣接する部分に高濃度のＰ＋型層（１４）が形成されていない場合よりも、その部分のオーミックコンタクト性を向上させることができる。
請求項３に記載のＪＢＳの製造方法では、複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）が除去された後であって、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）が複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散せしめられる前に、複数のトレンチ（２ａ）の内部のポリシリコン（８）に砒素またはリンのイオン注入が行われる。
そのため、請求項３に記載のＪＢＳの製造方法によれば、複数のトレンチ（２ａ）の内部のポリシリコン（８）に砒素またはリンのイオン注入が行われない場合よりも、複数のトレンチ（２ａ）の内部のポリシリコン（８）のシート抵抗（比抵抗）を低減することができる。
請求項４に記載のＪＢＳの製造方法では、酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）が形成された後であって、半導体チップの表面全体にＰｔまたはＡｕ（７）が蒸着される前に、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入し、アニールを行うことなく拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）が形成される。
つまり、請求項４に記載のＪＢＳの製造方法では、高濃度のＰ＋型層（１４）を形成するために高濃度のＰ型不純物が注入された後にアニールが行われない。
そのため、請求項４に記載のＪＢＳの製造方法によれば、アニールが行われる場合よりも、高濃度のＰ＋型層（１４）を浅い位置に形成することができる。更に、請求項４に記載のＪＢＳの製造方法によれば、アニールが行われる場合よりも製造コストを抑制することができる。また、請求項４に記載のＪＢＳの製造方法によれば、アニールが行われる場合よりも、複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介してＰｔまたはＡｕ（７）の拡散を促進することができる。その結果、請求項４に記載のＪＢＳの製造方法によれば、アニールが行われるよりも、ＰｔまたはＡｕ（７）の拡散温度を低く設定することができ、それにより、ＰｔまたはＡｕ（７）がＮ−型エピタキシャル層（２）とバリアメタル（９）とによるショットキー接合界面に与えるおそれがある悪影響を低減することができる。
請求項５に記載のＪＢＳの製造方法では、活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面が線状に構成される。詳細には、活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面の長手方向寸法が、活性領域（Ａ１）に収まる最長の長さに設定される。更に、つまり、請求項５に記載のＪＢＳの製造方法では、複数の線状のＮ−型エピタキシャル層（２）の表面がストライプ状に配列される。
そのため、請求項５に記載のＪＢＳの製造方法によれば、活性領域（Ａ１）のコーナー部分に占めるセルＮ−型エピタキシャル層（２）の表面の割合を増加させることができる。換言すれば、請求項５に記載のＪＢＳの製造方法によれば、活性領域（Ａ１）のコーナー部分に占めるＰ型層（５）およびポリシリコン（８）の表面の割合を低減することができる。
以下、本発明のＪＢＳの製造方法により製造されたＪＢＳの第１の実施形態について説明する。図１および図２は第１の実施形態のＪＢＳの製造工程を示した断面図である。
第１の実施形態のＪＢＳの製造時には、まず最初に、図１（Ａ）に示すように、Ｎ＋型半導体基板１上にエピタキシャル成長させたＮ−型エピタキシャル層２が形成される。次いで、例えば０．５μｍ程度の酸化膜３が、Ｎ−型エピタキシャル層２の表面全体に形成される。第１の実施形態のＪＢＳでは、Ｎ−型エピタキシャル層２として、例えば３．５０Ω・ｃｍ（１．３３×１０１５／ｃｍ３）／１５μｍの厚さ、あるいは、４．８５Ω・ｃｍ（９．５６×１０１４／ｃｍ３）／１５μｍの厚さのものが選定されている。
また、第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｂ）に示すように、複数の開口３ａが、例えばフォトリソグラフィ技法などによってＮ−型エピタキシャル層２上の酸化膜３に形成される。次いで、図１（Ｃ）に示すように、酸化膜３の複数の開口３ａを介してＮ−型エピタキシャル層２に、概略鉛直方向に広がっている側面２ａ１と概略水平方向に広がっている底面２ａ２とを有する複数のトレンチ２ａが、例えばリアクティブイオンエッチング法などによって形成される。第１の実施形態のＪＢＳでは、例えば３〜５μｍ程度の深さのトレンチ２ａが形成される。
更に、第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｃ）に示すように、複数のトレンチ２ａの側面２ａ１および底面２ａ２を介して例えばボロンイオンなどのようなＰ型不純物をＮ−型エピタキシャル層２中に導入して拡散させることにより、ガードリング部４と、ガードリング部４よりも半導体チップの中心側（図１（Ｃ）の左側）に位置するＰ型層５とが形成される。
詳細には、第１の実施形態のＪＢＳでは、例えばボロンイオンなどのようなＰ型不純物が、通常通り左右から斜め注入されることに加え、垂直面から追加注入される。また、例えばボロンイオンなどのようなＰ型不純物の注入条件が、トレンチ２ａの底面２ａ２において、例えば注入エネルギー：７０ＫｅＶ、ドーズ量：５×１０１３／ｃｍ２に設定されている。更に、例えば１１００℃／１２０分の条件下で例えばボロンイオンなどのようなＰ型不純物の引き伸ばし拡散が行われる。その結果、ガードリング部４およびＰ型層５のトレンチ２ａの底面２ａ２において、表面濃度が例えば４×１０１７／ｃｍ３程度になり、Ｘｊｐが例えば２．０μｍ程度になる。
また、第１の実施形態のＪＢＳでは、例えばボロンイオンなどのようなＰ型不純物がトレンチ２ａの側面２ａ１に対して斜めに当たるため、概略、注入ドーズ量×ｓｉｎθ（θはトレンチ２ａの側面２ａ１に対する例えばボロンイオンなどのようなＰ型不純物の入射角）に相当する量しか、例えばボロンイオンなどのようなＰ型不純物がトレンチ２ａの側面２ａ１に取り込まれない。その結果、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１におけるＰ型不純物の濃度は、ガードリング部４およびＰ型層５のトレンチ２ａの底面２ａ２におけるＰ型不純物の濃度よりも低くなっている。
更に、第１の実施形態のＪＢＳでは、図１（Ｃ）に示すように、トレンチ２ａの側面２ａ１の上側部分に当たった例えばボロンイオンなどのようなＰ型不純物の一部が酸化膜３に取り込まれる（偏析する）。また、例えばボロンイオンなどのようなＰ型不純物がトレンチ２ａの側面２ａ１の上側部分に注入される時に、トレンチ２ａの側面２ａ１の真上に位置する酸化膜３によって、例えばボロンイオンなどのようなＰ型不純物の注入が部分的に遮られる。その結果、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１の上側部分におけるＰ型不純物の濃度は、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１の下側部分におけるＰ型不純物の濃度よりも低くなっている。また、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１の上側部分の側方に位置するＰＮ接合界面とトレンチ２ａの側面２ａ１との間隔は、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１の下側部分の側方に位置するＰＮ接合界面とトレンチ２ａの側面２ａ１との間隔よりも狭くなっている。
また、第１の実施形態のＪＢＳでは、上述したように、ガードリング部４およびＰ型層５のトレンチ２ａの底面２ａ２におけるＰ型不純物の濃度は、ガードリング部４およびＰ型層５のトレンチ２ａの側面２ａ１におけるＰ型不純物の濃度よりも高くなっている。そのため、第１の実施形態のＪＢＳでは、図１（Ｃ）に示すように、ガードリング部４およびＰ型層５のトレンチ２ａの底面２ａ２よりも下側に位置するＰＮ接合界面は、ガードリング部４およびＰ型層５のトレンチ２ａの底面２ａ２よりも上側に位置するＰＮ接合界面よりも側方（図１（Ｃ）の右側および左側）に突出している。
また、第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｄ）に示すように、複数のトレンチ２ａの側面２ａ１上および底面２ａ２上に酸化膜３が形成される。次いで、Ｎ＋型チャンネルストッパー形成用開口（図示せず）がＮ−型エピタキシャル層２の表面上の酸化膜３に形成され、次いで、図１（Ｄ）に示すように、半導体チップの外周部のＮ−型エピタキシャル層２の表面にＮ＋型チャンネルストッパー６が形成される。
詳細には、第１の実施形態のＪＢＳでは、例えば砒素イオンなどのようなＮ型不純物が、酸化膜３のＮ＋型チャンネルストッパー形成用開口（図示せず）を介してＮ−型エピタキシャル層２に注入（３０ｋｅＶ／１×１０１５ドーズ（１／ｃｍ２））される。更に、例えば１０５０℃／３０分の条件下で例えば砒素イオンなどのようなＮ型不純物の引き伸ばし拡散（アニール）が行われる。その結果、第１の実施形態のＪＢＳでは、Ｎ＋型チャンネルストッパー６の表面濃度が例えば１×１０２０／ｃｍ３程度になり、ＸｊＮ＋が例えば０．２μｍ程度になる。
更に、第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｄ）に示すように、Ｎ＋型チャンネルストッパー６の表面上に酸化膜３が形成される。
詳細には、第１の実施形態のＪＢＳでは、図１（Ｄ）に示すように、ガードリング部４がいわゆるガードリング領域に相当しており、ガードリング部４の左隣に位置するトレンチ２ａおよびその左側（半導体チップの中心側）がいわゆる活性領域（セル領域）に相当しており、活性領域（セル領域）内のＮ−型エピタキシャル層２の表面がいわゆるセルに相当しており、ガードリング部４とＮ＋型チャンネルストッパー６との間のＮ−型エピタキシャル層２の表面がいわゆる耐圧維持領域に相当している。
また、第１の実施形態のＪＢＳの製造時には、次いで、図１（Ｅ）に示すように、酸化膜３のうち、複数のトレンチ２ａの底面２ａ２に隣接する部分に、開口３ｂが、例えばリアクティブイオンエッチング法などによって形成される。
更に、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ａ）に示すように、半導体チップの表面全体にライフタイムキラーとしてのＰｔまたはＡｕ７が、例えばスパッタ、Ｅガンなどの適宜の方法によって蒸着される。次いで、蒸着されたＰｔまたはＡｕ７の上からＰｔまたはＡｕ７を覆うように半導体チップの表面全体にポリシリコン８を堆積させることにより、複数のトレンチ２ａの内部にポリシリコン８が充填される。
詳細には、第１の実施形態のＪＢＳでは、酸化膜３の表面で酸化膜３とＰｔまたはＡｕ７が反応してしまうおそれが低い６００〜６５０℃程度の比較的低温の条件下で、ポリシリコン８が堆積せしめられる。
また、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｂ）に示すように、複数のトレンチ２ａの内部以外の余分なポリシリコン８およびＰｔまたはＡｕ７が、例えば半導体チップの表面全体のドライエッチングなどによって除去（エッチバック）される。
詳細には、第１の実施形態のＪＢＳでは、この時に用いられるエッチングガスとして、酸化膜３に対するエッチングレイトが低く、ポリシリコン８に対するエッチングレイトが高いガス種が選択されている。そのため、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの内部以外の余分なポリシリコン８およびＰｔまたはＡｕ７の除去工程において、酸化膜３は除去されない。
また、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの内部以外の余分なポリシリコン８およびＰｔまたはＡｕ７の除去工程において、まず最初に、トレンチ２ａの外部（酸化膜３の上面よりも図２（Ａ）の上側）の余分なポリシリコン８およびＰｔまたはＡｕ７が除去される。次いで、トレンチ２ａの内部のポリシリコン８およびＰｔまたはＡｕ７のうち、トレンチ２ａの入口付近（図２（Ｂ）の上端付近）のメサ部（図２（Ｂ）の断面形状が台形状の部分）のポリシリコン８およびＰｔまたはＡｕ７が除去される。次いで、ポリシリコン８およびＰｔまたはＡｕ７の除去が更に進み、複数のトレンチ２ａの内部のポリシリコン８の断面形状が図２（Ｂ）に示すようになる。
また、第１の実施形態のＪＢＳでは、図２（Ｂ）に示す断面形状を有する半導体チップが王水中のボイル工程に曝され、不必要なＰｔまたはＡｕ７が完全に除去される。詳細には、耐圧維持領域の酸化膜３に蒸着されたＰｔまたはＡｕ７が耐圧維持構造に悪影響を及ぼすおそれがあるため、第１の実施形態のＪＢＳでは、耐圧維持領域の酸化膜３に蒸着されたＰｔまたはＡｕ７が完全に除去される。また、複数のトレンチ２ａの側壁２ａ１上の酸化膜３の上端（メサ部）に蒸着されたＰｔまたはＡｕ７がショットキー接合界面に悪影響を及ぼすおそれがあるため、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの側壁２ａ１上の酸化膜３の上端（メサ部）に蒸着されたＰｔまたはＡｕ７が完全に除去される。
更に、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｂ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介して、複数のトレンチ２ａの内部のライフタイムキラーとしてのＰｔまたはＡｕ７が、例えば９００〜９３０℃／２０〜３０分程度の条件下で、複数のトレンチ２ａの底面２ａ２の下方に拡散せしめられる。図２（Ｂ）中の「×」が拡散せしめられたＰｔまたはＡｕを示している。
詳細には、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が、複数のトレンチ２ａの側面２ａ１（図１（Ｃ）参照）上の酸化膜３によって遮断されている。そのため、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が、トレンチ２ａの側面２ａ１を介して側方に拡散せしめられることはない。つまり、第１の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの内部のＰｔまたはＡｕ７の大部分が、Ｎ−型エピタキシャル層２の表面から遠ざかる向き（図２（Ｂ）の下向き）に拡散せしめられ、Ｎ−型エピタキシャル層２の表面に近づく向き（図２（Ｂ）の上向き）には、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が殆ど拡散せしめられない。
また、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｃ）に示すように、半導体チップの表面を覆っている酸化膜３のうち、ガードリング部４よりも半導体チップの中心側（図２（Ｃ）の左側）に位置する部分に開口３ｃが形成されると共に、Ｎ＋型チャンネルストッパー６の表面上に位置する部分に開口３ｄが形成される。詳細には、第１の実施形態のＪＢＳでは、この時、耐圧維持領域の酸化膜３はレジストによって保護される。
更に、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｄ）に示すように、酸化膜３の開口３ｃ（図２（Ｃ）参照）を介してバリアメタル９が、例えばスパッタ法、蒸着法などによって形成される。次いで、バリアメタル９上にアノード電極メタル１０が例えばスパッタ法、蒸着法などによって形成されると共に、酸化膜３の開口３ｄ（図２（Ｃ）参照）を介してＥＱＲ電極メタル１１が形成される。次いで、半導体チップの表面のうち、活性領域以外の部分が最終保護膜１２によって覆われる。
また、第１の実施形態のＪＢＳの製造時には、次いで、図２（Ｅ）に示すように、Ｎ＋型半導体基板１の厚さが所望の厚さになるように、Ｎ＋型半導体基板１の裏面が適宜研削され、ポリッシングされる。次いで、Ｎ＋型半導体基板１の裏面にカソード電極メタル１３が例えばスパッタ法、蒸着法などによって形成される。
つまり、第１の実施形態のＪＢＳでは、図２（Ｅ）に示すように、Ｎ−型エピタキシャル層２とバリアメタル９とによるショットキー接合と、Ｐ型層５とＮ−型エピタキシャル層２とによるＰＮ接合とが並存している。
換言すれば、第１の実施形態のＪＢＳでは、トレンチ構造が採用されている。そのため、第１の実施形態のＪＢＳによれば、トレンチ構造が採用されていない場合よりも半導体チップの水平方向寸法（図２（Ｅ）の左右方向寸法）を小型化することができる。
また、酸化膜３中のＰｔまたはＡｕ７の拡散速度がＮ−型エピタキシャル層２中のＰｔまたはＡｕ７の拡散速度よりも遅い点に鑑み、第１の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介してガードリング部４、Ｐ型層５およびＮ−型エピタキシャル層２にＰｔまたはＡｕ７が拡散される。そのため、第１の実施形態のＪＢＳによれば、複数のトレンチ２ａの底面２ａ２の開口３ｂの真下付近のガードリング部４、Ｐ型層５およびＮ−型エピタキシャル層２にＰｔまたはＡｕ７を局所的に拡散させることができる。つまり、第１の実施形態のＪＢＳによれば、複数のトレンチ２ａの側面２ａ１に隣接する酸化膜３の側方のガードリング部４、Ｐ型層５およびＮ−型エピタキシャル層２のキャリアのライフタイムを長いままに維持することができる。
更に、第１の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介してその真下のガードリング部４およびＰ型層５にライフタイムキラーとしてのＰｔまたはＡｕ７が導入されている。つまり、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの底面２ａ２の開口３ｂの真下のガードリング部４およびＰ型層５において、キャリアとしての正孔のライフタイムが短くなっている。そのため、第１の実施形態のＪＢＳによれば、複数のトレンチ２ａの底面２ａ２の開口３ｂ、および、その真下のガードリング部４およびＰ型層５を介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。
また、第１の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの側面２ａ１（図１（Ｃ）参照）上に酸化膜３が残されている状態で、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が拡散せしめられる。つまり、第１の実施形態のＪＢＳでは、複数のトレンチ２ａの側面２ａ１に隣接する酸化膜３、および、その側方のガードリング部４およびＰ型層５を介してＮ−型エピタキシャル層２にキャリアとしての正孔が注入されることはない。
更に、第１の実施形態のＪＢＳでは、図２（Ｅ）に示すように、トレンチ２ａの側面２ａ１に沿って形成されたＰ型層５とその上側のバリアメタル９との界面が、Ｐ型ショットキー接合界面を構成している。つまり、第１の実施形態のＪＢＳでは、順方向バイアス時に、トレンチ２ａの側面２ａ１に沿って形成されたＰ型層５とその上側のバリアメタル９とによるＰ型ショットキー接合界面が、逆向きに接続されたＰ型ショットキーバリアダイオードとして機能する。そのため、第１の実施形態のＪＢＳによれば、バリアメタル９およびトレンチ２ａの側面２ａ１に沿って形成されたＰ型層５を介してＮ−型エピタキシャル層２に注入されるキャリアとしての正孔の注入量を制限することができる。
つまり、第１の実施形態のＪＢＳによれば、複数のトレンチ２ａの底面２ａ２からライフタイムキラーとしてのＰｔまたはＡｕ７が導入されていない場合や、複数のトレンチ２ａの側面２ａ１に酸化膜３が形成されていない場合や、トレンチ２ａの側面２ａ１に沿って形成されたＰ型層５とバリアメタル９とによってＰ型ショットキー接合界面が構成されていない場合よりも、Ｎ−型エピタキシャル層２へのキャリアとしての正孔の注入量を制限することができる。
また、第１の実施形態のＪＢＳでは、図２（Ｂ）および図２（Ｅ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）がＰｔまたはＡｕ７の拡散源に設定されている。つまり、第１の実施形態のＪＢＳでは、ＰｔまたはＡｕ７の拡散源が、Ｎ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面よりも深い位置（図２（Ｅ）の下側）に設定されている。
そのため、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７の拡散源と、Ｎ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面とが同一の高さに設定されている場合よりも、Ｎ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面にＰｔまたはＡｕ７が到達してしまうおそれを低減することができる。
更に、第１の実施形態のＪＢＳでは、図２（Ａ）および図２（Ｂ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介して、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が、複数のトレンチ２ａの底面２ａ２の下方に拡散せしめられる前に、複数のトレンチ２ａの内部以外のＰｔまたはＡｕ７が予め除去される。
そのため、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７の拡散工程の前に複数のトレンチ２ａの内部以外のＰｔまたはＡｕ７が予め除去されない場合よりも、複数のトレンチ２ａの底面２ａ２の開口３ｂ以外の経路を介してＰｔまたはＡｕ７がＮ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面に到達してしまうおそれを低減することができる。
また、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７の拡散工程の前に複数のトレンチ２ａの内部以外のＰｔまたはＡｕ７が予め除去されない場合よりも、ガードリング部４とＮ＋型チャンネルストッパー６との間の耐圧維持領域の酸化膜３がＰｔまたはＡｕ７によって汚染されるのに伴って、ＪＢＳの耐圧維持構造が低下してしまうおそれを低減することができる。
更に、第１の実施形態のＪＢＳでは、図２（Ａ）に示すように、蒸着されたＰｔまたはＡｕ７の上から半導体チップの表面全体にポリシリコン８を堆積させることにより、複数のトレンチ２ａの内部にポリシリコン８が充填され、その後、図２（Ｂ）に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介して、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が、複数のトレンチ２ａの底面２ａ２の下方に拡散せしめられる。
つまり、第１の実施形態のＪＢＳでは、ＰｔまたはＡｕ７が蒸着されてからＰｔまたはＡｕ７の拡散工程が実施されるまでの間、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が、ポリシリコン８によって封じ込められている。
そのため、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７が蒸着されてからＰｔまたはＡｕ７の拡散工程が実施されるまでの間に複数のトレンチ２ａの内部のＰｔまたはＡｕ７がポリシリコン８によって封じ込められていない場合よりも、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が飛散するのに伴って、複数のトレンチ２ａの底面２ａ２の開口３ｂ以外の経路を介してＰｔまたはＡｕ７がＮ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面に到達してしまうおそれを低減することができる。
また、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７が蒸着されてからＰｔまたはＡｕ７の拡散工程が実施されるまでの間に複数のトレンチ２ａの内部のＰｔまたはＡｕ７がポリシリコン８によって封じ込められていない場合よりも、ガードリング部４とＮ＋型チャンネルストッパー６との間の耐圧維持領域の酸化膜３がＰｔまたはＡｕ７によって汚染されるのに伴って、ＪＢＳの耐圧維持構造が低下してしまうおそれを低減することができる。
更に、第１の実施形態のＪＢＳでは、図２（Ａ）に示すように、半導体チップの表面全体にライフタイムキラーとしてのＰｔまたはＡｕ７が蒸着され、次いで、蒸着されたＰｔまたはＡｕ７の上から半導体チップの表面全体にポリシリコン８が堆積せしめられ、次いで、図２（Ｂ）に示すように、複数のトレンチ２ａの内部以外のポリシリコン８およびＰｔまたはＡｕ７が除去されることにより、ＰｔまたはＡｕ７が複数のトレンチ２ａの内部のみに局所的に配置される。
つまり、第１の実施形態のＪＢＳでは、ＰｔまたはＡｕ７を局所的に配置するためのマスクを特別に用意する必要なく、ＰｔまたはＡｕ７が複数のトレンチ２ａの内部のみに局所的に配置される。
そのため、第１の実施形態のＪＢＳによれば、ＰｔまたはＡｕ７を局所的に配置するためのマスクが特別に用意される場合よりも、ＪＢＳの製造コストを抑制することができる。
また、第１の実施形態のＪＢＳでは、図１（Ｃ）に示すように、Ｎ−型エピタキシャル層２に形成されたトレンチ２ａの底面２ａ２を介してＰ型不純物をＮ−型エピタキシャル層２中に導入して拡散させることにより、Ｐ型層５が形成される。
そのため、第１の実施形態のＪＢＳによれば、Ｎ−型エピタキシャル層２の表面を介してＰ型不純物をＮ−型エピタキシャル層２中に導入して拡散させることによってＰ型層５が形成される場合よりも、Ｐ型層５とＮ−型エピタキシャル層２とによるＰＮ接合界面を深い位置（図１（Ｃ）の下側）に形成することができる。
つまり、第１の実施形態のＪＢＳによれば、Ｎ−型エピタキシャル層２の表面を介してＰ型不純物をＮ−型エピタキシャル層２中に導入して拡散させることによってＰ型層５が形成される場合よりも、Ｐ型層５とＮ−型エピタキシャル層２とによるＰＮ接合界面とＮ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面とを上下方向に離間させることができ、それにより、Ｎ−型エピタキシャル層２とバリアメタル９とによるショットキー接合界面が受ける悪影響を低減することができる。
図３は第２の実施形態のＪＢＳの製造工程の一部を示した断面図である。
第１の実施形態のＪＢＳでは、図１（Ｅ）に示すように、酸化膜３のうち、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に開口３ｂが形成された後、図２（Ａ）に示すように、半導体チップの表面全体にＰｔまたはＡｕ７が蒸着される。それに対し、第２の実施形態のＪＢＳでは、図１（Ｅ）に示すように、酸化膜３のうち、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に開口３ｂが形成された後であって、図２（Ａ）に示すように、半導体チップの表面全体にＰｔまたはＡｕ７が蒸着される前に、図３に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂを介して例えばボロンイオンなどのような高濃度のＰ型不純物をガードリング部４およびＰ型層５中に導入して拡散させることにより、ガードリング部４およびＰ型層５よりも高濃度のＰ＋型層１４が形成される。
そのため、第２の実施形態のＪＢＳでは、図３に示すように、ガードリング部４のうち、トレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に、高濃度のＰ＋型層１４が形成されている。また、第２の実施形態のＪＢＳでは、図３に示すように、Ｐ型層５のうち、トレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に、高濃度のＰ＋型層１４が形成されている。
詳細には、第２の実施形態のＪＢＳでは、例えばボロンイオンなどのような高濃度のＰ型不純物が、例えば７０ＫｅＶ／６．０×１０１３ドーズ（１／ｃｍ２）の条件下で注入され、例えば１０５０℃／３０分の条件下でアニールが行われる。それにより、第２の実施形態のＪＢＳでは、例えば表面濃度が１．６×１０１８／ｃｍ３で、深さが０．８μｍ程度の高濃度のＰ＋型層１４が形成されている。
その結果、第２の実施形態のＪＢＳによれば、ガードリング部４のうちトレンチ２ａの底面２ａ２に隣接する部分に高濃度のＰ＋型層１４が形成されていない場合よりも、その部分のオーミックコンタクト性を向上させることができる。また、第２の実施形態のＪＢＳによれば、Ｐ型層５のうちトレンチ２ａの底面２ａ２に隣接する部分に高濃度のＰ＋型層１４が形成されていない場合よりも、その部分のオーミックコンタクト性を向上させることができる。
第１の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの内部以外のポリシリコン８およびＰｔまたはＡｕ７が除去された後、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介して、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が複数のトレンチ２ａの底面２ａ２の下方に拡散せしめられる。それに対し、第３の実施形態のＪＢＳでは、図２（Ｂ）に示すように、複数のトレンチ２ａの内部以外のポリシリコン８およびＰｔまたはＡｕ７が除去された後であって、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）を介して、複数のトレンチ２ａの内部のＰｔまたはＡｕ７が複数のトレンチ２ａの底面２ａ２の下方に拡散せしめられる前に、複数のトレンチ２ａの内部のポリシリコン８に砒素またはリンのイオン注入が行われる。
そのため、第３の実施形態のＪＢＳによれば、複数のトレンチ２ａの内部のポリシリコン８に砒素またはリンのイオン注入が行われない場合よりも、複数のトレンチ２ａの内部のポリシリコン８のシート抵抗（比抵抗）を低減することができる。
図４は第１の実施形態のＪＢＳの一部の概略的な平面図である。詳細には、図４は図２（Ｅ）に示した第１の実施形態のＪＢＳのＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見た図である。更に詳細には、ＯＸ軸を対称に図４に示す図を鏡像複写し、更に、ＯＹ軸を対称にそれらを鏡像複写したものが、第１の実施形態のＪＢＳの全体のＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見たものに相当している。
図４において、Ｏが半導体チップの中心に相当しており、Ａ１が活性領域（セル領域）に相当しており、Ａ２がガードリング領域に相当しており、Ａ３が耐圧維持領域に相当している。また、白ヌキ部分が、Ｎ−型エピタキシャル層２の表面に相当している。つまり、白ヌキ部分が半導体チップのセルに相当している。更に、ベタ黒部分が、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面に相当している。
第１の実施形態のＪＢＳでは、図４に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が円形形状に構成されている。また、正三角形の各頂点上に位置するように、各セル（Ｎ−型エピタキシャル層２の表面）が配列されている。その結果、隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間隔がすべて均一になるように、各セル（Ｎ−型エピタキシャル層２の表面）が分散されて配列されている。つまり、第１の実施形態のＪＢＳでは、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）がいわゆる「丸形セル正三角形状配置パターン」に構成・配列されている。
更に、第１の実施形態のＪＢＳでは、図４に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が、ガードリング領域Ａ２にはみ出さないように配列されている。そのため、活性領域（セル領域）Ａ１の外周部分のうち、セル（Ｎ−型エピタキシャル層２の表面）が収まりきらない部分は、Ｐ型層５およびポリシリコン８によって構成されている（ベタ黒部分になっている）。
図５は第４の実施形態のＪＢＳの一部の概略的な平面図である。詳細には、ＯＸ軸を対称に図５に示す図を鏡像複写し、更に、ＯＹ軸を対称にそれらを鏡像複写したものが、第４の実施形態のＪＢＳの全体のＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見たものに相当している。
第４の実施形態のＪＢＳでは、図５に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が長方形形状に構成されている。詳細には、セル（Ｎ−型エピタキシャル層２の表面）の奥行き方向（図５の上下方向）寸法が、セル（Ｎ−型エピタキシャル層２の表面）の左右方向（図５の左右方向）寸法の例えば約２．７倍に設定されている。更に、左右方向（図５の左右方向）に隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間の隙間（ベタ黒部分）の左右方向（図５の左右方向）寸法が、セル（Ｎ−型エピタキシャル層２の表面）の左右方向（図５の左右方向）寸法の例えば約０．７倍に設定されている。また、奥行き方向（図５の上下方向）に隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間の隙間の奥行き方向（図５の上下方向）寸法が、セル（Ｎ−型エピタキシャル層２の表面）の左右方向（図５の左右方向）寸法の例えば約０．９倍に設定されている。更に、奥行き方向（図５の上下方向）に隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）が、互いに左右方向（図５の左右方向）にオフセットして配列されており、その結果、長方形形状の各セル（Ｎ−型エピタキシャル層２の表面）が千鳥状に分散されて配列されている。つまり、第４の実施形態のＪＢＳでは、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）がいわゆる「長方形セル千鳥状配置パターン」に構成・配列されている。
更に、第４の実施形態のＪＢＳでは、図５に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が、ガードリング領域Ａ２にはみ出さないように配列されている。そのため、活性領域（セル領域）Ａ１の外周部分のうち、セル（Ｎ−型エピタキシャル層２の表面）が収まりきらない部分は、Ｐ型層５およびポリシリコン８によって構成されている（ベタ黒部分になっている）。
図６は第５の実施形態のＪＢＳの一部の概略的な平面図である。詳細には、ＯＸ軸を対称に図６に示す図を鏡像複写し、更に、ＯＹ軸を対称にそれらを鏡像複写したものが、第５の実施形態のＪＢＳの全体のＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見たものに相当している。
第５の実施形態のＪＢＳでは、図６に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が正方形形状に構成されている。また、正方形の各頂点上に位置するように、各セル（Ｎ−型エピタキシャル層２の表面）が配列されている。その結果、左右方向（図６の左右方向）および奥行き方向（図６の上下方向）に隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間隔がすべて均一になるように、各セル（Ｎ−型エピタキシャル層２の表面）が分散されて配列されている。つまり、第５の実施形態のＪＢＳでは、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）がいわゆる「四角形セル正方形状配置パターン」に構成・配列されている。
更に、第５の実施形態のＪＢＳでは、図６に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が、ガードリング領域Ａ２にはみ出さないように配列されている。そのため、活性領域（セル領域）Ａ１の外周部分のうち、セル（Ｎ−型エピタキシャル層２の表面）が収まりきらない部分は、Ｐ型層５およびポリシリコン８によって構成されている（ベタ黒部分になっている）。
図７は第６の実施形態のＪＢＳの一部の概略的な平面図である。詳細には、ＯＸ軸を対称に図７に示す図を鏡像複写し、更に、ＯＹ軸を対称にそれらを鏡像複写したものが、第６の実施形態のＪＢＳの全体のＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見たものに相当している。
第６の実施形態のＪＢＳでは、図７に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が正六角形形状に構成されている。また、正三角形の各頂点上に位置するように、各セル（Ｎ−型エピタキシャル層２の表面）が配列されている。その結果、隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間隔がすべて均一になるように、各セル（Ｎ−型エピタキシャル層２の表面）が分散されて配列されている。つまり、第６の実施形態のＪＢＳでは、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）がいわゆる「六角形セル正三角形状配置パターン」に構成・配列されている。
更に、第６の実施形態のＪＢＳでは、図７に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が、ガードリング領域Ａ２にはみ出さないように配列されている。そのため、活性領域（セル領域）Ａ１の外周部分のうち、セル（Ｎ−型エピタキシャル層２の表面）が収まりきらない部分は、Ｐ型層５およびポリシリコン８によって構成されている（ベタ黒部分になっている）。
図８は第７の実施形態のＪＢＳの一部の概略的な平面図である。詳細には、ＯＸ軸を対称に図８に示す図を鏡像複写し、更に、ＯＹ軸を対称にそれらを鏡像複写したものが、第７の実施形態のＪＢＳの全体のＮ−型エピタキシャル層２の表面、ガードリング部４の表面、Ｐ型層５の表面およびポリシリコン８の表面を図２（Ｅ）の上側から透視して見たものに相当している。
第７の実施形態のＪＢＳでは、図８に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が奥行き方向（図８の上下方向）に延びている線（リニア）状に構成されている。詳細には、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）の奥行き方向（図８の上下方向）寸法が、活性領域（セル領域）Ａ１に収まる最長の長さに設定されている。更に、左右方向（図８の左右方向）に隣接する２個のセル（Ｎ−型エピタキシャル層２の表面）の間の隙間（ベタ黒部分）の左右方向（図８の左右方向）寸法が、セル（Ｎ−型エピタキシャル層２の表面）の左右方向（図８の左右方向）寸法の例えば約０．７倍に設定されている。つまり、第７の実施形態のＪＢＳでは、複数の奥行き方向（図８の上下方向）に長い線（リニア）状のセル（Ｎ−型エピタキシャル層２の表面）がストライプ状に（平行に）配列されている。
更に、第７の実施形態のＪＢＳでは、図８に示すように、活性領域（セル領域）Ａ１中のセル（Ｎ−型エピタキシャル層２の表面）が、ガードリング領域Ａ２にはみ出さないように配列されている。そのため、活性領域（セル領域）Ａ１の外周部分のうち、セル（Ｎ−型エピタキシャル層２の表面）が収まりきらない部分は、Ｐ型層５およびポリシリコン８によって構成されている（ベタ黒部分になっている）。
換言すれば、第４の実施形態のＪＢＳでは、図５に示すように、活性領域（セル領域）Ａ１中の各セル（Ｎ−型エピタキシャル層２の表面）の奥行き方向（図５の上下方向）寸法が均一に設定されている。それに対し、第７の実施形態のＪＢＳでは、図８に示すように、活性領域（セル領域）Ａ１中の各セル（Ｎ−型エピタキシャル層２の表面）の奥行き方向（図８の上下方向）寸法が、活性領域（セル領域）Ａ１にぎりぎり収まるように、不均一に設定されている。
そのため、第７の実施形態のＪＢＳによれば、活性領域（セル領域）Ａ１のコーナー部分（図８の右上部分）に占めるセル（Ｎ−型エピタキシャル層２の表面）の割合を第４の実施形態のＪＢＳよりも増加させることができる。換言すれば、第７の実施形態のＪＢＳによれば、活性領域（セル領域）Ａ１のコーナー部分（図８の右上部分）に占めるＰ型層５およびポリシリコン８の表面（ベタ黒部分）の割合を第４の実施形態のＪＢＳよりも低減することができる。
図９は第１の実施形態のＪＢＳのアノード電極Ａとカソード電極Ｋとの間に印加電圧を加えた時にＪＢＳの内部に広がる空乏層の形状を概略的に示した断面図である。図９において、（１）は順方向印加電圧ＶＦ＝０［Ｖ］の時の空乏層の形状を示しており、（２）は逆方向印加電圧ＶＲ≒２０［Ｖ］のピンチオフ開始時の空乏層の形状を示しており、（３）は逆方向印加電圧ＶＲが定格ＶＲの時の空乏層の形状を示している。
電圧（ＶＤ−Ｖ）と空乏層幅Ｗｄとの関係は周知の下記の数式１を用いて計算することができる。ただし、ＶＤはＰＮ接合の作りつけ電圧であり、Ｖは印加電圧である。また、順方向電圧が印加されている時にＶ＝ＶＦになり、逆方向電圧が印加されている時にＶ＝−ＶＲになり、ＶＲ＞＞ＶＤの時に（ＶＤ−Ｖ）≒ＶＲになる。
Figure 2010074058
ここで、Ｅ０：真空の誘電率、Ｅｓｉ：シリコンの比誘電率、ＶＲ：逆方向印加電圧、ＶＦ：順方向印加電圧、ｑ：電荷素量、Ｎｄ：Ｎ型層不純物濃度である。
第１実施例では、３．５Ω・ｃｍ（Ｎｄ＝１．３３×１０１５／ｃｍ３）／１５μｍの仕様１のウエハが用いられ、第２実施例では、４．８５Ω・ｃｍ（Ｎｄ＝９．５６×１０１４／ｃｍ３）／１５μｍの仕様２のウエハが用いられた。
この時のＮｄの値を上記の数式１に適用し、空乏層幅の計算をする。
（１）順方向印加電圧ＶＦが０［Ｖ］の時
作りつけ電圧ＶＤは、周知の下記の数式２から見積もることができるが、通常、０．４［Ｖ］〜０．６［Ｖ］であるから、下記の表１のようになる。
Figure 2010074058
ここで、ｋ：ボルツマン定数、Ｔ：絶対温度、Ｎａ：Ｐ型層濃度、Ｎｄ：Ｎ−型層濃度、Ｎｉ：真性半導体の濃度、（ｋＴ／ｑ）＝０．０２５９である。
Figure 2010074058
（２）逆方向印加電圧ＶＲ≒２０［Ｖ］のピンチオフ開始時
逆方向印加電圧ＶＲがピンチオフ付近での空乏層幅は下記の表２のようになる。
Figure 2010074058
図１０は表２に示す計算結果、つまり逆方向印加電圧ＶＲ≒２０[Ｖ]時のピンチオフ開始時を予想する(見積もる)ためのＶＲとＷｄとの関係を示したグラフである。なお、これらの計算は、(表２および)図１０に示すように、便宜上、ＶＲ＝５〜６０[Ｖ]の範囲に渡って行ってある。
表１に示すように、順方向電圧ＶＦが０［Ｖ］の場合の作りつけ電圧ＶＤによる空乏層幅Ｗｄは、概略０．６〜０．９μｍであり、これを図示すると、図９中の空乏層形状（１）になる。
ここで注目したいのは、後述のセルピッチ（この場合、特にＳＢＤ幅）と、この程度のＷｄの関係であれば、図９中に矢印で示す順方向電圧の印加時の電子電流の通り道に対して、例えば特開平４−３２１２７４号公報に記載されている課題に対しても、大きな障害を与えることがないということがわかる。つまり、第１の実施形態のＪＢＳでは、順方向電圧の印加時の電子電流の通り道は十分に確保されている。
また、逆方向印加電圧ＶＲがピンチオフ付近での空乏層幅Ｗｄは、表２に示すようになり、これを図示すると、図９中の空乏層形状（２）になる。
空乏層形状（１），（２）は、セルピッチ（つまり、活性（セル）領域Ａ１におけるＮ型ショットキー接合界面の幅（Ｎ−型エピタキシャル層２の表面の幅）（ＳＢＤ幅）とＰ型層５の幅（ＰＩＮ幅）との合計寸法）との関係が深い。
第１実施例および第２実施例では、ＪＢＳが仕上がった状態で、ＳＢＤ幅が１０μｍになり、ＰＩＮ幅が１０μｍになり、Ｘｊｐが２．５μｍになるように設定した。つまり、マスク寸法のＳＢＤ幅が１４μｍになり、ＰＩＮ幅が６μｍになるように設定した。
表２および図１０に示すように、逆方向印加電圧ＶＲが２０［Ｖ］の時に、第１実施例の仕様１のウエハでは、空乏層幅Ｗｄが４．４５μｍになり、第２実施例の仕様２のウエハでは、空乏層幅Ｗｄが５．２５μｍになった。そのため、逆方向印加電圧ＶＲが概略２０［Ｖ］の時に、もう既にピンチオフが始まっており、従って、これ以降、逆方向印加電圧ＶＲを更に増大した場合、Ｎ型ショットキー接合界面の電界が更に低下する効果を享受することができるという結果になる。
なお、逆方向印加電圧ＶＲ≒２０［Ｖ］のピンチオフ開始時における空乏層形状（２）（図９参照）に関して補足する。図９に示すように、空乏層は左右にしかも縦方向に位置する（両側の）ＰＮ接合界面から、各々の空乏層幅Ｗｄ≒５μｍがＮ−型エピタキシャル層２（図２（Ｅ）参照）の中央部に向かって延びてくると同時に、バリアメタル９（図２（Ｅ）参照）とＮ−型エピタキシャル層２とによるＮ型ショットキー接合界面からも下方に延びてくる。更に、トレンチ２ａの底面２ａ２（図１（Ｃ）参照）より下側に位置するＰＮ接合界面が、トレンチ２ａの底面２ａ２より上側に位置するＰＮ接合界面よりも横方向に張り出しているため、この張り出している部分のＰＮ接合界面から上方向に向かう（押し上げる）空乏層もある。従って、１つのセル内のＮ−型エピタキシャル層２の領域空間においては、これらの空乏層から放たれる電界ベクトル同士が３次元的に相殺すると考えられる。
逆方向印加電圧ＶＲが更に大きくなってくると、１つのセル内のＮ−型エピタキシャル層２の領域空間においては、空乏層が３次元的に満たし合う（ピンチオフする）。その結果、バリアメタル９（図２（Ｅ）参照）とＮ−型エピタキシャル層２とによるＮ型ショットキー接合界面の電界が大きく下がってくる。一方、逆方向印加電圧ＶＲが大きくなっても、Ｎ型ショットキー接合界面のリーク電流がさほど上昇しなくなる（ピンチオフの効果がない場合に比べてリーク電流が大きく下がる）。
（３）逆方向印加電圧ＶＲが定格ＶＲの時
逆方向印加電圧ＶＲが定格ＶＲに近づいてくると、空乏層が横方向および下方向に更に延びてきて、空乏層の形状が、図９中の空乏層形状（３）になる。この時、ガードリング領域Ａ２（図４参照）と活性（セル）領域Ａ１（図４参照）との境界部分に位置する環状の白ヌキ部分（図４参照）のＮ−型エピタキシャル層２（図２（Ｅ）参照）の下方では、空乏層の端部がＮ＋型半導体基板１（図２（Ｅ）参照）にほぼ到達する程度まで延びている。更に、ガードリング部４（図２（Ｅ）参照）の下方では、空乏層の端部がＮ＋型半導体基板１に到達（リーチスルー）している。また、活性（セル）領域Ａ１（図４参照）の下方でも、空乏層の端部がＮ＋型半導体基板１に到達（リーチスルー）している。一方、耐圧維持領域Ａ３（図４参照）のＮ−型エピタキシャル層２（図２（Ｅ）参照）では、空乏層が、Ｎ＋型チャンネルストッパー６（図２（Ｅ）参照）の付近まで横方向に延びている。
つまり、第１実施例および第２実施例では、順方向電圧の印加時における主電流となる電子電流の通り道が十分確保されている一方で、逆方向印加電圧ＶＲが大きくなった時にも空乏層によるピンチオフが十分に確保されると同時に、耐圧維持領域Ａ３（図４参照）のＮ−型エピタキシャル層２（図２（Ｅ）参照）における高耐圧維持構造が十分に確保されている。
第２の実施形態のＪＢＳでは、図１（Ｅ）に示すように、酸化膜３のうち、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に開口３ｂが形成された後であって、図２（Ａ）に示すように、半導体チップの表面全体にＰｔまたはＡｕ７が蒸着される前に、図３に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂを介して例えばボロンイオンなどのような高濃度のＰ型不純物をガードリング部４およびＰ型層５中に導入し、アニールを行って拡散させることにより、ガードリング部４およびＰ型層５よりも高濃度のＰ＋型層１４が形成される。それに対し、第８の実施形態のＪＢＳでは、図１（Ｅ）に示すように、酸化膜３のうち、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）に隣接する部分に開口３ｂが形成された後であって、図２（Ａ）に示すように、半導体チップの表面全体にＰｔまたはＡｕ７が蒸着される前に、図３に示すように、複数のトレンチ２ａの底面２ａ２（図１（Ｃ）参照）の開口３ｂを介して例えばボロンイオンなどのような高濃度のＰ型不純物をガードリング部４およびＰ型層５中に導入し、アニールを行うことなく拡散させることにより、ガードリング部４およびＰ型層５よりも高濃度のＰ＋型層１４が形成される。
つまり、第２の実施形態のＪＢＳでは、高濃度のＰ＋型層１４を形成するために例えばボロンイオンなどのような高濃度のＰ型不純物が注入された後にアニールが行われるのに対し、第８の実施形態のＪＢＳでは、高濃度のＰ＋型層１４を形成するために例えばボロンイオンなどのような高濃度のＰ型不純物が注入された後にアニールが行われない。
図１１は第２の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルと第８の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルとを比較して示したグラフである。図１２はトレンチ２ａの中央部におけるトレンチ２ａの底面２ａ２よりも下方の縦方向の濃度分布を第２の実施形態のＪＢＳと第８の実施形態のＪＢＳとで比較して示したグラフである。図１１において、「◇」は第２の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルを示しており、「■」は第８の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルを示している。図１２において、破線は第２の実施形態のＪＢＳのトレンチ２ａの中央部におけるトレンチ２ａの底面２ａ２よりも下方の縦方向の濃度分布を示しており、実線は第２の実施形態のＪＢＳのトレンチ２ａの中央部におけるトレンチ２ａの底面２ａ２よりも下方の縦方向の濃度分布を示している。
アニールが行われない第８の実施形態のＪＢＳによれば、図１１および図１２に示すように、アニールが行われる第２の実施形態のＪＢＳよりも、高濃度のＰ＋型層１４を浅い位置に形成することができる。更に、第８の実施形態のＪＢＳによれば、アニールが行われない分だけ第２の実施形態のＪＢＳよりも製造コストを抑制することができる。また、アニールが行われない第８の実施形態のＪＢＳによれば、アニールが行われる第２の実施形態のＪＢＳよりも、イオン注入によってできた複数のトレンチ２ａ（図２（Ｅ）参照）の底面２ａ２（図１（Ｃ）参照）の開口３ｂ（図１（Ｅ）参照）の欠陥層を利用してＰｔまたはＡｕ７の拡散を促進することができる。その結果、第８の実施形態のＪＢＳによれば、第２の実施形態のＪＢＳよりも、ＰｔまたはＡｕ７の拡散温度を低く設定することができ、それにより、ＰｔまたはＡｕ７がＮ型ショットキー接合界面に与えるおそれがある悪影響を低減することができる。
第９の実施形態では、上述した第１から第８の実施形態を適宜組み合わせることも可能である。
第１の実施形態のＪＢＳの製造工程を示した断面図である。 第１の実施形態のＪＢＳの製造工程を示した断面図である。 第２の実施形態のＪＢＳの製造工程の一部を示した断面図である。 第１の実施形態のＪＢＳの一部の概略的な平面図である。 第４の実施形態のＪＢＳの一部の概略的な平面図である。 第５の実施形態のＪＢＳの一部の概略的な平面図である。 第６の実施形態のＪＢＳの一部の概略的な平面図である。 第７の実施形態のＪＢＳの一部の概略的な平面図である。 第１の実施形態のＪＢＳのアノード電極Ａとカソード電極Ｋとの間に印加電圧を加えた時にＪＢＳの内部に広がる空乏層の形状を概略的に示した断面図である。 表２に示す計算結果を示したグラフである。 第２の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルと第８の実施形態のＪＢＳのＰ＋型層１４の濃度プロファイルとを比較して示したグラフである。 トレンチ２ａの中央部におけるトレンチ２ａの底面２ａ２よりも下方の縦方向の濃度分布を第２の実施形態のＪＢＳと第８の実施形態のＪＢＳとで比較して示したグラフである。
符号の説明
１ Ｎ＋型半導体基板
２ Ｎ−型エピタキシャル層
２ａ トレンチ
２ａ１ 側面
２ａ２ 底面
３ 酸化膜
３ａ 開口
３ｂ 開口
３ｃ 開口
３ｄ 開口
４ ガードリング部
５ Ｐ型層
６ Ｎ＋型チャンネルストッパー
７ ＰｔまたはＡｕ
８ ポリシリコン
９ バリアメタル
１０ アノード電極メタル
１１ ＥＱＲ電極メタル
１３ カソード電極メタル

Claims (5)

  1. Ｎ＋型半導体基板（１）上にエピタキシャル成長させたＮ−型エピタキシャル層（２）を形成し、次いで、
    Ｎ−型エピタキシャル層（２）上に形成された酸化膜（３）に複数の開口（３ａ）を形成し、次いで、
    それらの複数の開口（３ａ）を介してＮ−型エピタキシャル層（２）に、概略鉛直方向に広がっている側面（２ａ１）と概略水平方向に広がっている底面（２ａ２）とを有する複数のトレンチ（２ａ）を形成し、次いで、
    それらの複数のトレンチ（２ａ）の側面（２ａ１）および底面（２ａ２）を介してＰ型不純物をＮ−型エピタキシャル層（２）中に導入して拡散させることにより、ガードリング部（４）と、ガードリング部（４）よりも半導体チップの中心側に位置するＰ型層（５）とを形成し、次いで、
    複数のトレンチ（２ａ）の側面（２ａ１）上および底面（２ａ２）上に酸化膜（３）を形成し、次いで、
    半導体チップの外周部のＮ−型エピタキシャル層（２）の表面にＮ＋型チャンネルストッパー（６）を形成し、次いで、
    Ｎ＋型チャンネルストッパー（６）の表面上に酸化膜（３）を形成し、次いで、
    酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成し、次いで、
    半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着し、次いで、
    蒸着されたＰｔまたはＡｕ（７）の上から半導体チップの表面全体にポリシリコン（８）を堆積させることにより、複数のトレンチ（２ａ）の内部にポリシリコン（８）を充填し、次いで、
    複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）を除去し、次いで、
    複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）を複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散させ、次いで、
    半導体チップの表面を覆っている酸化膜（３）のうち、ガードリング部（４）よりも半導体チップの中心側に位置する部分に開口（３ｃ）を形成すると共に、Ｎ＋型チャンネルストッパー（６）の表面上に位置する部分に開口（３ｄ）を形成し、次いで、
    酸化膜（３）の開口（３ｃ）を介してバリアメタル（９）を形成し、次いで、
    バリアメタル（９）上にアノード電極メタル（１０）を形成すると共に、酸化膜（３）の開口（３ｄ）を介してＥＱＲ電極メタル（１１）を形成し、次いで、
    Ｎ＋型半導体基板（１）の裏面にカソード電極メタル（１３）を形成し、
    それにより、Ｎ−型エピタキシャル層（２）とバリアメタル（９）とによってショットキー接合界面が形成され、Ｐ型層（５）とＮ−型エピタキシャル層（２）とによってＰＮ接合界面が形成されることを特徴とするＪＢＳの製造方法。
  2. 酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成した後であって、
    半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着する前に、
    複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入して拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）を形成することを特徴とする請求項１に記載のＪＢＳの製造方法。
  3. 複数のトレンチ（２ａ）の内部以外のポリシリコン（８）およびＰｔまたはＡｕ（７）を除去した後であって、
    複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して、複数のトレンチ（２ａ）の内部のＰｔまたはＡｕ（７）を複数のトレンチ（２ａ）の底面（２ａ２）の下方に拡散させる前に、
    複数のトレンチ（２ａ）の内部のポリシリコン（８）に砒素またはリンのイオン注入を行うことを特徴とする請求項１又は２に記載のＪＢＳの製造方法。
  4. 酸化膜（３）のうち、複数のトレンチ（２ａ）の底面（２ａ２）に隣接する部分に開口（３ｂ）を形成した後であって、
    半導体チップの表面全体にＰｔまたはＡｕ（７）を蒸着する前に、
    複数のトレンチ（２ａ）の底面（２ａ２）の開口（３ｂ）を介して高濃度のＰ型不純物をガードリング部（４）およびＰ型層（５）中に導入し、アニールを行うことなく拡散させることにより、ガードリング部（４）およびＰ型層（５）よりも高濃度のＰ＋型層（１４）を形成することを特徴とする請求項２又は３に記載のＪＢＳの製造方法。
  5. 活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面を線状に構成し、
    活性領域（Ａ１）中のＮ−型エピタキシャル層（２）の表面の長手方向寸法を、活性領域（Ａ１）に収まる最長の長さに設定し、
    複数の線状のＮ−型エピタキシャル層（２）の表面をストライプ状に配列することを特徴とする請求項１〜４のいずれか一項に記載のＪＢＳの製造方法。
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