JP2010073898A - 圧電素子の製造方法、及びジャイロセンサの製造方法 - Google Patents

Abstract

【課題】 特に、積層膜に対するフォトリソグラフィ・加工プロセスを１回だけとしても、下部電極と上部電極間が短絡しないように加工できる圧電素子の製造方法、及び、ジャイロセンサの製造方法を提供することを目的としている。
【解決手段】 シリコン基板３０上に下から下部電極３１、圧電膜３２及び上部電極３３の順に積層された積層膜３４上にレジスト層３５を形成し、レジスト層３５に覆われていない積層膜３４をイオンミリングで除去する。このときのミリング角度θを２５°〜６０°の範囲とする。これにより、積層膜３４に対するフォトリソグラフィ・加工プロセスを１回だけとしても、下部電極３１と上部電極３３間の短絡を防止できる。よって、従来に比べて、製造工程を容易化でき、製造コストの低減を図ることが出来る。
【選択図】図７

Description

本発明は、下から下部電極、圧電膜及び上部電極の順に積層された圧電素子の製造方法に関する。

下記特許文献１には角速度センサに関する発明が開示されている。特許文献１の図６には、振動子に設けられた圧電膜を備える圧電素子（検出素子）の製造方法が開示されている。

特許文献１に記載された圧電素子の製造方法では、まず、基板上に下から下部電極、圧電膜及び上部電極の順に積層する。続いて、フォトリソグラフィ技術を用いて、上部電極上に第１のレジスト層を形成する。そして、前記第１のレジスト層に覆われていない積層膜のうち、上部電極から圧電膜の途中までドライエッチングで除去する。

次に、前記第１のレジスト層を除去した後、再び、フォトリソグラフィ技術を用いて、残された上部電極上から圧電膜上にかけて、第２のレジスト層を形成する。このとき、第２のレジスト層の幅を第１のレジスト層の幅よりも大きく形成する。そして、第２のレジスト層に覆われていない圧電膜及び下部電極をドライエッチングで除去する。

特許文献１の図６の製造方法によれば、圧電膜の途中位置に平坦部を形成でき、上部電極と下部電極間の短絡を防止できるとしている（明細書第９頁１０行〜第１０頁第２２行）。

あるいは図１３に示すような製造方法で圧電素子を形成することも出来る。図１３（ａ）に示す工程では、基板１上に下から下部電極２及び圧電膜３を積層する。続いて圧電膜３上に、下部電極２及び圧電膜３の形状を画定するための第１のレジスト層４を形成する。そして図１３（ｂ）の工程では、第１のレジスト層４に覆われていない下部電極２及び圧電膜３をドライエッチングで除去し、さらに第１のレジスト層４を除去する。

次に図１３（ｃ）に示す工程では、第２のレジスト層５を、基板１上から圧電膜３上にかけて塗布した後、前記第２のレジスト層５に対して、圧電膜３上の所定位置に抜きパターン５ａを形成する。続いて、抜きパターン５ａ内の圧電膜３上に上部電極６を形成する。このとき、第２のレジスト層５上にも上部電極６と同じ材質の導電性材料層７が形成される。

そして、図１３（ｄ）に示す工程では、第２のレジスト層５及び導電性材料層７を除去する。

このように、図１３に示す圧電素子の製造方法では、下部電極２及び圧電膜３の形成と、上部電極６の形成とを別々に行っている。そして、上部電極６の形成をリフトオフ法により行い、上部電極６の幅寸法Ｔ１を、下部電極２及び圧電膜３の幅寸法Ｔ２より小さく形成している。図１３に示す製造方法によれば、下部電極２と上部電極６間の短絡を適切に防止することが出来る。
ＷＯ２００４／０１５３７０

しかしながら、上記した圧電素子の製造方法では、いずれも、積層膜に対するフォトリソグラフィ・加工プロセスを、最低２回、行うことが必要であった。

特許文献１に記載された発明では、積層膜を成膜後、第１のレジスト層を用いて、圧電膜の途中までドライエッチングで削り込み、続いて、第２のレジスト層を用いて、残りの圧電膜及び下部電極をドライエッチングで削り込む。よって、工程が複雑化し、また製造コストが高くなる問題があった。また、第２のレジスト層を形成するとき、高精度に位置合わせを行う必要があるため高度な製造技術を必要とし、また、下部電極、圧電膜を上部電極に対して段差を介して幅広に形成するため、圧電素子の小型化を阻害した。

また図１３で示した圧電素子の製造方法でも、下部電極２と圧電膜３の形成と、上部電極６の形成を別々に行うので、工程が複雑化し、また製造コストが高くなる問題があった。さらに図１３（ｃ）のリフトオフ法による上部電極６の形成工程では、抜きパターン５ａを所定位置に高精度に形成することが必要であった。また、図１３に示す製造方法では、下部電極２、圧電膜３、上部電極６を連続的に成膜しないため、特性が劣化しやすかった。

そこで本発明は上記従来の課題を解決するためのものであり、特に、積層膜に対するフォトリソグラフィ・加工プロセスを１回だけとしても、下部電極と上部電極間が短絡しないように加工できる圧電素子の製造方法、及び、ジャイロセンサの製造方法を提供することを目的としている。

本発明における圧電素子の製造方法は、
基板上に、下から下部電極、圧電膜、及び上部電極の順に積層した積層膜を形成する工程、
前記積層膜上に素子形状を画定するためのレジスト層を設ける工程、
前記レジスト層に覆われていない前記積層膜をイオンミリングにて除去し、このとき、基板表面の垂直方向に対する傾きで示されるミリング角度θを、２５°〜６０°の範囲内に規定する工程、
前記レジスト層を除去する工程、
を有することを特徴とするものである。
本発明では、前記ミリング角度を３０°〜４５°の範囲内に規定することが好ましい。

また本発明は、振動子上に圧電素子を備えたジャイロセンサの製造方法において、
上記に記載された圧電素子を形成した後に、前記基板を振動子の形状に加工することを特徴とするものである。

上記のようにミリング角度を調整することで、イオンミリングで圧電膜の側面に再付着した金属粒子を、イオンでエッチングできる。よって、積層膜に対するフォトリソグラフィ・加工プロセスを１回だけとしても、下部電極と上部電極間が短絡しないように加工でき、従来に比べて、製造工程を容易化でき、製造コストの低減を図ることが出来る。

本発明では、積層膜に対するフォトリソグラフィ・加工プロセスを１回だけとしても、ミリング角度の調整により、下部電極と上部電極間の短絡を防止できる。よって、従来に比べて、製造工程を容易化でき、製造コストの低減を図ることが出来る。

図１は、本発明の第１実施形態のジャイロセンサの平面図、図２は図１に示すＡ−Ａ線に沿って高さ方向に切断し矢印方向から見た拡大断面図、図３は図１に示すＣ−Ｃ線に沿って高さ方向に切断し矢印方向から見た断面図、である。

各図におけるＸ軸方向及びＹ軸方向は支持基板平面内での直交する２方向を指す。Ｚ軸方向はＸ軸方向及びＹ軸方向に対して直交する高さ方向（垂直方向）を指す。

図１、図３に示す形態のジャイロセンサ１０は、シリコンあるいはガラスで形成された支持基板１１と、振動子１２と、支持基板１１と振動子１２間を接合する台座部１３と、振動子１２を所定方向に振動させ、且つ振動子１２がコリオリ力を受けたときに変位する変位量を検出するための圧電素子１４とを有して構成される。

振動子１２はシリコン基板を加工して形成されたものであることが好適である。図１，図３に示す形態では振動子１２は音叉型振動子である。図１，図３に示すように振動子１２はＸ軸方向に所定間隔を空けてＹ軸方向に長く延びる２本のアーム部１５，１６（第１アーム部１５と第２アーム部１６）と、これらアーム部１５，１６の一端部側を連結する基部（連結部）１７とを有して構成される。

図３に示すように振動子１２の基部１７が支持基板１１に台座部１３を介して固定支持されている。このため図３に示すように振動子１２のアーム部１５，１６は、支持基板１１の上面から上方に浮いた状態である。

圧電素子１４は各アーム部１５，１６の上面から基部１７上にかけて形成されている。
図１，図２に示すように、第１アーム部１５上には互いにＸ軸方向に離間して設けられた第１駆動部１８及び第２駆動部１９と、駆動部１８，１９間に離間して設けられた検出部２０が設けられる。

図２に示すように、第１駆動部１８及び第２駆動部１９は、下から下部電極１８ａ，１９ａ、例えばＰＺＴからなり垂直方向（Ｚ軸方向）に分極処理された圧電膜１８ｂ，１９ｂ、及び上部電極（駆動電極）１８ｃ，１９ｃの順に積層されている。

また、図２に示すように、検出部２０は、下から下部電極２０ａ、例えばＰＺＴからなり垂直方向（Ｚ軸方向）に分極処理された圧電膜２０ｂ、及び上部電極（検出電極）２０ｃの順に積層されている。

検出部２０は、アーム部１５のＸ軸方向（幅方向）の略中心位置にＹ軸方向に沿って設けられており、各駆動部１８，１９は、検出部２０からＸ軸方向（幅方向）に略等間隔の位置にＹ軸方向に沿って設けられる。

図１に示すように、第２アーム部１６側にも第１アーム部１５と同じ圧電素子１４が形成されている。第１アーム部１５に形成された圧電素子１４と第２アーム部１６に形成された圧電素子１４とは、第１アーム部１５と第２アーム部１６との間のＹ軸方向への中心線を対称軸として線対称関係で形成される。

図１に示すように、第１アーム部１５に形成された第１駆動部１８の上部電極１８ｃと、第２アーム部１６に形成された第１駆動部１８の上部電極１８ｃとが基部１７上にまで引き出されて基部１７の圧電膜上で共通の電極パッド２１に接続される。

また図１に示すように、第１アーム部１５に形成された第２駆動部１９の上部電極１９ｃと、第２アーム部１６に形成された第２駆動部１９の上部電極１９ｃとが基部１７上にまで引き出されて基部１７の圧電膜上で共通の電極パッド２２に接続される。

さらに図１に示すように、第１アーム部１５に形成された検出部２０の上部電極２０ｃ、及び第２アーム部１６に形成された検出部２０の上部電極２０ｃとが夫々、基部１７上にまで引き出されて基部１７の圧電膜上で夫々、電極パッド２３，２４に接続されている。

また、振動子１２の基部１７上には各下部電極と接続する共通グランド２５が形成されている。

図示しない駆動回路から互いに位相が逆の駆動振動が電極パッド２１，２２に供給される。このとき、例えば、第１駆動部１８の圧電膜１８ｂがＹ軸方向に縮むと、第２駆動部１９の圧電膜１９ｂはＹ軸方向に延びる。これにより各アーム部１５，１６が逆位相でＸ軸方向に曲がり音叉振動を起こす。

このように振動子１２がＸ軸方向にて音叉振動しているときに、Ｙ軸周りの角速度Ωがジャイロセンサ１０に印加されるとコリオリ力により各アーム部１５，１６がＺ軸方向に逆位相で変位する。このときの各アーム部１５，１６の変位量は各アーム部１５，１６に設けられた検出部２０の上部電極２０ｃにて検出される。各アーム部１５，１６の上部電極２０ｃにて検出された電荷は逆極性であり、それら電荷は夫々電極パッド２３，２４に導かれる。そして各電極パッド２３，２４に接続される図示しない差動アンプ等を備える検出回路にて信号処理がされて角速度信号が出力される。

本実施形態では、ジャイロセンサ１０を構成する支持基板１１、台座部１３及び振動子１２をＳＯＩ（Silicon on Insulator）基板を用いて形成することが出来る。あるいは、振動子１２をＳＯＩ基板を用いて形成し、振動子１２を、台座部１３を備える支持基板１１上に接合させる形態でもよい。

続いて、圧電素子１４の製造方法を説明する。図４ないし図６及び、図８、図９は、いずれも圧電素子１４の製造工程を示す断面図であり、図２の断面位置での製造工程を示している。図７は、イオンミリングで削られた積層膜の側面状態を示す拡大断面図である。

図４に示す工程では、シリコン基板３０上に下から、下部電極３１、圧電膜３２及び上部電極３３の順に連続成膜して積層膜３４を形成する。この工程では、積層膜３４をシリコン基板３０上の全面に形成することが出来る。

ここで、下部電極３１をＰｔあるいはＰｔ合金（Ｔｉ−Ｐｔ等）で形成することが好ましい。また、圧電膜３２をチタン酸ジルコン酸鉛（ＰＺＴ）で形成することが好ましい。なおＰＺＴ以外に、圧電膜３２を、チタン酸鉛（ＰＴ）、ジルコン酸鉛（ＰＺ）、ランタン（Ｌａ）添加チタン酸ジルコン酸鉛（ＰＬＺＴ）等で形成することも可能である。また上部電極３３は、下部電極３１と同じ導電性材料でも異なる導電性材料でもよい。ＰｔやＰｔ合金以外では、Ａｕ，Ａｌ，ＡｌＣｕ等を上部電極３３として用いることが出来る。

また、下部電極３１の膜厚を、０．１〜０．４μｍ、圧電膜３２の膜厚を、２．５〜３．１μｍ、上部電極３３の膜厚を、０．１〜１．０μｍの範囲内に規定することが好ましい。

次に図５に示す工程では、積層膜３４上にレジスト層３５を塗布し、露光現像により、レジスト層３５を、素子形状を画定するためのマスク層として所定領域に残す。レジスト層３５の膜厚は６．０〜８．０μｍ程度であることが好ましい。また図５では、レジスト層３５の側面は垂直面となっているが下側から上側に向けて幅寸法（Ｘ方向の寸法）が徐々に小さくなるように傾斜させてもよい。

続いて図６に示す工程では、レジスト層３５に覆われていない積層膜３４をイオンミリングで除去する。

本実施形態では、このミリング工程でのミリング角度θを２５°〜６０°の範囲内に規定する。ここで「ミリング角度θ」とは、シリコン基板３０の表面３０ａの垂直方向（図示Ｚ方向）に対する傾き角度で規定される。

図６は、上記イオンミリングにより余分な積層膜３４を除去して、積層膜３４がレジスト層３５下に残された状態を示す。その後、レジスト層３５を除去する（図８参照）。

本実施形態では、図７に模式図的に示すように、ミリング角度θを２５°〜６０°の範囲内（好ましくは３０°〜４５°）に規定することで、イオンミリングにより削れた下部電極３１や上部電極３３を構成する金属粒子３６が、圧電膜３２の側面３２ａに再付着しても（図５では丸い点線で示されている）、それら金属粒子３６は、イオンミリングのイオン（Ａｒイオン）でエッチングされる。すなわち、圧電膜３２の側面３２ａに金属粒子３６の再付着物が残るのを防止できる。あるいは金属粒子３６の再付着物がわずかに（スポット的に）残るだけとなる。

したがって、本実施形態のように、積層膜３４に対するフォトリソグラフィ・加工プロセスを１回だけとしてもミリング角度θを規制することで、下部電極３１と上部電極３３間が短絡するのを適切に防止することが出来る。また特許文献１や図１３で示した従来での製造方法では、短絡防止のために、特に、２回目のフォトリソグラフィ・加工プロセス時に高精度な位置合わせを必要としたが、本実施形態では、そのような煩雑な工程も必要ない。また、特許文献１に比べて小型化を実現でき、また図１３に示す従来の製造方法に比べて、下部電極３１、圧電膜３２及び上部電極３３を連続成膜できることで特性を向上させることができる。よって、本実施形態の圧電素子の製造方法によれば、従来に比べて、製造工程を容易化でき、製造コストの低減を図ることが出来る。

また上記したようにミリング角度の上限を６０°、好ましくは４５°に規定した。ミリング加工速度は、ミリング角度が大凡、４５°で最大となり、それ以上大きくなると加工速度が小さくなるので、ミリング角度の上限を６０°、好ましくは４５°と規定したことで、実用的な加工速度を実現できるという効果を期待できる。

なお、図７に示すように、イオンミリングによってレジスト層３５の側部３５ａも削れるので、側部３５ａ下に位置する積層膜３４もイオンミリングの影響を受けて削れる。

また、図７に示すように、積層膜３４の側面は、下側から上側に向けて徐々に幅寸法（Ｘ方向への寸法）が小さくなるように傾斜する傾斜面３７で形成される。なお、傾斜面３７は、直線状よりも湾曲状で形成されやすい。特に、傾斜面３７の裾付近での傾斜が、上方の位置に比べて緩やかになるように形成されやすい。なおこのような積層膜３４の傾斜面３７の形状及び再付着物の状態を調べることにより、本実施形態の製造方法を使用したことを立証することが出来る。

また図７に示すように、積層膜３４が除去されたことで露出したシリコン基板３０の露出部３０ｂも、イオンミリングの影響を受けて削れ凹んだ形状になる。

上記のようにして圧電素子を形成した後、図９のように、シリコン基板３０を加工して図１ないし図３に示す振動子１２を形成することが出来る。

ミリング角度θを変化させて、下部電極と上部電極間の短絡の有無を測定した。
実験ではシリコン基板上に、下から下部電極、圧電膜及び上部電極の順に積層した。下部電極を、Ｔｉ（膜厚は０．６μｍ）で形成した。また圧電膜をＰＺＴ（膜厚は２．６μｍ）で形成した。また上部電極を、Ａｌ（膜厚は０．６μｍ）で形成した。

そして積層膜上に膜厚が８．０μｍのレジスト層を形成し、前記レジスト層に覆われていない積層膜をイオンミリングにより除去した。不活性ガスにはＡｒガスを使用した。またガス流量を、１２ｓｃｃｍ、真空度２．６ｅ^-2Ｐａ、ビーム電流密度４００ｍＡ／ｃｍ²、加速電圧６００Ｖ、加工時間３６０分とした。

実験では、ミリング角度を１０°、２０°、３０°（図５に示すミリング角度θ）と変化させ、ミリング後の各積層膜の断面の状態をＳＥＭ写真で調べた。

図１０は、ミリング角度を１０°としたときの断面のＳＥＭ写真、図１１は、ミリング角度を２０°としたときのＳＥＭ写真、図１２は、ミリング角度を３０°としたときのＳＥＭ写真である。

図１０、図１１は比較例である。ミリング角度を１０°あるいは２０°とした場合、図１０、図１１に示すように、圧電膜の側面には金属粒子の再付着物が堆積し、下部電極と上部電極間が短絡していることがわかった。

一方、図１２は実施例である。図１２に示すようにミリング角度を３０°とすると、圧電膜の側面に金属粒子の再付着物が無く、下部電極と上部電極間が短絡していないことがわかった。

本実施形態のジャイロセンサの平面図、 図１に示すＡ−Ａ線に沿って高さ方向に切断し矢印方向から見た拡大断面図、 図１に示すＢ−Ｂ線に沿って高さ方向に切断し矢印方向から見た断面図、 本実施形態の圧電素子の製造方法を示す一工程図（断面図）、 図４の次に行われる一工程図（断面図）、 図５の次に行われる一工程図（断面図）、 積層膜の側面のミリング状態を示す部分拡大断面図、 図６の次に行われる一工程図、 図８の次に行われる一工程図、 ミリング角度を１０°とした積層膜（圧電素子）のＳＥＭ写真、 ミリング角度を２０°とした積層膜（圧電素子）のＳＥＭ写真、 ミリング角度を３０°とした積層膜（圧電素子）のＳＥＭ写真、 従来における圧電素子の製造方法を示す工程図（断面図）、

符号の説明

１０ ジャイロセンサ
１１ 支持基板
１２ 振動子
１３ 台座部
１４ 圧電素子
１５、１６ アーム部
１７ 基部
１８、１９ 駆動部
１８ａ、１９ａ、２０ａ、３１ 下部電極
１８ｂ、１９ｂ、２０ｂ、３２ 圧電膜
１８ｃ、１９ｃ、２０ｃ、３３ 上部電極
２０ 検出部
２１、２２、２３、２４ 電極パッド
２５ 共通グランド
３０ シリコン基板
３４ 積層膜
３５ レジスト層
３６ 金属粒子
３７ （積層膜の）側面

Claims (3)

1. 基板上に、下から下部電極、圧電膜、及び上部電極の順に積層した積層膜を形成する工程、
   前記積層膜上に素子形状を画定するためのレジスト層を設ける工程、
   前記レジスト層に覆われていない前記積層膜をイオンミリングにて除去し、このとき、基板表面の垂直方向に対する傾きで示されるミリング角度θを、２５°〜６０°の範囲内に規定する工程、
   前記レジスト層を除去する工程、
   を有することを特徴とする圧電素子の製造方法。
2. 前記ミリング角度を３０°〜４５°の範囲内に規定する請求項１記載の圧電素子の製造方法。
3. 振動子上に圧電素子を備えたジャイロセンサの製造方法において、
   請求項１又は２に記載された圧電素子を形成した後に、前記基板を振動子の形状に加工することを特徴とするジャイロセンサの製造方法。

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