[go: up one dir, main page]

JP2010067332A - 相補型相変化メモリセル及びメモリ回路 - Google Patents

相補型相変化メモリセル及びメモリ回路 Download PDF

Info

Publication number
JP2010067332A
JP2010067332A JP2008234993A JP2008234993A JP2010067332A JP 2010067332 A JP2010067332 A JP 2010067332A JP 2008234993 A JP2008234993 A JP 2008234993A JP 2008234993 A JP2008234993 A JP 2008234993A JP 2010067332 A JP2010067332 A JP 2010067332A
Authority
JP
Japan
Prior art keywords
voltage
pair
write
bit line
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2008234993A
Other languages
English (en)
Inventor
Yukio Fuji
幸雄 藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008234993A priority Critical patent/JP2010067332A/ja
Priority to US12/557,194 priority patent/US20100067289A1/en
Publication of JP2010067332A publication Critical patent/JP2010067332A/ja
Priority to US13/180,107 priority patent/US20110267877A1/en
Abandoned legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】書き込み時の消費電流の低減、動作マージンの改善に貢献する相変化メモリセル及びメモリ回路の提供。
【解決手段】開示されるメモリセルは、電源（Ｖｄｄ）からの電流でプログラムされる相変化メモリ素子対（ＧＳＴ１、ＧＳＴ２）を備え、相変化メモリ素子対を駆動するドライバトランジスタ（ＷＮ１、ＷＮ２）対のゲートには、相補の書き込みビット線対（ＷＢＴ、ＷＢＢ）に出力されたセット電圧、リセット電圧が、書き込みワード線の活性化時にオンとされる書き込みスイッチ対（ＷＳＮ１、ＷＳＮ２）を介して印加される。リセット電圧とセット電圧は、書き込み回路において、前記電源電圧よりも高電位の昇圧電圧（Ｖｐｐ）から、それぞれ、互いに異なる所定電圧分降下させて生成される。
【選択図】図１

Description

本発明は、相補型相変化メモリセル及びメモリ回路に関する。
相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）は、カルコゲナイド系の材料（例えば、Ｇｅ、Ｓｂ、Ｔｅ、以下「ＧＳＴ」という）に熱を加えることにより、アモルファス状態（高抵抗）／結晶状態（低抵抗）になる性質を利用している。
図６は、相変化メモリのメモリセル構造を示している。ビット線ＢＬに一端が接続され、カルコゲナイド等の相変化材料からなるメモリ素子（「相変化メモリ素子」ともいう）ＧＳＴと、メモリ素子ＧＳＴの他端とＧＮＤ（グランド）間に接続され、ゲートに信号ＶＧを入力し、１ビットを選択するための選択トランジスタ（ＮＭＯＳトランジスタ）Ｃ１とを備えている。選択トランジスタＣ１がオンのとき、セルは選択状態とされ、選択トランジスタＣ１がオフのとき、セルは非選択されとされる。カルゴゲナイドは、発熱のプロセスにより結晶状態とアモルファス状態とに相変化することが知られており、結晶状態の時は、低抵抗、アモルファス状態の時は、高抵抗となることから、メモリ素子として機能する素子である。ＧＳＴは相変化メモリ素子ともいう。なお、メモリ素子ＧＳＴの横のＶＧＳＴはＧＳＴの端子間電圧（印加電圧）、ＶｄｓはＮＭＯＳトランジスタのドレイン・ソース間電圧を表している。
次に、相変化メモリの基本的なプログラムについて説明しておく。図７は、アモルファス状態（以下「リセット状態」という）の時の、メモリ素子ＧＳＴのデバイス特性を示す図である。リセット状態であるときの抵抗Ｒｒｓｔに対してメモリ素子ＧＳＴへの印加電圧ＶＧＳＴを徐々に上げていくと、ある一定の電圧Ｖｔｈ（Ｍａｘ）に達したとき、その傾きが大きく変化しダイナミック抵抗Ｒｄｙｎに従う電流が急激に流れる現象が発生する。これは、ＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）と呼ばれている。ＯＴＳ発生後、リセット電流の値ＩＲｅｓｅｔ以上の電流を与えると、ＧＳＴはアモルファス化し、リセット状態へと変化する。またＩｓａｆｅ以下Ｉｓｅｔ以上の電流が与えられれば、ＧＳＴは結晶化（以下「セット状態」という）へと変化をすることができる。
ＩＲｅｓｅｔとＩｓａｆｅとはリセットプログラム電流とセットプログラム電流とのマージンでＩｓａｆｅが得られるときの電圧ＶＧＳＴは、Ｖｓａｆｅと定義する。また、Ｖｔｈは温度依存性や相の状態によってばらつきを持っており、ＯＴＳを発生する最低の電圧をＶｔｈ（Ｍｉｎ）と定義する。
図８に、一般的な相変化メモリの書き込み時における電流波形を示している。横軸にはプログラム時間を、縦軸には電流及び抵抗とからなる温度プロファイルを示している。発熱は、素子、ヒーター材料などの抵抗素子を流れる電流（Ｉ）の２乗と抵抗（Ｒ）との積とから発生される。
この電流波形を基にプログラム方法を説明する。ここで、記憶材料であるＧＳＴが結晶状態であった場合、メルト温度（Ｔｍ）を超える温度を短時間で与え、その後、単期間で急冷する。これを、「Ｒｅｓｅｔ」（リセット）と呼び、結晶状態は相変化を起こし、アモルファス状態へ変化させる熱プロファイルである。
また、アモルファス状態から結晶状態へ遷移させる場合は、Ｔｍよりも低い温度で、Ｒｅｓｅｔよりも長いパルスをメモリ素子ＧＳＴに与え、その後、徐冷を行う。これを「Ｓｅｔ」（セット）と呼ぶ。セットとリセット抵抗値は、少なくとも１桁以上の差を得ることができる。
このため、抵抗差によるダイナミックレンジが大きく取れるため、大容量のメモリ製品においても十分に適用可能な動作マージンを得ることができる。
一般に、電流により発生するジュール熱と印加時間により、高抵抗（リセット）／低抵抗（セット）状態に変化をさせるので、メモリ素子ＧＳＴに大きな電流を流す必要がある。そして例えばＶＳＬＩシンポジウムやＩＳＳＣＣ（International Solid-State Circuits Conference）等で発表されている書き込み電流は、リセット（結晶状態をアモスファス状態にする）過程の電流は４００ｕＡ（micro ampere）〜６００ｕＡ程度と報告されている。またセットにおいてはおよそリセットに掛かる電流の５０％程度の電流が必要である。
上記のように、メモリセルにデータを記憶させようとする場合、セットとリセットについて、それぞれ異なるパルス幅にて、しかも異なるプログラム電流を制御・供給しなければならない。
リセットプログラムに要するスピード（時間）は１０ｎｓとされ、高速でアモルファス化できるのに対し、セットプログラムに要するスピード（時間）は、その１０倍以上の時間を要し結晶化する。
一方、セットプログラムに掛かるスピードとセット抵抗値及びセット抵抗の分布特性には依存性があり、その一結果に関しては非特許文献１に記載されている。
次に、結晶化スピードとセット抵抗値の分布特性との関係について、図９を参照して説明する。図９には、リセットプログラムを行ったときのリセット抵抗（Ｒｒｅｓｅｔ）の分布特性と、セットプログラムを行った時のセットプログラムスピード（ｔＳＥＴ）とセット抵抗（Ｒｓｅｔ）の分布依存性が示されている。
図９を参照すると、実線で示されるセットプログラムスピード（ｔＳＥＴ）が２００ｎｓの場合、リセット抵抗（Ｒｒｅｓｅｔ）の最小値とセット抵抗（Ｒｓｅｔ）の最大値との抵抗マージン（図中の矢線で示す抵抗マージン）は、凡そ、１桁の抵抗差を得られている。
一点鎖線は、ｔＳＥＴが１００ｎｓのとき、太い実線は、更にセットプログラムスピードを高速にした５０ｎｓの場合についてのセット抵抗（Ｒｓｅｔ）の分布特性を示している。
セットプログラムスピード（ｔＳＥＴ）を高速にするにつれ、抵抗値の分布特性は広がり、しかも高抵抗のリセット側とのマージンが減少していく。
これば、セレクトトランジスタやＧＳＴのばらつきにより、高抵抗のリセット状態すなわちアモルファスの状態から十分な電流・発熱・除冷による結晶化が進まず、完全な結晶状態には至らないためと考えられている。
このように、高速でセットを行った場合、リセット状態の高抵抗からの抵抗差は１桁もとることができず、メモリセルのばらつきなどを考慮すると、読み出しが正常にできなくなる可能性がある。
また、図９に示すように、高速にセットプログラムを行った場合、セット抵抗（Ｒｓｅｔ）は高抵抗に広く分布することから、一般的な不揮発性メモリに用いられるリファレンスセル電圧を用いて比較検出する場合、書き込まれた抵抗Ｒとビット線容量Ｃとの時定数の関係より、ｔ＝ＣＲが増加するため、判定電圧（リファレンスセル電圧）との差分を検出するためのセンス時間が５０％増大する。
次に、プログラム電流に関して説明する。図１０に、相変化メモリ回路における、書き込み回路（ライトアンプ）とメモリセルとの関係及び電圧との関係に関して示している。ビット線ＢＬとＧＮＤ間に、図６に示したＧＳＴと、ＮＭＯＳトランジスタＣ１の直列回路を備え、ライトアンプ（Ｗｒｉｔｅ Ａｍｐ）は、ソースがプログラム電源Ｖｐｒｏｇに接続されゲートにプログラムパルス信号ＰＰｒｏｇを受けるＰＭＯＳトランジスタＰ１と、ソースがＰＭＯＳトランジスタＰ１のドレインに接続されゲートに基準電圧（バイアス電圧）Ｖｒｅｆを受けるＰＭＯＳトランジスタＰ２を備え、ＰＭＯＳトランジスタＰ２のドレインはビット線ＢＬに接続されている。Ｒｂｉｔはビット線ＢＬの抵抗成分を表す。
メモリ素子ＧＳＴに電流を供給するために必要な電圧は、
Ｖｐｒｏｇ＝Ｖｄｓ＋Ｖｈ＋（Ｉｐｒｏｇ＊Ｒｄｙｎ）＋Ｖｄｒｏｐ
と表される。
ここで、ＧＳＴデバイスの基本的パラメータ（図７）により規定されるパラメータＲｄｙｎとＶｈ（ホールド電圧）とリセット電流ＩＲｅｓｅｔからなる電圧を、ＶＧＳＴとする。
また、Ｖｄｒｏｐは、ライトアンプ（Ｗｒｉｔｅ Ａｍｐ）から実メモリセルのドレインに供給するのに、ライトアンプ（Ｗｒｉｔｅ Ａｍｐ）内のトランジスタ及び寄生抵抗、Ｙスイッチ（不図示）のトランジスタ抵抗、ビット線の寄生抵抗（Ｒｂｉｔ）などの要因により損失してしまう電圧である。
図１０において、Ｖｄｓ＝１Ｖ、Ｖｈ＝０．６Ｖ、Ｒｄｙｎ＝２ＫΩ、Ｖｄｏｒｐ＝１．５Ｖとし、プログラム電流Ｉｐｒｏｇ＝３００ｕＡとすると、必要なプログラム電圧Ｖｐｒｏｇは３．７Ｖとなる。
現在、メモリに要求される電源電圧は、１．８Ｖから１．２Ｖへとメモリシステム電圧の低電圧化が進んでいる。
したがって、３．７Ｖの電圧を供給するためには、メモリ回路内の内部昇圧回路により、高電圧を供給する必要がある。この電圧を得るために、チャージポンプ回路などを用い電源電圧よりＶｐｒｏｇ電圧を生成する。そのために必要な回路電流と供給電流との関係を電流効率という形で求めると、およそ２５％〜３０％程度である。
今、Ｉｐｒｏｇ＝３００ｕＡにて、１２８Ｂｉｔの同時プログラムが発生した場合、全プログラム電流は３８．４ｍＡである。電流効率が２５％であった場合、メモリシステムから見える消費電流は、１５３ｍＡとなる。また、この電流効率は、より低い電圧を基にした場合、より低くなる。
このように、昇圧されたＶｐｒｏｇよりプログラム電流を供給していたため、メモリシステムからみた消費電流は膨大なものとなっている。
特許文献１には、相変化メモリ素子をＯＴＰメモリセルとして相補型のメモリ構成とする例が示されている。特許文献１においては、書き込み回路（特許文献１の図７の５２２Ｔ及び５２２Ｃ）に流れる電流をＧＳＴに供給することにより、書き込みを行うものであり、図１０の書き込み回路方式と同様のものである。また、特許文献１のメモリセル（可変抵抗素子ＧＳＴとセレクトトランジスタＭＴとからなる）に関しては、この種のメモリセルを構成する要素として特許文献１出願時点で既知のものである。
また、読み出し方式においては、例えば特許文献２に、相補型メモリセルを用いたＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について開示されている。特許文献２においては、センスアンプから供給される電流経路は、センスアンプとメモリセルとの関係は直列につながり形成されており、センスアンプを流れる電流が直接メモリセルに供給され、ラッチ回路を反転させる（なお、特許文献２の構成と本発明の対比は後述される）。
特開２００７−１６４９７１号公報 （第１８−２０頁、図７） 特開２００５−１６６１７０号公報 Ａ ０．１ｕｍ １．８Ｖ ２５６Ｍｂ Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｗｉｔｈ ６６ＭＨｚ Ｓｙｎｃｈｒｏｎｏｕｓ Ｂｕｒｓｔ Ｒｅａｄ Ｏｐｅｒａｔｉｏｎ： ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．４２．Ｎｏ．１ Ｊａｎ．２００７
以下に本発明による分析を与える。
高速不揮発性メモリを実現する上には、２つの課題がある。
１）プログラムパルス幅
高速化のため、プログラムパルスの短パルス化、セット／リセット・プログラムパルス幅の同一化の実現が望まれる。セット／リセット・プログラムパルス幅を同一パルス幅とした場合、電流値だけでは、セット／リセット抵抗のダイナミックレンジに大きな差が得られない。そのため、読み出しマージンが厳しく、高速アクセスが不可となる可能性が高い。
２）プログラム電流
図１０の構成によれば、ビット線ＢＬからＧＳＴを介して電流供給しなければならず、ＢＬに対してビット線抵抗、ライトアンプ自体の抵抗をふまえると、高電圧が必要であり、通常昇圧電圧Ｖｐｐを用いる。しかしながら、Ｖｐｐ電圧は内部昇圧回路より生成するため、２倍昇圧の場合、通常電流効率は２５％〜３０％である。従って、メモリシステムから見た場合、書き込みに要する電流は３〜４倍必要となる。
本発明によれば、電源とドライバトランジスタ対の出力対間に相変化メモリ素子対を備え、データ書き込み時、前記ドライバトランジスタ対は、データの値に応じて、一方がリセット電圧、他方がセット電圧で駆動され、前記電源側から前記相変化メモリ素子対にリセット用、セット用の電流をそれぞれ流す構成とした相補型メモリセルが提供される。本発明において、リセット電圧とセット電圧は、書き込み回路において、前記電源電圧よりも高電位の昇圧電圧からそれぞれ所定電圧分降下させて生成したものとされ、前記ドライバトランジスタ対のゲートには、前記書き込み回路から相補の書き込みビット線対に出力されたセット電圧、リセット電圧が、書き込みワード線の活性化時にオンとされる書き込みスイッチ対を介して印加される。
本発明によれば、書き込み時の消費電流の低減、動作マージンの改善に貢献する。
本発明の１つの態様においては、電源（Ｖｄｄ）とドライバトランジスタ対（ＷＮ１、ＷＮ２）間に、相変化メモリ素子対（ＧＳＴ１、ＧＳＴ２）を備え、データ書き込み時、ドライバトランジスタ対（ＷＮ１、ＷＮ２）は、データの値に応じて、一方がリセット電圧、他方がセット電圧で駆動され、電源（Ｖｄｄ）側から前記相変化メモリ素子対（ＧＳＴ１、ＧＳＴ２）にリセット用、セット用の電流をそれぞれ流すようにしたものである。リセット電圧とセット電圧は、書き込み回路において、電源電圧（Ｖｄｄ）よりも高電位の昇圧電圧（ＶＰＰ）から、それぞれ互いに異なる所定電圧分降下させて生成したものとされ、ドライバトランジスタ対（ＷＮ１、ＷＮ２）のゲートには、書き込み回路から相補の書き込みビット線対（ＷＢＴ、ＷＢＢ）に出力されたセット電圧、リセット電圧が、書き込みワード線（ＷＷＬ）の活性化時にオンとされる書き込みスイッチ対（ＷＳＮ１、ＷＳＮ２）を介して印加され、電源（Ｖｄｄ）側から相変化メモリ素子対（ＧＳＴ１、ＧＳＴ２）に電流を流し一方をリセット状態、他方をセット状態にプログラムする。
本発明において、メモリセルは、電源（Ｖｄｄ）側からグランド（ＧＮＤ）側に直列に、ゲートに選択信号を入力する第１の選択トランジスタ（ＷＰ１）と、第１の相変化メモリ素子（ＧＳＴ１）と、第１のドライバトランジスタ（ＷＮ１）とを備え、電源（Ｖｄｄ）側からグランド（ＧＮＤ）側に直列に、ゲートに前記選択信号を入力する第２の選択トランジスタ（ＷＭＰ２）と、第２の相変化メモリ素子（ＧＳＴ２）と、第２のドライバトランジスタ（ＷＮ２）とを備えている。第１のドライバトランジスタ（ＷＮ１）のゲートと、正転書き込みビット線（ＷＢＴ）間には、書き込みワード線（ＷＷＬ）によってオン・オフ制御される第１の書き込みスイッチ（ＷＳＮ１）を備え、第１の相変化メモリ素子（ＧＳＴ１）と前記第１のドライバトランジスタ（ＷＮ１）の接続点と、正転読み出しビット線（ＲＢＴ）間には、読み出しワード線（ＲＷＬ）によってオン・オフ制御される第１の読み出しスイッチ（ＲＮ１）を備え、第２のドライバトランジスタ（ＧＳＴ２）のゲートと、反転書き込みビット線（ＷＢＢ）間には、前記書き込みワード線（ＷＷＬ）によってオン・オフ制御される第２の書き込み用スイッチ（ＷＳＮ２）を備え、第２の相変化メモリ素子（ＧＳＴ２）と前記第２のドライバトランジスタ（ＷＮ２）の接続点と、反転読み出しビット線（ＲＢＢ）間には、前記読み出しワード線（ＲＷＬ）によってオン・オフ制御される第２の読み出し用スイッチ（ＲＮ２）を備えている。
本発明の１つの態様において、相補型の書き込みビット線対に、相補の書き込み電圧であるセット、リセット電圧を供給する書き込み回路においては、セット、リセット電圧を供給する期間を同一とし、書き込みデータ値に応じ、相補型の書き込みビット線（ＷＢＴ、ＷＢＢ）に、昇圧電圧（ＶＰＰ）からそれぞれ所定電圧降圧させたセット電圧、リセット電圧を与える。本発明において、書き込み回路は、昇圧電圧（Ｖｐｐ：高電位）と正転書き込みビット線（ＷＢＴ）間に、直列に接続された第１、第２のトランジスタ（ＲＴＰ１、ＲＴＰ２）よりなる、第１のセット電圧供給回路と、昇圧電圧（Ｖｐｐ）と正転書き込みビット線（ＷＢＴ）間に、直列に接続された第１、第２、第３のトランジスタ（ＳＴＰ１、ＳＴＰ２、ＳＴＰ３）よりなる第１のセット電圧供給回路と、を備えている。前記第１のリセット電圧供給回路と前記第２のセット電圧供給回路の第１のトランジスタ（ＲＴＰ１、ＳＴＰ１）のゲートには、データ信号（Ｄｉｎ）とその反転信号がそれぞれ入力され、前記第１のリセット電圧供給回路と前記第１のセット電圧供給回路の第２のトランジスタ（ＲＴＰ２、ＳＴＰ２）のゲートにはプログラムパルス信号（ＰＰｒｏｇ）が共通に入力され、前記第１のセット電圧供給回路の第３のトランジスタ（ＳＴＰ３）のゲートには、所定のバイアス電圧（ＶＳｅｔＲｅｆ）が印加される。書き込み回路は、さらに、前記昇圧電圧（Ｖｐｐ）と反転書き込みビット線（ＷＢＢ）間に、直列に接続された第１、第２のトランジスタ（ＲＢＰ１、ＲＢＰ２）よりなる第２のリセット電圧供給回路と、前記昇圧電圧（Ｖｐｐ）と反転書き込みビット線（ＷＢＢ）間に、直列に接続された第１、第２、第３のトランジスタ（ＳＢＰ１、ＳＢＰ２、ＳＢＰ３）よりなる第２のセット電圧供給回路と、を備えている。第２のリセット電圧供給回路と前記第２のセット電圧供給回路の第１のトランジスタ（ＲＢＰ１、ＳＢＰ１）のゲートには、前記データ信号（Ｄｉｎ）の反転信号と前記データ信号（Ｄｉｎ）がそれぞれ入力され、前記第２のリセット電圧供給回路と前記第２のセット電圧供給回路の第２のトランジスタ（ＲＢＰ２、ＳＢＰ２）のゲートには、前記プログラムパルス信号（ＰＰｒｏｇ）が共通に入力され、前記第２のセット電圧供給回路の第３のトランジスタ（ＳＢＰ３のゲートには前記所定のバイアス電圧ＶＳｅｔＲｅｆが印加される。本発明において、正転、反転の書き込みビット線対（ＷＢＴ、ＷＢＢ）と、グランド間に、プログラムパルス信号（ＰＰｒｏｇ）が非活性化時に導通するディスチャージ用トランジスタ対（ＤＮ１、ＤＮ２）を備えている。かかる構成の書き込み回路において、プログラムパルス信号（ＰＰｒｏｇ）に基づきセット、リセット電圧を供給する期間を同一とし、データ値（Ｄｉｎ）に応じ、相補型の書き込みビット線対（ＷＢＴ、ＷＢＢ）に対して、リセット電圧として、昇圧電圧（Ｖｐｐ）から（２×Ｖｔｐ）（Ｖｔｐ：閾値）分降圧させた電圧、セット電圧として、昇圧電圧Ｖｐｐから２×Ｖｔｐと、ＶＳｅｔＲｅｆでバイアスさせるトランジスタＳＴＰ３又はＳＢＰ３での電圧降下させた電圧を与え、書き込みワード線が活性化された選択セル（スイッチＷＳＮ１、ＷＳＮ２がオン）のドライバトランジスタ対（ＷＮ１、ＷＮ２）のゲートに与える。
本発明の１つの態様において、読み出し回路は、正転と反転の読み出し用ビット線対に接続され、カラム選択信号で共通にオン・オフさせるＹスイッチ対（ＹＳＷＴ、ＹＳＷＢ）と、前記読み出しビット線対間に接続され、イコライズ信号が活性化時に、正転読み出し用ビット線と反転読み出しビット線を通電するイコライズトランジスタ（ＥＱＴｒ）と、前記Ｙスイッチ対とグランド間に接続され、制御信号でオン・オフされるトランジスタ対（ＳＢＴ、ＳＢＢ）と、読み出しビット線対（ＲＢＴ、ＲＢＢ）の電位を前記Ｙスイッチ（ＹＳＷＴ、ＹＳＷＢ）を介して差動入力するセンスアンプ（ＳＡ）と、を備えている。
本発明においては、
・セット、リセットパルスのパルス幅を同一としている、
・メモリセルを単一セルから相補型のメモリセル構成としている、
・電源Ｖｄｄからの電流供給により、ＧＳＴプログラムを行う、
・昇圧電圧（Ｖｐｐ）は、書き込みワード線電圧制御にのみ用いる、
点を特徴として含む。以下、実施例に即して詳細に説明する。
図１は、本発明の一実施例の相補型メモリセルの回路構成を示す図である。図１を参照すると、本実施例において、メモリセルは、ソースが電源Ｖｄｄに接続され、ゲートがブロック選択信号ＸＢＳに接続されたＰＭＯＳトランジスタＷＰ１と、一端がＰＭＯＳトランジスタＷＰ１のドレインに接続されたカルコゲナイド素子ＧＳＴ１と、カルコゲナイド素子ＧＳＴ１の他端と読み出しビット線ＲＢＴ間に接続され、ゲートに読み出しワード線ＲＷＬが接続されたＮＭＯＳトランジスタＲＮ１と、ドレインがＧＳＴ１の他端に接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＷＮ１を備え、ＮＭＯＳトランジスタＷＮ１のゲートと書き込みビット線ＷＢＴとの間には、ゲートが書き込みワード線ＷＷＬに接続されたＮＭＯＳトランジスタＷＳＮ１が接続されている。さらに、ソースが電源Ｖｄｄに接続され、ゲートがブロック選択信号ＸＢＳに接続されたＰＭＯＳトランジスタＷＰ２と、一端がＰＭＯＳトランジスタＷＰ２のドレインに接続されたカルコゲナイド素子ＧＳＴ２と、カルコゲナイド素子ＧＳＴ２の他端と読み出しビット線ＲＢＢ間に接続され、ゲートに読み出しワード線ＲＷＬが接続されたＮＭＯＳトランジスタＲＮ２と、ドレインがカルコゲナイド素子ＧＳＴ２の他端に接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＷＮ２を備え、ＮＭＯＳトランジスタＷＮ２のゲートと書き込みビット線ＷＢＢとの間には、ゲートが書き込みワード線ＷＷＬに接続されたＮＭＯＳトランジスタＷＳＮ２が接続されている。書き込みビット線ＷＢＢ、読み出しビット線ＲＢＢは、書き込みビット線ＷＢＴ、読み出しビット線ＲＢＴに対して、それぞれ反転論理の信号線であり、相補型のメモリセルを構成する。ブロック選択信号ＸＢＳは複数のメモリセルからなるブロックを単位に選択を制御する。なお、「ＷＢＴ」、「ＲＢＴ」等の最後の文字「Ｔ」はＴｒｕｅ（正転）を表し、「ＷＢＢ」、「ＲＢＢ」の最後の文字「Ｂ」はＢａｒ（反転）を表す。
図１において、メモリセルへの書き込みを行う場合、メモリセルを選択状態とするため、ブロック選択信号ＸＢＳをＬＯＷレベルとし、カルコゲナイド素子ＧＳＴ１、ＧＳＴ２には、ＰＭＯＳトランジスタＷＰ１及びＷＰ２を介してＶｄｄレベルが供給される。
読み出しワード線ＲＷＬはＬＯＷレベルとし、トランジスタＲＮ１及びＲＮ２はオフ状態となり、読み出しビット線ＲＢＴ及びＲＢＢの信号伝達経路は遮断される。
書き込みワード線ＷＷＬはＨＩＧＨレベルとしトランジスタＷＳＮ１及びＷＳＮ２はオン状態となり、書き込みビット線ＷＢＴ及びＷＢＢのレベルを、ドライバトランジスタＷＮ１及びＷＮ２に伝達できるようになる。書き込みビット線ＷＢＴ及びＷＢＢの電圧信号の大きさにより、ＷＳＮ１及びＷＳＮ２を介した電圧に従い、ドライバトランジスタＷＮ１及びＷＮ２のゲートへの印加電圧がコントロールされる。ドライバトランジスタＷＮ１（ＷＮ２）の電流能力に従って電源Ｖｄｄ側からカルコゲナイド素子ＧＳＴ１（ＧＳＴ２）を介して電流が流れ、その電流量により、カルコゲナイド素子ＧＳＴ１、２の発熱状態が変化することにより、データを書き込むことができる。
一方、読み出しの場合は、書き込みワード線ＷＷＬをＬＯＷレベルとし、書き込みビット線ＷＢＴ及びＷＢＢの入力経路を遮断する。読み出しワード線ＲＷＬをＨＩＧＨレベルとし、トランジスタＲＮ１及びＲＮ２を共にオン状態とする。電源Ｖｄｄから書き込みにおいて相変化することにより得られたカルコゲナイド素子ＧＳＴ１、２の抵抗値に応じた電流が、トランジスタＲＮ１及びＲＮ２を通し、読み出しビット線対ＲＢＴ、ＲＢＢに流れ、読み出しビット線対ＲＢＴ、ＲＢＢ間に電圧差が生じる。
図２は、本実施例の書き込みコントロール回路の構成例を示す図である。図２において、書き込みビット線ＷＢＢ／ＷＢＴは、それぞれ以下の回路に接続し、書き込み用の電位を供給される。
正転書き込みビット線ＷＢＴに関してＰＭＯＳトランジスタＲＴＰ１、ＲＴＰ２よりなるリセット電圧供給部と、ＰＭＯＳトランジスタＳＴＰ１〜ＳＴＰ３よりなるセット電圧供給部を備えている。より詳細には、ソースが昇圧電源Ｖｐｐに接続され、ゲートに記憶データの値Ｄｉｎを入力するＰＭＯＳトランジスタＲＴＰ１と、ソースがＲＴＰ１のドレインに接続され、ゲートにプログラムパルス信号ＰＰｒｏｇを入力し、ドレインが書き込みビット線ＷＢＴに接続されたＰＭＯＳトランジスタＲＴＰ２とを備え、ＷＢＴのリセット電圧供給部を構成する。ソースが昇圧電源Ｖｐｐに接続され、ゲートに記憶データの値Ｄｉｎの反転信号を入力するＰＭＯＳトランジスタＳＴＰ１と、ソースがＰＭＯＳトランジスタＳＴＰ１のドレインに接続され、ゲートにプログラムパルス信号ＰＰｒｏｇと入力するＰＭＯＳトランジスタＳＴＰ２と、ソースがＰＭＯＳトランジスタＳＴＰ２のドレインに接続され、ゲートに定電圧ＶＳｅｔＲｅｆを入力し、ドレインが書き込みビット線ＷＢＴに接続されるＰＭＯＳトランジスタＳＴＰ３とを備え、ＷＢＴのセット電圧供給部を構成する。ＷＢＴ（ＰＭＯＳトランジスタＲＴＰ２、ＳＴＰ３のドレインとＷＢＴの接続点）とＧＮＤ間には、ゲートにプログラムパルス信号ＰＰｒｏｇを入力するＮＭＯＳトランジスタＤＮ１が接続されている。
反転書き込みビット線ＷＢＢに関して、ＰＭＯＳトランジスタＲＢＰ１、ＲＢＰ２よりなるリセット電圧供給部と、ＰＭＯＳトランジスタＳＢＰ１〜ＳＢＰ３よりなるセット電圧供給部を備えている。より詳細には、ソースが昇圧電源Ｖｐｐに接続され、ゲートに記憶データの値ＤｉｎをインバータＩＮＶで反転した信号を入力するＰＭＯＳトランジスタＲＢＰ１と、ソースが、ＰＭＯＳトランジスタＲＢＰ１のドレインに接続され、ゲートにプログラムパルス信号ＰＰｒｏｇを入力し、ドレインが書き込みビット線ＷＢＢに接続されたＰＭＯＳトランジスタＲＢＰ２とを備え、これらは、書き込みビット線ＷＢＢのリセット電圧供給部を構成する。ソースが昇圧電源Ｖｐｐに接続され、ゲートに記憶データの値Ｄｉｎを入力するＰＭＯＳトランジスタＳＢＰ１と、ソースがＰＭＯＳトランジスタＳＢＰ１のドレインに接続され、ゲートにプログラムパルス信号ＰＰｒｏｇを入力するＰＭＯＳトランジスタＳＢＰ２と、ソースがＰＭＯＳトランジスタＳＢＰ２のドレインに接続され、ゲートに定電圧ＶＳｅｔＲｅｆを入力し、ドレインが書き込みビット線ＷＢＴに接続されるＰＭＯＳトランジスタＳＢＰ３とを備え、これらは、書き込みビット線ＷＢＢのセット電圧供給部を構成する。ＷＢＢ（ＰＭＯＳトランジスタＲＢＰ２、ＳＢＰ３のドレインとＷＢＢの接続点）とＧＮＤ間には、ゲートにプログラムパルス信号ＰＰｒｏｇを入力するＮＭＯＳトランジスタＤＮ２が接続されている。
電圧ＶＳｅｔＲｅｆには、定レベル（ｃｏｎｓｔａｎｔ ｖｏｌｔａｇｅ）が印加され、書き込みビット線に発生するセット電圧を制御する。プログラムパルス信号ＰＰｒｏｇは、非書き込みの場合は、常にＨＩＧＨレベルとし、Ｖｐｐからの電圧を書き込みビット線ＷＢＴ及びＷＢＢへの伝達を遮断する。また、ＷＢＴ及びＷＢＢに設けられたディスチャージ用トランジスタＤＮ１及びＤＮ２は、共にオン状態であるため、ＷＢＴ及びＷＢＢはＬＯＷレベルに固定されている。
データ信号ＤｉｎにＬＯＷのデータ、すなわち”０”データが入力された場合、Ｄｉｎをゲートに入力するＰＭＯＳトランジスタＲＴＰ１及びＳＢＰ１がオン状態となる。信号Ｄｉｎの反転信号をゲートに入力するＰＭＯＳトランジスタＳＴＰ１及びＲＢＰ１はオフ状態となる。
プログラムパルス信号ＰＰｒｏｇがＨＩＧＨからＬＯＷレベルに変化すると、書き込みビット線対ＷＢＴ及びＷＢＢに接続するディスチャージ用トランジスタＤＮ１及びＤＮ２は共にオフの状態となる。また、ＬＯＷレベルのプログラムパルス信号ＰＰｒｏｇをゲートに入力するＰＭＯＳトランジスタＲＴＰ２、ＳＴＰ２、ＲＢＰ２、ＳＢＰ２はすべてオン状態となる。正転書き込みビット線ＷＢＴにはトランジスタＳＴＰ１を介した電圧経路は遮断されているため、電圧Ｖｐｐを２段の閾値電圧Ｖｔｐ（トランジスタＲＴＰ１とＲＴＰ２）を介した電圧Ｖｐｐ−２Ｖｔｐが供給される。
反転書き込みビット線ＷＢＢは、トランジスタＲＢＰ１を介した電圧経路は遮断されているため、Ｖｐｐの電圧を２段の閾値電圧Ｖｔｐ（トランジスタＳＢＰ１とＳＢＰ２）及び、電流制御されたトランジスタＳＢＰ３を介した電圧が供給される。
上記の場合、書き込みビット線ＷＢＴ、ＷＢＢに発生する電圧は、ＷＢＴ＞ＷＢＢとなる。
データ信号ＤｉｎにＨＩＧＨデータすなわち“１”のデータが入力された場合には、前記動作と反転した動作となり、書き込みビット線に発生する電圧は、ＷＢＴ＜ＷＢＢとなる。
次にメモリセルを含む書き込み動作について図２及び動作波形図４を参照して説明する。
“０”書き込みを行う場合（“０”ｗｒｉｔｅ）、メモリセルにおいては、前述したように、ブロック選択信号ＸＢＳをＬＯＷレベルとし、書き込みワード線ＷＷＬはＨＩＧＨレベル、ＲＷＬはＬＯＷレベルとなっている。
データ信号Ｄｉｎへの入力がＨＩＧＨからＬＯＷに切り替わり、“０”データの書き込み準備は開始される。しかる後、プログラムパルス信号ＰＰｒｏｇがＨＩＧＨからＬＯＷのパルスを発生する。基本動作にて説明したごとく、ＷＢＴ＞ＷＢＢなる電圧パルスが書き込み回路よりそれぞれの書き込みビット線に供給される。このパルス波形電圧により、ドライバトランジスタＷＮ１及びＷＮ２に流れる電流を制御する。
カルコゲナイド素子ＧＳＴ１、及びＧＳＴ２には、電流ＩＧＳＴ１、及びＩＧＳＴ２が流れる。電流値は、書き込みビット線ＷＢＴ、ＷＢＢの電圧に従い、ＩＧＳＴ１＞ＩＧＳＴ２となる。カルコゲナイド素ＧＳＴは、一時ダイナミック抵抗状態となり発熱が開始される。
次に、プログラムパルス信号ＰＰｒｏｇのパルスがＬＯＷレベルから再びＨＩＧＨレベルに変化すると、書き込みビット線ＷＢＴ及びＷＢＢは、共にディスチャージ用トランジスタＤＮ１とＤＮ２によりＧＮＤレベルに引き下げされる。それと同時に、カルコゲナイド素子ＧＳＴ１、ＧＳＴ２に流れる電流ＩＧＳＴ１及びＩＧＳＴ２も遮断される。
カルコゲナイド素子ＧＳＴ内部に流れる電流が遮断されると、高い電流（ＩＧＳＴ１）により、大きな発熱状態となっていたカルコゲナイド素子ＧＳＴ１は、アモルファスの高抵抗状態（Ｒｒｅｓｅｔ）に安定する。
一方、低い電流（ＩＧＳＴ２）により若干小さな発熱状態となっていたカルコゲナイド素子ＧＳＴ２は、結晶の低抵抗状態（Ｒｓｅｔ）に安定する。
次に“１”データ書き込みを行う場合（“１”ｗｒｉｔｅ）、ＷＢＴ＜ＷＢＢなる電圧関係を持つパルス電圧が、書き込み回路より供給され、カルコゲナイド素子ＧＳＴ１及びＧＳＴ２には、ＩＧＳＴ１＜ＩＧＳＴ２なる関係を持つ電流パルスが印加される。カルコゲナイド素子ＧＳＴ１の抵抗値はＲｓｅｔ、カルコゲナイド素子ＧＳＴ２の抵抗値はＲｒｅｓｅｔの抵抗値にプログラムされる。このようにして、単一のプログラムパルス信号にて、相補のデータを書き込むことができる。
図３は、本実施例の相補型メモリセル及び読み出し回路の構成例を示す図である。図３に示した相補型メモリセルにおいて、ドレインが読み出しビット線ＲＢＴとＲＢＢにそれぞれ接続され、ゲートに共通のビット線選択信号Ｙｓを入力とするＹスイッチＹＳＷＴ、ＹＳＷＢと、ドレインがＹスイッチＹＳＷＴ、ＹＳＷＢのソースに接続され、ビット線のディスチャージを制御する信号（ストローブ信号）ＳＴＢをゲートに入力し、ソースがＧＮＤに接続されたセレクトトランジスタＳＢＴ、ＳＢＢとを備え、ＹスイッチＹＳＷＴ、ＹＳＷＢとセレクトトランジスタＳＢＴ、ＳＢＢのドレインの接続ノードＳＩＮＴ、ＳＩＮＢが、差動型のセンスアンプＳＡの差動入力端子に接続される。ゲートにイコライズ信号ＥＱが接続され、読み出しビット線対ＲＢＴ、ＲＢＢ間に接続されたＰＭＯＳトランジスタＥＱＴｒは、読み出しビット線対ＲＢＴ、ＲＢＢのイコライズを行う。
次に、メモリセルデータの読み出しについて、図３及び動作波形図５を用いて説明する。
図５（Ａ）は、“０”データを読み出す場合（“０”Ｒｅａｄ）の動作波形を示す図である。上記した書き込み手順にしたがい、カルコゲナイド素子ＧＳＴ１は高抵抗状態（Ｒｒｅｓｅｔ）、カルコゲナイド素子ＧＳＴ２は低抵抗状態（Ｒｓｅｔ）になっている。
読み出しビット線ＲＢＴ、ＲＢＢの電位を差動型のセンスアンプＳＡに伝達するＹスイッチＹＳＷＴとＹＳＷＢとを活性化する信号ＹｓはＬＯＷレベルを保っている。
また、読み出しビット線ＲＢＴとＲＢＢはＥＱ信号を入力するＰＭＯＳトランジスタＥＱＴｒにより非導通とされる。
ＳＴＢ信号はＬＯＷレベルとし、トランジスタＳＢＢ及びＳＢＴはオフ状態である。
ブロック選択信号ＸＢＳ及び書き込みワード線ＷＷＬをＬＯＷレベルとし、読み出しワード線ＲＷＬがＨＩＧＨとなると、読み出しビット線ＲＢＴには、Ｖｄｄレベルを、カルコゲナイド素子ＧＳＴ１のＲｒｅｓｅｔ抵抗を介し、トランジスタＲＮ１を通した電位が伝達される。この例では、カルコゲナイド素子ＧＳＴ１の抵抗は高いため、読み出しビット線ＲＢＴの電位変化はＧＮＤレベルより緩やかに上昇していく。一方、相補関係にある読み出しビット線ＲＢＢには、Ｖｄｄレベルをカルコゲナイド素子ＧＳＴ２のＲｓｅｔ抵抗を介し、トランジスタＲＮ２を通した電位が伝達される。カルコゲナイド素子ＧＳＴ２抵抗は低いため、読み出しビット線ＲＢＢの電位はメモリセルを通して速やかに上昇する。
次に、Ｙｓ信号をＨＩＧＨレベルとし、同時に、ＥＱ信号をＬＯＷレベルにすると、ＥＱ信号をゲートに入力するＰＭＯＳトランジスタＥＱＴｒにより、読み出しビット線ＲＢＴ及びＲＢＢが導通し、同一のレベルに押し上げられる。読み出しビット線の電位が共通となった後、ＥＱ信号をＨＩＧＨレベルとして、読み出しビット線ＲＢＴ、ＲＢＢを互いに電気的に切り離す。
しかる後、ＳＴＢ信号をＬＯＷからＨＩＧＨレベルに切り替えることにより、読み出しビット線ＲＢＴ及びＲＢＢの電位はＧＮＤ方向に引き抜かれる。
読み出しビット線ＲＢＴは、カルコゲナイド素子ＧＳＴ１の高抵抗により電流供給能力が低いため、そのレベルは、急峻に、ＧＮＤレベルに引き抜かれる。ＹスイッチＹＳＷＴ及びＹＳＷＢに接続しセンスアンプＳＡに入力する信号ＳＩＮＴ及びＳＩＮＢはＲＢＴ及びＲＢＢの電位変化をセンスアンプＳＡに伝達する。
センスアンプＳＡでは、ＳＩＮＴ及びＳＩＮＢの電位レベルを差動回路により反転させその出力Ｓｏｕｔには、ＬＯＷレベルすなわち“０”データが出力される。
図５（Ｂ）は、“１”データの読み出しの場合（“１”Ｒｅａｄ）の動作波形を示す図である。“１”データの読み出しの場合も、“０”データの読み出しの場合と逆の原理により読み出され、センスアンプ出力Ｓｏｕｔには、“１”データが出力される。
本実施例においては、プログラムに関わる昇圧電源Ｖｐｐからの電流を直接、カルコゲナイド素子ＧＳＴに供給する構成はとらない。プログラムにかかる電流ＩＧＳＴ１及びＩＧＳＴ２は、内部昇圧回路を用いず、電源Ｖｄｄからの電流により供給される。このため、電流効率には関わりない。また、ワード線電圧に関わる内部昇圧電源からの供給電流は、充放電部分のみの電流であるため、従来、メモリ製品で用いられているワード昇圧電源・電流値と変わることは無く、プログラムにおける消費電流の増大は回避される。
本実施例によれば、高速書き込みを実現可能としている。これは、本実施例においては、セットプログラム、リセットプログラムを別々に制御するのではなく、単一のパルス幅（従来のリセットパルス幅）による制御で、書き込みワード線に供給される電圧を制御して、プログラムを行う構成としたためである。
さらに、本発明によれば、相補型のセルとしたことにより、相補に書き込まれたデータから得られる電圧の変化を高速に検出及び増幅を可能としており、セル内の２つのメモリ素子ＧＳＴの抵抗差の減少が発生したとしても、高速性、安定に差電圧の検出、データの判別を可能としている。
図１のメモリセルを複数備えたセルアレイ、図２の書き込み回路、図３の読み出し回路は、図面作成の都合で別図面で説明したが、これらは、１つの半導体チップ（半導体装置）上に搭載される。消費電流の低減、動作マージンの拡大、高速化を実現する本実施例のメモリ回路、半導体装置は、各種データ処理装置、通信装置等において、不揮発性メモリ回路、不揮発性メモリデバイスとして搭載して好適とされる。
上記実施例では、相変化メモリ素子材料としてＧＳＴ（ＧｅＳｂＴｅ）を用いた例を説明したが、他の相変化材料への適用も可能であることは勿論である。
上記特許文献２とは相違して、本発明においては、メモリセルに与えるバイアス手段と、バイアスよりメモリセルを通してその抵抗値に応じて減少したバイアス電圧を、その電位の変化をゲート電圧として受けたセンスアンプにおいて検出する構成をとっているため、構成及び読み出し判別の機構が異なっている。
なお、上記の特許文献１、２、非特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例のメモリセルの構成を示す図である。 本発明の一実施例の書き込み回路の構成を示す図である。 本発明の一実施例の読み出し回路の構成を示す図である。 本発明の一実施例の書き込み動作を説明するタイミング図である。 本発明の一実施例の読み出し動作を説明するタイミング図である。 相変化メモリセルの構成を示す図である。 アモルファス状態（以下「リセット状態」という）の時のGSTのデバイス特性を示す図である。 相変化メモリの書き込み時における電流波形を示す図である。 リセットプログラムを行ったときのリセット抵抗の分布特性と、セットプログラムを行った時のセットスピードとセット抵抗の分布依存性を示す図である。 相変化メモリ回路における、書き込み回路（ライトアンプ）とメモリセルとの関係及び電圧との関係に関して示す図である。
符号の説明
ＧＳＴ、ＧＳＴ１、ＧＳＴ２ カルコゲナイド素子
ＷＮ１、ＷＮ２ ドライバトランジスタ
ＷＷＬ 書き込みワード線
ＲＷＬ 読み出しワード線
ＲＢＴ、ＲＢＢ 読み出しビット線
ＷＢＴ、ＷＢＢ 書き込みビット線
ＷＰ１、ＷＰ２ ＰＭＯＳトランジスタ
ＲＮ１、ＲＮ２ ＮＭＯＳトランジスタ
ＷＳＮ１、ＷＳＮ２ ＮＭＯＳトランジスタ
ＸＢＳ ブロック選択信号

Claims (14)

  1. 電源とドライバトランジスタ対の出力対間に相変化メモリ素子対を備え、
    データ書き込み時、前記ドライバトランジスタ対は、データの値に応じて、一方がリセット電圧、他方がセット電圧で駆動され、前記電源側から前記相変化メモリ素子対にリセット用、セット用の電流をそれぞれ流す、メモリセル。
  2. 前記リセット電圧と前記セット電圧は、書き込み回路において、前記電源電圧よりも高電位の昇圧電圧から、それぞれ、互いに異なる所定電圧分降下させて生成されたものである、請求項１記載のメモリセル。
  3. 前記ドライバトランジスタ対のゲートには、前記書き込み回路から相補の書き込みビット線対に出力されたセット電圧、リセット電圧が、書き込みワード線の活性化時にオンとされる書き込みスイッチ対を介して印加される、請求項２記載のメモリセル。
  4. 前記相変化メモリ素子対と前記ドライバトランジスタ対の接続点対が、読み出しワード線の活性化時にオンとされる読み出しスイッチ対を介して、相補の読み出しビット線対に接続される、請求項１乃至３のいずれか１項に記載のメモリセル。
  5. 前記相変化メモリ素子対の前記トランジスタ対と接続する端子と反対側の端子は、選択信号が活性化時にオンとされる選択スイッチ対を介して前記電源に接続される、請求項１乃至４のいずれか１項に記載のメモリセル。
  6. 電源側からグランド側に直列に、ゲートに選択信号を入力する第１の選択トランジスタと、第１の相変化メモリ素子と、第１のドライバトランジスタとを備え、
    前記電源側からグランド側に直列に、ゲートに前記選択信号を入力する第２の選択トランジスタと、第２の相変化メモリ素子と、第２のドライバトランジスタとを備え、
    さらに、
    前記第１のドライバトランジスタのゲートと正転書き込みビット線との間に挿入され、書き込みワード線によってオン・オフ制御される第１の書き込みスイッチと、
    前記第１の相変化メモリ素子と前記第１のドライバトランジスタとの接続点と、正転読み出しビット線との間に挿入され、読み出しワード線によってオン・オフ制御される第１の読み出しスイッチと、
    前記第２のドライバトランジスタのゲートと反転書き込みビット線との間に挿入され、前記書き込みワード線によってオン・オフ制御される第２の書き込み用スイッチと、
    前記第２の相変化メモリ素子と前記第２のドライバトランジスタとの接続点と、反転読み出しビット線との間に挿入され、前記読み出しワード線によってオン・オフ制御される第２の読み出し用スイッチと、
    を備えている、メモリセル。
  7. 請求項１乃至６のいずれか１項に記載のメモリセルを複数備え、
    前記相補型の書き込みビット線に、相補の書き込み電圧であるセット、リセット電圧を供給する書き込み回路を備え、
    前記書き込み回路は、
    セット電圧、リセット電圧を供給する期間を、共通の信号で制御して同一とし、
    書き込みデータ値に応じて、相補型の書き込みビット線対に、前記セット電圧、リセット電圧として、前記電源電圧よりも高電位の昇圧電圧からそれぞれ所定電圧分降圧させた電圧を与え、
    前記相補型の書き込みビット線対から書き込みワード線の活性化時にオンとされる書き込みスイッチ対を介して、選択されたメモリセルのドライバトランジスタ対のゲートに前記セット電圧、リセット電圧をそれぞれ与える、メモリ回路。
  8. 前記書き込み回路が、
    昇圧電位と正転書き込みビット線間に、直列に接続された第１、第２のトランジスタよりなる、第１のリセット電圧供給回路と、
    昇圧電位と正転書き込みビット線間に、直列に接続された第１、第２、第３のトランジスタよりなる第１のセット電圧供給回路と、
    を備え、
    前記第１のリセット電圧供給回路と前記第２のセット電圧供給回路の第１のトランジスタのゲートには、データ信号とその反転信号がそれぞれ入力され、
    前記第１のリセット電圧供給回路と前記第１のセット電圧供給回路の第２のトランジスタのゲートにはプログラムパルス信号が共通に入力され、
    前記第１のセット電圧供給回路の第３のトランジスタのゲートには、所定のバイアス電圧が印加され、
    前記昇圧電位と反転書き込みビット線間に、直列に接続された第１、第２のトランジスタよりなる第２のリセット電圧供給回路と、
    前記昇圧電位と反転書き込みビット線間に、直列に接続された第１、第２、第３のトランジスタよりなる第２のセット電圧供給回路と、
    を備え、
    前記第２のリセット電圧供給回路と前記第２のセット電圧供給回路の第１のトランジスタのゲートには、前記データ信号の反転信号と前記データ信号がそれぞれ入力され、
    前記第２のリセット電圧供給回路と前記第２のセット電圧供給回路の第２のトランジスタのゲートには、前記プログラムパルス信号が共通に入力され、
    前記第２のセット電圧供給回路の第３のトランジスタのゲートには前記所定のバイアス電圧が印加される、請求項７記載のメモリ回路。
  9. 前記正転、反転の書き込みビット線対と、グランド間に、前記プログラムパルス信号が非活性化時に導通するディスチャージ用トランジスタ対を備えている、請求項８記載のメモリ回路。
  10. 正転と反転の読み出し用ビット線対に接続され、カラム選択信号で共通にオン・オフさせるＹスイッチ対と、
    前記読み出しビット線対間に接続され、イコライズ信号が活性化時に、正転読み出し用ビット線と反転読み出しビット線を通電するイコライズトランジスタと、
    前記Ｙスイッチ対とグランド間に接続され、制御信号でオン・オフされるトランジスタ対と、
    読み出しビット線対の電位を前記Ｙスイッチを介して差動入力するセンスアンプと、
    を備えている読出し回路を備えている、請求項７乃至９のいずれか１項記載のメモリ回路。
  11. 請求項７乃至１０のいずれか１項に記載のメモリ回路を備えた半導体装置。
  12. 請求項７乃至１０のいずれか１項に記載のメモリ回路を備えた電子装置。
  13. 電源電流でプログラム電流を与えるように、電源とドライバトランジスタ対の出力対間に相変化メモリ素子対を配置し、
    データ書き込み時、前記ドライバトランジスタ対を、データの値に応じて、一方がリセット電圧、他方がセット電圧で駆動し、前記電源側から前記相変化メモリ素子対にリセット用、セット用の電流をそれぞれ流す、メモリセルの動作方法。
  14. 前記リセット電圧と前記セット電圧を、前記電源電圧よりも高電位の昇圧電圧から、それぞれ、互いに異なる所定電圧分降下させて生成する、請求項１３記載のメモリセルの動作方法。
JP2008234993A 2008-09-12 2008-09-12 相補型相変化メモリセル及びメモリ回路 Abandoned JP2010067332A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008234993A JP2010067332A (ja) 2008-09-12 2008-09-12 相補型相変化メモリセル及びメモリ回路
US12/557,194 US20100067289A1 (en) 2008-09-12 2009-09-10 Semiconductor device
US13/180,107 US20110267877A1 (en) 2008-09-12 2011-07-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008234993A JP2010067332A (ja) 2008-09-12 2008-09-12 相補型相変化メモリセル及びメモリ回路

Publications (1)

Publication Number Publication Date
JP2010067332A true JP2010067332A (ja) 2010-03-25

Family

ID=42007094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008234993A Abandoned JP2010067332A (ja) 2008-09-12 2008-09-12 相補型相変化メモリセル及びメモリ回路

Country Status (2)

Country Link
US (2) US20100067289A1 (ja)
JP (1) JP2010067332A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185181A (ja) * 2014-03-20 2015-10-22 国立大学法人東北大学 不揮発性ラッチ回路
US9343150B2 (en) 2014-03-12 2016-05-17 Kabushiki Kaisha Toshiba Programmable logic device with resistive change memories

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171634B2 (en) * 2013-03-14 2015-10-27 Arm Limited Memory device and method of controlling leakage current within such a memory device
US20150070983A1 (en) * 2013-09-09 2015-03-12 Yoshinori Kumura Magnetic memory device
CN103594112B (zh) * 2013-10-31 2017-01-18 华为技术有限公司 一种相变存储器的写操作方法及设备
US9305647B2 (en) 2013-10-31 2016-04-05 Huawei Technologies Co., Ltd. Write operation method and device for phase change memory
KR20170072892A (ko) 2014-10-24 2017-06-27 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 판독 셀에서 판독 마진을 증가시키는 기법
CN106856101B (zh) * 2015-12-08 2019-03-19 华邦电子股份有限公司 电阻式内存及其记忆胞
US11361215B2 (en) * 2017-11-29 2022-06-14 Anaflash Inc. Neural network circuits having non-volatile synapse arrays
US10699763B2 (en) 2018-05-18 2020-06-30 Marvell International Ltd. Merged write driver based on local source line MRAM architecture
IT201900019976A1 (it) 2019-10-29 2021-04-29 St Microelectronics Srl Metodo di programmazione di un dispositivo di memoria a cambiamento di fase di tipo differenziale, dispositivo di memoria a cambiamento di fase, e sistema elettronico
CN120048310B (zh) * 2023-11-27 2025-12-02 清华大学 驱动电路、存储器装置及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808883A (en) * 1996-02-15 1998-09-15 Harris Corporation DC-to-DC converter having charge pump and associated methods
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6654275B2 (en) * 2001-03-15 2003-11-25 Micron Technology, Inc. SRAM cell with horizontal merged devices
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
JP2004296040A (ja) * 2003-03-28 2004-10-21 Renesas Technology Corp 半導体記憶装置
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
KR100532462B1 (ko) * 2003-08-22 2005-12-01 삼성전자주식회사 상 변화 메모리 장치의 기입 전류 량을 제어하는프로그래밍 방법 및 프로그래밍 방법을 구현하는 기입드라이버 회로
JP4159095B2 (ja) * 2003-12-03 2008-10-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 磁気記憶装置
KR100699837B1 (ko) * 2005-04-04 2007-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US7385429B1 (en) * 2005-05-31 2008-06-10 Altera Corporation Charge pump with reduced current mismatch
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
EP1898426A3 (fr) * 2006-09-05 2008-05-21 Stmicroelectronics Sa Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
US7957178B2 (en) * 2008-01-04 2011-06-07 Texas Instruments Incorporated Storage cell having buffer circuit for driving the bitline

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343150B2 (en) 2014-03-12 2016-05-17 Kabushiki Kaisha Toshiba Programmable logic device with resistive change memories
JP2015185181A (ja) * 2014-03-20 2015-10-22 国立大学法人東北大学 不揮発性ラッチ回路

Also Published As

Publication number Publication date
US20100067289A1 (en) 2010-03-18
US20110267877A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
JP2010067332A (ja) 相補型相変化メモリセル及びメモリ回路
US6928022B2 (en) Write driver circuit in phase change memory device and method for applying write current
US7663910B2 (en) Phase change memory device
US8243504B2 (en) Phase change memory device with reference cell array
US7099180B1 (en) Phase change memory bits reset through a series of pulses of increasing amplitude
US8315089B2 (en) Phase change memory device with improved performance that minimizes cell degradation
US7881119B2 (en) Current sensing circuit and semiconductor memory device including the same
US8665641B2 (en) Semiconductor device
JP4524684B2 (ja) メモリ読み出し回路及び方式
US7643336B2 (en) Phase change memory device
US7957180B2 (en) Phase change memory device having decentralized driving units
US7944739B2 (en) Phase change memory device with bit line discharge path
EP2159802B1 (en) Column decoder for non-volatile memory devices, in particular of the phase-change type
US7688622B2 (en) Phase change memory device with dummy cell array
US8243505B2 (en) Phase change memory device having write driving control signal corresponding to set/reset write time
KR101201858B1 (ko) 반도체 메모리 장치
US8189373B2 (en) Phase change memory device using a multiple level write voltage
US8325514B2 (en) Phase change memory device
US8134858B2 (en) Semiconductor device for supplying stable voltage to control electrode of transistor
US20100124101A1 (en) Phase-change random access memory device
US7317655B2 (en) Memory cell array biasing method and a semiconductor memory device
US8824201B2 (en) Semiconductor memory apparatus and data reading method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110705

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20120203