JP2010061095A - 薄膜トランジスタ表示板及びその製造方法 - Google Patents

Abstract

【課題】表示装置の開口率を減少させることなく写真エッチング工程数を減少させる表示装置の製造方法を提供する。
【解決手段】薄膜トランジスタ表示板は、基板１１０と、基板１１０上に形成されているゲート電極１２４及び維持用電極１２５と、ゲート電極１２４及び維持用電極１２５上に形成されているゲート絶縁膜１４０と、ゲート絶縁膜１４０上に形成されていて、チャンネル部を含む半導体１５７と、半導体１５７上に形成されているソース電極１７３及びドレイン電極１７５と、ドレイン電極１７５上に形成されていて、ドレイン電極１７５の一部を露出させる接触孔１８５を含む保護膜１８０と、保護膜１８０上に形成されていて、接触孔１８５でドレイン電極１７５と連結する画素電極１９１とを含み、接触孔１８５部分を除く画素電極１９１が、ゲート絶縁膜１４０及び保護膜１８０を間において維持用電極と重畳するように構成される。
【選択図】図３Ａ

Description

本発明は、薄膜トランジスタ表示板及びその製造方法に関する。

一般に、薄膜トランジスタ（ｔｈｉｎ−ｆｉｌｍ−ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、液晶表示装置や有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｓｐｌａｙ）などの平板表示装置において、各画素を独立的に駆動するためのスイッチング素子として使用される。薄膜トランジスタを含む薄膜トランジスタ表示板は、薄膜トランジスタ及びこれと連結されている画素電極以外にも、薄膜トランジスタに走査信号を伝達する走査信号線（またはゲート線）及びデータ信号を伝達するデータ線などを含む。

薄膜トランジスタ表示板を製造するためには、数回の写真エッチング工程を行うが、１回の写真エッチング工程には数十ないし数百段階の細部工程が含まれているため、写真エッチング工程数が多いほど工程時間及び費用が増加する。したがって、写真エッチング工程数を減少させる多様な方法が提案されているが、写真エッチング工程数を減少させると、表示装置の開口率が減少するなどの多様な問題があるため、写真エッチング工程数を減少させることは容易でない。

本発明が目的とする技術的課題は、表示装置の開口率を減少させることなく写真エッチング工程数を減少させることができる、表示装置の製造方法を提供することにある。

本発明の一実施例による薄膜トランジスタ表示板は、基板、前記基板上に形成されていて、ゲート電極を含む第１ゲート線と、第１ゲート線と同一層に形成されている維持用電極と、第１ゲート線及び維持用電極上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されていて、チャンネル部を含む半導体、半導体上に形成されていて、ソース電極を含むデータ線と、半導体上に形成されていて、チャンネル部を中心にソース電極と対向するドレイン電極と、ゲート絶縁膜、データ線、及びドレイン電極上に形成されていて、ドレイン電極の一部を露出する接触孔を含む保護膜と、保護膜上に形成されていて、接触孔で前記ドレイン電極と連結されている画素電極とを含み、接触孔部分を除く画素電極及び基板の間にはゲート絶縁膜及び保護膜が位置し、画素電極は、ゲート絶縁膜及び保護膜を間において維持用電極と重畳して構成される。

維持用電極は、第１ゲート線に平行で、ゲート信号を伝達する第２ゲート線の一部を含む。

保護膜は、第１ゲート線の端部を露出させる第１開口部及び前記データ線の端部を露出させる第２開口部をさらに含み、第１開口部内に形成されていて、第１ゲート線の端部と連結されている第１接触補助部材、そして第２開口部内に形成されていて、データ線の端部と連結されている第２接触補助部材をさらに含む。

第１接触補助部材は、第１ゲート線の端部周辺の基板とも接触し、第２接触補助部材は、データ線の端部周辺の基板とも接触する。

チャンネル部を除く半導体の平面形状は、データ線及びドレイン電極の平面形状と同一である。

維持用電極は、第１ゲート線に平行で、ゲート信号を伝達する第２ゲート線の一部を含む。

保護膜は、第１ゲート線の端部を露出する第１開口部及びデータ線の端部を露出する第２開口部をさらに含み、第１開口部内に形成されていて、第１ゲート線の端部と連結されている第１接触補助部材、そして第２開口部内に形成されていて、データ線の端部と連結されている第２接触補助部材をさらに含む。

第１接触補助部材は、第１ゲート線の端部周辺の基板とも接触し、第２接触補助部材は、データ線の端部周辺の基板とも接触する。

本発明の一実施例による薄膜トランジスタ表示板の製造方法は、基板上にゲート電極及び端部を含む第１ゲート線を形成する段階、第１ゲート線上にゲート絶縁膜を形成する段階、ゲート絶縁膜上にチャンネル部を含む半導体、ソース電極及び端部を含むデータ線、そしてドレイン電極を形成する段階、ゲート絶縁膜、データ線、及びドレイン電極、そして半導体のチャンネル部上に保護膜を積層する段階、保護膜上に感光膜を塗布し、第１光マスクを使用して露光して、第１部分及び第１部分より厚い第２部分を含んで、ドレイン電極の一部上の保護膜の一部を露出する第１感光膜パターンを形成する段階、第１感光膜パターンをマスクとして、露出されている保護膜の一部をエッチングして除去する段階、第１感光膜パターンを全面エッチングして、第１部分が除去された第２感光膜パターンを形成する段階、第２感光膜パターン上に導電層を積層する段階、第２感光膜パターンに熱を加えて、第２感光膜パターン上に位置する導電層に亀裂を発生させる段階、そして第２感光膜パターンを除去することによって、ドレイン電極の一部と接触して、第１部分が除去されて露出された保護膜上に位置する画素電極を形成する段階を含む。

第１光マスクは、光が透過する第１透明部、光が透過しない第１不透明部、そして第１部分と対応して、光の一部だけが透過する第１半透明部を含む。

第１半透明部は、スリット、格子形態のパターン、及び半透明膜のうちの少なくとも１つを含む。

半導体、データ線、及びドレイン電極を形成する段階は、１つの第２光マスクを使用する。

半導体、データ線、及びドレイン電極を形成する段階は、ゲート絶縁膜上に真性半導体層、不純物がドーピングされた半導体層、及びデータ導電層を順次に蒸着する段階、データ導電層上に感光膜を塗布し、第２光マスクを使用して露光して、半導体のチャンネル部と対応して位置する第３部分及び第３部分より厚い第４部分を含む第３感光膜パターンを形成する段階、第３感光膜パターンをマスクとして、露出されているデータ導電層、不純物がドーピングされた半導体層、及び半導体層をエッチングして除去する段階、第３感光膜パターンを全面エッチングして、第３部分が除去された第４感光膜パターンを形成する段階、そして第４感光膜パターンをマスクとして、第３部分が除去されて露出されたデータ導電層及び不純物がドーピングされた半導体層をエッチングして除去する段階を含む。

第２光マスクは、光が透過する第２透明部、光が透過しない第２不透明部、そして光の一部だけが透過する第２半透明部を含む。

第１感光膜パターンは、第１ゲート線の端部上に位置する保護膜及びデータ線の端部上に位置する保護膜も共に露出させ、画素電極を形成する段階は、第１ゲート線の端部及びデータ線の端部と各々接触する第１及び第２接触補助部材を形成する段階をさらに含む。

保護膜をエッチングして除去する段階で、第１感光膜パターンをマスクとして、ゲート絶縁膜も共にエッチングして第１ゲート線の端部を露出させる。

ゲート絶縁膜をエッチングする段階で、第１ゲート線の端部周辺の基板またはデータ線の端部周辺の基板を共に露出させる。

半導体、データ線、及びドレイン電極を形成する段階は、１つの第２光マスクを使用する。

第１ゲート線を形成する段階で、ゲート絶縁膜及び保護膜を間において画素電極と重畳する第２ゲート線を共に形成する。

第１ゲート線を形成する段階で、ゲート絶縁膜及び保護膜を間において画素電極と重畳する維持電極を共に形成する。

第２感光膜パターンに熱を加えて、第２感光膜パターン上に位置する導電層に亀裂を発生させる段階で、加熱温度は１００℃〜２５０℃である。

本発明の実施例によれば、３回の写真エッチング工程だけで薄膜トランジスタ表示板を製造することができて、製造費用及び時間を減少させることができる。また、画素電極１９１下にゲート絶縁膜１４０及び保護膜１８０を残こすことができて、ストレージキャパシタの形成が容易となり、段差を縮小し、開口率を高めることができる。

本発明の一実施例による薄膜トランジスタ表示板の信号線及び画素電極の概略的な配置図である。 本発明の一実施例による薄膜トランジスタ表示板の配置図である。 図２の薄膜トランジスタ表示板をＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２の薄膜トランジスタ表示板をＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。 図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。

以下では、添付した図面を参照して、本発明の実施例について、本発明が属する技術分野で通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な相異した形態に具現されることができ、ここで説明する実施例に限定されない。

図面では、多様な層及び領域を明確に表現するために、厚さを拡大して示した。明細書全体を通して類似した部分には同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあると記述する時、これは他の部分の「直ぐ上」にある場合だけでなく、その中間にまた他の部分がある場合も意味する。反対に、ある部分が他の部分の「直ぐ上」にあるとする時、これは中間に他の部分がないことを意味する。

まず、図１を参照して、本発明の一実施例による薄膜トランジスタ表示板について詳細に説明する。

図１は、本発明の一実施例による薄膜トランジスタ表示板の信号線及び画素電極の概略的な配置図である。

図１を参照すれば、本発明の一実施例による薄膜トランジスタ表示板は、複数のゲート線１２１_ｉ（ｉ＝１、…、ｎ、ｎ＋１、…）、複数のデータ線１７１_ｊ（ｊ＝１、…、ｍ、ｍ＋１、…）、及びこれに連結されていて、ほぼ行列形態に配列された複数の画素電極１９１_ｉ、ｊ（ｉ＝１、…、ｎ、ｎ＋１、…）、（ｊ＝１、…、ｍ、ｍ＋１、…）を含む。

ゲート線１２１_ｉ（ｉ＝１、…、ｎ、ｎ＋１、…）は、ほぼ行方向にのびていて、下へのびた複数の縦線、及びこの複数の縦線を下端で連結して、行方向にのびた横線を含む。ゲート線１２１_ｉ（ｉ＝１、…、ｎ、ｎ＋１、…）は、スイッチング素子（図示せず）をオンできるゲートオン電圧（Ｖｏｎ）及びオフできるゲートオフ電圧（Ｖｏｆｆ）の組み合わせからなるゲート信号を伝達する。

データ線１７１_ｊ（ｊ＝１、…、ｍ、ｍ＋１、…）は、データ信号を伝達して、ほぼ列方向にのびている。

ｉ番目の行、ｊ番目の列に位置した画素電極１９１_ｉ、ｊ（ｉ＝１、…、ｎ、ｎ＋１、…）、（ｊ＝１、…、ｍ、ｍ＋１、…）は、ｉ番目（ｉ＝１、…、ｎ、ｎ＋１、…）のゲート線１２１_ｉ及びｊ番目（ｊ＝１、…、ｍ、ｍ＋１、…）のデータ線１７１_ｊに各々のスイッチング素子（図示せず）を通じて連結されている。

ゲートオン電圧（Ｖｏｎ）がゲート線１２１_ｉ（ｉ＝１、…、ｎ、ｎ＋１、…）に順次に印加されて、ゲート線１２１_ｉ（ｉ＝１、…、ｎ、ｎ＋１、…）に連結されたスイッチング素子（Ｑ）が順次に導通されれば、データ線１７１_ｊ（ｊ＝１、…、ｍ、ｍ＋１、…）に印加されたデータ電圧が導通されたスイッチング素子（図示せず）を通じて画素電極１９１_ｉ、ｊ（ｉ＝１、…、ｎ、ｎ＋１、…）、（ｊ＝１、…、ｍ、ｍ＋１、…）に伝達される。

各画素電極１９１_ｉ、ｊ（ｉ＝１、…、ｎ、ｎ＋１、…）、（ｊ＝１、…、ｍ、ｍ＋１、…）は、前段ゲート線１２１_ｉ−１（ｉ＝２、…、ｎ、ｎ＋１、…）と絶縁膜を間において重畳することによって、印加されたデータ電圧を維持することができる。例えば、ｎ行目に位置した画素電極１９１_ｎ、ｊ（ｊ＝１、…、ｍ、ｍ＋１、…）は、前段ゲート線、つまりｎ−１行目に位置したゲート線１２１_ｎ−１と重畳する。

次に、図２乃至図３Ｂを参照して、本発明の一実施例による薄膜トランジスタ表示板について詳細に説明する。

図２は本発明の一実施例による薄膜トランジスタ表示板の配置図であり、図３Ａは図２の薄膜トランジスタ表示板をＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図であり、図３Ｂは図２の薄膜トランジスタ表示板をＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。

透明なガラスまたはプラスチックなどから形成された絶縁基板１１０上に複数のゲート線（ｇａｔｅ ｌｉｎｅ）１２１が形成されている。各ゲート線１２１は、ゲート信号を伝達し、主に行方向にのびていて、下へ突出した複数のゲート電極（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）１２４と他の層またはゲート駆動部（図示せず）との接続のための端部１２９を含む。また、各ゲート線１２１は、下へ長くのびた複数の縦部１２５、及び縦部１２５の下端を連結して、行方向にのびた横部１２６を含む。

ゲート導電体１２１、１３１は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系金属、銀（Ａｇ）や銀合金などの銀系金属、そして銅（Ｃｕ）や銅合金などの銅系金属など抵抗が低い金属から形成される。

ゲート線１２１上には窒化ケイ素（ＳｉＮｘ）または酸化ケイ素（ＳｉＯｘ）などから形成されたゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）１４０が形成されている。

ゲート絶縁膜１４０上には水素化アモルファスシリコン（ｈｙｄｒｏｇｅｎａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）（アモルファスシリコンは略してａ−Ｓｉとする）または多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）などから形成された複数の線状半導体（図示せず）が形成されている。線状半導体（図示せず）は、主に縦方向にのびていて、これからゲート電極１２４に向かってのびて出ている複数の突出部１５４及び端部１５９を含む。突出部１５４は、また、面積が広い四角形拡張部１５７を含む。

半導体１５４、１５７、１５９上には複数のオーミック接触ストライプ（ｏｈｍｉｃ ｃｏｎｔａｃｔ ｓｔｒｉｐｅｓ）（図示せず）及び島型オーミック接触（ｏｈｍｉｃ ｃｏｎｔａｃｔ ｉｓｌａｎｄｓ）１６５が形成されている。オーミック接触ストライプ（図示せず）は、半導体の突出部１５４に沿ってのびた複数の突出部１６３及び端部１６９を含み、この突出部１６３及び島型オーミック接触１６５は、ゲート電極１２４を中心に互いに対をなして半導体の突出部１５４上に配置されている。オーミック接触ストライプ（図示せず）の突出部１６３は、面積が広い四角形拡張部１６７を含む。オーミック接触１６３、１６５、１６７、１６９は、リンなどのｎ型不純物が高濃度にドーピングされたｎ＋水素化アモルファスシリコンなどの物質、またはシリサイド（ｓｉｌｉｃｉｄｅ）から形成される。

オーミック接触１６３、１６５、１６７、１６９上には複数のデータ線（ｄａｔａ ｌｉｎｅ）１７１及び複数のドレイン電極（ｄｒａｉｎ ｅｌｅｃｔｒｏｄｅ）１７５が形成されている。

データ線１７１は、データ電圧を伝達し、主に列方向にのびてゲート線１２１と交差する。各データ線１７１は、ゲート電極１２４に向かってのびて曲がった複数のソース電極（ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）１７３と他の層またはデータ駆動部（図示せず）との接続のために面積が広い端部１７９を含む。

ドレイン電極１７５は、ゲート電極１２４を中心にソース電極１７３と対向して、面積が広い四角形端部１７７及び棒状の他側端部を含む。四角形端部１７７は、ゲート線１２１の横部１２６と重畳し、棒状の端部は、曲がったソース電極１７３で一部が囲まれている。

ゲート電極１２４、ソース電極１７３、及びドレイン電極１７５は、半導体１５１の突出部１５４と共に薄膜トランジスタを形成し、薄膜トランジスタのチャンネルは、ソース電極１７３及びドレイン電極１７５の間の突出部１５４に形成される。

半導体の突出部１５４は、ソース電極１７３及びドレイン電極１７５の間にデータ線１７１及びドレイン電極１７５とオーミック接触１６３、１６５、１６７、１６９とによって覆われずに露出された部分を含む。つまり、半導体１５４、１５７、１５９は、薄膜トランジスタが位置する突出部１５４を除けば、データ線１７１、ドレイン電極１７５、及びその下部のオーミック接触１６３、１６５、１６７、１６９と同一な平面形状からなる。また、オーミック接触１６３、１６５、１６７、１６９は、データ線１７１及びドレイン電極１７５と同一な平面形状からなる。

ゲート絶縁膜１４０、データ線１７１、ドレイン電極１７５、及び露出された半導体１５４部分上には保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。保護膜１８０は、窒化ケイ素または酸化ケイ素などの無機絶縁物や樹脂などの有機絶縁物から形成され、表面が平坦であってもよい。有機絶縁物は、４．０以下の誘電定数を有し、感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ）を有することもできる。

保護膜１８０にはドレイン電極１７５の四角形端部１７７を露出させる複数の接触孔（ｃｏｎｔａｃｔ ｈｏｌｅ）１８５が形成されていて、保護膜１８０及びゲート絶縁膜１４０にはゲート線１２１の端部１２９及びデータ線１７１の端部１７９を各々露出させる複数の第１及び第２開口部１８１、１８２が形成されている。第１及び第２開口部１８１、１８２は、ゲート線１２１の端部１２９及びデータ線１７１の端部１７９周辺の基板１１０を露出させることができる。

保護膜１８０上には複数の画素電極（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）１９１が形成されていて、第１開口部１８１内のゲート線１２１の端部１２９及びその周辺の基板１１０上には複数の第１接触補助部材（ｃｏｎｔａｃｔ ａｓｓｉｓｔａｎｔ）８１が形成され、第２開口部１８２内のデータ線１７１の端部１７９及びその周辺の基板１１０上には複数の第２接触補助部材８２が形成されている。第１及び第２接触補助部材８１、８２の平面形状は、各々第１開口部及び第２開口部の平面形状と同一である。画素電極１９１、第１及び第２接触補助部材８１、８２は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの透明な導電物質やアルミニウム、銀、クロム、またはその合金などの反射性金属から形成される。

画素電極１９１は、接触孔１８５を通じてドレイン電極１７５と物理的、電気的に連結されていて、ドレイン電極１７５からデータ電圧の印加を受ける。

接触補助部材８１、８２は、各々開口部１８１、１８２でゲート線１２１の端部１２９及びデータ線１７１の端部１７９を覆って、これらと連結されている。接触補助部材８１、８２は、ゲート線１２１の端部１２９及びデータ線１７１の端部１７９と駆動集積回路などの外部装置との接着性を補完して、これらを保護する。

画素電極１９１は、ゲート絶縁膜１４０及び保護膜１８０を間において縦部１２５及び横部１２６を含む前段ゲート線１２１と重畳してストレージキャパシタを形成する。ストレージキャパシタは、薄膜トランジスタが遮断された後にも画素電極１９１に印加されたデータ電圧を維持する。ドレイン電極１７５の四角形端部１７７も、ゲート絶縁膜１４０、半導体１５７、及びオーミック接触１６７を間において前段ゲート線１２１の横部１２６と重畳してまた他のストレージキャパシタを形成する。これとは異なって、画素電極１９１またはドレイン電極１７５は、前段ゲート線１２１の代わりに共通電圧（Ｖｃｏｍ）を伝達する別途の維持電極線（図示せず）と重畳してストレージキャパシタを形成することもできる。

このように、画素電極１９１下のゲート絶縁膜１４０及び保護膜１８０が除去されずに残っているので、ストレージキャパシタを容易に形成することができ、ストレージキャパシタを別途の領域に形成しなくてもよいので開口率が減少しない。

また、画素電極１９１下のゲート絶縁膜１４０及び保護膜１８０が除去されずに残っているので、画素電極１９１などの薄膜の段差が小さい。したがって、画素電極１９１上に配向膜（図示せず）を形成する時に、段差周辺でラビング（ｒｕｂｂｉｎｇ）不良が発生する確率を減少させることができ、ボールスペーサ（図示せず）を使用する場合に、高い部分に位置するスペーサ及び低い部分に位置するスペーサの高低差によってセルギャップが不均一になるのを防ぐことができる。また、段差周辺で画素電極１９１上に位置する液晶層（図示せず）の液晶分子（図示せず）の方向制御が行われないので、光漏れなどの表示不良の発生率が減少して、開口率の減少を防止することができる。

それでは、このような構造の薄膜トランジスタ表示板を本発明の一実施例によって製造する方法について、図４Ａ乃至図１４Ｂ、そして図１乃至図３Ｂを参照して詳細に説明する。

図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、及び図１４Ａは図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＡ−ＩＩＩＡ’線に沿って切断した断面図であり、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂは図２に示した薄膜トランジスタ表示板を本発明の一実施例によって製造する過程の中間段階での断面図であって、ＩＩＩＢ−ＩＩＩＢ’線及びＩＩＩＢ’−ＩＩＩＢ’’線に沿って切断した断面図である。

まず、図４Ａ及び図４Ｂを参照すれば、透明なガラスなどから形成された絶縁基板１１０上にアルミニウム系金属、銀系金属、そして銅系金属などの抵抗が低い金属などでゲート導電層（図示せず）をスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）などによって積層した後写真エッチングして、ゲート電極１２４、及び縦部１２５、横部１２６、及び端部１２９を含む複数のゲート線１２１を形成する。

次に、図５Ａ及び図５Ｂを参照すれば、基板１１０及びゲート線１２１上に窒化ケイ素または酸化ケイ素などから形成されたゲート絶縁膜１４０、非晶質または結晶質ケイ素などの真性半導体層１５０、不純物がドーピングされた半導体層１６０、及びデータ導電層１７０を順次に積層する。

次に、図６Ａ及び図６Ｂに示したように、データ導電層１７０上に感光膜（図示せず）を塗布し、光マスク（図示せず）を使用して露光及び現像することによって、厚い部分５２及び薄い部分５４を含む感光膜パターン５２、５４を形成する。

この時、感光膜（図示せず）が光に露出される部分が残る陰性の感光性を有する場合、Ａ領域の光マスク（図示せず）は透明で光が照射され、Ｃ領域の光マスク（図示せず）は不透明で光が照射されず、Ｂ領域の光マスク（図示せず）は半透明で光の一部が照射される。光が照射されるＡ領域に位置した感光膜は厚い部分５２を形成し、Ｃ領域に位置した感光膜は全て除去され、Ｂ領域に位置した感光膜は薄い部分５４を形成するようになる。これとは異なって、感光膜（図示せず）が光に露出される部分が除去される陽性の感光性を有する場合、使用される光マスク（図示せず）のＡ領域及びＣ領域の透明性が反対になり、Ｂ領域は半透明である。

Ｂ領域に位置する光マスク（図示せず）は、光の透過量を調節するために、スリット（ｓｌｉｔ）や格子形態のパターンを含んだりでき、半透明である。ここで、スリットの幅や格子形態のパターンの間隔は、露光時に使用する露光器の分解能より小さくてもよく、半透明膜を使用する場合には、透過率が異なる薄膜を使用したり、厚さが異なる薄膜を使用したりすることができる。

次に、図７Ａ及び図７Ｂを参照すれば、感光膜パターン５２、５４をエッチングマスクとして使用して、Ｃ領域に位置するデータ導電層１７０、不純物がドーピングされた半導体層１６０、及び真性半導体層１５０を湿式または乾式エッチングして除去することによって、同一な平面形状の複数のデータ導電層１７４、複数のオーミック接触層１６４、そして突出部１５４、１５７及び端部１５９を含む複数の線状半導体（図示せず）を形成する。

次に、図８Ａ及び図８Ｂに示したように、感光膜パターン５２、５４を、酸素プラズマを利用したアッシング（ａｓｈｉｎｇ）方法などによって全面エッチングして厚さを減少させることによって、Ｂ領域に位置する感光膜パターンの薄い部分５４を除去する。この時、厚い部分５２も薄い部分５４の厚さだけ除去されることによって薄くなる。

次に、図９Ａ及び図９Ｂに示したように、残った感光膜パターン５２を使用して、Ｂ領域のデータ導電層１７４及びオーミック接触層１６４をエッチングして、ソース電極１７３及び端部１７９を含む複数のデータ線１７１、四角形端部１７７を含む複数のドレイン電極１７５、突出部１６３及び端部１６９を含む複数のオーミック接触ストライプ（図示せず）、そして四角形端部１６７を含む複数の島型オーミック接触１６５を形成する。この時、データ導電層１７４のエッチングは湿式エッチングを使用でき、オーミック接触層１６４のエッチングは乾式エッチングを使用できる。

次に、図１０Ａ及び図１０Ｂを参照すれば、残った感光膜パターン５２を除去して、全面に無機物または有機物を積層して、保護膜１８０を形成する。

次に、図１１Ａ及び図１１Ｂを参照すれば、保護膜１８０上に感光膜（図示せず）を塗布した後、光マスク（図示せず）を使用して露光及び現像することによって、厚い部分５６及び薄い部分５８を含む感光膜パターン５６、５８を形成する。

この時、感光膜（図示せず）が光に露出される部分が残る陰性の感光性を有する場合、Ｐ領域の光マスク（図示せず）は透明で光が照射され、Ｒ領域の光マスク（図示せず）は不透明で光が照射されず、Ｑ領域の光マスク（図示せず）は半透明で光の一部が照射される。光が照射されるＰ領域に位置した感光膜は厚い部分５６を形成し、Ｒ領域に位置した感光膜は全て除去され、Ｑ領域に位置した感光膜は薄い部分５８を形成するようになる。これとは異なって、感光膜（図示せず）が光に露出される部分が除去される陽性の感光性を有する場合、使用される光マスク（図示せず）のＰ領域及びＲ領域の透明性が反対になり、Ｑ領域は半透明である。

次に、図１２Ａ及び図１２Ｂに示したように、感光膜パターン５６、５８をエッチングマスクとして使用して、Ｒ領域に位置する保護膜１８０及びゲート絶縁膜１４０を乾式エッチングなどの方法で除去する。これによって、ドレイン電極１７５の四角形端部１７７を露出させる接触孔１８５が形成され、ゲート線１２１の端部１２９と周辺の基板１１０、そしてデータ線１７１の端部１７９と周辺の基板１１０を露出する第１及び第２開口部１８１、１８２が形成される。この時、接触孔１８５で感光膜パターン５６、５８下にアンダーカットが形成されることもある。

次に、図１３Ａ及び図１３Ｂを参照すれば、感光膜パターン５６、５８を全面エッチングして厚さを減少させることによって、Ｑ領域に位置する感光膜パターンの薄い部分５８を除去する。この時、厚い部分５６も薄い部分５８の厚さだけ除去されることによって薄くなる。

次に、図１４Ａ及び図１４Ｂに示したように、全面にＩＴＯまたはＩＺＯなどの透明な導電物質または反射性金属などの導電層１９０を積層して熱を加える。この時、加熱温度は１００℃〜２５０℃であり、具体的には１４０℃〜２２０℃であり、より具体的には１５０℃〜２１０℃である。この時、残った感光膜パターン５６から酸素気体（Ｏ_２）などを含む多様な気体が抜け出ることによって、Ｐ領域に位置する導電層１９０、つまり残った感光膜パターン５６上に位置する導電層１９０に亀裂（ｃｒａｃｋ）が発生して、上に浮き上がるようになる。このような亀裂を通じて感光膜パターン５６を剥がすこと（ｌｉｆｔ ｏｆｆ）によって、感光膜パターン５６上に蒸着された導電層１９０を除去する。これによって、図３Ａ及び図３Ｂに示したように、画素電極１９１及び第１及び第２接触補助部材８１、８２が完成する。このように加熱を通じて導電層１９０に亀裂を発生させて感光膜パターン５６を除去するので、導電層１９０にわざわざ大きな段差を形成したり、導電層１９０の下部のゲート絶縁膜１４０及び保護膜１８０を除去する必要がなく、段差周辺の液晶分子の配列の乱れを減少させることができる。

以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属する。

５２、５４、５６、５８ 感光膜パターン、
８１、８２ 接触補助部材、
１１０ 基板、
１２１ ゲート線、
１２４ ゲート電極、
１４０ ゲート絶縁膜、
１５４、１５７、１５９ 半導体、
１６３、１６５、１６７、１６９ 抵抗性接触部材、
１７１ データ線、
１７３ ソース電極、
１７５、１７７ ドレイン電極、
１８０ 保護膜、
１８１、１８２ 開口部、
１８５ 接触孔、
１９１ 画素電極。

Claims (21)

1. 基板と、
   前記基板上に形成されて、ゲート電極を含む第１ゲート線と、
   前記第１ゲート線と同一層に形成される維持用電極と、
   前記第１ゲート線及び前記維持用電極上に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されて、チャンネル部を含む半導体と、
   前記半導体上に形成されて、ソース電極を含むデータ線と、
   前記半導体上に形成されて、前記ソース電極と対向するドレイン電極と、
   前記ゲート絶縁膜、前記データ線、及び前記ドレイン電極上に形成されて、前記ドレイン電極の一部を露出させる接触孔を含む保護膜と、
   前記保護膜上に形成されて、前記接触孔で前記ドレイン電極と連結される画素電極とを含み、
   前記接触孔部分を除く前記画素電極及び前記基板の間には前記ゲート絶縁膜及び前記保護膜が位置し、
   前記画素電極は、前記ゲート絶縁膜及び前記保護膜を間において前記維持用電極と重畳する、薄膜トランジスタ表示板。
2. 前記維持用電極は、前記第１ゲート線に平行で、ゲート信号を伝達する第２ゲート線の一部を含む、請求項１に記載の薄膜トランジスタ表示板。
3. 前記保護膜は、前記第１ゲート線の端部を露出させる第１開口部及び前記データ線の端部を露出させる第２開口部をさらに含み、
   前記第１開口部内に形成されて、前記第１ゲート線の端部と連結される第１接触補助部材と、
   前記第２開口部内に形成されて、前記データ線の端部と連結される第２接触補助部材とをさらに含む、請求項１または請求項２に記載の薄膜トランジスタ表示板。
4. 前記第１接触補助部材は、前記第１ゲート線の端部周辺の前記基板とも接触し、前記第２接触補助部材は、前記データ線の端部周辺の前記基板とも接触する、請求項３に記載の薄膜トランジスタ表示板。
5. 前記チャンネル部を除く前記半導体の平面形状は、前記データ線及び前記ドレイン電極の平面形状と同一である、請求項１〜４のいずれか一項に記載の薄膜トランジスタ表示板。
6. 前記維持用電極は、前記第１ゲート線に平行で、ゲート信号を伝達する第２ゲート線の一部を含む、請求項５に記載の薄膜トランジスタ表示板。
7. 前記保護膜は、前記第１ゲート線の端部を露出させる第１開口部及び前記データ線の端部を露出させる第２開口部をさらに含み、
   前記第１開口部内に形成されて、前記第１ゲート線の端部と連結される第１接触補助部材と、
   前記第２開口部内に形成されて、前記データ線の端部と連結される第２接触補助部材とをさらに含む、請求項５に記載の薄膜トランジスタ表示板。
8. 前記第１接触補助部材は、前記第１ゲート線の端部周辺の前記基板とも接触し、前記第２接触補助部材は、前記データ線の端部周辺の前記基板とも接触する、請求項７に記載の薄膜トランジスタ表示板。
9. 基板上にゲート電極及び端部を含む第１ゲート線を形成する段階と、
   前記第１ゲート線上にゲート絶縁膜を形成する段階と、
   前記ゲート絶縁膜上にチャンネル部を含む半導体、ソース電極及び端部を含むデータ線、そしてドレイン電極を形成する段階と、
   前記ゲート絶縁膜、前記データ線、及び前記ドレイン電極、そして前記半導体のチャンネル部上に保護膜を積層する段階と、
   前記保護膜上に感光膜を塗布し、第１光マスクを使用して露光して、第１部分及び前記第１部分より厚い第２部分を含んで、前記ドレイン電極の一部上の前記保護膜の一部を露出させる第１感光膜パターンを形成する段階と、
   前記第１感光膜パターンをマスクとして、露出されている前記保護膜の一部をエッチングして除去する段階と、
   前記第１感光膜パターンを全面エッチングして、前記第１部分が除去された第２感光膜パターンを形成する段階と、
   前記第２感光膜パターン上に導電層を積層する段階と、
   前記第２感光膜パターンに熱を加えて、前記第２感光膜パターン上に位置する前記導電層に亀裂を発生させる段階と、
   前記第２感光膜パターンを除去することによって、前記ドレイン電極の一部と接触して、前記第１部分が除去されて露出された前記保護膜上に位置する画素電極を形成する段階とを含む、薄膜トランジスタ表示板の製造方法。
10. 前記第１光マスクは、光が透過する第１透明部、光が透過しない第１不透明部、そして前記第１部分と対応して、光の一部だけが透過する第１半透明部を含む、請求項９に記載の薄膜トランジスタ表示板の製造方法。
11. 前記第１半透明部は、スリット、格子形態のパターン、及び半透明膜のうちの少なくとも１つを含む、請求項１０に記載の薄膜トランジスタ表示板の製造方法。
12. 前記半導体、データ線、及びドレイン電極を形成する段階は、１つの第２光マスクを使用する、請求項９〜１１のいずれか一項に記載の薄膜トランジスタ表示板の製造方法。
13. 前記半導体、データ線、及びドレイン電極を形成する段階は、
    前記ゲート絶縁膜上に真性半導体層、不純物がドーピングされた半導体層、及びデータ導電層を順次に蒸着する段階と、
    前記データ導電層上に感光膜を塗布し、前記第２光マスクを使用して露光して、前記半導体のチャンネル部と対応する位置に位置する第３部分及び前記第３部分より厚い第４部分を含む第３感光膜パターンを形成する段階と、
    前記第３感光膜パターンをマスクとして、露出されている前記データ導電層、前記不純物がドーピングされた半導体層、及び前記半導体層をエッチングして除去する段階と、
    前記第３感光膜パターンを全面エッチングして、前記第３部分が除去された第４感光膜パターンを形成する段階と、
    前記第４感光膜パターンをマスクとして、前記第３部分が除去されて露出された前記データ導電層及び前記不純物がドーピングされた半導体層をエッチングして除去する段階とを含む、請求項１２に記載の薄膜トランジスタ表示板の製造方法。
14. 前記第２光マスクは、光が透過する第２透明部、光が透過しない第２不透明部、そして光の一部だけが透過する第２半透明部を含む、請求項１２または請求項１３に記載の薄膜トランジスタ表示板の製造方法。
15. 前記第１感光膜パターンは、前記第１ゲート線の端部上に位置する保護膜及び前記データ線の端部上に位置する前記保護膜も共に露出させ、
    前記画素電極を形成する段階は、前記第１ゲート線の端部及び前記データ線の端部と各々接触する第１及び第２接触補助部材を形成する段階をさらに含む、請求項９〜１４のいずれか一項に記載の薄膜トランジスタ表示板の製造方法。
16. 前記保護膜をエッチングして除去する段階で、前記第１感光膜パターンをマスクとして、前記ゲート絶縁膜も共にエッチングして前記第１ゲート線の端部を露出させる、請求項１５に記載の薄膜トランジスタ表示板の製造方法。
17. 前記ゲート絶縁膜をエッチングする段階で、前記第１ゲート線の端部周辺の前記基板または前記データ線の端部周辺の前記基板を共に露出させる、請求項１６に記載の薄膜トランジスタ表示板の製造方法。
18. 前記半導体、データ線、及びドレイン電極を形成する段階は、１つの第２光マスクを使用する、請求項１６に記載の薄膜トランジスタ表示板の製造方法。
19. 前記第１ゲート線を形成する段階で、前記ゲート絶縁膜及び前記保護膜を間において前記画素電極と重畳する第２ゲート線を共に形成する、請求項９に記載の薄膜トランジスタ表示板の製造方法。
20. 前記第１ゲート線を形成する段階で、前記ゲート絶縁膜及び前記保護膜を間において前記画素電極と重畳する維持電極を共に形成する、請求項９〜１８のいずれか一項に記載の薄膜トランジスタ表示板の製造方法。
21. 前記第２感光膜パターンに熱を加えて、前記第２感光膜パターン上に位置する前記導電層に亀裂を発生させる段階で、加熱温度は１００℃〜２５０℃である、請求項９〜２０のいずれか一項に記載の薄膜トランジスタ表示板の製造方法。

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