JP2010056162A - 半導体装置および回路基板組立体 - Google Patents

Abstract

【課題】特殊材料を用いず多端子化に対応可能としつつ、回路基板との接続信頼性が向上した半導体装置等を提供する。
【解決手段】半導体装置３において半導体素子３１と、表面Ｆおよび裏面Ｂを有し表面Ｆに半導体素子３１が固定された素子固定基板３２と、素子固定基板３２の裏面Ｂに二次元的に配列された、回路基板２と素子固定基板３２を結合する複数の結合部材３３とを備え、結合部材３３が、裏面の、平面視で半導体素子３１の輪郭と重なって一周する、結合部材が配置可能な幅よりも広幅の結合禁止領域３２１を避けた、結合禁止領域３２１よりも内側および外側に配置されたことを特徴とする。
【選択図】 図２

Description

本件は、半導体装置およびこの半導体装置を備えた回路基板組立体に関する。

ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ＩＣ）に代表される半導体装置は、外部と情報をやり取りするための信号線を多数備えている。これらの半導体装置では、多数の信号線を回路基板と限られた面積で効率よく接続するため、例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ボールグリッドアレイ）と呼ばれる面実装型のパッケージが採用されている。

例えば、ＢＧＡ型パッケージが採用された半導体装置では、回路が形成された半導体素子が樹脂基板の上に固定され、樹脂基板における半導体素子の反対側には、はんだボールが設けられた構造を有している。半導体装置が回路基板に載せられた状態で加熱されると、はんだボールが溶融して半導体装置と回路基板がはんだ接続され、回路基板組立体が形成される。

半導体装置が回路基板に実装された回路基板組立体は、温度変化を受けると、熱膨張に起因してはんだボールやその接続部分にひずみが生じる。このため、クラック等により接続不良が生じる場合がある。

接続不良を防ぐため、ＢＧＡパッケージにおいて、最外周のはんだボールを導電性樹脂ボールで形成した構造が知られている（例えば、特許文献１参照。）。

また、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれる半導体装置において、半導体基板の４隅にはんだボールが設けられない構造が知られている（例えば、特許文献２参照。）。
特開２００６−１６５０８８号公報 特開２００５−１８３８６８号公報

しかしながら、上述した導電性樹脂ボールを最外周に有するＢＧＡパッケージは、一部の「はんだボール」の材料をはんだとは異なる特殊な材料としているため製造工程が複雑となり、また、回路基板に接続するための処理条件が変わるおそれもある。またＣＳＰは、はんだボールを配置するスペースが限られ、はんだボールの配置可能な幅を狭めるにも限界があるため多端子化に対応できない。

本件開示は、上記事情に鑑み、特殊材料を用いず多端子化に対応可能としつつ、回路基板との接続信頼性が向上した半導体装置および回路基板組立体を提供することを目的とする。

本件開示の半導体装置の基本形態は、回路基板に搭載される半導体装置であって、
半導体素子と、
表面および裏面を有しこの表面に上記半導体素子が固定された素子固定基板と、
上記素子固定基板の裏面に二次元的に配列された、上記回路基板と上記素子固定基板を結合する複数の結合部材とを備え、
上記結合部材が、上記裏面の、平面視で上記半導体素子の輪郭と重なって一周する、この結合部材が配置可能な幅よりも広幅の結合禁止領域を避けた、この結合禁止領域よりも内側および外側に配置されたものである。

また、本件開示の回路基板組立体の基本形態は、
回路基板と、
上記回路基板に搭載された半導体装置を備え、
上記半導体装置が、
半導体素子と、
表面および裏面を有しこの表面に上記半導体素子が固定された素子固定基板と、
上記素子固定基板の裏面に二次元的に配列された、上記回路基板と上記素子固定基板を結合する複数の結合部材とを備え、
上記結合部材が、上記裏面の、平面視で上記半導体素子の輪郭と重なって一周する、この結合部材が配置可能な幅よりも広幅の結合禁止領域を避けた、この結合禁止領域よりも内側および外側に配置されたものである。

素子固定基板の裏面に複数の結合部材が二次元的に配列された半導体装置では、複数の結合部材のうち半導体素子の輪郭と重なった領域に配置された結合部材で、他に比べ大きなひずみが生じる。本件開示の半導体装置および回路基板組立体の基本形態によれば、半導体素子の輪郭と重なった結合禁止領域における結合部材の配置が禁止されているので特殊材料を用いることなしに接続信頼性が向上する。さらに、結合禁止領域の外側に結合部材が配置されているので多端子化が可能である。

以上の本件開示の上記基本形態によれば、特殊材料を用いず多端子化に対応しつつ、回路基板との接続信頼性が向上した半導体装置および回路基板組立体が実現する。

以下、本件開示の半導体装置および回路基板組立体の発明の具体的な実施形態について説明する。

図１は、回路基板組立体の具体的な一実施形態を示す図である。図１のパート（Ａ）は回路基板組立体の平面図であり、図１のパート（Ｂ）はパート（Ａ）に示す回路基板組立体のＡ−Ａ線断面図である。なお、断面図では構造を見やすくするためハッチングを省略している。

図１に示す回路基板組立体１は、例えばパーソナルコンピュータといった電子機器に内蔵され機器の動作を制御するために使用される。回路基板組立体１は、回路配線が形成された回路基板２と、この回路基板２に搭載された半導体装置３を備えている。ここで、半導体装置３が、上述した基本形態における半導体装置の具体的な一実施形態に相当する。

図２は、図１に示す回路基板組立体が有する半導体装置を示す図である。図２のパート（Ａ）は、半導体装置３の平面図であり、パート（Ｂ）は底面図であり、パート（Ｃ）は、パート（Ａ）およびパート（Ｂ）に示す半導体装置３のＢ−Ｂ線断面図である。なお、断面図では構造を見やすくするためハッチングを省略している。また、図３は、半導体装置が実装される前の回路基板を示す平面図である。

図２に示す半導体装置３は、半導体素子３１と、半導体素子３１が表面Ｆに固定された素子固定基板３２と、素子固定基板の裏面Ｂに配列された複数の結合部材３３を備えている。半導体装置３には、素子固定基板３２の表面に半導体素子３１を覆うモールド３４も備えられている。半導体装置３は、電気的な機能として例えばＳＲＡＭの機能を有するが、電気的な機能は、ＳＲＡＭ以外にもＣＰＵやＡＳＩＣであってもよい。

半導体素子３１は、シリコン基板で形成されており、表面に図示しないＳＲＡＭ回路や電気的接続を担うパッドが形成されている。

素子固定基板３２は、樹脂で形成されており、表面Ｆおよび裏面Ｂを有する矩形の板状である。半導体素子３１は、素子固定基板３２の表面Ｆに密着して固定されており、半導体素子３１と素子固定基板３２は図示しないボンディングワイヤで電気的に接続されている。

結合部材３３は、素子固定基板３２の裏面Ｂに二次元的に配列されている。結合部材３３のそれぞれは、素子固定基板３２の裏面Ｂに形成されたパッド３３Ａとパッド上に設けられたはんだボール３３Ｂとを有している。パッド３３Ａのそれぞれは、素子固定基板３２に形成された図示しない導体パターンおよびボンディングパッド介して半導体素子３１と電気的に接続されている。

図３に示す回路基板２には、図２に示す結合部材３３に対応する位置に端子２１が設けられている。

図３に示す回路基板２の上に、図２に示す半導体装置３が、端子２１とはんだボール３３Ｂとをそれぞれ接触させて載せられた状態で、はんだリフロー処理で過熱されるとはんだボール３３Ｂが溶融し、半導体装置３が回路基板２上にはんだ接続される。これによって、結合部材３３が回路基板２と半導体装置３とを機械的に結合するとともに、電気的にも結合し、図１に示す回路基板組立体１が完成する。

図２に戻って、半導体装置３について説明を続ける。

図２のパート（Ｂ）に示すように、素子固定基板３２の裏面Ｂには、結合部材３３が一定間隔ｇで配列されているが、結合部材３３は裏面の全面に一様に配列されてはいない。素子固定基板３２は、裏面Ｂに、結合部材３３の配置が禁止された、ハッチングで示す結合禁止領域３２１と、結合部材３３が配置された結合領域３２２，３２３とを有している。結合禁止領域３２１は、素子固定基板３２の表裏面に交わる方向から臨んだ平面視で半導体素子３１の輪郭と重なって一周した帯状の領域である。結合部材３３は、結合禁止領域３２１を避けた、この結合禁止領域３２１の内側および外側の結合領域３２２，３２３に配置されている。結合禁止領域３２１の幅Ｗは、結合部材３３が配置可能な幅よりも大きい。結合部材３３が配置可能な幅は、取付公差を考慮しても隣接する結合部材同士の接触を確実に避けて回路基板に接続される余裕を見込んだ幅となっている。より詳細には、半導体装置３の結合領域３２２，３２３には、結合部材３３が一定間隔ｇで配列されており、結合禁止領域３２１の幅Ｗはこの間隔ｇよりも広幅である。さらに詳細には、結合部材３３のそれぞれは、結合領域３２２，３２３において、互いに交わる、周期的に配列された直線Ｌの交点に配置されているが、結合禁止領域３２１では、交点上における結合部材３３の配置が一列分禁止されている。このため、結合禁止領域３２１の帯状の領域が有する幅Ｗは、結合部材３３が交点に配置された直線Ｌの配列周期λ、つまり結合部材３３の配列周期λよりも広幅である。

このような構造を有する半導体装置３を備えた回路基板組立体１は、結合禁止領域３２１を有さない構造に比べ、温度変化に伴って結合部材に３３に生じるひずみの最大値が低下する。このため、結合部材３３のはんだボール３３Ｂの、パッド３３Ａおよび端子２１からの剥離や、はんだボール３３Ｂ自身のひびといった破損の可能性が低減する。よって、半導体装置３と回路基板２との接続信頼性が向上する。

結合禁止領域３２１を有する半導体装置３を備えた回路基板組立体１において、結合部材に３３に生じるひずみの最大値が低下することをシミュレーションで確認した。この説明の前に、回路基板組立体１において、温度変化に伴い、結合部材に３３に生じるひずみの最大値が低下する理由として考えられることを説明する。

図４は、結合部材に生じるひずみを説明する、参考例の回路基板組立体の断面図である。

図４の回路基板組立体は、本実施形態の半導体装置３と異なり結合禁止領域を有していない。この回路基板組立体８０１を形成する各部は温度変化に伴い伸縮すなわち膨張・収縮する。例えば、温度が高温になると各部は膨張するが、樹脂で形成された素子固定基板８３２および回路基板８０２の膨張係数は、シリコンといった材料で形成された半導体素子８３１の膨張係数よりも大きい。このため各部の不均等な膨張によって、結合部材８３３にひずみが生じる。

ここで、半導体装置８０３の素子固定基板８３２に固定された半導体素子８３１は、素子固定基板８３２の伸縮を押さえつけようとする。このため、半導体素子８３１の中央近辺Ｐでは、結合部材８３３に生じるひずみが半導体素子８３１によって抑えられる。しかし、半導体素子８３１の輪郭付近Ｑでは、素子固定基板８３２と半導体素子８３１との伸縮の差が増大し、結合部材８３３に生じるひずみは増大する。一方、素子固定基板８３２のうち半導体素子８３１の輪郭よりも外側Ｒでは、ともに樹脂材料で形成された素子固定基板８３２と回路基板８０２の膨張係数の差が小さいため、結合部材８３３に生じるひずみも、半導体素子８３１と重なる部分に比べ低下する。したがって、素子固定基板８３２のうち半導体素子８３１の輪郭と重なる領域に設けられた結合部材８３３に最も大きいひずみが生じる。

図２に示す半導体装置３およびこの半導体装置３を備えた回路基板組立体１は、結合部材３３が結合禁止領域３２１を避けて配置されており、図４に示す構造に対し、最も大きなひずみを生じる結合部材が除去されている。この結果、結合部材に生じる最大のひずみの量が低下するので、熱膨張に起因して結合部材の接触不良が生じる可能性が低下し、接触の信頼性が向上する。また、結合禁止領域３２１を構成する帯状部分の太さＷが、結合部材３３が配列された一定間隔ｇより広幅であることで、結合部材に生じる最大のひずみの量をより確実に低下させることができる。

次に、図１に示す結合禁止領域３２１を有する構造のシミュレーションモデル（実施例モデル）と、図４に示す、結合禁止領域を有しない構造のシミュレーションモデル（参考例モデル）を作成し、温度を変化させた場合に結合部材に生じるひずみの分布を得た。

図５に、シミュレーションで用いた、各部材ごとの材料、ヤング率、ポアソン比、および線膨張係数を示す。なお、シミュレーションのモデルでは、図１に示したパッド３３Ａや端子２１は省略し、結合部材をはんだのみとして単純化した。

図６は、結合禁止領域を有しない参考例モデルにおける結合部材の配置を示す図である。

シミュレーションの結果、図５に示す結合部材８３３のうち、２行目から７行目までのそれぞれの行では、半導体素子８３１の輪郭と重なる２列目および８列目の結合部材８３３で最大のひずみが得られた。また、２列目から８列目までのそれぞれの列では、半導体素子８３１の輪郭と重なる２行目および７行目の結合部材８３３の結合部材８３３で最大のひずみが得られた。すなわち、平面視において半導体素子８３１の輪郭と重なる位置に配置された、クロスハッチで示す結合部材に生じるひずみが最大であった。半導体素子８３１全体としては、最大のひずみは半導体素子の角に重なる位置Ｓ１に配置された結合部材８３３で得られた。図８に、温度を２５℃から１２５℃に変化させた場合に結合部材（はんだ部）で生じる最大のひずみおよび応力の値を示す。

図７は、結合禁止領域を有する実施例モデルにおける結合部材の配置を示す図である。

シミュレーションの結果、最大のひずみは、平面視で半導体素子と重なり、半導体素子の角に近い位置Ｓ２に配置された結合部材３３で得られた。図８に、温度を２５℃から１２５℃に変化させた場合に結合部材（はんだ部）で生じる最大のひずみおよび応力の値を示す。

図９は、参考例と実施例のモデルで得られた最大のひずみを比較して表すグラフである。

図８および図９に示すように、結合禁止領域を有さず、半導体素子の輪郭と重なる位置に結合部材が設けられた参考例のモデルでは、結合部材８３３で生じた最大のひずみの値が１．４９×１０^−３であった。一方、結合禁止領域を有する実施例のモデルでは、結合部材３３で生じた最大のひずみの値が６．３８×１０^−４に低下した。

なお、具体的な各実施形態に対する上記説明では、「課題を解決するための手段」で説明した基本形態における半導体装置の一例として半導体素子と素子固定基板とが密着して固定され、ボンディングワイヤを介して電気的に接続された構造の半導体装置３を説明した。しかし、基本形態における半導体装置は、半導体素子が素子固定基板に回路形成面を向けた姿勢で、はんだ３３Ｂよりも高融点のはんだによって接続されたフリップチップ構造を有するものであってもよい。

また、具体的な各実施形態に対する上記説明では、「課題を解決するための手段」で説明した基本形態における素子固定基板の一例として結合禁止領域３２１よりも外側に結合領域３２３を有する素子固定基板３２が示されているが、基本形態における素子固定基板は、結合禁止領域よりも外側の結合領域のさらに外側に結合部材が設けられていない部分を有したものであってもよい。

また、具体的な各実施形態に対する上記説明では、「課題を解決するための手段」で説明した基本形態における結合部材の一例として、周期的に配列された直線Ｌの交点に配置された結合部材３３が示されているが、基本形態における結合部材は、結合禁止領域の外側と内側とで異なる周期で配列されたものであってもよい。

また、具体的な各実施形態に対する上記説明では、「課題を解決するための手段」で説明した基本形態における結合部材の一例として、結合禁止領域３２１の外側と内側の結合領域３２２，３２３で一定間隔ｇで配列された結合部材３３が示されているが、基本形態における結合部材は、結合禁止領域の外側と内側とで異なる間隔で配列されたものであってもよい。

回路基板組立体の具体的な一実施形態を示す図である。 図１に示す回路基板が有する半導体装置を示す図である。 半導体装置が実装される前の回路基板を示す平面図である。 参考例の回路基板組立体の断面図である。 シミュレーションで用いた、各部材ごとの材料、ヤング率、ポアソン比、および線膨張係数を示した表である。 結合禁止領域を有しない参考例の回路基板組立体における結合部材の配置を示す図である。 結合禁止領域を有する回路基板組立体における結合部材の配置を示す図である。 シミュレーションにおける最大のひずみおよび応力の値を示す表である。 参考例と実施例のモデルで得られた最大のひずみを比較して表すグラフである。

符号の説明

１ 回路基板組立体
２ 回路基板
３ 半導体装置
３１ 半導体素子
３２ 素子固定基板
３３ 結合部材
３２１ 結合禁止領域
３２２，３２３ 結合領域

Claims (4)

1. 回路基板に搭載される半導体装置であって、
   半導体素子と、
   表面および裏面を有し該表面に前記半導体素子が固定された素子固定基板と、
   前記素子固定基板の裏面に二次元的に配列された、前記回路基板と前記素子固定基板を結合する複数の結合部材とを備え、
   前記結合部材が、前記裏面の、平面視で前記半導体素子の輪郭と重なって一周する、該結合部材が配置可能な幅よりも広幅の結合禁止領域を避けた、該結合禁止領域よりも内側および外側に配置されたものであることを特徴とする半導体装置。
2. 前記複数の結合部材が一定間隔で配列されたものであり、
   前記結合禁止領域が前記一定間隔よりも広幅であることを特徴とする請求項１記載の半導体装置。
3. 回路基板と、
   前記回路基板に搭載された半導体装置を備え、
   前記半導体装置が、
   半導体素子と、
   表面および裏面を有し該表面に前記半導体素子が固定された素子固定基板と、
   前記素子固定基板の裏面に二次元的に配列された、前記回路基板と前記素子固定基板を結合する複数の結合部材とを備え、
   前記結合部材が、前記裏面の、平面視で前記半導体素子の輪郭と重なって一周する、該結合部材が配置可能な幅よりも広幅の結合禁止領域を避けた、該結合禁止領域よりも内側および外側に配置されたものであることを特徴とする回路基板組立体。
4. 前記複数の結合部材が一定間隔で配列されたものであり、
   前記結合禁止領域が前記一定間隔よりも広幅であることを特徴とする請求項３記載の回路基板組立体。

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