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JP2010045723A - デジタルアナログコンバータ - Google Patents

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Abstract

【課題】寄生容量が存在していても，高精度のアナログ出力レベルを生成することができるＤＡＣを提供する。
【解決手段】ＤＡＣは，バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって共通端子に並列に接続されたキャパシタ群をそれぞれ有する下位側のキャパシタ群及び上位側のキャパシタ群（Ｃ０〜ＣＬ，ＣＬ＋１〜ＣＭ）と，下位側及び上位側の共通端子（Ｖｘｌ，Ｖｘ）の間に設けられた結合キャパシタ（Ｃｃ）と，下位側及び上位側のキャパシタ群の，下位側及び上位側の共通端子と反対側の端子にデジタル入力信号（φｃｍ，φｃｌ）に応じて導通と非導通が制御されるスイッチ群（ＳＷｇ）とを有し，さらに，下位側共通端子に，容量値が可変調整可能な調整キャパシタ（Ｃａｄｊ）が設けられる。
【選択図】図５

Description

本発明は，デジタルアナログコンバータ（以下ＤＡＣと称する。）に関し，特に，電荷再配分型のＤＡＣに関する。
電荷再配分型のＤＡＣは，バイナリー（２のべき乗）の比率（１：２：４：８：〜：２Ｌ）で重み付けされた容量値をもつ複数のキャパシタを並列に接続して構成される。そして，ＤＡＣは，リセット状態で共通接続ノードを基準電位にしてキャパシタの電荷状態をリセットし，動作状態で共通接続ノードとは反対側の電極に高基準電圧か低基準電圧かのいずれかをデジタル入力信号に基づいて印加して，共通接続ノードにアナログ出力電圧を生成する。
上記の電荷再配分型のＤＡＣは，例えば，特許文献１，２，３，４，５や非特許文献１などに開示されている。
電荷再配分型のＤＡＣは，ビット数が大きくなるとキャパシタの数も増え，特に上位ビットに対応するキャパシタの容量値が大きくなる。キャパシタの容量値の増大は，集積回路で実現した場合チップ面積の増大を招く。そこで，上位ビットのキャパシタ群と下位ビットのキャパシタ群との間に結合キャパシタを設けたＤＡＣが提案されている。結合キャパシタを設けることで，上位側と下位側のキャパシタ群の容量はそれぞれがバイナリーの比率で重み付けされればよく，上位側のキャパシタの容量値を低減することができる。上記の特許文献１〜５，非特許文献１などに開示されたＤＡＣは，上記の結合キャパシタを有する。
また，電荷再配分型のＤＡＣを有する逐次比較型のアナログデジタルコンバータ（以下ＡＤＣと称する。）は，アナログ入力電圧をサンプリングし，このサンプリングしたアナログ入力電圧と電荷再配分型のＤＡＣで生成した比較対象電圧との比較動作を，ＤＡＣのデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。逐次比較動作は，前ビットでの比較結果に応じて，次の下位ビットでの比較動作での比較対象電圧を下位ビットに対応させて変化させる。
逐次比較型のＡＤＣは，例えば，非特許文献２，３などに開示されている。これらの文献にも記載されるとおり，逐次比較型のＡＤＣは，離散的な比較対象電圧を生成するＤＡＣを有する。そして，非特許文献２，３のＡＤＣは，アナログ入力端子と，電荷再配分型のＤＡＣと，アナログ入力電圧と比較対象電圧とを比較する比較器と，比較器の結果を記憶しデジタル出力信号を出力するＳＡＲロジック回路（Successive Approximation Register Logic Circuit）とを有する。電荷再配分型のＤＡＣのデジタル入力信号は，各ビットでの比較結果に応じてＳＡＲロジック回路により生成される。
特開昭５７−１２４９３３号公報 特開昭６２−２４５７２３号公報 特開２００２−１９０７３２号公報 特開２００１−１６０７５７号公報 特許第３１１５２９６号公報 Kul B. Ohri, Michael J. Callahan Jr.; Integrated PCM codec, IEEE Journal of Solid-State Circuits, vol. 14, pp. 38 - 46, February 1979. Jens Sauerbrey, Doris Schmitt-Landsiedel, Roland Thewes; A 0.5V, 1μW successive approximation ADC, Proceedings of the 28th European Solid-State Circuits Conference, September 2002. Hae-Sung Lee, David A. Hodges, Paul R. Gray; A self calibrating 12b 12μs CMOS ADC, IEEE International Solid-State Circuits Conference, vol. XXVII, pp. 64 - 65, February 1984.
前述の上位側と下位側のキャパシタ群の間に結合キャパシタを設けた電荷再配分型のＤＡＣは，結合キャパシタの容量値を高精度に形成することが必要である。また，特許文献１は，結合キャパシタの容量値を最下位ビットのキャパシタの容量値と等しくした回路構成を提案している。
しかしながら，いずれのＤＡＣであっても，集積回路でＤＡＣを実現した場合は寄生容量がキャパシタ群に形成されるので，デジタル入力信号に対するアナログ出力電圧を高精度に生成することは困難である。特に，寄生容量の存在により下位側のキャパシタ群による上位側キャパシタ群への重み値が理想値と異なり，すなわち理想値よりも小さくなり，アナログ出力電圧のステップ電圧が不均一になる。
そこで，本発明の目的は，寄生容量が存在していても，高精度のアナログ出力レベルを生成することができるＤＡＣを提供することにある。
さらに，本発明の別の目的は，寄生容量が存在していても，高精度のアナログ出力レベルを生成することができるＤＡＣを有する逐次比較型のＡＤＣを提供することにある。
本願の第１のＤＡＣは，バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって共通端子に並列に接続されたキャパシタ群をそれぞれ有する下位側のキャパシタ群及び上位側のキャパシタ群と，下位側及び上位側の共通端子の間に設けられた結合キャパシタと，下位側及び上位側のキャパシタ群の，下位側及び上位側の共通端子と反対側の端子にデジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，さらに，下位側共通端子に，容量値が可変調整可能な調整キャパシタが設けられる。
好ましくは，この調整キャパシタは，デジタル入力信号を第１の上位ビットと全て０または１の第１の下位ビットに設定した時の前記上位側の共通端子の電位と，デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと全て１または０の第２の下位ビットに設定した時の前記上位側の共通端子の電位とが，等しくなるように，その容量値が調整される。キャリプレーション工程で調整キャパシタの容量値を調整することで，寄生容量による精度の低下を抑制することができる。
本願の第２のＤＡＣは，バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって共通端子に並列に接続されたキャパシタ群をそれぞれ有する下位側のキャパシタ群及び上位側のキャパシタ群と，下位側及び上位側のキャパシタ群のそれぞれの共通端子の間に設けられた結合キャパシタと，下位側及び上位側のキャパシタ群の前記共通端子と反対側の端子にデジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，結合キャパシタがその容量値が可変調整可能である。
好ましくは，この調整可能な結合キャパシタは，デジタル入力信号を第１の上位ビットと全て０または１の第１の下位ビットに設定した時の前記上位側の共通端子の電位と，デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと全て１または０の第２の下位ビットに設定した時の前記上位側の共通端子の電位とが，等しくなるように，その容量値が調整される。
本願の第３のＤＡＣは，第１，第２のＤＡＣの，容量値が可変制御可能な調整キャパシタと，容量値が可変制御可能な結合キャパシタとの両方を有する。そして，好ましくは，調整キャパシタと結合キャパシタの両方またはいずれか一方が，その容量値が前述のように調整される。
さらに，本願の逐次比較型ＡＤＣは，上記の第１，第２または第３のＤＡＣを有し，ＤＡＣにより生成された比較対象電圧とアナログ入力電圧とを比較する比較器と，比較器の比較結果に応じて次のビット判定のためにＤＡＣに比較対象電圧を制御する制御信号を生成するロジック回路とを有する。
調整キャパシタまたは結合キャパシタの容量値が適切な値に調整されるので，ＤＡ変換精度を高くすることができる。
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１，図２は，逐次比較型ＡＤＣの構成図である。逐次比較型ＡＤＣは，アナログ入力電圧ＶＩＮをデジタル出力信号Ｄｏｕｔに変換する回路である。また，逐次比較型ＡＤＣは，バイナリーに重み付けされた容量値を有するキャパシタ群Ｃｄ，Ｃ０〜Ｃ３，Ｃ４〜Ｃ７とスイッチ群ＳＷｇとを有する電荷分配型ＤＡＣ（Ｃ−ＤＡＣ）と，キャパシタ群の共通端子Ｖｘの電圧を増幅するバッファアンプ１０と，バッファアンプの出力を閾値電圧である基準電位ＶＣＭ（例えば０Ｖ）と比較する比較器１２と，比較器１２の出力をラッチするフリップフロップ１４と，フリップフロップ１４のラッチ信号を逐次蓄積し複数ビットのデジタル出力信号Ｄｏｕｔを出力するＳＡＲロジック回路１６とを有する。留意すべき点は，逐次比較型ＡＤＣは，内部にデジタルアナログコンバータ（ＤＡＣ）を有することである。
この例では，デジタル出力信号Ｄｏｕｔは８ビットであり，このＡＤＣはアナログ入力電圧ＶＩＮを２５６階調のデジタル信号に変換する。そして，キャパシタ群の容量値は，図中に示されるとおり，１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ，３２Ｃ，６４Ｃ，１２８Ｃである。ここで，Ｃは単位容量値を意味する。なお，キャパシタＣｄはダミーキャパシタでありアナログ入力電圧を２５６等分の１の分解能でデジタル出力信号に変換するために必要であるが，ダミーキャパシタＣｄがなくても２５５等分の１の分解能になるので，設けない場合もある。
ＳＡＲロジック回路１６は，クロックＣＬＫに同期して制御信号φｓ，φｃｍｐ，φｃを出力する。制御信号φｓは共通端子Ｖｘを基準電位ＶＣＭに接続するスイッチＳＷ１を制御し，制御信号φｃｍｐはコンパレータ１２とフリップフロップ１４の動作タイミング信号であり，制御信号φｃは図中矢印で示したスイッチ群ＳＷｇを高基準電圧ＶＲＨ，低基準電圧ＶＲＬ，アナログ入力電圧ＶＩＮのいずれかに接続させる制御信号である。
制御信号φｃは，電荷分配型ＤＡＣのデジタル入力信号に対応し，共通端子Ｖｘにデジタル入力信号に対応するアナログ出力電圧が生成される。
この逐次比較型ＡＤＣの概略動作は次の通りである。図１のサンプリング期間では，スイッチ群ＳＷｇを全てアナログ入力電圧ＶＩＮの端子に接続し，スイッチＳＷ１を接続状態にして共通端子Ｖｘに基準電位ＶＣＭを接続する。これにより，キャパシタ群には，
Ｑ０＝２５６Ｃ（ＶＩＮ−ＶＣＭ） （１）
の電荷が蓄積される。つまり，アナログ入力電圧ＶＩＮがＤＡコンバータＣ−ＤＡＣのキャパシタ群にサンプリングされたことになる。
次に，逐次比較動作期間では，図２に示すとおり制御信号φｓによりスイッチＳＷ１がオフに制御される。そして，逐次比較動作の最初，スイッチ群ＳＷｇは，制御信号φｃにより，最上位のキャパシタＣ７のスイッチは高基準電圧ＶＲＨ側に接続され，それ以外のキャパシタＣｄ，Ｃ０〜Ｃ６のスイッチは低基準電圧ＶＲＬ側に接続される。これにより，キャパシタ群の電荷Ｑ１は，
Ｑ１＝１２８Ｃ（ＶＲＨ−Ｖｘ）＋１２８Ｃ（ＶＲＬ−Ｖｘ） （２）
になる。
上記式（１）と（２）の電荷は電荷保存の法則により等しいので，Ｑ０＝Ｑ１を解くと，
Ｖｘ＝｛（ＶＲＨ＋ＶＲＬ）／２｝−ＶＩＮ＋ＶＣＭ （３）
となる。比較器１２の閾値が基準電位ＶＣＭであるので，比較器によるＶｘと基準電位ＶＣＭとの比較は，式（３）から
Ｖｘ−ＶＣＭ＝｛（ＶＲＨ＋ＶＲＬ）／２｝−ＶＩＮ （４）
が正か負かを判定することを意味する。したがって，この比較器の判定は，式（４）から，基準電圧ＶＲＨ，ＶＲＬの中点電圧（ＶＲＨ＋ＶＲＬ）／２とアナログ入力電圧ＶＩＮとを比較することを意味する。すなわち，式（４）が負（ＶＩＮ＞（ＶＲＨ＋ＶＲＬ）／２）か，正（ＶＩＮ＜（ＶＲＨ＋ＶＲＬ）／２）かに応じて，デジタル値Ｄｏｕｔの最上位ビットＭＳＢが１か０かに判定される。
次に，２番目の上位ビットＭＳＢ−１の判定のために，キャパシタＣ７のスイッチはＶＩＮ＜（ＶＲＨ＋ＶＲＬ）／２であれば高基準電圧ＶＲＨに維持され，ＶＩＮ＞（ＶＲＨ＋ＶＲＬ）／２であれば低基準電圧ＶＲＬに切り替えられ，２番目の上位のキャパシタＣ６（容量値が６４Ｃ）のスイッチは高基準電圧ＶＲＨ側に接続され，それ以下のキャパシタＣｄ，Ｃ０〜Ｃ５のスイッチは低基準電圧ＶＲＬ側に接続される。つまり，ＳＡＲロジック回路１６が，最上位ビットの判定結果に応じて，スイッチ群ＳＷｇのオン・オフを制御する制御信号φｃを生成する。これにより，入力ＶＩＮが３（ＶＲＨ＋ＶＲＬ）／４より大か小かの比較，または入力ＶＩＮが１（ＶＲＨ＋ＶＲＬ）／４より大か小かの比較が，比較器１２により行われ，２番目の上位ビットが判定される。
以下同様に，制御信号φｃによるスイッチ群ＳＷｇの切替により，共通端子Ｖｘの電位は徐々に基準電圧ＶＣＭに近づけられながら，基準電圧ＶＣＭとの比較動作が繰り返される。そして，最下位ビットの判定が終了すると，ＳＡＲロジック回路１６は，８ビットのデジタル出力信号Ｄｏｕｔを出力する。
図３は，逐次比較型ＡＤＣの別の構成図である。図１の場合，内蔵される電荷配分型のＤＡコンバータＣ−ＤＡＣは，最大で１２８Ｃの容量値を有するキャパシタＣ７が必要になる。これに対して，図３の逐次比較型ＡＤＣのＤＡコンバータＣ−ＤＡＣは，キャパシタ群を下位側ＬＳＢ（Ｌ個）と上位側ＭＳＢ（Ｍ−Ｌ個）とに分けて，下位側のキャパシタ群Ｃ０〜ＣＬと，上位側のキャパシタ群ＣＬ＋１〜ＣＭとが，それぞれバイナリで重み付けした容量値１Ｃ，２Ｃ，〜２Ｌ−１Ｃ，１Ｃ，２Ｃ，〜２Ｍ−Ｌ−１Ｃを有し，下位側の共通端子Ｖｘｌと上位側の共通端子Ｖｘとの間に結合容量Ｃｃを設ける。また，下位側にはダミーキャパシタＣｄを設ける。この場合の結合容量Ｃｃの容量値は，（２Ｌ／２Ｌ―１）＊Ｃになる。それ以外の構成は，図１と同じである。
かかる結合容量Ｃｃを設けることで，下位側の共通端子Ｖｘｌの電位変化による上位側の共通端子Ｖｘへの影響は，図１と同様になる。そして，キャパシタ群のトータルの容量値は図１の例より小さくなる。そして，図３の逐次比較の動作は，図１と同じである。
図４は，逐次比較型ＡＤＣの別の構成例である。図３との違いは，ダミーキャパシタがないことと，キャパシタ群が下位側ＬＳＢと上位側ＭＳＢとでそれぞれ４個ずつＣ０〜Ｃ３，Ｃ４〜Ｃ７になっていること，結合容量Ｃｃの容量値が１Ｃであることであり，それ以外は図３と同じである。ダミーキャパシタを設けないことで，結合容量Ｃｃの容量値を単位容量値１Ｃにすることができ，図３のように，容量値を（２Ｌ／２Ｌ―１）＊Ｃに設定する必要はなく，その分製造が容易になる。
しかしながら，図４に示したＤＡコンバータＣ−ＤＡＣを集積回路装置内に形成すると，キャパシタ群のいたるところに寄生容量が形成されてしまう。図４には，下位側ＬＳＢのキャパシタ群Ｃ０〜Ｃ３に並列に寄生容量Ｃｐが示されている。したがって，結合容量Ｃｃの容量値を正確に１Ｃに生成したとしても，この寄生容量Ｃｐの存在により，下位側ＬＳＢのキャパシタ群Ｃ０〜３による共通端子Ｖｘｌの電位変化は，上位側ＭＳＢの共通端子Ｖｘに，弱められて伝達される。つまり，寄生容量Ｃｐの影響で，下位側の共通端子Ｖｘｌの電位変化による上位側の共通端子Ｖｘへの重み値は，理論値より小さくなる。
図３のＤＡコンバータＣ−ＤＡＣも同様に，寄生容量Ｃｐの存在により，結合容量Ｃｃの容量値を正確に（２Ｌ／２Ｌ―１）＊Ｃに生成したとしても，下位側ＬＳＢのキャパシタ群による共通端子Ｖｘｌの電位変化は，上位側ＭＳＢの共通端子Ｖｘに，理論値の重み値より弱められて伝達される。
図３，４において，上位側ＭＳＢのキャパシタ群にも寄生容量は存在するので，それによる影響も無視することはできない。
上記の通り，下位側の共通端子Ｖｘｌの電位変化が理論値のとおり上位側の共通端子Ｖｘに伝達されない場合は，下位側のビットと上位側のビット間のアナログ出力電圧のステップが，他のビット間の電圧ステップと異なることになり，ＤＡコンバータＣ−ＤＡＣにより生成される離散的なアナログ出力電圧Ｖｘの精度が悪くなる。
図５は，第１の実施の形態における逐次比較型ＡＤＣの構成図である。このＡＤＣは，第１の実施の形態における電荷分配型ＤＡＣ（Ｃ−ＤＡＣ）を有する。それ以外の，バッファアンプ１０，比較器１２，ラッチ回路１４，ＳＡＲロジック回路１６は，図１〜図４と同等である。ただし，ＤＡコンバータＣ−ＤＡＣは，調整用キャパシタＣａｄｊを共通端子Ｖｘｌに接続し，下位側ＬＳＢのキャパシタ群に並列に設けている。それに伴い，ＳＡＲロジック回路１６は，キャリブレーション用の制御信号Ｃａｌ＿０を生成し，調整用キャパシタＣａｄｊの容量値を調整する。
図５のＤＡコンバータＣ−ＤＡＣは，図３と同様に，ダミーキャパシタＣｄを有するキャパシタ群と，結合キャパシタＣｃとを有する。ただし，結合キャパシタＣｃの容量値を（２Ｌ／２Ｌ―１）＊Ｃより大きい値ｋ（２Ｌ／２Ｌ―１）＊Ｃ（但しｋ＞１）にする。そして，下位側のキャパシタ群に並列に調整用キャパシタＣａｄｊを設ける。この調整用キャパシタＣａｄｊは，その容量値が制御信号Ｃａｌ＿Ｏにより可変調整可能であり，調整後の容量値はａ＊Ｃである。
図５のＤＡコンバータＣ−ＤＡＣには，図示されてはいないが，図３のような寄生容量Ｃｐが存在する。この寄生容量は，調整キャパシタＣａｄｊに含まれているとみなすことができる。下位側の寄生容量Ｃｐに起因して，下位側の共通端子Ｖｘｌの電位変化が弱められて上位側の共通端子Ｖｘに伝達する。つまり，寄生容量が存在すると下位側の重み値は理論値より小さい方向に誤差を持つ。
そこで，図５のＤＡコンバータでは，結合キャパシタＣｃを前述のように理論値より大きく設定し，下位側の重み値が理論値よりも大きくなるようにする。その一方で，調整用キャパシタＣａｄｊの容量値を調整することで，実質的に下位側の寄生容量Ｃｐを増加させ，下位側の共通端子Ｖｘｌの電位変化による重み値をより低く調整できるようにしている。この調整により，下位側からの重み値は理論値に一致させることができる。
図６は，第１の実施の形態における別の逐次比較型ＡＤＣの構成図である。このＡＤＣは，本実施の形態における電荷分配型ＤＡＣ（Ｃ−ＤＡＣ）を有する。このＤＡコンバータＣ−ＤＡＣは，図４と同様に，ダミーキャパシタＣｄを有しない。そして，結合キャパシタＣｃにより下位側ＬＳＢの共通端子Ｖｘｌと上位側ＭＳＢの共通端子Ｖｘとが結合されている。この例のＤＡコンバータＣ−ＤＡＣも，調整用キャパシタＣａｄｊを共通端子Ｖｘｌに設け，下位側ＬＳＢのキャパシタ群に並列に設けている。それに伴い，ＳＡＲロジック回路１６は，キャリブレーション用の制御信号Ｃａｌ＿０を生成し，調整用キャパシタＣａｄｊの容量値を調整する。ただし，結合容量Ｃｃの容量値を理論値１Ｃより大きいｋ＊Ｃ（但しｋ＞１）にし，調整用キャパシタＣａｄｊの容量値が制御信号Ｃａｌ＿Ｏにより可変調整可能であり，調整後の容量値はａ＊Ｃである。
図６のＤＡコンバータＣ−ＤＡＣも，図５と同様の原理により，調整用キャパシタＣａｄｊの容量値を調整することにより，下位側からの重み付け値は理論値に一致させることができる。
次に，図５の逐次比較型ＡＤＣを例にして，具体的な調整用キャパシタＣａｄｊの容量値の調整動作と，通常動作について説明する。
図７は，図５の逐次比較型ＡＤＣのＬ＝３，Ｍ＝７の回路図である。つまり，ＤＡコンバータＣ−ＤＡＣは，下位側のキャパシタ群がダミーキャパシタＣｄと４つのキャパシタＣ０〜Ｃ３を有し，上位側のキャパシタ群が４つのキャパシタＣ４〜Ｃ７を有し，８ビットの制御信号φｃｍに対応して２５６階調のアナログ電圧を共通端子Ｖｘに生成する。図７中，（１）は寄生容量も調整キャパシタａ＊Ｃもない理想的な回路図であり，（２）は寄生容量を含む調整キャパシタａ＊Ｃを有する回路図である。（１）（２）において，初期状態（キャパシタ群内の電荷＝０）から下位側のキャパシタ群のうち合計容量値ｎＣのキャパシタの電極に基準電圧ＶＲＨ＝１Ｖが印加された場合に，下位側ＬＳＢの共通端子Ｖｘｌの電位変化が上位側ＭＳＢの共通端子Ｖｘに伝わる電荷量が（１）（２）で等しいことが求められる。
回路図（１）では，初期状態で，下位側のキャパシタの共通端子Ｖｘｌとは反対側の電極全てにＶＲＬ（＝０Ｖ）が印加され，スイッチＳＷ１，ＳＷ２が共にオンして共通端子Ｖｘｌ，Ｖｘに基準電圧ＶＣＭ＝０Ｖが印加され，電荷Ｑ＝０である。そして，スイッチＳＷ１，ＳＷ２が共にオフにされ下位側のキャパシタ群の反対側の電極のうち合計容量値ｎＣのキャパシタの電極に基準電圧ＶＲＨ＝１Ｖが印加されると，電荷は次のとおりになる。
電荷Ｑ＝ｎＣ（Ｖｘｌ−１）＋｛（１６−ｎ）Ｃ＋Ｃｃ｝Ｖｘｌ＝０
これを解くと，Ｖｘｌ＝ｎＣ／（１６Ｃ＋Ｃｃ）となる。
そして，この電位変化Ｖｘｌが結合キャパシタＣｃを経由して上位側共通端子Ｖｘに伝わるので，その伝わる電荷量Ｑは次のとおりになる。
Ｑ＝Ｖｘｌ＊Ｃｃ＝｛ｎＣ／（１６Ｃ＋Ｃｃ）｝＊Ｃｃ （５）
一方，回路図（２）では，調整キャパシタＣａｄｊの調整済み容量ａＣが追加され，結合キャパシタＣｃがｋＣｃになっているので，上記と同様の計算をすると，電荷は次のとおりになる。
電荷Ｑ＝ｎＣ（Ｖｘｌ−１）＋｛（１６−ｎ）Ｃ＋ｋＣｃ＋ａＣ｝Ｖｘｌ＝０
これを解くと，Ｖｘｌ＝ｎＣ／（１６Ｃ＋ｋＣｃ＋ａＣ）となる。
そして，この電位変化Ｖｘｌが結合キャパシタＣｃを経由して上位側共通端子Ｖｘに伝わるので，その伝わる電荷量Ｑは次のとおりになる。
Ｑ＝Ｖｘｌ＊Ｃｃ＝｛ｎＣ／（１６Ｃ＋ｋＣｃ＋ａＣ）｝＊ｋＣｃ （６）
上記の式（５）と式（６）の電荷量が等しければ，回路図（２）の上位側共通端子Ｖｘの電圧は，理想状態の回路図（１）の上位側共通端子Ｖｘの電圧と等しくなる。よって，（５）＝（６）を解くと，ａ＝１６（ｋ−１）が得られる。すなわち，寄生容量を含む調整キャパシタＣａｄｊがａ＊Ｃ＝１６（ｋ−１）＊Ｃに調整されれば，寄生容量による上位側共通端子Ｖｘの誤差はなくなるのである。
次に，図７の逐次比較型ＡＤＣにおける電荷分配型ＤＡコンバータＣ−ＤＡＣの調整キャパシタＣａｄｊの校正手順について説明する。理想状態では，下位側ＬＳＢのキャパシタ群Ｃｄ，Ｃ０〜Ｃ３，Ｃａｄｊと結合キャパシタＣｃとの合成容量が，上位側ＭＳＢのキャパシタ群Ｃ４〜Ｃ７の最小容量Ｃに等しい。
そこで，校正手順では，調整キャパシタＣａｄｊの容量値を制御信号Ｃａｌ＿Ｏにより任意の値に設定した状態で，スイッチＳＷ１，ＳＷ２をオンにして共通端子Ｖｘｌ，Ｖｘを共に基準電圧ＶＣＭ（＝０）にし，下位側の入力デジタル値φｃｌを全て０（０００００）または全て１（１１１１１）にし，上位側の入力デジタル値φｃｍを任意のデジタル値にする。この時，共通端子Ｖｘは基準電圧ＶＣＭになっている。そして，次に，スイッチＳＷ１，ＳＷ２をオフにし，下位側入力デジタル値φｃｌを全て１または全て０に切り替えると同時に，上位側の入力デジタル値φｃｍを最小値だけ小さくまたは大きく切り替える。この切り替え時に，共通端子Ｖｘの電位変化が最小（望ましくは０）になる調整キャパシタＣａｄｊの容量値を検出する。具体的には，コンパレータ１２の比較結果に応じて，調整キャパシタＣａｄｊの容量値を順次変化させながら，コンパレータ１２の比較結果がＬからＨまたはＨからＬに切り替わるポイントを探索する。
図７，図８，図９を参照して，上記の校正手順を具体的に説明する。図９は，校正手順でのタイミングチャート図であり，図７は期間Ｐ１のスイッチ状態，図８は期間Ｐ２のスイッチ状態を示している。
［期間Ｐ１（１）］では，制御信号φｓ＝ＨでスイッチＳＷ１，ＳＷ２は共にオンにされ，下位側デジタル入力φｃｌ＝１１１１１，上位側デジタル入力φｃｌ＝００００にリセットされる。最初の校正制御信号Ｃａｌ＿Ｏ＝００００である。この状態で，下位側キャパシタ群には１６Ｃ＊ＶＲＨの電荷が蓄積される。この電荷量は上位側キャパシタ群のデジタル入力φｃｍの最小値に対応する。
［期間Ｐ２（１）］では，制御信号φｓ＝ＬでスイッチＳＷ１，ＳＷ２は共にオフに，下位側デジタル入力φｃｌ＝０００００，上位側デジタル入力φｃｌ＝０００１に切り替えられる。これにより，下位側キャパシタ群では１６Ｃ＊ＶＲＨの電荷が減少するが，上位側キャパシタ群ではＣ＊ＶＲＨの電荷が増加する。下位側の電荷減少による共通端子Ｖｘの電圧低下と上位側の電荷増加による共通端子Ｖｘの電圧増加の大小関係が，比較器１２の出力に検出される。
すなわち，調整キャパシタＣａｄｊの容量値が不足している場合は，下位側の重み値が大きく下位側の電荷の減少量による共通端子Ｖｘの低下が上位側の電荷の増加量による共通端子Ｖｘの上昇を上回り，比較器１２の出力Ｎ１はＬレベルになる。図９のタイミングチャートでは，最初は，校正制御信号Ｃａｌ＿Ｏ＝００００に設定され，調整キャパシタＣａｄｊの容量値が不足し，比較器１２の出力Ｎ１はＬレベルになっている。
比較器１２の出力Ｎ１＝Ｌに応じて，調整キャパシタＣａｄｊの容量値を増大させて，上記の期間Ｐ１（２），Ｐ２（２）が繰り返される。つまり，校正制御信号をＣａｌ＿Ｏ＝０００１に上昇させて期間Ｐ１（２），Ｐ２（２）が行われる。
［期間Ｐ１（２）］では，期間Ｐ１（１）と同様にリセットされる。そして，［期間Ｐ１（２）］では，期間Ｐ２（１）と同様に切り替えられる。この時の比較器１２の出力Ｎ１はＬレベルである。つまり，依然として調整キャパシタＣａｄｊの容量値が不足している。Ｎ１＝Ｌに応じて，校正制御信号をＣａｌ＿Ｏ＝００１０に上昇させて期間Ｐ１（３），Ｐ２（３）が行われる。
［期間Ｐ１（３）］では，期間Ｐ１（１）と同様にリセットされる。そして，［期間Ｐ１（３）］では，期間Ｐ２（１）と同様に切り替えられる。この時の比較器１２の出力Ｎ１はＨレベルである。つまり，下位側の電荷減少による共通端子Ｖｘの電圧低下と上位側の電荷増加による共通端子Ｖｘの電圧増加の大小関係がほぼバランスしたことになる。そこで，校正制御信号Ｃａｌ＿Ｏは比較器の出力Ｎ１が切り替わる前後の「０００１」または「００１０」に設定される。これにより，設定された校正制御信号に対応する容量値に，調整キャパシタＣａｄｊの容量値が調整される。
上記の校正手順では，期間Ｐ１から期間Ｐ２に切り替えるとき，上位側デジタル値φｃｍは最小値のみ低下すれば良い。例えば，φｃｍ＝１０００からφｃｍ＝０１１１に変化させても良い。
または，上記の構成手順では，期間Ｐ１から期間Ｐ２に切り替えるとき，下位側デジタル値φｃｌを「０００００」から「１１１１１」に切り替え，上位側デジタル値φｃｍを最小値だけ増加すれば良い。例えば，φｃｍ＝０１１１１からφｃｍ＝１００００に変化させても良い。上位側デジタル値φｃｍは，１６ビットの中央値の「７」から「８」または「８」から「７」に切り替える場合に校正精度が良くなることが確認されている。
さらに，上記の校正手順では，校正制御信号Ｃａｌ＿Ｏを中央値「１０００」から開始して，比較器１２の出力Ｎ１のレベルに応じて，構成制御信号Ｃａｌ＿Ｏを増大または減少させても良い。その場合は，探索回数を確率的に最小にすることが期待される。
図１０は，本実施の形態における調整キャパシタＣａｄｊの一例を示す回路図である。調整キャパシタＣａｄｊは，共通端子Ｖｘｌとグランド端子との間に並列に配列された複数のキャパシタＣａ１〜ＣａＮと，スイッチ群ＳＷａｄｊとを有する。複数のキャパシタＣａ１〜ＣａＮは，容量値が全て同一でもよく，バイナリーで重み付けされた値でもよい。そして，スイッチ群ＳＷａｄｊは，校正制御信号Ｃａｌ＿Ｏの各ビットの信号に応じてオン・オフ制御される。校正制御信号Ｃａｌ＿Ｏが全て０の場合はスイッチ群ＳＷａｄｊが全てオフになり，調整キャパシタＣａｄｊの容量値は最小になり，全て１の場合はスイッチ群が全てオンになり，調整キャパシタＣａｄｊの容量値は最大になる。
図１１，図１２は，本実施の形態における逐次比較型ＡＤＣの通常動作におけるスイッチング群の状態を示す図である。図１３は，通常動作のタイミングチャート図である。図１３を参照しながら，逐次比較型ＡＤＣの通常動作について説明する。
時間ｔ０，ｔ１において，ＳＡＲロジック回路１６が制御信号φｃによりスイッチ群ＳＷｇを全てアナログ入力電圧ＶＩＮの端子側に接続させ，制御信号φｓによりスイッチＳＷ１，ＳＷ２を共にオンさせる。これにより，アナログ入力電圧ＶＩＮと基準電圧ＶＣＭ間の電圧が，全てのキャパシタＣｄ，Ｃ１〜Ｃ７に印加され，対応する電荷がキャパシタにホールドされる。
次に，時間ｔ２で最上位ビットのビット判定を行う。すなわち，図１１に示されるとおり，スイッチＳＷ１，ＳＷ２がオフにされ，最上位のキャパシタＣ７に対応するスイッチＳＷｇが高基準電圧ＶＲＨ側に，残りの全てのキャパシタに対応するスイッチＳＷｇが低基準電圧ＶＲＬ側に接続される。これにより，前述の式（３）で示した電圧が共通端子Ｖｘに生成される。
Ｖｘ＝｛（ＶＲＨ＋ＶＲＬ）／２｝−ＶＩＮ＋ＶＣＭ （３）
制御信号φｃｍｐのＬレベルに応答して，比較器１２が，この共通端子Ｖｘの電圧が基準電圧ＶＣＭより高いか低いかの判定を行い，ラッチ回路１４がその判定結果Ｎ１をラッチし，ラッチデータＮ２がＳＡＲロジック回路１６に入力される。この判定結果Ｎ１，Ｎ２は，上記の式（３）によれば，アナログ入力電圧ＶＩＮが高基準電圧ＶＲＨと低基準電圧ＶＲＬの中間値（ＶＲＨ＋ＶＲＬ）／２より大きいか小さいかの判定結果を意味する。したがって，この判定結果がデジタル出力信号Ｄｏｕｔの最上位ビットに対応する。なお，図１３中には，制御信号φｃが１／２Ｖｒｅｆと記載されており，この１／２Ｖｒｅｆは上記の（ＶＲＨ＋ＶＲＬ）／２に対応する。
次に，時間ｔ３では次の上位ビットのビット判定が行われる。上記の判定結果に応じて，ＳＡＲロジック回路１６が制御信号φｃにより，最上位ビットのキャパシタＣ７に対するスイッチＳＷｇを高基準電圧ＶＲＨまたは低基準電圧ＶＲＬのいずれかに接続するとともに，次の上位ビットのキャパシタＣ６に対するスイッチＳＷｇを低基準電圧ＶＲＬ側に接続する。時間ｔ２で，Ｖｘ−ＶＣＭ＞０，すなわちＶＩＮ＜（ＶＲＨ＋ＶＲＬ）／２なら，最上位ビットの判定結果Ｎ１はＨになり，時間ｔ３ではキャパシタＣ７に対するスイッチＳＷｇは高基準電圧ＶＲＨに接続される。逆の場合は，判定結果Ｎ１はＬになり，キャパシタＣ７に対するスイッチＳＷｇは低基準電圧ＶＲＬに接続される。図１２の状態では，キャパシタＣ７に対するスイッチＳＷｇは高基準電圧ＶＲＨに接続されている。
図１２のように，キャパシタＣ７に対するスイッチＳＷｇは高基準電圧ＶＲＨに接続されていると，上記の式（３）は，以下のとおりになる。
Ｖｘ＝｛（ＶＲＨ＋ＶＲＬ）／４｝−ＶＩＮ＋ＶＣＭ （３−１）
したがって，比較器１２の判定結果Ｎ１は，最上位ビットより１つ低い上位ビットの判定結果になる。キャパシタＣ７に対するスイッチＳＷｇは低基準電圧ＶＲＬに接続されていると，上記の式（３）は，以下のとおりになる。
Ｖｘ＝｛３（ＶＲＨ＋ＶＲＬ）／４｝−ＶＩＮ＋ＶＣＭ （３−２）
図１３中には，時間ｔ３で，制御信号φｃが１／４Ｖｒｅｆと記載されており，この１／４Ｖｒｅｆが，上記式（３−１），（３−２）の（ＶＲＨ＋ＶＲＬ）／４または３（ＶＲＨ＋ＶＲＬ）／４に対応する。
以下同様にして，図１３の時間ｔ４〜ｔ９でビット判定が逐次繰り返される。時間ｔ９で最小位ビットのビット判定が終了すると，アナログ入力電圧Ｖｉｎ（１）に対するデジタル出力信号Ｄｏｕｔが確定する。そして，時間ｔ１０から次のアナログ入力電圧Ｖｉｎ（２）のホールド動作が行われる。また，時間ｔ１１でＳＡＲロジック回路１６はエンドオブコンバージョン信号ＥＯＣをＬレベルにして，８ビットのデジタル出力信号への変換が完了したことを次段の回路に出力し，デジタル出力信号Ｄｏｕｔが有効であることを通知する。
本実施の形態によれば，上記のビット判定動作において，調整キャパシタＣａｄｊの容量値が調整されているので，下位ビット側のキャパシタ群による上位ビット側への重み値は，理論値とおりになっていて，デジタル出力信号Ｄｏｕｔは高い変換精度で生成される。
図１４は，第２の実施の形態における逐次比較型ＡＤＣの構成図である。図１５は，第２の実施の形態における別の逐次比較型ＡＤＣの構成図である。図１４は，下位側のキャパシタ群にダミーキャパシタＣｄを有するもので，図１５は，ダミーキャパシタＣｄを有しないものである。
第２の実施の形態の逐次比較型ＡＤＣに内蔵される電荷分配型ＤＡコンバータＣ−ＤＡＣは，図５，６の実施の形態のように，下位側のキャパシタ群に並列に調整キャパシタＣａｄｊを設けるのではなく，結合キャパシタＣｃの容量値が校正制御信号Ｃａｌ＿Ｏにより調整可能である。
図１４，１５に示されるとおり，下位側のキャパシタ群には寄生容量Ｃｐが存在する。この寄生容量Ｃｐにより，下位側のキャパシタによる上位側の共通端子Ｖｘへの重み値は，減少する傾向にある。そこで，第２の実施の形態では，結合キャパシタＣｃの容量値を調整して理論値よりも大きくすることで，寄生容量Ｃｐによる重み値の減少を相殺する。原理的には，結合キャパシタＣｃの容量値を大きくすることで，下位側の重み値を増大させることができる。よって，校正工程では，図９と同様に，ＳＡＲロジック回路１６が校正制御信号Ｃａｌ＿Ｏにより結合キャパシタＣｃの容量値をある値に設定し，期間Ｐ１後の期間Ｐ２での比較器１２の判定結果Ｎ１を取得し，その判定結果に応じて校正制御信号Ｃａｌ＿Ｏにより結合キャパシタＣｃの容量値を変更し，再度期間Ｐ１，Ｐ２を繰り返す。期間Ｐ１，Ｐ２の動作は，図９と同じであり，判定結果Ｎ１がＨであれば，結合キャパシタＣｃの容量値が低すぎて下位側からの重み値が小さいので，結合キャパシタＣｃの容量値を増加させ，判定結果Ｎ１がＬであれば結合キャパシタＣｃの容量値を減少させる。
図１６は，第２の実施の形態における結合キャパシタＣｃの回路図である。図１６の結合キャパシタＣｃは，比較的大容量の主キャパシタＣ０と，比較的小容量の副キャパシタＣ１と，一部の副キャパシタＣ１の電極間を短絡するスイッチ群ＳＷａｄｊとを有する。スイッチ群ＳＷａｄｊは，校正制御信号Ｃａｌ＿Ｏによりオン・オフ制御される。
スイッチ群ＳＷａｄｊが全てオンの場合は，結合キャパシタＣｃは主キャパシタＣ０と１個の副キャパシタＣ１とからなり，最も大容量になる。一方，スイッチ群ＳＷａｄｊのいずれかがオフになると，副キャパシタＣ１の個数が増加し，結合キャパシタＣｃの容量値は小さくなる。スイッチ群ＳＷａｄｊが全てオフで結合キャパシタＣｃの容量値は最小になる。このように，３ビットの校正制御信号Ｃａｌ＿Ｏに応じて，結合キャパシタＣｃの容量値を可変制御することができる。
図１７は，第３の実施の形態における電荷再分配型ＤＡＣの構成図である。図１８は，第３の実施の形態における別の電荷再分配型ＤＡＣの構成図である。これらのＤＡＣは，デジタル入力信号Ｄｉｎをアナログ出力信号Ａｏｕｔに変換する。よって，前述の逐次比較型ＡＤＣのようにアナログ入力ＶＩＮの端子とデジタル出力信号Ｄｏｕｔはなく，上位側共通端子Ｖｘがアナログ出力信号Ａｏｕｔとして出力される。図１７は，下位側にダミーキャパシタＣｄを有し，図１８は，下位側のダミーキャパシタはない。
この電荷再分配型ＤＡＣにおいて，校正工程では，図７，８，９で説明したのと同様にして，調整キャパシタＣａｄｊの容量値が最適な値に校正される。この校正工程では，バッファアンプ１０，比較器１２，ラッチ回路１４，ＳＡＲロジック回路１６と，校正制御信号Ｃａｌ＿Ｏが利用される。
また，通常のＤＡ変換動作では，リセット期間で，スイッチＳＷ１，ＳＷ２がオンに制御されて共通端子Ｖｘｌ，Ｖｘが共に基準電圧ＶＣＭ（例えば０Ｖ）にされ，スイッチ群ＳＷｇは全て低基準電圧ＶＲＬ（例えば０Ｖ）側に接続にされ，キャパシタ群の共通端子と反対側は低基準電圧ＶＲＬにされる。次に，デジタルアナログ変換期間では，８ビットのデジタル入力信号Ｄｉｎに応じて，スイッチ群ＳＷｇが高基準電圧ＶＲＨ（Ｄｉｎ＝１の時）または低基準電圧ＶＲＬ（Ｄｉｎ＝０の時）にそれぞれ切り換えられる。それに応答して，共通端子Ｖｘにはデジタル入力信号Ｄｉｎに対応したアナログ電圧が生成される。なお，デジタル入力信号Ｄｉｎが大きくなるに対応して，アナログ電圧Ａｏｕｔは０Ｖから徐々に大きくなる。
ＤＡ変換動作は，上記以外の方法によってもデジタル入力信号Ｄｉｎに対応するアナログ出力信号Ａｏｕｔを生成することができる。例えば，リセット期間でスイッチ群ＳＷｇを全て高基準電圧ＶＲＨ側に接続してもよい。または，リセット期間でスイッチ群ＳＷの最上位ビットのみ高基準電圧ＶＲＨ側に，それ以外を低基準電圧ＶＲＬ側に接続してもよい。
図１７，１８の電荷再分配型ＤＡＣでは，下位側に調整キャパシタＣａｄｊを設けている。しかし，電荷再分配型ＤＡＣは，図１４，１５に示したように，下位側に調整キャパシタＣａｄｊを設ける代わりに，結合キャパシタＣｃを容量値調整可能な構成にしてもよい。
逐次比較型アナログデジタルコンバータの別の例は，アナログ入力電圧をサンプルホールドするサンプルホールド回路と，図１７，１８に記載された電荷再分配型ＤＡＣと，その電荷再分配型ＤＡＣにより生成されるアナログ出力電圧と，ホールドされたアナログ入力電圧との大小関係を検出する比較器と，比較結果を蓄積し比較結果に応じて電荷再分配型ＤＡＣへのデジタル入力信号を制御するＳＡＲロジック回路とを有する。この例では，電荷再分配型ＤＡＣの共通端子Ｖｘには，比較対象電圧がアナログ出力電圧として生成される。
以上説明したとおり，本実施の形態のＤＡＣによれば，下位側の設けた調整キャパシタＣａｄｊまたは結合キャパシタＣｃの容量値を，下位側のキャパシタ回路から上位側への重み値が最適な値になるように校正工程で調整しているので，ＬＳＩで構成したときに寄生容量が形成されても，ＤＡ変換誤差を抑制することができる。

以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
デジタル入力信号が入力される入力端子と，
バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって下位側共通端子に並列に接続された下位側キャパシタ群と，
バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって上位側共通端子に並列に接続された上位側キャパシタ群と，
前記下位側共通端子と上位側共通端子の間に設けられた結合キャパシタと，
前記下位側及び上位側キャパシタ群の，前記下位側共通端子及び上位側共通端子と反対側の端子に設けられ，前記デジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，
前記上位側共通端子に前記デジタル入力信号に対応するアナログ出力信号が生成され，
さらに，前記下位側共通端子に，容量値が可変調整可能な調整キャパシタが設けられていることを特徴とするデジタルアナログコンバータ。
（付記２）
付記１において，
校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記調整キャパシタの容量値が調整されることを特徴とするデジタルアナログコンバータ。
（付記３）
付記２において，
前記第１の上位ビットが，当該上位ビットのデジタル入力信号がとりうる範囲の中央値であることを特徴とするデジタルアナログコンバータ。
（付記４）
付記１において，
前記下位側共通端子に接続され、前記下位側キャパシタ群の中の最小重みの容量値を有するダミーキャパシタをさらに有することを特徴とするデジタルアナログコンバータ。
（付記５）
デジタル入力信号が入力される入力端子と，
バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって下位側共通端子に並列に接続された下位側キャパシタ群と，
バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって上位側共通端子に並列に接続された上位側キャパシタ群と，
前記下位側共通端子と上位側共通端子の間に設けられた結合キャパシタと，
前記下位側及び上位側キャパシタ群の，前記下位側共通端子及び上位側共通端子と反対側の端子に設けられ，前記デジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，
前記上位側共通端子に前記デジタル入力信号に対応するアナログ出力信号が生成され，
前記結合キャパシタがその容量値が可変調整可能であることを特徴とするデジタルアナログコンバータ。
（付記６）
付記５において，
校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記結合キャパシタの容量値が調整されることを特徴とするデジタルアナログコンバータ。
（付記７）
付記６において，
前記第１の上位ビットが，当該上位ビットのデジタル入力信号がとりうる範囲の中央値であることを特徴とするデジタルアナログコンバータ。
（付記８）
付記５において，
前記下位側共通端子に接続され、前記下位側キャパシタ群の中の最小重みの容量値を有するダミーキャパシタを有することを特徴とするデジタルアナログコンバータ。
（付記９）
付記５において，
さらに，前記下位側共通端子に，容量値を可変調整可能な調整キャパシタが設けられたことを特徴とするデジタルアナログコンバータ。
（付記１０）
付記１または５に記載のデジタルアナログコンバータと，
アナログ入力信号が入力されるアナログ入力端子と，
前記デジタルアナログコンバータが生成する前記アナログ出力信号と，前記アナログ入力端子に入力されるアナログ入力信号との大小関係を判定する比較器と，
前記比較器の判定結果を記憶してデジタル出力信号として出力し，第１のビットの判定結果に応じて第１のビットより下位の第２のビットの判定のために前記デジタルアナログコンバータへの前記デジタル入力信号を生成するロジック回路とを有する逐次比較型アナログデジタルコンバータ。
（付記１１）
付記１０において，
校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記調整キャパシタまたは結合キャパシタの容量値が調整されることを特徴とする逐次比較型アナログデジタルコンバータ。
（付記１２）
付記１１において，
前記アナログ入力信号について前記デジタル出力信号の各ビットの判定を，最上位ビットから逐次繰り返すことを特徴とする逐次比較型アナログデジタルコンバータ。
逐次比較型ＡＤＣの構成図である。 逐次比較型ＡＤＣの構成図である。 逐次比較型ＡＤＣの別の構成例である。 逐次比較型ＡＤＣの別の構成例である。 本実施の形態における逐次比較型ＡＤＣの構成図である。 本実施の形態における別の逐次比較型ＡＤＣの構成図である。 期間Ｐ１のスイッチ状態を示す図である。 期間Ｐ２のスイッチ状態を示す図である。 図７，図８の校正手順でのタイミングチャート図である。 本実施の形態における調整キャパシタＣａｄｊの一例を示す回路図である。 本実施の形態における逐次比較型ＡＤＣの通常動作におけるスイッチング群の状態を示す図である。 本実施の形態における逐次比較型ＡＤＣの通常動作におけるスイッチング群の状態を示す図である。 通常動作のタイミングチャート図である。 第２の実施の形態における逐次比較型ＡＤＣの構成図である。 第２の実施の形態における別の逐次比較型ＡＤＣの構成図である。 第２の実施の形態における結合キャパシタＣｃの回路図である。 第３の実施の形態における電荷再分配型ＤＡＣの構成図である。 第３の実施の形態における別の電荷再分配型ＤＡＣの構成図である。
符号の説明
Ｃ０〜ＣＬ，ＣＬ＋１〜ＣＭ：キャパシタ群
Ｖｘｌ，Ｖｘ：共通端子
Ｃｃ：結合キャパシタ
φｃｍ，φｃｌ：デジタル入力信号
ＳＷｇ：スイッチ群
Ｃａｄｊ：調整キャパシタ

Claims (8)

  1. デジタル入力信号が入力される入力端子と，
    バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって下位側共通端子に並列に接続された下位側キャパシタ群と，
    バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって上位側共通端子に並列に接続された上位側キャパシタ群と，
    前記下位側共通端子と上位側共通端子の間に設けられた結合キャパシタと，
    前記下位側及び上位側キャパシタ群の，前記下位側共通端子及び上位側共通端子と反対側の端子に設けられ，前記デジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，
    前記上位側共通端子に前記デジタル入力信号に対応するアナログ出力信号が生成され，
    さらに，前記下位側共通端子に，容量値が可変調整可能な調整キャパシタが設けられていることを特徴とするデジタルアナログコンバータ。
  2. 請求項１において，
    校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記調整キャパシタの容量値が調整されることを特徴とするデジタルアナログコンバータ。
  3. 請求項２において，
    前記第１の上位ビットが，当該上位ビットのデジタル入力信号がとりうる範囲の中央値であることを特徴とするデジタルアナログコンバータ。
  4. デジタル入力信号が入力される入力端子と，
    バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって下位側共通端子に並列に接続された下位側キャパシタ群と，
    バイナリーの比率で重み付けされた容量値を有するキャパシタ群であって上位側共通端子に並列に接続された上位側キャパシタ群と，
    前記下位側共通端子と上位側共通端子の間に設けられた結合キャパシタと，
    前記下位側及び上位側キャパシタ群の，前記下位側共通端子及び上位側共通端子と反対側の端子に設けられ，前記デジタル入力信号に応じて導通と非導通が制御されるスイッチ群とを有し，
    前記上位側共通端子に前記デジタル入力信号に対応するアナログ出力信号が生成され，
    前記結合キャパシタがその容量値が可変調整可能であることを特徴とするデジタルアナログコンバータ。
  5. 請求項４において，
    校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記結合キャパシタの容量値が調整されることを特徴とするデジタルアナログコンバータ。
  6. 請求項５において，
    前記第１の上位ビットが，当該上位ビットのデジタル入力信号がとりうる範囲の中央値であることを特徴とするデジタルアナログコンバータ。
  7. 請求項１または４に記載のデジタルアナログコンバータと，
    アナログ入力信号が入力されるアナログ入力端子と，
    前記デジタルアナログコンバータが生成する前記アナログ出力信号と，前記アナログ入力端子に入力されるアナログ入力信号との大小関係を判定する比較器と，
    前記比較器の判定結果を記憶してデジタル出力信号として出力し，第１のビットの判定結果に応じて第１のビットより下位の第２のビットの判定のために前記デジタルアナログコンバータへの前記デジタル入力信号を生成するロジック回路とを有する逐次比較型アナログデジタルコンバータ。
  8. 請求項７において，
    校正時に，前記デジタル入力信号を第１の上位ビットと，全て０または１の第１の下位ビットとに設定した時の前記上位側共通端子の電位と，前記デジタル入力信号を前記第１の上位ビットとは最小ビット異なる第２の上位ビットと，全て１または０の第２の下位ビットに設定した時の前記上位側共通端子の電位とが，等しくなるように，前記調整キャパシタまたは結合キャパシタの容量値が調整されることを特徴とする逐次比較型アナログデジタルコンバータ。
JP2008209867A 2008-08-18 2008-08-18 デジタルアナログコンバータ Pending JP2010045723A (ja)

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