[go: up one dir, main page]

JP2010045131A - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP2010045131A
JP2010045131A JP2008207359A JP2008207359A JP2010045131A JP 2010045131 A JP2010045131 A JP 2010045131A JP 2008207359 A JP2008207359 A JP 2008207359A JP 2008207359 A JP2008207359 A JP 2008207359A JP 2010045131 A JP2010045131 A JP 2010045131A
Authority
JP
Japan
Prior art keywords
wiring
hole
electrically connected
external connection
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008207359A
Other languages
English (en)
Other versions
JP2010045131A5 (ja
JP5005636B2 (ja
Inventor
Fumimasa Katagiri
史雅 片桐
Akihiko Tateiwa
昭彦 立岩
Naoyuki Koizumi
直幸 小泉
Yuji Kunimoto
裕治 国本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008207359A priority Critical patent/JP5005636B2/ja
Publication of JP2010045131A publication Critical patent/JP2010045131A/ja
Publication of JP2010045131A5 publication Critical patent/JP2010045131A5/ja
Application granted granted Critical
Publication of JP5005636B2 publication Critical patent/JP5005636B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10W72/07251
    • H10W72/20
    • H10W90/724

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】ハンドリング性が良好で、半導体素子が搭載される搭載用パッドと外部接続端子用パッドとを電気的に接続する配線の途中に、ワイヤ配線を用いる配線基板の製造方法を提供する。
【解決手段】ワイヤ配線32を用いる部分を除いて、搭載用パッド22と外部接続用パッドとを電気的に接続する内部配線12を形成した基板10に、ワイヤ配線32を用いる部分に貫通孔14を形成した後、貫通孔14内に臨むように基板10の同一面に形成した、搭載用パッド22と電気的に接続されている表面配線パターン24の端部と、外部接続用パッドと内部配線12を介して電気的に接続された表面配線パターン26の端部との各々に、ボンディングパッド30,30を形成し、次いで、ボンディングパッド30,30の間を、頂部が貫通孔14から突出しないようにワイヤ配線32によって電気的に接続した後、貫通孔14を封止樹脂34によって封止する。
【選択図】図1

Description

本発明は配線基板の製造方法に関し、更に詳細には 基板の一面側に形成された半導体素子が搭載される搭載用パッドと、前記基板の他面側に形成された外部接続端子が装着される外部接続端子用パッドとの間を電気的に接続する内部配線の途中に、ワイヤ配線が用いられた配線基板の製造方法に関する。
半導体素子が搭載される半導体装置用の配線基板としては、下記特許文献1には、図6に示す配線基板が提案されている。
図6に示す配線基板は、樹脂基板100の一面側の中央部及びその近傍に半導体素子102が搭載される搭載用パッド104,104・・が形成されていると共に、樹脂基板100の一面側の外周縁近傍に外部接続端子としてのはんだボール108,108・・が装着される外部接続端子用パッド106,106・・が形成されている。
かかる搭載用パッド104,104・・と外部接続端子用パッド106,106・・とは、ワイヤ配線110,110・・によって電気的に接続されている。
2001−319992号公報
図6に示す配線基板では、電解めっき等で形成する配線パターンに比較して太いワイヤ配線110,110・・によって搭載用パッド104,104・・と外部接続端子用パッド106,106・・とが接続されている。かかるワイヤ配線110,110・・によって、配線長を短縮できて導体ロスの低減、更には配線基板の製造コストの低減を期待できる。
しかしながら、半導体装置の小型化・高密度化の要請に伴って、搭載する半導体素子の小型化・電極端子数の増加も進行する。近年、半導体素子102の電極端子の各々を、配線基板に形成した搭載用パッド104,104・・に直接搭載する、いわゆるフリップチップ方式が採用されつつある。
このため、配線基板に形成する半導体素子を搭載する搭載用パッド104,104・・の各々が小さくなり、ワイヤ配線110の端部をボンディングすることが困難になりつつある。
このため、本発明者等は、図7に示す配線基板200を試作した。配線基板200は、半導体素子202をフリップチップ接続する搭載用パッド204,204・・が樹脂基板206の一面側の中央部近傍に形成され、樹脂基板206の他面側の外周縁近傍に外部接続端子としてのはんだボール208,208・・が装着される外部接続端子用パッド(図示せず)が形成されている。
樹脂基板206には、搭載用パッド204,204・・と外部接続端子用パッドとの中間部に間隙が形成されており、樹脂基板206を形成する絶縁層206a,206bに段差部が形成されている。
かかる搭載用パッド204,204・・は、絶縁層206a,206bを貫通するヴィア等の内部配線に接続され、外部接続端子用パッドも、絶縁層206a,206bを貫通するヴィア等の内部配線に接続されている。
これらの内部配線の端部は、絶縁層206a,206bの段差部に形成されており、内部配線の端部と、樹脂基板206の一面側に形成された表面配線パターン213,213・・の端部とをワイヤ配線210,210・・によって電気的に接続している。かかるワイヤ配線210,210・・は、封止樹脂211によって封止されている。
図7に示す配線基板200を製造する際には、図8(a)に示す様に、金属箔212の一面側に、アディティブ法等によって内部配線が形成された樹脂基板206を形成する。この際に、絶縁層206a,206bに段差部が形成された間隙214を形成する。かかる段差部には、内部配線の端部が露出している。
次いで、図8(b)に示す様に、段差部等に露出している内部配線の端部と、金属箔212の所定箇所とをワイヤ配線210,210・・によって接続した後、間隙214を封止樹脂211によって封止する[図8(c)]。
その後、金属箔212にパターニングを施して、搭載用パッド204,204・・と表面配線パターン213,213・・とを形成する[図8(d)]。
しかしながら、図8に示す配線基板の製造方法では、金属箔212上に絶縁層206a,206bを積層して樹脂基板206を形成している。かかる金属箔212は、剛性が殆どなく、金属箔212上に絶縁層206a,206bを積層して樹脂基板206を形成する工程では、そのハンドリング性が問題となる。
そこで、本発明は、半導体素子が搭載される搭載用パッドと外部接続端子用パッドとを電気的に接続する配線の途中に、ワイヤ配線を用いる従来の配線基板の製造方法において、金属箔の一面側に基板をアディティブ法等によって形成する工程でのハンドリング性が劣るという課題を解消し、微細な半導体素子の搭載用パッドを具備する配線基板であっても、ワイヤ配線を用いることのできる配線基板を容易に製造できる配線基板の製造方法を提供とすることを目的とする。
本発明者等は、前記課題を解決すべく検討した結果、予め内部配線が形成された樹脂基板にルータ等によって貫通孔を形成した後、この貫通孔内に露出する搭載用パッドと電気的に接続されている表面配線パターンの端部と、外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンの端部との各々をワイヤ配線によって電気的に接続することによって、配線基板を製造する際に、そのハンドリング性が良好であることを見出し、本発明に到達した。
すなわち、本発明は、基板の一面側に形成された半導体素子が搭載される搭載用パッドと接続された表面配線パターンと、前記基板の他面側に形成された外部接続端子が装着される外部接続端子用パッドとの間を電気的に接続する内部配線の途中に、ワイヤ配線が用いられた配線基板を製造する際に、前記ワイヤ配線を用いる部分を除いて、前記表面配線パターンと外部接続用パッドとを電気的に接続する内部配線を具備する基板を形成した後、前記基板のワイヤ配線を用いる部分に貫通孔を形成し、次いで、前記外部接続用パッドと内部配線を介して電気的に接続され、前記貫通孔の開口部を含む基板の一面側を覆う金属層を形成した後、前記金属層にパターニングを施して前記基板の同一面に形成した、前記搭載用パッドと電気的に接続されている表面配線パターンの端部と、前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンの端部との各々に形成されたボンディングパッドを前記貫通孔内に露出するように形成し、その後、前記貫通孔内に露出する各表面配線パターンのボンディングパッドの各々を、頂部が貫通孔から突出しないようにワイヤ配線によって電気的に接続した後、前記貫通孔を封止樹脂によって封止することを特徴とする配線基板の製造方法にある。
かかる本発明において、外部接続用パッドと内部配線を介して電気的に接続され、貫通孔の開口部を含む基板の一面側を覆う金属層を、前記貫通孔の開口部を含む基板の一面側を覆う絶縁層を介して形成し、前記金属層にパターニングを施して前記基板の同一面に形成した、前記搭載用パッドと電気的に接続されている表面配線パターンの端部と前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンの端部との各々を、前記貫通孔内に臨むように形成した後、前記表面配線パターンの端部の各々を覆う貫通孔内の絶縁層の所定の箇所に、前記端部の金属層が前記貫通孔内に露出する凹部を形成し、次いで、前記凹部の各底面にボンディングパッドを形成することによって、搭載用パッド及び表面配線パターンの各々を容易に形成できる。
また、外部接続用パッドと内部配線を介して電気的に接続され、前記貫通孔の開口部を含む基板の一面側を覆う金属層のうち、前記貫通孔内に位置する金属層の複数の所定位置にボンディングパッドを形成した後、前記ボンディングパッド間を、頂部が貫通孔から突出しないようにワイヤ配線によって電気的に接続し、次いで、前記貫通孔を封止樹脂によって封止した後、前記金属層にパターニングを施して、前記ワイヤ配線によって電気的に接続された、前記搭載用パッドと電気的に接続されて延出された表面配線パターンと、前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンとを形成することによっても、配線基板を製造する際に、そのハンドリング性が良好である。
この際に、金属層を、貫通孔を除く基板の一面側を覆う絶縁層を介して形成し、前記貫通孔内に露出する金属層の複数の所定位置にボンディングパッドを形成すること、或いは外部接続用パッドと内部配線を介して電気的に接続されて、貫通孔の開口部を含む基板の一面側を覆う金属層を、前記貫通孔の開口部を含む基板の一面側を覆う絶縁層を介して形成した後、前記貫通孔内の絶縁層の複数の所定位置に前記金属層が底面に露出する凹部を形成し、次いで、前記凹部の各底面にボンディングパッドを形成することが好適である。
尚、貫通孔として、搭載する四角形状の半導体素子の少なくとも一辺に沿ってスリット状の貫通孔を形成することによって、多数のワイヤ配線を用いることができる。
本発明に係る配線基板の製造方法では、予め内部配線が形成された樹脂基板の所定位置に、ワイヤ配線を用いる貫通孔を形成した後、外部接続用パッドと内部配線を介して電気的に接続され、半導体素子搭載面を覆う金属層を形成し、この金属層にパターニングを施して半導体素子を搭載する搭載用パッドと、この搭載用パッドに電気的に接続されている表面配線パターンと、外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンとを形成する。
この様に、一面側に導体層が形成された樹脂基板は、既に所定の剛性を有する樹脂基板が剛体として作用するため、配線パターンの形成やワイヤボンディングの際に、そのハンドリング性は問題とならず、配線パターンやワイヤボンディングを容易に施すことができる。
その結果、搭載用パッドと外部接続用パッドとの間の配線の途中にワイヤ配線を用いた配線基板を容易に形成できる。
本発明に係る配線基板の製造方法の一例を図1に示す。図1に示す配線基板の製造方法では、先ず、ワイヤ配線を用いる部分を除いて、半導体素子を搭載する搭載用パッドと外部接続端子としてのはんだボールを装着する外部接続用パッドとを電気的に接続する内部配線12,12・・を形成した樹脂基板10を形成する。この樹脂基板10は、ビルドアップ法等の公知の方法で形成できる。
この樹脂基板10に、図1(b)に示す様に、ワイヤ配線を用いる部分に貫通孔14,14・・をルータによって形成する。この貫通孔14は、搭載する四角形状の半導体素子の各辺に沿ってスリット状に形成されている。
貫通孔14,14・・が形成された樹脂基板10には、図1(c)に示す様に、その半導体素子搭載面となる一面側の全面を覆うように絶縁層16を形成する。この絶縁層16は、所定厚さの樹脂フィルムを、接着剤又は加熱圧着して貼着することによって容易に形成できる。
この絶縁層16には、図1(d)に示す様に、外部接続用パッドと電気的に接続されている内部配線が底面に露出する凹部18,18・・をレーザ又はエッチングによって形成した後、図1(e)に示す様に、凹部18,18・・を含む絶縁層16の表面に銅等の金属から成る金属層20を形成する。この金属層20は、外部接続用パッドと電気的に接続されている内部配線に電気的に接続されている。
かかる金属層20は、凹部18,18・・の内壁面を含む絶縁層16の表面に、無電解めっき又は蒸着等によって薄金属層を形成した後、薄金属層を給電層とする電解めっきによって形成できる。
形成した金属層20には、図1(f)に示す様に、パターニングを施して半導体素子を搭載する搭載用パッド22、搭載用パッド22と電気的に接続されている表面配線パターン24,24・・、及び外部接続用パッドと内部配線12,12・・を介して電気的に接続された表面配線パターン26,26・・を形成する。かかる表面配線パターン24,26の各々の端部は、貫通孔14内を臨むように形成される。
この様に、貫通孔14内に臨むように形成された表面配線パターン24,26の各々の端部には、図1(g)に示す様に、貫通孔14の底面側に露出する絶縁層16に底面に表面配線パターン24,26が露出する凹部28,28を形成する。この凹部28,28の底面に露出する表面配線パターン24,26の表面に、めっき等によって金等の貴金属層から成るボンディングパッド30,30・・を形成する[図1(h)]。
かかる貫通孔14の底面に形成されたボンディングパッド30,30には、図1(i)に示す様に、金線から成るワイヤ配線32によって、その頂部が貫通孔14から突出しないようにして電気的に接続する。このワイヤ配線32は、公知のワイヤボンディング装置によってボンディングパッド30,30にボンディングできる。
ワイヤ配線32及びボンディングパッド30,30は、貫通孔14に充填された封止樹脂34によって封止する[図1(j)]。
この様にして形成した配線基板36には、図2(a)に示す様に、その一面側に形成した搭載用パッド22に半導体素子38をフリップチップ接続し、且つ配線基板36の他面側に形成した外部接続用パッドにはんだボール40,40・・を装着して半導体装置を製造できる。
更に、必要に応じて、配線基板の他面側に形成した専用パッドにチップコンデンサ等の受動部品42を搭載してもよい。
また、配線基板36の一面側に搭載した半導体素子38と搭載用パッド22との間は、ポッティング樹脂等によって封止してもよく、表面配線パターン24,26をソルダレジストによって覆ってもよい。
図2(a)に示す半導体装置の半導体素子38側から見た正面図を図2(b)に示す。図2(b)に示す様に、四角形状の半導体素子38の各辺に沿って、封止樹脂34が充填されたスリット状の貫通孔が形成されている。この貫通孔内には、搭載用パッド22と電気的に接続されている表面配線パターン24,24・・の端部と、外部接続用パッドと内部配線12,12・・を介して電気的に接続された表面配線パターン26,26・・の端部との各々が、ワイヤ配線32,32・・によって電気的に接続されている。
図2に示す半導体装置によれば、半導体素子38が搭載される搭載用パッド22及び表面配線パターン24,24・・を、高密化・微細化する半導体素子38に対応できる。
また、外部接続用パッドと内部配線12,12・・を介して電気的に接続された表面配線パターン26,26・・は、配線基板36の周縁側に形成されるため、その幅等を表面配線パターン24よりも広く形成でき、電気的には有利である。
しかも、微細化された表面配線パターン24,24・・と幅広に形成された表面配線パターン26,26・・とは、ワイヤ配線32,32・・によって電気的に接続されており、寸法の異なる配線パターンを容易に電気的に接続できる。
図1に示す配線基板の製造方法では、金属層20にパターニングを施した後に、ワイヤ配線32を所定のボンディングパッド30,30にボンディングしているが、図3に示す様に、ワイヤ配線32を所定のボンディングパッド30,30にボンディングした後、金属層20にパターニングを施してもよい。
図3に示す配線基板の製造方法では、図1(a)〜(e)に示す工程と同様にして、外部接続用パッドと電気的に接続されている内部配線に電気的に接続されている金属層20を形成する[図3(a)]。かかる金属層20は、凹部18,18・・の内壁面を含む絶縁層16の表面に、無電解めっき又は蒸着等によって薄金属層を形成した後、薄金属層を給電層とする電解めっきによって形成できる。
この貫通孔14内に露出する絶縁層16の所定箇所に、金属層20が底面に露出する凹部28,28をレーザやエッチングによって形成した後[図3(b)]、凹部28,28の底面に露出する金属層20の表面に、めっき等によって金等の貴金属層から成るボンディングパッド30,30・・を形成する[図3(c)]。
かかる貫通孔14の底面に形成されたボンディングパッド30,30には、図3(d)に示す様に、金線から成るワイヤ配線32によって、その頂部が貫通孔14から突出しないようにして電気的に接続する。このワイヤ配線32は、公知のワイヤボンディング装置によってボンディングパッド30,30にボンディングできる。
ワイヤ配線32及びボンディングパッド30,30は、貫通孔14に充填された封止樹脂34によって封止する[図3(e)]。
次いで、金属層20にパターニングを施して、半導体素子を搭載する搭載用パッド22、搭載用パッド22と電気的に接続されている表面配線パターン24,24・・、及び外部接続用パッドと内部配線12,12・・を介して電気的に接続された表面配線パターン26,26・・を形成する[図3(f)]。
また、図4に示す様に、樹脂基板10に貼着した金属箔から、搭載用パッド22、表面配線パターン24,24・・、及び表面配線パターン26,26・・を形成できる。
先ず、図4(a)に示す様に、配線パターン12,12・・が形成された樹脂基板10に貫通孔14,14をルータによって形成した後、樹脂基板10の半導体素子の搭載面側に、貫通孔14,14の開口部を除いて絶縁層16を形成する[図4(b)]。この絶縁層16には、図4(b)に示す様に、外部接続用パッドと電気的に接続されている内部配線が底面に露出する凹部18,18・・をレーザ又はエッチングによって形成する。
更に、かかる凹部18,18・・を電解めっきによってめっき金属によって充填した後、図4(c)に示す様に、金属箔を接着剤層でもある絶縁層16によって貼着し、樹脂基板10の半導体素子搭載面側の全面を覆う金属層20を形成する。金属層20は、貫通孔14,14・・内に露出する。
かかる貫通孔14,14・・内に露出する金属層20の所定の箇所に、図4(d)に示す様に、めっき等によって金等の貴金属層から成るボンディングパッド30,30・・を形成する。ボンディングパッド30,30は、図4(e)に示す様に、金線から成るワイヤ配線32によって、その頂部が貫通孔14から突出しないようにして電気的に接続する。このワイヤ配線32は、公知のワイヤボンディング装置によってボンディングパッド30,30にボンディングできる。
ワイヤ配線32及びボンディングパッド30,30は、貫通孔14に充填された封止樹脂34によって封止する[図4(f)]。
その後、金属層20にパターニングを施して、半導体素子を搭載する搭載用パッド22、搭載用パッド22と電気的に接続されている表面配線パターン24,24・・、及び外部接続用パッドと内部配線12,12・・を介して電気的に接続された表面配線パターン26,26・・を形成する[図4(g)]。
図1〜図4に示す配線基板の製造方法では、ワイヤ配線32として金線を単独で用いてきたが、図5に示すように同軸構造のワイヤ配線32を用いることによって、クロストークの低減やインピーダンスの調整を容易に行うことができる。
図5に示す同軸構造のワイヤ配線32は、金線32aの外周面が絶縁層32bで被覆されている共に、絶縁層43bの外周面も導体層32cによって被覆されている。
本発明に係る配線基板の製造方法の一例を説明するための工程図である。 図1に示す配線基板の製造方法で得られた半導体装置の断面図及び平面図である。 本発明に係る配線基板の製造方法の他の例を説明するための工程図である。 本発明に係る配線基板の製造方法の他の例を説明するための工程図である。 図1〜図4に示す配線基板の製造方法で採用できるワイヤ配線の構造を説明するための説明図である。 従来の配線基板を説明するための断面図である。 従来の配線基板を改良した配線基板を説明するための説明図である。 図7に示す配線基板の製造方法を説明する工程図である。
符号の説明
10 樹脂基板
12 内部配線
14 貫通孔
16 絶縁層
18 凹部
20 金属層
22 搭載用パッド
24,26 表面配線パターン
28 凹部
30 ボンディングパッド
32 ワイヤ配線
34 封止樹脂
36 配線基板
38 半導体素子

Claims (6)

  1. 基板の一面側に形成された半導体素子が搭載される搭載用パッドと接続された表面配線パターンと、前記基板の他面側に形成された外部接続端子が装着される外部接続端子用パッドとの間を電気的に接続する内部配線の途中に、ワイヤ配線が用いられた配線基板を製造する際に、
    前記ワイヤ配線を用いる部分を除いて、前記表面配線パターンと外部接続用パッドとを電気的に接続する内部配線を具備する基板を形成した後、前記基板のワイヤ配線を用いる部分に貫通孔を形成し、
    次いで、前記外部接続用パッドと内部配線を介して電気的に接続され、前記貫通孔の開口部を含む基板の一面側を覆う金属層を形成した後、
    前記金属層にパターニングを施して前記基板の同一面に形成した、前記搭載用パッドと電気的に接続されている表面配線パターンの端部と、前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンの端部との各々に形成されたボンディングパッドを前記貫通孔内に露出するように形成し、
    その後、前記貫通孔内に露出する各表面配線パターンのボンディングパッドの各々を、頂部が貫通孔から突出しないようにワイヤ配線によって電気的に接続した後、前記貫通孔を封止樹脂によって封止することを特徴とする配線基板の製造方法。
  2. 外部接続用パッドと内部配線を介して電気的に接続され、貫通孔の開口部を含む基板の一面側を覆う金属層を、前記貫通孔の開口部を含む基板の一面側を覆う絶縁層を介して形成し、
    前記金属層にパターニングを施して前記基板の同一面に形成した、前記搭載用パッドと電気的に接続されている表面配線パターンの端部と前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンの端部との各々を、前記貫通孔内に臨むように形成した後、
    前記表面配線パターンの端部の各々を覆う貫通孔内の絶縁層の所定の箇所に、前記端部の金属層が前記貫通孔内に露出する凹部を形成し、
    次いで、前記凹部の各底面にボンディングパッドを形成する請求項1記載の配線基板の製造方法。
  3. 外部接続用パッドと内部配線を介して電気的に接続され、前記貫通孔の開口部を含む基板の一面側を覆う金属層のうち、前記貫通孔内に位置する金属層の複数の所定位置にボンディングパッドを形成した後、前記ボンディングパッド間を、頂部が貫通孔から突出しないようにワイヤ配線によって電気的に接続し、
    次いで、前記貫通孔を封止樹脂によって封止した後、前記金属層にパターニングを施して、前記ワイヤ配線によって電気的に接続された、前記搭載用パッドと電気的に接続されて延出された表面配線パターンと、前記外部接続用パッドと内部配線を介して電気的に接続された表面配線パターンとを形成する請求項1記載の配線基板の製造方法。
  4. 金属層を、貫通孔を除く基板の一面側を覆う絶縁層を介して形成し、前記貫通孔内に露出する金属層の複数の所定位置にボンディングパッドを形成する請求項3記載の配線基板の製造方法。
  5. 外部接続用パッドと内部配線を介して電気的に接続されて、貫通孔の開口部を含む基板の一面側を覆う金属層を、前記貫通孔の開口部を含む基板の一面側を覆う絶縁層を介して形成した後、前記貫通孔内の絶縁層の複数の所定位置に前記金属層が底面に露出する凹部を形成し、
    次いで、前記凹部の各底面にボンディングパッドを形成する請求項3記載の配線基板の製造方法。
  6. 貫通孔として、搭載する四角形状の半導体素子の少なくとも一辺に沿ってスリット状の貫通孔を形成する請求項1〜5のいずれか一項記載の配線基板の製造方法。
JP2008207359A 2008-08-11 2008-08-11 配線基板および配線基板の製造方法 Expired - Fee Related JP5005636B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008207359A JP5005636B2 (ja) 2008-08-11 2008-08-11 配線基板および配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008207359A JP5005636B2 (ja) 2008-08-11 2008-08-11 配線基板および配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2010045131A true JP2010045131A (ja) 2010-02-25
JP2010045131A5 JP2010045131A5 (ja) 2011-08-04
JP5005636B2 JP5005636B2 (ja) 2012-08-22

Family

ID=42016302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008207359A Expired - Fee Related JP5005636B2 (ja) 2008-08-11 2008-08-11 配線基板および配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP5005636B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025096243A1 (en) * 2023-11-02 2025-05-08 Micron Technology, Inc. Semiconductor assemblies with wire-bonded traces, and methods for making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107091A (ja) * 1996-10-02 1998-04-24 Nec Corp 電子部品の実装構造およびその製造方法
JP2001319992A (ja) * 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
JP2006156436A (ja) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107091A (ja) * 1996-10-02 1998-04-24 Nec Corp 電子部品の実装構造およびその製造方法
JP2001319992A (ja) * 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
JP2006156436A (ja) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025096243A1 (en) * 2023-11-02 2025-05-08 Micron Technology, Inc. Semiconductor assemblies with wire-bonded traces, and methods for making the same

Also Published As

Publication number Publication date
JP5005636B2 (ja) 2012-08-22

Similar Documents

Publication Publication Date Title
JP4606849B2 (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
JP4387231B2 (ja) キャパシタ実装配線基板及びその製造方法
US7902652B2 (en) Semiconductor package and semiconductor system in package using the same
JP2009130196A (ja) 半導体装置
JP5934154B2 (ja) 電子部品が実装された基板構造及びその製造方法
WO2012137548A1 (ja) チップ部品内蔵樹脂多層基板およびその製造方法
JP2009070969A (ja) キャパシタ内蔵基板及びその製造方法
KR101835782B1 (ko) 박막 커패시터의 제조 방법, 집적 회로 탑재 기판 및 당해 기판을 구비한 반도체 장치
JP5173758B2 (ja) 半導体パッケージの製造方法
JP2008085089A (ja) 樹脂配線基板および半導体装置
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
KR20090012664A (ko) 금속 베이스 패키지 기판과 이를 이용한 3차원 다층 패키지모듈 및 그 제조방법
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
TWI601456B (zh) 一種電路板及其應用
US10667419B2 (en) Manufacturing method of an electronic component module
KR20170124769A (ko) 전자 소자 모듈 및 그 제조 방법
KR20150142936A (ko) 패키지 기판 및 이를 이용한 패키지
JP5005636B2 (ja) 配線基板および配線基板の製造方法
JP2865072B2 (ja) 半導体ベアチップ実装基板
JP2008277595A (ja) 半導体装置およびその製造方法
WO2019194200A1 (ja) 部品内蔵基板
KR100653247B1 (ko) 내장된 전기소자를 구비한 인쇄회로기판 및 그 제작방법
JP2010238994A (ja) 半導体モジュールおよびその製造方法
KR101174912B1 (ko) 범프를 갖는 기판의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110621

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120515

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120523

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150601

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees