[go: up one dir, main page]

JP2010041044A - Ｓｏｉ基板及びその作製方法 - Google Patents

Ｓｏｉ基板及びその作製方法 Download PDF

Info

Publication number
JP2010041044A
JP2010041044A JP2009159047A JP2009159047A JP2010041044A JP 2010041044 A JP2010041044 A JP 2010041044A JP 2009159047 A JP2009159047 A JP 2009159047A JP 2009159047 A JP2009159047 A JP 2009159047A JP 2010041044 A JP2010041044 A JP 2010041044A
Authority
JP
Japan
Prior art keywords
layer
substrate
glass substrate
soi substrate
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009159047A
Other languages
English (en)
Other versions
JP2010041044A5 (ja
JP5700617B2 (ja
Inventor
Tetsuya Kakehata
哲弥 掛端
Hideto Onuma
英人 大沼
Komei Yamamoto
孔明 山本
Kenichiro Makino
賢一郎 牧野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2009159047A priority Critical patent/JP5700617B2/ja
Publication of JP2010041044A publication Critical patent/JP2010041044A/ja
Publication of JP2010041044A5 publication Critical patent/JP2010041044A5/ja
Application granted granted Critical
Publication of JP5700617B2 publication Critical patent/JP5700617B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0214—Manufacture or treatment of multiple TFTs using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/14—Shape of semiconductor bodies; Shapes, relative sizes or dispositions of semiconductor regions within semiconductor bodies
    • H10P90/1916—
    • H10W10/181—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

【課題】ベース基板としてガラス基板を用いた場合にも、実用に耐えうる半導体層を備えたＳＯＩ基板及びその作製方法を提供することを課題の一とする。または、そのようなＳＯＩ基板を用いた信頼性の高い半導体装置を提供することを課題の一とする。
【解決手段】ＳＯＩ基板のベース基板として用いるガラス基板の少なくとも一方の面上に変質層を形成して、ＳＯＩ基板を作製する。変質層は、ガラス基板を塩酸、硫酸又は硝酸を含む溶液で洗浄することによって、ガラス基板の少なくとも一方の面上に形成する。変質層は、ガラス基板より、その組成において酸化シリコンの割合が大きく、密度が低い層である。
【選択図】図１

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板及びその作製方法に関する。また、該ＳＯＩ基板を用いて製造される半導体装置及びその作製方法に関する。
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄い単結晶シリコン膜の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など付加価値の高い半導体集積回路を実現することができる。
ＳＯＩ基板を製造する方法の１つとして、スマートカット（登録商標）が挙げられる。スマートカットを用いることにより、シリコン基板上だけでなく、ガラス基板等の絶縁基板上に単結晶シリコン膜を有するＳＯＩ基板も作製できる。（例えば、特許文献１参照）。スマートカットを用いた、ガラス基板上に単結晶シリコン薄膜を有するＳＯＩ基板の作製方法の概要は以下のようになる。まず、単結晶シリコン片表面に二酸化珪素膜を形成する。次に、単結晶シリコン片に水素イオンを注入することによって単結晶シリコン片中の所定の深さに水素イオン打ち込み面を形成する。それから、二酸化珪素膜を介して、水素イオンを注入した単結晶シリコン片をガラス基板に接合させる。しかる後熱処理を施すことで、該水素イオン打ち込み面が劈開面となり、水素イオンを注入した単結晶シリコン片が薄膜状に分離し、接合させたガラス基板上に単結晶シリコン薄膜を形成することができる。このスマートカットは水素イオン注入剥離法と呼ぶこともある。
特開２００４−８７６０６号公報
ガラス基板はシリコン基板と比較すると、面積あたりの価格が安価であり、シリコン基板に代えてベース基板として利用することで、大面積かつ安価なＳＯＩ基板を作製することができる。しかしながら、ＳＯＩ基板の作製工程において、ガラス基板と半導体基板（単結晶シリコン片）を貼り合わせる際に、いずれかの表面上に異物が存在すると、異物周辺のガラス基板と半導体基板は接合されない。そして、その状態で熱処理を施して半導体基板を薄膜状に分離させると、ガラス基板の異物周辺部には、半導体層（単結晶シリコン薄膜）が形成されず、半導体層に欠損領域が生じることとなる。このように、ガラス基板を用いてＳＯＩ基板を作製する際には、半導体基板とガラス基板の間に異物が挟み込まれ、ＳＯＩ基板の半導体層に欠損領域が生じるという問題がある。半導体層に欠損領域を有するＳＯＩ基板を用いて半導体素子を作製した場合、半導体層の欠損領域は半導体素子の各種特性に異常を及ぼす危険性がある。また、ガラス基板を用いてＳＯＩ基板を作製する工程においては、半導体層やゲート絶縁膜がアルカリ金属やアルカリ土類金属のような可動イオンによって汚染される危険性もある。
上述した問題に鑑み、本発明の一態様は、ベース基板としてガラス基板を用いた場合にも、実用に耐えうる半導体層を備えたＳＯＩ基板及びその作製方法を提供することを課題とする。また本発明の一態様は、そのようなＳＯＩ基板を用いた信頼性の高い半導体装置を提供することを課題とする。
本発明の一態様は、上記課題を解決するため、ＳＯＩ基板のベース基板として用いるガラス基板の少なくとも一方の面上に変質層を形成して、ＳＯＩ基板を作製する。変質層は、ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理することによって、ガラス基板の表層に形成する。変質層は、ガラス基板より、その組成において酸化シリコンの割合が大きく、密度が低いことを特徴とする。
本発明の一態様は、少なくとも一方の面上に変質層が形成されたガラス基板と、変質層上に接して設けられた第１の絶縁層と、第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、変質層は、ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板である。
本発明の他の一態様は、少なくとも一方の面上に変質層が形成された、変質層上に接して設けられた窒素含有層と、窒素含有層上に接して設けられた第１の絶縁層と、第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、変質層は、ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板である。
本発明の他の一態様は、少なくとも一方の面上に変質層が形成されたガラス基板と、変質層上に接して設けられた第２の絶縁層と、第２の絶縁層上に接して設けられた窒素含有層と、窒素含有層上に接して設けられた第１の絶縁層と、第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、変質層は、ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板である。
また、変質層は、ガラス基板よりアルカリ金属及びアルカリ土類金属の濃度が小さいことが望ましい。また、変質層とガラス基板の間に、組成及び密度において、ガラス基板と変質層の間の値をとる中間層が形成されてもよい。
なお、第１の絶縁層又は第２の絶縁層は、酸化シリコン膜であることが好ましい。また、酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成されたものであってもよい。また、酸化シリコン膜中に塩素原子が含まれていてもよい。また、窒素含有層は、窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層又は複数の膜の積層であることが好ましい。また、ガラス基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はバリウムホウケイ酸ガラスであることが好ましい。
本発明の他の一態様は、ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、ガラス基板の少なくとも一方の面上に変質層を形成し、変質層上に第１の絶縁層を介して単結晶半導体基板を貼り合わせ、単結晶半導体基板の一部を分離し、ガラス基板上に単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
本発明の他の一態様は、ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、ガラス基板の少なくとも一方の面上に変質層を形成し、変質層上に窒素含有層と第１の絶縁層を介して単結晶半導体基板を貼り合わせ、単結晶半導体基板の一部を分離し、ガラス基板上に単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
本発明の他の一態様は、ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、ガラス基板の少なくとも一方の面上に変質層を形成し、変質層上に第２の絶縁層と窒素含有層と第１の絶縁層を介して単結晶半導体基板を貼り合わせ、単結晶半導体基板の一部を分離し、ガラス基板上に単結晶半導体層を形成することを特徴とするＳＯＩ基板の作製方法である。
なお、塩酸、硫酸又は硝酸を含む溶液として、塩酸と過酸化水素水と純水を混合した塩酸過酸化水素水混合溶液を用いることが好ましい。また、前記処理において、前記溶液に超音波振動を加えて処理を行うことが好ましい。
なお、本明細書中において、変質層とは、ガラス基板の少なくとも一方の面上に形成され、ガラス基板より、その組成において酸化シリコンの割合が大きく、密度が低い層のことを指す。ここで、酸化シリコンの割合については、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて測定した場合の光電子スペクトルのピーク及び化学シフトから判断する。また、密度については、Ｘ線反射率（ＸＲＲ：Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）測定の結果をシミュレーションと照らし合わせて判断する。
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。
本発明の一態様は、ベース基板としてガラス基板を用いた場合にも、実用に耐えうる半導体層を備えたＳＯＩ基板を提供することができる。
本発明の一態様に係るＳＯＩ基板を示す図。 本発明の一態様に係るＳＯＩ基板を示す図。 本発明の一態様に係るＳＯＩ基板の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。 本発明の一態様に係るＳＯＩ基板を用いた半導体装置を示す図。 本発明の一態様に係るＳＯＩ基板を用いた半導体装置を示す図。 本発明の一態様に係るＳＯＩ基板を用いた表示装置を示す図。 本発明の一態様に係るＳＯＩ基板を用いた表示装置を示す図。 本発明の一態様に係るＳＯＩ基板を用いた表示装置を示す図。 本発明の一態様に係るＳＯＩ基板を用いた電子機器を示す図。 本発明の実施例に係るガラス基板の断面ＳＴＥＭ像。 本発明の実施例に係るガラス基板のＸＰＳによる光電子分光スペクトル図。 本発明の実施例に係るガラス基板のＸＰＳによる光電子分光スペクトル図。 本発明の実施例に係るＳＯＩ基板の半導体層における欠陥領域のグラフ。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、本発明に係るＳＯＩ基板の構成について、図１（Ａ）乃至図１（Ｃ）を用いて説明する。
図１（Ａ）は、一方の面上に変質層１１１が形成されたガラス基板１１０上に絶縁層１０２を設け、その上に半導体層１２２を設けた構造のＳＯＩ基板である。ここで、ガラス基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板が好ましい。また、ガラス基板１１０としては、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ又は６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ又は７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ又は２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ又は２９５０ｍｍ×３４００ｍｍ）のサイズのものを用いることができる。
ガラス基板１１０の一方の面上には、変質層１１１が形成されている。ここで、変質層１１１とは、ガラス基板１１０の少なくとも一方の面上に形成され、ガラス基板１１０より、その組成において酸化シリコンの割合が大きく、密度が低い層を指す。また、変質層１１１は、ガラス基板よりもアルカリ金属、アルカリ土類金属、金属の濃度が小さい。ここで、酸化シリコンの割合については、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて測定した場合の光電子スペクトルのピーク及び化学シフトから判断する。また、密度については、Ｘ線反射率（ＸＲＲ：Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）測定の結果をシミュレーションと照らし合わせて判断する。変質層１１１の組成は、ＸＰＳを用いて測定した場合に、シリコンと酸素が９０％以上を占めるのが好ましく、９９％以上を占めるのが特に好ましい。アルミニウム、、カルシウムなどの金属やホウ素、ストロンチウム、マグネシウムなどのアルカリ土類金属は１０％以下となるのが好ましく、１％以下となるのが特に好ましい。また、変質層１１１の厚さは５ｎｍ以上３μｍ以下となるのが好ましい。変質層１１１をこのような厚さとすることにより、変質層の厚さと異物の直径とが同程度になるので好ましい。また、変質層１１１の密度は、１．５ｇ／ｃｍ３以上２．５ｇ／ｃｍ３以下となるのが好ましく、特に１．８ｇ／ｃｍ３以上２．３ｇ／ｃｍ３以下となるのが好ましい。変質層１１１はガラス基板１１０を、塩酸、硫酸又は硝酸を含む溶液で処理することによって形成されることが好ましく、特に塩酸と過酸化水素水と純水の混合溶液である塩酸過酸化水素水混合溶液（ＨＰＭ）で処理することによって形成されることが好ましい。なお、変質層１１１は必ずしもガラス基板１１０の一方の面上のみに形成されている必要はなく、例えば変質層１１１がガラス基板１１０の表面全体に形成されていてもよい。
また、ガラス基板１１０と変質層１１１の間に、組成や密度においてガラス基板１１０と変質層１１１の間の値をとる、中間層が存在してもよい。
半導体層１２２には、代表的には単結晶シリコンが適用される。また、水素イオン注入剥離法によって多結晶半導体基板から剥離可能であるシリコンや、水素イオン注入剥離法によって単結晶半導体基板若しくは多結晶半導体基板から剥離可能であるゲルマニウムも適用することができる。その他にも、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体基板を適用することもできる。
このような変質層１１１と半導体層１２２の間には、絶縁層１０２を設ける。絶縁層１０２としては、親水性の表面を有する平滑な絶縁層であることが好ましく、酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。なお、絶縁層１０２として、酸化シリコン膜の代わりに酸化窒化シリコン膜を用いてもよい。
また、絶縁層１０２は、半導体層１２２を熱酸化して形成される酸化膜を用いてもよい。さらに酸化膜中に塩素原子を含有させることにより、絶縁層１０２の界面準位の低減や酸化膜の品質向上を図ることができる。更には、熱酸化してから形成される酸化膜は、酸化膜中及び酸化膜上のパーティクルが著しく少ないので、ＳＯＩ基板の絶縁膜には好適である。また、酸化膜中に塩素原子を含有させることによって、外因性不純物である重金属を捕集して半導体層が汚染されることを防止することができる。また、絶縁層１０２としてケミカルオキサイドを適用することもできる。ケミカルオキサイドは、例えばオゾン含有水でＳＯＩ層となる半導体基板表面を処理することで形成することができる。ケミカルオキサイドは半導体基板の表面の形状を反映して形成されるため、半導体基板が平坦であるとケミカルオキサイドも平坦になるので好ましい。
絶縁層１０２は５ｎｍ以上５００ｎｍ以下の厚さで設けられる。この厚さであれば、被成膜表面（接合を行う面）の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、絶縁層１０２を設けることによって、ガラス基板１１０と半導体層１２２との熱歪みを緩和することができる。すなわち、ガラス基板１１０に半導体層１２２を接合する際に、半導体層１２２の接合を行う面に、絶縁層１０２を設けることで、ガラス基板１１０と半導体層１２２を強固に接合することができる。
図１（Ｂ）は、一方の面上に変質層１１１が形成されたガラス基板１１０上に窒素含有層１０４、絶縁層１０２及び半導体層１２２を設けた構造のＳＯＩ基板である。つまり、図１（Ａ）において、変質層１１１と絶縁層１０２の間にさらに窒素含有層１０４を追加した構造のＳＯＩ基板である。ここで窒素含有層１０４は、少なくとも窒素及び珪素を含む膜のことである。変質層１１１と絶縁層１０２の間に窒素含有層１０４を設けることによって、ガラス基板１１０からアルカリ金属若しくはアルカリ土類金属のような可動イオンや水分等の不純物が拡散して半導体層１２２が汚染されることを防ぐことができる。窒素含有層１０４は窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層又は複数の膜を積層して形成するのが好ましい。
なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
図１（Ｃ）は一方の面上に変質層１１１が形成されたガラス基板１１０上に絶縁層１０５、窒素含有層１０４、絶縁層１０２及び半導体層１２２を設けた構造のＳＯＩ基板である。つまり、図１（Ｂ）において、変質層１１１と窒素含有層１０４の間にさらに絶縁層１０５を追加した構造のＳＯＩ基板である。絶縁層１０５としては、親水性の表面を有する平滑な絶縁層を有することが好ましく、酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
本実施の形態でガラス基板１１０の少なくとも一方の面上に形成された変質層１１１は酸化シリコンの割合が大きく、ガラス基板１１０と比較して多くの酸化シリコンが変質層１１１の表面に現れるので、絶縁層１０２、窒素含有層１０４又は絶縁層１０５との接合界面において、強固な共有結合を形成しやすい。また、変質層１１１はガラス基板１１０と比較して低密度なので、ヤング率が小さく変形しやすい。よって、絶縁層１０２、窒素含有層１０４又は絶縁層１０５と変質層１１１とを貼り合わせる際に、いずれかの表面上に異物が存在したとしても、変質層１１１が変形して、異物により生じる凹凸を低減することができる。変質層１１１のないガラス基板１１０と貼り合わせる場合と比較して、異物周辺における接合の形成されない領域は小さくなり、その数も減少する。故に、絶縁層１０２、窒素含有層１０４又は絶縁層１０５とガラス基板１１０とを貼り合わせる場合と比較して、本実施の形態の半導体層１２２の欠損領域も小さくなり、その数も減少する。特に、変質層１１１の厚さが５ｎｍ以上３μｍ以下となる場合、変質層の厚さと異物の直径が同程度になるので、好ましい。
また、変質層１１１中では、半導体層を汚染するアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物が低減されているので、半導体層１２２への汚染を低減することができる。図１（Ａ）の構成のＳＯＩ基板においては、ブロッキング層として機能する窒素含有層１０４が存在しないので、特に有効である。大型ガラス基板１１０にブロッキング層として機能する層なしで、複数の半導体層１２２を貼り合わせた場合、図２（Ａ）に示すように半導体層１２２中に、アルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物による汚染領域１３０が形成されてしまう。それに対して、図２（Ｂ）に示すように変質層１１１を一方の面上に有する大型ガラス基板１１０に複数の半導体層１２２を貼り合わせた場合は、半導体層１２２がアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物に汚染されずにすむ。また、このＳＯＩ基板を利用して薄膜トランジスタのような半導体装置を製造する工程においても、半導体層やその上に形成されるゲート絶縁膜がアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物に汚染されずにすむ。
以上より、ＳＯＩ基板のベース基板としてガラス基板を用いても、半導体層の欠損領域を低減することができるので、実用に耐えうる半導体層を備えたＳＯＩ基板を提供することができる。
（実施の形態２）
本実施の形態では、本発明に係るＳＯＩ基板の製造方法について図３乃至図６を用いて説明する。
まず、ガラス基板１１０を塩酸、硫酸又は硝酸を含む溶液１２３で処理する。ここで、ガラス基板１１０は、実施の形態１で示したものと同様のものを用いる。ガラス基板１１０について、必ずしも全体を処理する必要はなく、少なくとも半導体層１２２と張り合わされる面を処理できていればよい。溶液１２３としては、例えば、塩酸と過酸化水素水と純水とを混合した塩酸過酸化水素水混合溶液（ＨＰＭ）や硫酸と過酸化水素水を混合した硫酸過酸化水素水混合溶液（ＳＰＭ）を用いる。好ましくは、塩酸と過酸化水素と純水を混合した塩酸過酸化水素水混合溶液（ＨＰＭ）を用いる。ＨＰＭを用いる場合には、混合溶液の温度を７０℃以上９０℃以下に、ＳＰＭを用いる場合には、混合溶液の温度を８０℃以上１２０℃以下に上げて処理を行うと、さらに好ましい。また、溶液１２３に超音波をかけながら処理すると、酸化セリウムに代表される研磨剤（スラリー）の残りやパーティクルの除去、及びそれらの再付着の防止を行うことができる。また、溶液１２３による処理後、純水による洗浄を行うのが好ましい。それから、ガラス基板１１０上の水滴を乾燥させるのが好ましい。純水による洗浄を行うことにより、ガラス基板１１０に付着した溶液１２３を除去することができる。
例えば、バッチ式洗浄機を用いてガラス基板１１０を処理することができる（図３（Ａ）参照）。バッチ式洗浄機は、搬送チャック１２６で固定されるキャリア１２５にガラス基板１１０を設置して、溶液１２３で満たされた洗浄槽１２４にキャリア１２５ごとガラス基板１１０を浸けることにより、ガラス基板１１０の処理を行う。このとき、ガラス基板１１０は、溶液１２３に１０分程度浸けるのが好ましい。さらに、洗浄槽１２４として超音波洗浄槽を用いることにより、１５ｋＨｚ以上１ＭＨｚ以下、好ましくは３０ｋＨｚ以上５０ｋＨｚ以下の超音波振動を加えた溶液１２３により、超音波洗浄を行うことも可能である。また、キャリア１２５に複数のガラス基板１１０を設置することで、一回の処理で複数のガラス基板１１０を一括処理することができる。また、溶液１２３による処理後、純水で満たされた洗浄槽に１０分程度浸し、リンサードライヤーで乾燥させてガラス基板１１０上の水滴を乾燥させるのが好ましい。
また、枚葉式洗浄機を用いてガラス基板１１０を処理することもできる（図３（Ｂ）参照）。枚葉式洗浄機は、回転軸１２７に固定された、回転するガラス基板１１０に、表面側の洗浄ノズル１２８から溶液１２３を供給してガラス基板１１０の処理を行う。さらに、洗浄ノズル１２８を、７００ｋＨｚ以上２ＭＨｚ以下、好ましくは８００ｋＨｚ以上１ＭＨｚ以下の超音波（メガヘルツ超音波）で溶液１２３を振動させる洗浄ノズルとすることにより、メガヘルツ超音波洗浄（メガソニック洗浄）を施すことも可能である。また、洗浄ノズル１２８は、ガラス基板１１０の表面側だけでなく、裏面側に設置されていてもよい。また、溶液１２３を供給する洗浄ノズル１２８に加えて、７００ｋＨｚ以上２ＭＨｚ以下、好ましくは８００ｋＨｚ以上１ＭＨｚ以下の超音波振動を加えた純水を供給することが可能なノズルを用いてメガソニック洗浄を施してもよい。また、溶液１２３による処理後、純水を供給することが可能なノズルを用いてガラス基板１１０を洗浄し、リンサードライヤーで乾燥させてガラス基板１１０上の水滴を乾燥させるのが好ましい。
また、搬送ローラー１２９上にガラス基板１１０を配置して、搬送しながら処理することもできる（図４（Ａ）参照）。搬送ローラー１２９でガラス基板１１０を搬送しながら、ガラス基板１１０上の洗浄ノズル１２８より溶液１２３を供給してガラス基板１１０の処理を行う。さらに、洗浄ノズル１２８を、７００ｋＨｚ以上２ＭＨｚ以下、好ましくは８００ｋＨｚ以上１ＭＨｚ以下の超音波で溶液１２３を振動させる洗浄ノズルとすることにより、メガソニック洗浄を施すことも可能である。また、搬送ローラー１２９を用いることにより、大面積ガラス基板の処理も容易に行うことができる。また、溶液１２３による処理後、純水を供給することが可能なノズルを用いてガラス基板１１０を洗浄し、リンサードライヤーで乾燥させてガラス基板１１０上の水滴を乾燥させるのが好ましい。
以上のような処理を施すことにより、ガラス基板１１０の少なくとも一方の面からアルカリ金属、アルカリ土類金属、金属などのイオンが溶出する。それにより、ガラス基板１１０の少なくとも一方の面上に、ガラス基板１１０より、その組成において酸化シリコンの割合が大きく、密度が低い、変質層１１１が形成される（図４（Ｂ）参照）。また、金属の溶出と同時にガラス基板１１０上のパーティクルなどもリフトオフし、除去される。変質層１１１の組成は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて測定した場合に、シリコンと酸素が９０％以上を占めるのが好ましく、９９％以上を占めるのが特に好ましい。アルミニウム、カルシウムなどの金属やホウ素、ストロンチウム、マグネシウムなどのアルカリ土類は１０％以下となるのが好ましく、１％以下となるのが特に好ましい。また、変質層１１１の厚さは５ｎｍ以上３μｍ以下となるのが好ましい。また、変質層１１１の密度は、１．５ｇ／ｃｍ３以上２．５ｇ／ｃｍ３以下となるのが好ましく、特に１．８ｇ／ｃｍ３以上２．３ｇ／ｃｍ３以下となるのが好ましい。なお、図４（Ｂ）において、変質層１１１はガラス基板１１０の一方の面上にしか形成されていないが、これに限定されることはない。例えば、変質層１１１がガラス基板１１０の表面全体に形成されていてもよい。
また、ガラス基板１１０として、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ又は２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ又は２９５０ｍｍ×３４００ｍｍ）といわれる大面積のマザーガラス基板も用いることができる。大面積のマザーガラス基板をガラス基板１１０として用い、複数の半導体基板と貼り合わせてＳＯＩ基板を製造することにより、ＳＯＩ基板の大面積化が実現できる。その結果、１枚の基板から製造できる表示パネルの数（面取り数）を増大させることが可能となり、生産性を向上させることができる。
次に、半導体基板１０１を準備し、半導体基板１０１の表面に絶縁層１０２及び窒素含有層１０４を形成する（図５（Ａ）参照）。
半導体基板１０１は、市販の半導体基板を用いることができ、代表的には、単結晶シリコン基板が用いられる。また、水素イオン注入剥離法によって多結晶半導体基板から剥離可能であるシリコンや、水素イオン注入剥離法によって単結晶半導体基板若しくは多結晶半導体基板から剥離可能であるゲルマニウムも適用することができる。その他にも、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体基板を適用することもできる。市販の単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工した単結晶シリコン基板を用いることも可能である。
絶縁層１０２は、平滑面を有する絶縁層を用いることが好ましく、酸化シリコン膜が適している。また、絶縁層１０２は、５ｎｍ以上５００ｎｍ以下の膜厚で成膜するのが望ましい。
特に、有機シランガスを用いて化学気相成長法により成膜される酸化シリコン膜が好ましい。有機シランガスを用いて成膜された酸化シリコン膜を用いることによって、絶縁層１０２の表面を平坦にすることができるためである。
有機シランガスとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
ここでは、有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン膜を半導体基板１０１上に形成する。他にも、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン膜又は酸化窒化シリコン膜を適用することもできる。
また、絶縁層１０２は、半導体基板１０１を熱酸化して形成される酸化膜を用いてもよい。さらに、塩素が添加された酸化雰囲気中で半導体基板１０１に熱酸化処理を行うことにより、酸化膜中に塩素原子を含有させてもよい。絶縁層１０２中に塩素原子を含有させることにより、絶縁層１０２の界面準位の低減や酸化膜の品質向上を図ることもできる。また、絶縁層１０２中に塩素原子を含有させることによって、外因性不純物である重金属を捕集して半導体層の汚染を防止することができる。また、絶縁層１０２としてケミカルオキサイドを適用することもできる。ケミカルオキサイドは、例えばオゾン含有水でＳＯＩ層となる半導体基板表面を処理することで形成することができる。ケミカルオキサイドは半導体基板の表面の形状を反映して形成されるため、半導体基板が平坦であるとケミカルオキサイドも平坦になるので好ましい。
次に、絶縁層１０２上に窒素含有層１０４を形成する。窒素含有層１０４は、後に半導体基板１０１の一部をガラス基板に貼り合わせて半導体層１２２を設けた際に、ガラス基板１１０に含まれるアルカリ金属若しくはアルカリ土類金属のような可動イオンや水分等の不純物が半導体層１２２に拡散することを防ぐためのバリア層としても機能する。
窒素含有層１０４は、少なくとも窒素、珪素を含む膜であり、例えば、ＣＶＤ法等を用いて窒化シリコン膜、窒化酸化シリコン膜又は酸化窒化シリコン膜を単層構造又は積層構造で成膜する。窒素含有層１０４は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。
例えば、窒素含有層１０４として、プラズマＣＶＤ法を用いて低温（１００℃以上３５０℃以下、好ましくは１５０℃以上３００℃以下）で成膜した窒化酸化シリコン膜が適している。プラズマＣＶＤ法を用い低温で成膜することによって、平滑面を有する窒化酸化シリコン膜を得ることができる。また、低温で成膜することにより、半導体基板１０１に形成した脆化層１０３から脱ガスが起こることを防止することができる。なお、半導体基板１０１から半導体層１２２を分離する加熱処理は、窒素含有層の成膜温度よりも高い加熱処理温度が適用される。
また、本実施の形態では、絶縁層１０２として平滑面を有する酸化シリコン膜を設けることにより、当該絶縁層１０２上に形成される窒素含有層１０４の表面を平坦とすることが可能となる。なお、半導体基板１０１の表面が平坦である場合には、絶縁層１０２を設けない構成としてもよく、例えば、半導体基板１０１側から酸化窒化シリコン膜、窒化酸化シリコン膜の単層、又は酸化窒化シリコン膜と窒化酸化シリコン膜を積層させて窒素含有層１０４とすることもできる。
次に、絶縁層１０２及び窒素含有層１０４を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１０１に照射して、半導体基板１０１の表面から所定の深さの領域に、脆化層１０３を形成する（図５（Ｂ）参照）。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
脆化層１０３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層１０３が形成される。イオンを添加する深さで、半導体基板１０１から分離される半導体層１２２の厚さが決定される。脆化層１０３が形成される深さは半導体基板１０１の表面から１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は半導体基板１０１の表面から５０ｎｍ以上２００ｎｍ以下である。
イオンを半導体基板１０１に添加するには、質量分離を伴うイオン注入法を用いてもよいし、質量分離を伴わないイオンドーピング法を用いてもよい。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンビーム１２１に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。
Ｈ３ ＋は他の水素イオン種（Ｈ＋、Ｈ２ ＋）よりも、水素原子の数が多く、その結果質量が大きいので、同じエネルギーで加速される場合、Ｈ＋、Ｈ２ ＋よりも半導体基板１０１のより浅い領域に添加される。よって、イオンビーム１２１に含まれるＨ３ ＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、半導体基板１０１における水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。よって、イオンビーム１２１に含まれるＨ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が５０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。
水素ガスを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを照射することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、脆化層１０３を半導体基板１０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
また、イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種はＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして半導体基板１０１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を脆化層１０３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
次に窒素含有層１０４の表面に絶縁層１０５を形成する（図５（Ｃ）参照）。絶縁層１０５としては、親水性の表面を有する平滑な絶縁層であることが好ましく、酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。なお、絶縁層１０５は、酸化シリコン膜の代わりに酸化窒化シリコン膜を用いてもよい。
絶縁層１０５は５ｎｍ以上５００ｎｍ以下の厚さで設けられる。この厚さであれば、被成膜表面（接合を行う面）の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また絶縁層１０５を設けることによって、ガラス基板１１０と半導体層１２２との熱歪みを緩和することができる。すなわち、ガラス基板１１０に半導体層１２２を接合するに際し、半導体層１２２の表面に有機シランを原材料として成膜した酸化シリコン膜からなる絶縁層１０５を設けることで、ガラス基板１１０と半導体層１２２を強固に接合することができる。好ましくは、酸化シリコン膜の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
次に、絶縁層１０５及び変質層１１１を介して半導体基板１０１とガラス基板１１０とを貼り合わせる（図５（Ｄ）参照）。ここでは、半導体基板１０１とガラス基板１１０を密接させた後、半導体基板１０１の端の一箇所に０．１Ｎ／ｃｍ２以上５０Ｎ／ｃｍ２以下、好ましくは０．１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えた部分から絶縁層１０５と変質層１１１とが接合しはじめ、自発的に接合され全面におよぶ。この接合工程は、ファンデルワールス力が作用しており、半導体基板１０１とガラス基板１１０とを圧接することにより、Ｓｉ−ＨやＳｉ−ＯＨを結合手として、水素結合による接合を行うことが可能となる。この接合工程は、加熱処理を伴わず、常温で行うことができるため、ガラス基板１１０のように耐熱温度が低い基板を用いることができる。
また、ガラス基板１１０の少なくとも一方の面上に形成された変質層１１１はガラス基板１１０と比較して低密度なので、ヤング率が小さく変形しやすい。よって、絶縁層１０５と変質層１１１とを貼り合わせる際に、いずれかの表面上に異物が存在したとしても、変質層１１１が変形して、異物により生じる凹凸を低減することができるので、変質層１１１のないガラス基板１１０と貼り合わせる場合と比較して、異物周辺における接合の形成されない領域は小さくなり、その数も減少する。故に、絶縁層１０５とガラス基板１１０とを貼り合わせる場合と比較して、半導体層１２２の欠損領域も小さくなり、その数も減少する。
なお、半導体基板１０１とガラス基板１１０を接合させる前に、半導体基板１０１上に形成された絶縁層１０５及びガラス基板１１０上に形成された変質層１１１の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）やメガソニック洗浄、２流体洗浄（純水や水素添加水などの機能水を窒素などのキャリアガスと共に吹き付ける洗浄方法法）、又はこれらを組み合わせて行うことができる。また、半導体基板１０１上に形成された絶縁層１０５については、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、絶縁層１０５及び変質層１１１表面の有機物等のゴミを除去し、表面を親水化することができる。
ここで、オゾン水洗浄とは異なるオゾン処理の一例を説明する。例えば、酸素を含む雰囲気下で紫外線（ＵＶ）を照射することにより、被処理体表面にオゾン処理を行うことができる。酸素を含む雰囲気下で紫外線を照射するオゾン処理は、ＵＶオゾン処理または紫外線オゾン処理などとも言われる。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることができる。紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることもできる。
酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む光および２００ｎｍ以上の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ） （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （２）
Ｏ３＋ｈν（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （３）
上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成される。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成される。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。
また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ） （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （５）
Ｏ３＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （６）
上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射（λ３＝１７２ｎｍ）により行うことができる。
２００ｎｍ未満の波長を含む光により被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたはオゾンから生成された一重項酸素により被処理体表面に付着する有機物、または化学結合を切断した有機物などを酸化分解して除去することができる。上記のようなオゾン処理を行うことで、被処理体表面の親水性および清浄性を高めることができ、接合を良好に行うことができる。
酸素を含む雰囲気下で紫外線を照射することによりオゾンが生成される。オゾンは、被処理体表面に付着する有機物の除去に効果を奏する。また、一重項酸素も、オゾンと同等またはそれ以上に、被処理体表面に付着する有機物の除去に効果を奏する。オゾン及び一重項酸素は、活性状態にある酸素の例であり、総称して活性酸素とも言われる。上記反応式等で説明したとおり、一重項酸素を生成する際にオゾンが生じる、またはオゾンから一重項酸素を生成する反応もあるため、ここでは一重項酸素が寄与する反応も含めて、便宜的にオゾン処理と称する。
また、半導体基板１０１とガラス基板１１０との接合を良好に行うために、接合面となる変質層１１１及び絶縁層１０５を活性化しておいてもよい。例えば、接合を行う変質層１１１及び絶縁層１０５に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで変質層１１１及び絶縁層１０５を活性化することもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合を行うことが容易となる。
また、絶縁層１０５及び変質層１１１を介して半導体基板１０１とガラス基板１１０とを貼り合わせた後（図６（Ａ）参照）に、加熱処理と加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことによりガラス基板１１０と半導体基板１０１の接合強度を増加させることが可能となる。加熱処理の温度は、ガラス基板１１０の耐熱温度以下で行う。例えば、２００℃以上４００℃以下で行うのが好ましい。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、ガラス基板１１０及び半導体基板１０１の耐圧性を考慮して行う。
通常、このような温度で熱処理を行った場合には、接合強度をある程度は増加させることは可能であるが、十分な接合強度を得ることは難しい。これは、半導体基板とガラス基板を接合させた後に熱処理を行うと、接合界面において脱水縮合反応が生じ、共有結合が形成されることにより接合強度が増加されるが、脱水縮合反応を促進させるためには、脱水縮合反応により接合界面に生じる水分を、高温で熱処理を行うことにより除去する必要があるためである。つまり、接合後の熱処理温度を高くすることにより、脱水縮合反応で接合界面に生じた水分を除去し、接合強度を増加させることができるが、熱処理温度が低い場合には、脱水縮合反応で接合界面に生じた水分を効果的に除去できないため、脱水縮合反応が進まず接合強度を十分に増加させることができない。
しかし、本実施の形態では、変質層１１１において、半導体層を汚染するアルカリ金属若しくはアルカリ土類金属のような可動イオン等の不純物が低減されることにより、膜中に微小な空孔が形成されるため、水分に対する吸収割合が向上する。これにより、変質層１１１表面に水分が存在する場合、当該水分を素早く吸収し、変質層１１１内部に拡散することができる。ゆえに、熱処理の温度によらず、脱水縮合反応で接合界面に生じた水分を変質層１１１へ吸収、拡散させ脱水縮合反応を効率良く促進させることができる。従って、接合後の熱処理を低温で行った場合であっても、半導体層１２２上の絶縁層１０５とガラス基板１１０上の変質層１１１の間に強固な共有結合を形成させて、接合強度を十分に増加させることが可能となる。故に、半導体層１２２の欠損領域も小さくなり、その数も減少する。
次に、加熱処理を行って脆化層１０３を分離面として半導体基板１０１の一部をガラス基板１１０から分離する（図６（Ｂ）参照）。加熱処理の温度は絶縁層１０２の成膜温度以上、ガラス基板１１０の耐熱温度以下で行うことが好ましい。例えば、４００℃以上７００℃以下の加熱処理を行うことにより、脆化層１０３に形成された微小な空洞の体積変化が起こり、当該脆化層１０３に沿って分離する。絶縁層１０５は変質層１１１と接合しているので、ガラス基板１１０上には半導体基板１０１と同じ結晶性の半導体層１２２が残存することとなる。なお、加熱処理としてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等の急速加熱を行うことができる装置を用いる場合には、ガラス基板１１０の歪点より高い温度で加熱処理を行ってもよい。
このように、半導体層１２２上の絶縁層１０５とガラス基板１１０上の変質層１１１とを接合させた後に、複数回に渡って熱処理をおこなうことよって、接合強度を増加させることができる。なお、上述した絶縁層１０５と変質層１１１との接合強度を増加させるための熱処理を行わず、図６（Ｂ）の熱処理を行うことにより、絶縁層１０５と変質層１１１との接合強度の増加の熱処理工程と、脆化層１０３における分離の熱処理工程を同時に行ってもよい。
以上の工程により、図１（Ｃ）に示す、ガラス基板１１０上に絶縁層１０２、窒素含有層１０４及び絶縁層１０５を介して半導体層１２２が設けられたＳＯＩ基板が得られる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、上述した方法に限られない。例えば、絶縁層１０５の形成前でなく、絶縁層１０５を形成した後に、絶縁層１０２、窒素含有層１０４及び絶縁層１０５を介して水素等のイオンを添加することにより、半導体基板１０１の表面から所定の深さの領域に脆化層１０３を形成してもよい。イオン添加後に絶縁層１０５の表層をエッチングし、イオンの添加により絶縁層１０５の表面に形成された損傷層を除去してもよい。さらに、絶縁層１０５の表面にシランを吸着させた後、大気に曝すことにより絶縁層１０５上に薄い酸化膜（例えば、ＳｉＯｘ）を形成して、絶縁層１０５を平坦化してもよい。なお、酸化膜を形成後、表面にプラズマ照射若しくはラジカル処理を行うことで接合面を活性化してもよい。
また、絶縁層１０２及び窒素含有層１０４の形成後でなく形成前に、水素等のイオンを添加することにより、半導体基板１０１の表面から所定の深さの領域に脆化層１０３を形成してもよい。なお、この場合、イオンの添加に伴い半導体基板１０１の表面に不純物等が付着することや、表面がエッチングされることを防止するために、半導体基板１０１の表面に保護層を形成し、当該保護層を介してイオンの添加を行うことが好ましい。
保護層としては、例えば、半導体基板１０１の表面にオゾン水、過酸化水素水、硫酸過酸化水素水混合溶液、オゾン雰囲気下で処理を行うことにより得られた酸化膜を用いることができる。また、他にも、酸化雰囲気中にハロゲンを添加した酸化を行うことにより得られた酸化膜を用いることができる。酸化膜中にハロゲン元素を含ませた場合には、金属などの不純物を捕獲して半導体基板１０１の汚染を防止する保護層としての機能を発現させることができる。
その後、半導体基板１０１上に形成された保護層の上に絶縁層１０２、窒素含有層１０４及び絶縁層１０５を形成してもよいし、イオンの導入後保護層を除去した後に半導体基板１０１上に絶縁層１０２、窒素含有層１０４及び絶縁層１０５を形成してもよい。
また、窒素含有層１０４の表面に絶縁層１０５を形成しない構成のＳＯＩ基板としてもよい。その場合、図１（Ｂ）に示す、ガラス基板１１０上に絶縁層１０２及び窒素含有層１０４を介して半導体層１２２が設けられたＳＯＩ基板が得られる。絶縁層１０５を形成しない場合、窒素含有層１０４が変質層１１１との接合面となるため、平滑面を有する絶縁層を用いることが好ましく、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成することが好ましい。窒素含有層１０４としては、プラズマＣＶＤ法を用いて低温（１００℃以上３５０℃以下、好ましくは１５０℃以上３００℃以下）で成膜した酸化窒化シリコン膜又は窒化酸化シリコン膜が適している。プラズマＣＶＤ法を用い低温で成膜することによって、平滑面を有する酸化窒化シリコン膜又は窒化酸化シリコン膜が得ることができる。また、窒素含有層１０４を低温で成膜することにより、膜中に含まれるＨの含有量を多くすることができ、ガラス基板１１０の変質層１１１との貼り合わせを強固に行うことが可能になる。
また、絶縁層１０２として平滑面を有する酸化シリコン膜を設けることにより、当該絶縁層１０２上に形成される窒素含有層１０４の表面も平坦化することが可能となる。なお、半導体基板１０１の表面が平坦である場合には、絶縁層１０２を設けない構成としてもよく、例えば、半導体基板１０１側から酸化窒化シリコン膜、窒化酸化シリコン膜の単層、又は酸化窒化シリコン膜と窒化酸化シリコン膜を積層させて窒素含有層１０４とすることができる。
また、窒素含有層１０４を介してイオンの導入を行って、窒素含有層１０４の表面にシランを吸着させた後、大気に曝すことにより窒素含有層１０４上に薄い酸化膜（例えば、ＳｉＯｘ）を形成してもよい。この場合、イオンの導入後に窒素含有層１０４の表面を親水化でき、ガラス基板１１０との結合を強固にすることができる。なお、酸化膜を形成後、表面にプラズマ照射若しくはラジカル処理を行うことで接合面を活性化してもよい。
さらに、絶縁層１０２の表面に窒素含有層１０４を形成しない構成のＳＯＩ基板としてもよい。その場合、図１（Ａ）に示す、ガラス基板１１０上に絶縁層１０２を介して半導体層１２２が設けられたＳＯＩ基板が得られる。窒素含有層１０４を形成しない場合、絶縁層１０２が変質層１１１との接合面となるため、絶縁層１０２は、平滑面を有する絶縁層を用いることが好ましく、酸化シリコン膜が適している。特に、有機シランガスを用いて化学気相成長法により成膜される酸化シリコン膜が好ましい。有機シランガスを用いて成膜された酸化シリコン膜を用いることによって、絶縁層１０２の表面を平坦にすることができるためである。好ましくは、酸化シリコン膜の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
有機シランガスとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
なお、上記工程において、得られたＳＯＩ基板の表面に平坦化処理を行ってもよい。平坦化処理を行うことにより、剥離後にガラス基板１１０上に設けられた半導体層１２２の表面に凹凸が生じた場合でもＳＯＩ基板の表面を平坦化することができる。
平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。ここでは、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、半導体層１２２の再結晶化と表面の平坦化を行う。
レーザー光を半導体層１２２の上面側から照射することで、半導体層１２２の上面を溶融させることができる。溶融した後、半導体層１２２が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザー光を用いることにより、ガラス基板１１０が直接加熱されないため、当該ガラス基板１１０の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板をガラス基板１１０に用いることが可能である。
なお、レーザー光の照射による半導体層１２２の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、半導体層が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、半導体層の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。
上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザー光を発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。
上述のようにレーザー光を照射した後には、半導体層１２２の膜厚を小さくする薄膜化工程を行っても良い。半導体層１２２の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、半導体層１２２がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ６とＯ２、またはＣｌ２のみをプロセスガスに用いて、半導体層１２２を薄くすることができる。
以上より、ＳＯＩ基板のベース基板としてガラス基板を用いても、半導体層の欠損領域を低減することができるので、実用に耐えうる半導体層を備えたＳＯＩ基板を作製することができる。
なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、上記実施の形態１で示したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。
まず、図７および図８を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
ＳＯＩ基板として、実施の形態２の方法で作製した図１（Ｃ）の構成のＳＯＩ基板を用いることにする。図７（Ａ）は、図３乃至図６を用いて説明した方法で作製された図１（Ｃ）の構成のＳＯＩ基板の断面図である。
エッチングにより、ＳＯＩ基板の半導体層１２２を素子分離して、図７（Ｂ）に示すように半導体層１５１、１５２を形成する。半導体層１５１はｎチャネル型のＴＦＴを構成し、半導体層１５２はｐチャネル型のＴＦＴを構成する。
図７（Ｃ）に示すように、半導体層１５１、１５２上に絶縁層１５４を形成する。次に、絶縁層１５４を介して半導体層１５１上にゲート電極１５５を形成し、半導体層１５２上にゲート電極１５６を形成する。
なお、半導体層１２２のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を半導体層１２２添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
次に、図７（Ｄ）に示すように半導体層１５１にｎ型の低濃度不純物領域１５７を形成し、半導体層１５２にｐ型の高濃度不純物領域１５９を形成する。まず、半導体層１５１にｎ型の低濃度不純物領域１５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体層１５２をレジストでマスクし、ドナーを半導体層１５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極１５５がマスクとなり、半導体層１５１に自己整合的にｎ型の低濃度不純物領域１５７が形成される。半導体層１５１のゲート電極１５５と重なる領域はチャネル形成領域１５８となる。
次に、半導体層１５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層１５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体層１５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極１５６がマスクとして機能して、半導体層１５２にｐ型の高濃度不純物領域１５９が自己整合的に形成される。高濃度不純物領域１５９はソース領域またはドレイン領域として機能する。半導体層１５２のゲート電極１５６と重なる領域はチャネル形成領域１６０となる。ここでは、ｎ型の低濃度不純物領域１５７を形成した後、ｐ型の高濃度不純物領域１５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域１５９を形成することもできる。
次に、半導体層１５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁層を垂直方向の異方性エッチングすることで、図８（Ａ）に示すように、ゲート電極１５５、１５６の側面に接するサイドウォール絶縁層１６１、１６２を形成する。この異方性エッチングにより、絶縁層１５４もエッチングされる。
次に、図８（Ｂ）に示すように、半導体層１５２をレジスト１６５で覆う。半導体層１５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオンドーピング法またはイオン注入法により、半導体層１５１に高ドーズ量でドナーを添加する。ゲート電極１５５およびサイドウォール絶縁層１６１がマスクとなり、ｎ型の高濃度不純物領域１６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
活性化の加熱処理の後、図８（Ｃ）に示すように、水素を含んだ絶縁層１６８を形成する。絶縁層１６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁層１６８中に含まれる水素を半導体層１５１、１５２中に拡散させる。絶縁層１６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを成膜することで形成できる。半導体層１５１、１５２に水素を供給することで、半導体層１５１、１５２中および絶縁層１５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁層１６９を形成する。層間絶縁層１６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁層１６９にコンタクトホールを形成した後、図８（Ｃ）に示すように配線１７０を形成する。配線１７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。実施の形態１及び実施の形態２で示したように、ＳＯＩ基板の作製過程で、半導体層の欠損領域を低減させているので、信頼性の高いＴＦＴを作製することができる。
図７および図８を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図９はマイクロプロセッサ５００の構成例を示すブロック図である。
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）５０９、およびＲＯＭインターフェース５１０を有している。
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図９に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１０は、このような半導体装置の構成例を示すブロック図である。図１０に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図１０に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０と電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット（ＣＰＵ）５２５、ランダムアクセスメモリ（ＲＡＭ）５２６、読み出し専用メモリ（ＲＯＭ）５２７を有している。
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
次に、図１１乃至図１３を用いて、半導体装置として表示装置について説明する。
上記実施の形態１で示したＳＯＩ基板では、ベース基板として、ガラス基板１１０を適用することが可能となる。従って、ベース基板にガラス基板１１０を用い、複数の半導体層を貼り合わせることで、一辺が１メートルを超える大面積なＳＯＩ基板を製造することができる。
ＳＯＩ基板のガラス基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図１１はガラス基板にマザーガラスを用いたＳＯＩ基板の正面図である。このような大面積なＳＯＩ基板に複数の半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、ＳＯＩ基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。
図１１に示すように、１枚のマザーガラス３０１には、複数の半導体基板から剥離された単結晶半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、単結晶半導体層３０２に表示パネルの形成領域３１０が含まれるようにすることが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域３１０には、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）を含んでいる。
図１２は液晶表示装置を説明するための図面である。図１２（Ａ）は液晶表示装置の画素の平面図であり、図１２（Ｂ）は、Ｊ−Ｋ切断線による図１２（Ａ）の断面図である。
図１２（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、図１１に示した、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層であり、画素のＴＦＴ３２５を構成する。
ＳＯＩ基板には実施の形態１で示したＳＯＩ基板が用いられている。図１２（Ｂ）に示すように、一方の面上に変質層１１１が形成されたガラス基板１１０上に、絶縁層１０５、窒素含有層１０４、絶縁層１０２及び単結晶半導体層３２０が積層されている。ガラス基板１１０は分割されたマザーガラス３０１である。ＴＦＴ３２５の単結晶半導体層３２０は、ＳＯＩ基板の半導体層がエッチングにより素子分離して形成された層である。単結晶半導体層３２０には、チャネル形成領域３４０、ドナーが添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ガラス基板１１０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１３を参照して説明する。図１３（Ａ）はＥＬ表示装置の画素の平面図であり、図１３（Ｂ）は、Ｊ−Ｋ切断線による図１３（Ａ）の断面図である。
図１３（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０３、４０４は、図１１に示した、ＳＯＩ基板に貼り合わせられた単結晶半導体層３０２から形成された層である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１３（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態２の方法で作製したＳＯＩ基板が用いられている。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりガラス基板１１０に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。
図１４を用いて、電気機器の具体的な態様を説明する。図１４（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１２で説明した液晶表示装置または図１３で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。
また、図１４（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１２で説明した液晶表示装置または図１３で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。
また、図１４（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図１０のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１２で説明した液晶表示装置、または図１３で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
本実施例では、本発明に係るガラス基板の少なくとも一方の面上に形成される変質層について評価した結果を示す。
本実施例では、ＨＰＭ処理を施して表層に変質層を形成したガラス基板Ａと、未処理のガラス基板Ｂと、を用意して、それぞれのガラス基板の表層部分をＸ線反射率（ＸＲＲ：Ｘ−ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）測定及びＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定した。
ここで、ＸＲＲ測定とは、平坦な薄膜にＸ線を極浅い角度で入射させ、薄膜表面及び薄膜と基板の界面で反射したＸ線が互いに干渉する現象を利用して、薄膜の膜厚、密度、平坦性の測定を行う測定方法である。なお、ＸＲＲ測定における測定領域は、８ｍｍ乃至１５ｍｍ四方であり、Ｘ線の入射角度を変化させながら測定するので、Ｘ線の入射角度に応じて測定領域も変化する。また、測定領域の各部分で反射されたＸ線強度の平均値から、薄膜の膜厚、密度、平坦性を算出する。
また、ＸＰＳとは、試料にＸ線を照射することで放出される光電子のエネルギー分布を検出し、試料表面の元素の種類、存在量、化学状態に関する知見を得る手法である。
本実施例で用いた試料について説明する。ガラス基板Ａ、Ｂとしては、商品名ＡＮ１００（旭硝子（株）製、無アルカリガラス）を使用した。なお、無アルカリガラスといっても微量のアルカリ金属やアルカリ土類金属は含まれている。また、ガラス基板Ａ、Ｂともに厚さは０．７ｍｍである。このうちガラス基板Ａには、ＨＰＭ処理を施して表層に変質層を形成した。
試料は次のように作製した。まず、塩酸：過酸化水素水：純水＝１：１：５で混合して塩酸過酸化水素水混合溶液（ＨＰＭ）溶液を生成した。次に、ガラス基板Ａを、液温７０℃のＨＰＭ溶液で満たされた洗浄槽中に１０分間浸した。それから、ガラス基板Ａを純水で満たされた洗浄槽に１０分間浸した後、リンサードライヤーで乾燥させてガラス基板上の水滴を除去した。このようにして、ガラス基板Ａの表層に変質層を形成した。ガラス基板Ｂは未処理のままとした。
ガラス基板Ａ及びガラス基板ＢのＸＲＲ測定によるＸ線反射強度の測定結果を、変質層を密度の異なる２層のモデルとしたシミュレーションでフィッティングしたデータを表１に示す。なお、本実施例のＸＲＲ測定において測定開始時の測定領域は、ガラス基板中央部の照射Ｘ線の進行方向に１０ｍｍ、垂直方向に８ｍｍ四方の領域で、測定終了時の測定領域は照射Ｘ線の進行方向に８ｍｍ、垂直方向に８ｍｍ四方の領域である。表１より、ガラス基板Ａのガラス層の密度は、未処理のガラス基板Ｂの密度と同じであるが、ＨＰＭ処理を施したガラス基板Ａの変質層部分（膜厚９．２２ｎｍ）の密度はそれより低いことが分かる。また、ラフネスについても、ガラス基板Ａの変質層の方が、ガラス基板Ａ及びガラス基板Ｂのガラス層よりも小さくなっている。また、ガラス基板Ａのガラス層と変質層の間に、密度、ラフネスにおいて、ガラス層と変質層の間の値をとる中間層（膜厚２．４ｎｍ）が形成されているのが見受けられる。
また、ガラス基板Ａ及びガラス基板Ｂの表層部のＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像をそれぞれ図１５（Ａ）、図１５（Ｂ）に示す。図１５（Ａ）、図１５（Ｂ）を比較すると、図１５（Ａ）には確かにガラス層１０００上に膜厚９．３ｎｍ程度の変質層１００１が現れており、ＸＲＲ測定の結果を裏づけている。なお、図１５（Ａ）及び図１５（Ｂ）のガラス基板上の膜は、ＳＴＥＭ像撮影のための炭素や金属の膜である。
ＸＰＳによるガラス基板Ａ及びガラス基板Ｂの測定結果を表２に示す。本実施例のＸＰＳでは、測定装置としてＰＨＩ社製ＱｕａｎｔｅｒａＳＸＭを用い、Ｘ線源としては単色化ＡｌＫα線（１．４８６ｋｅＶ）を用いた。検出領域は直径１００μｍ、検出深さは４ｎｍ以上５ｎｍ以下とした。表２より、未処理のガラス基板Ｂの表層には、数ａｔｏｍｉｃ％程度存在していた、Ｓｒ、Ｃａ、Ｍｇ等のアルカリ土類原子や、Ａｌ、Ｂ等の金属原子が、ＨＰＭ処理後のガラス基板Ａ上には、１ａｔｏｍｉｃ％未満しか存在していない、または検出下限以下であることが分かる。同様に検出下限以下であるアルカリ金属原子等の不純物も減少していると推測される。また、相対的にガラス基板Ａ表層におけるＳｉとＯの存在割合は、ガラス基板Ｂ表層と比較して増加している。
次に、ガラス基板Ａ及びガラス基板Ｂについて、図１６にＳｉ−２ｐ軌道の光電子分光スペクトルを、図１７にＯ−１ｓ軌道の光電子分光スペクトルを示す。図１６、図１７より、ガラス基板Ａ、ガラス基板ＢともにＳｉ−２ｐ軌道、Ｏ−１ｓ軌道の光電子分光スペクトルにおいて、ＳｉＯ２の化学シフトに対応するピークが現れているが、Ｓｉ−２ｐ軌道、Ｏ−１ｓ軌道、両方の光電子分光スペクトルにおいて、ガラス基板ＡのほうがＳｉＯ２の化学シフトに対応するピークが鋭くなっている。これにより、ガラス基板Ａ表層において存在割合が相対的に増加したＳｉとＯは主に酸化シリコン（ＳｉＯ２）を構成していることが分かる。
以上により、ガラス基板にＨＰＭ処理を施すことによって、ガラス基板の表層には、ガラス層より、その組成において酸化シリコンの割合が大きく、密度が低い変質層が形成されていることが分かった。
本実施例では、本発明に係るＳＯＩ基板を作製し、該ＳＯＩ基板の単結晶シリコン膜の欠損領域について評価した結果を示す。
本実施例では、ＨＰＭ処理を施したガラス基板Ｃを用いて作製したＳＯＩ基板Ｃ、ＨＰＭ処理と超音波洗浄を施したガラス基板Ｄを用いて作製したＳＯＩ基板Ｄ、未処理ガラス基板Ｅを用いて作製したＳＯＩ基板Ｅの３種類のＳＯＩ基板を作製し、欠損領域検出装置（日立電子エンジニアリング株式会社製、ガラス基板表面検査装置ＧＩ−４６００）を用いて、単結晶シリコン膜の欠損領域の検出を行った。該欠損領域検出装置は、出力３０ｍＷ、波長７８０ｎｍのレーザー光を試料基板に照射し、凹凸で反射した散乱光及び欠損領域を通過した透過光を受光器で検出することによって、欠損領域の個数を数えることができる。Ｘ軸方向にレーザー光を走査し、Ｙ軸方向にテーブルごと試料基板を走査することによって、単結晶シリコン膜の１０７ｍｍ四方を走査して、単結晶シリコン膜の欠損領域を検出した。なお、本実施例で用いた欠損領域検出装置は、単結晶シリコン欠損領域を激しい凹部として捉え、検出する。そのため、表面凹凸やゴミや傷も検出されるので、あくまで定性的な数値として評価・比較する必要がある。
本実施例で用いた試料について説明する。まず、それぞれのＳＯＩ基板に用いるガラス基板について説明する。ＳＯＩ基板Ｃに用いるガラス基板Ｃは、実施例１のガラス基板Ａと同様の処理を施した。ＳＯＩ基板Ｄに用いるガラス基板Ｄは、実施例１のガラス基板Ａと同様の処理工程において、溶液に超音波振動を加えることができる超音波振動槽にＨＰＭ溶液を満たし、３７ｋＨｚの超音波振動を加えながら、液温７０℃のＨＰＭ溶液で満たされた洗浄槽中に１０分間浸した。それから、実施例１のガラス基板Ａと同様に、ガラス基板を純水で満たされた洗浄槽に１０分間浸した後、リンサードライヤーで乾燥させてガラス基板上の水滴を除去した。このようにして、ガラス基板Ｃ及びガラス基板Ｄの表層に変質層を形成した。また、ガラス基板Ｅは未処理のままとした。なお、ガラス基板Ｃ乃至ガラス基板Ｅの厚さは０．７ｍｍである。
次に、それぞれのＳＯＩ基板に貼り合わせるボンド基板について説明する。まず、単結晶シリコン基板にプラズマＣＶＤ法で５０ｎｍの厚さで酸化窒化シリコン膜を形成した。さらに、５０ｎｍの厚さで窒化酸化シリコン膜を成膜した。
次に、窒化酸化シリコン膜の表面からイオンドーピング装置を用いて単結晶シリコン基板に水素を照射した。本実施例では、水素をイオン化して照射することによって、単結晶シリコン基板に脆化層を形成した。イオンドーピングは加速電圧を３５ｋＶ、ドーズ量を２．２×１０１６ｉｏｎｓ／ｃｍ２として行った。
次に、窒化酸化シリコン膜上に酸化シリコン膜を形成した。酸化シリコン膜はプラズマＣＶＤ法で、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）と酸素ガスを用い、成膜温度を３００℃として、５０ｎｍの厚さで成膜した。
それから、それぞれのガラス基板及びボンド基板に表面処理として、オゾン水処理とメガソニック洗浄を行った。そして、ガラス基板Ｃ乃至ガラス基板Ｅのそれぞれについて、酸化シリコン膜を挟んで単結晶シリコン基板とガラス基板を重ね合わせ、接合を行った。その後、２００℃で２時間の熱処理を行い、さらに６００℃で２時間の熱処理を行って、脆化層に亀裂を形成させて単結晶シリコン基板をガラス基板から分離させると共に、酸化シリコン膜とガラス基板との接合を強固なものとして、ＳＯＩ基板Ｃ乃至ＳＯＩ基板Ｅを作製した。
ＳＯＩ基板Ｃ乃至ＳＯＩ基板Ｅの単結晶シリコン膜の欠損領域の検出結果を図１８に示す。図１８では、各ＳＯＩ基板の欠損領域のレーザー光の走査方向の長さごとに、Ｓ（１．０μｍ以上３．０μｍ以下）、Ｍ（３．０μｍ以上５．０μｍ以下）、Ｌ（５．０μｍ以上）、に分けて表す。なお、欠損領域は、レーザー光の走査方向の長さを測定している。未処理のガラス基板を用いたＳＯＩ基板Ｅと比較して、ガラス基板にＨＰＭ処理を施したＳＯＩ基板Ｄは、欠損領域の大きさ及び個数の増大が抑制されているのが分かる。さらに、ガラス基板にＨＰＭ処理に加えて超音波処理を施したＳＯＩ基板Ｄは、ＳＯＩ基板Ｃよりも欠損領域の大きさ及び個数の増大が抑制されているのが分かる。
以上より、ガラス基板にＨＰＭ処理を施して少なくとも一方の面上に変質層を形成することにより、ＳＯＩ基板の単結晶シリコン膜の欠損領域の個数及び面積の増大を抑制することが示された。また、ＨＰＭ処理に超音波処理を加えることで、さらに、ＳＯＩ基板の単結晶シリコン膜の欠損領域の個数及び面積の増大を抑制することが示された。
１０１ 半導体基板
１０２ 絶縁層
１０３ 脆化層
１０４ 窒素含有層
１０５ 絶縁層
１１０ ガラス基板
１１１ 変質層
１２１ イオンビーム
１２２ 半導体層
１２３ 溶液
１２４ 洗浄槽
１２５ キャリア
１２６ 搬送チャック
１２７ 回転軸
１２８ 洗浄ノズル
１２９ 搬送ローラー

Claims (26)

  1. 少なくとも一方の面上に変質層が形成されたガラス基板と、
    前記変質層上に接して設けられた第１の絶縁層と、
    前記第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板。
  2. 少なくとも一方の面上に変質層が形成されたガラス基板と、
    前記変質層上に接して設けられた窒素含有層と、
    前記窒素含有層上に接して設けられた第１の絶縁層と、
    前記第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板。
  3. 少なくとも一方の面上に変質層が形成されたガラス基板と、
    前記変質層上に接して設けられた第２の絶縁層と、
    前記第２の絶縁層上に接して設けられた窒素含有層と、
    前記窒素含有層上に接して設けられた第１の絶縁層と、
    前記第１の絶縁層上に接して設けられた単結晶半導体層と、を有し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板。
  4. 請求項２又は請求項３において、
    前記窒素含有絶縁層は、窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層又は複数の膜の積層であることを特徴とするＳＯＩ基板。
  5. 請求項３において、
    前記第２の絶縁層は、酸化シリコン膜であることを特徴とするＳＯＩ基板。
  6. 請求項５において、
    前記酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成されたものであることを特徴とするＳＯＩ基板。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記変質層は、前記ガラス基板よりアルカリ金属及びアルカリ土類金属の濃度が小さいことを特徴とするＳＯＩ基板。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記変質層と前記ガラス基板の間に中間層が形成され、
    前記中間層は、組成及び密度において、前記ガラス基板と前記変質層の間の値をとることを特徴とするＳＯＩ基板。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記第１の絶縁層は、酸化シリコン膜であることを特徴とするＳＯＩ基板。
  10. 請求項９において、
    前記酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成されたものであることを特徴とするＳＯＩ基板。
  11. 請求項９において、
    前記酸化シリコン膜中に塩素原子が含まれることを特徴とするＳＯＩ基板。
  12. 請求項１乃至請求項１１のいずれか一項において、
    前記ガラス基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はバリウムホウケイ酸ガラスであることを特徴とするＳＯＩ基板。
  13. 請求項１乃至請求項１２のいずれか一項に記載のＳＯＩ基板が有する前記単結晶半導体層を用いた薄膜トランジスタを有することを特徴とする半導体装置。
  14. ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、
    前記ガラス基板の少なくとも一方の面上に変質層を形成し、
    前記変質層上に第１の絶縁層を介して単結晶半導体基板を貼り合わせ、
    前記単結晶半導体基板の一部を分離し、
    前記ガラス基板上に単結晶半導体層を形成し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板の作製方法。
  15. ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、
    前記ガラス基板の少なくとも一方の面上に変質層を形成し、
    前記変質層上に窒素含有層と第１の絶縁層を介して単結晶半導体基板を貼り合わせ、
    前記単結晶半導体基板の一部を分離し、
    前記ガラス基板上に単結晶半導体層を形成し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板の作製方法。
  16. ガラス基板を塩酸、硫酸又は硝酸を含む溶液で処理し、
    前記ガラス基板の少なくとも一方の面上に変質層を形成し、
    前記変質層上に第２の絶縁層と窒素含有層と第１の絶縁層を介して単結晶半導体基板を貼り合わせ、
    前記単結晶半導体基板の一部を分離し、
    前記ガラス基板上に単結晶半導体層を形成し、
    前記変質層は、前記ガラス基板より、組成において酸化シリコンの割合が大きく、密度が低いことを特徴とするＳＯＩ基板の作製方法。
  17. 請求項１５又は請求項１６において、
    前記窒素含有絶縁層は、窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜から選ばれた一の層又は複数の膜の積層を用いることを特徴とするＳＯＩ基板の作製方法。
  18. 請求項１６において、
    前記第２の絶縁層は、酸化シリコン膜を用いることを特徴とするＳＯＩ基板の作製方法。
  19. 請求項１８において、
    前記酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成することを特徴とするＳＯＩ基板の作製方法。
  20. 請求項１４乃至請求項１９のいずれか一項において、
    前記変質層は、前記ガラス基板よりアルカリ金属及びアルカリ土類金属の濃度が小さいことを特徴とするＳＯＩ基板の作製方法。
  21. 請求項１４乃至請求項２０のいずれか一項において、
    前記第１の絶縁層は、酸化シリコン膜を用いることを特徴とするＳＯＩ基板の作製方法。
  22. 請求項２１において、
    前記酸化シリコン膜は、有機シランガスを用いた化学気相成長法により形成することを特徴とするＳＯＩ基板の作製方法。
  23. 請求項２１において、
    前記酸化シリコン膜中に塩素原子を含ませることを特徴とするＳＯＩ基板の作製方法。
  24. 請求項１４乃至請求項２３のいずれか一項において、
    前記ガラス基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はバリウムホウケイ酸ガラスを用いることを特徴とするＳＯＩ基板の作製方法。
  25. 請求項１４乃至請求項２４のいずれか一項において、
    前記塩酸、硫酸又は硝酸を含む溶液として、塩酸と過酸化水素と純水を混合した塩酸過酸化水素水混合溶液を用いることを特徴とするＳＯＩ基板の作製方法。
  26. 請求項１４乃至請求項２５のいずれか一項において、
    前記塩酸、硫酸又は硝酸を含む溶液に超音波振動を加えて処理を行うことを特徴とするＳＯＩ基板の作製方法。
JP2009159047A 2008-07-08 2009-07-03 Ｓｏｉ基板の作製方法 Expired - Fee Related JP5700617B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009159047A JP5700617B2 (ja) 2008-07-08 2009-07-03 Ｓｏｉ基板の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008178027 2008-07-08
JP2008178027 2008-07-08
JP2009159047A JP5700617B2 (ja) 2008-07-08 2009-07-03 Ｓｏｉ基板の作製方法

Publications (3)

Publication Number Publication Date
JP2010041044A true JP2010041044A (ja) 2010-02-18
JP2010041044A5 JP2010041044A5 (ja) 2012-07-05
JP5700617B2 JP5700617B2 (ja) 2015-04-15

Family

ID=41504387

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009159047A Expired - Fee Related JP5700617B2 (ja) 2008-07-08 2009-07-03 Ｓｏｉ基板の作製方法

Country Status (2)

Country Link
US (3) US8030169B2 (ja)
JP (1) JP5700617B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2008091898A1 (en) * 2007-01-23 2008-07-31 Imra America, Inc. Ultrashort laser micro-texture printing
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US9142804B2 (en) * 2010-02-09 2015-09-22 Samsung Display Co., Ltd. Organic light-emitting device including barrier layer and method of manufacturing the same
JP6032963B2 (ja) 2012-06-20 2016-11-30 キヤノン株式会社 Ｓｏｉ基板、ｓｏｉ基板の製造方法および半導体装置の製造方法
CN103354243B (zh) * 2013-06-28 2016-01-06 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法及相关装置
US10081861B2 (en) * 2015-04-08 2018-09-25 Varian Semiconductor Equipment Associates, Inc. Selective processing of a workpiece
US9870940B2 (en) 2015-08-03 2018-01-16 Samsung Electronics Co., Ltd. Methods of forming nanosheets on lattice mismatched substrates
US9453190B1 (en) * 2015-11-12 2016-09-27 International Business Machines Corporation Surface treatment of textured silicon
US10879250B2 (en) * 2017-08-29 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
JP2022141009A (ja) * 2021-03-15 2022-09-29 キオクシア株式会社 半導体記憶装置及びその製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH06333820A (ja) * 1993-05-19 1994-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH0766195A (ja) * 1993-06-29 1995-03-10 Sumitomo Sitix Corp シリコンウェーハの表面酸化膜形成方法
JPH07235651A (ja) * 1993-12-28 1995-09-05 Canon Inc 半導体基板およびその作製方法
JPH088438A (ja) * 1994-06-22 1996-01-12 Casio Comput Co Ltd 半導体装置およびその製造方法
JPH09223782A (ja) * 1995-12-12 1997-08-26 Canon Inc Ｓｏｉ基板の製造方法
JPH09227170A (ja) * 1996-02-19 1997-09-02 Fujitsu Ltd ガラス基板の洗浄方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004087606A (ja) * 2002-08-23 2004-03-18 Sharp Corp Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法
JP2005251912A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
SG59963A1 (en) * 1990-08-03 1999-02-22 Canon Kk Semiconductor member and process for preparing semiconductor member
JP3056813B2 (ja) * 1991-03-25 2000-06-26 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその製造方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
TW330313B (en) 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
JP3250722B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法および製造装置
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Ｓｏｉ基板の作製方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE19934072C2 (de) * 1999-07-23 2001-06-13 Schott Glas Alkalifreies Aluminoborosilicatglas, seine Verwendungen und Verfahren zu seiner Herstellung
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7399681B2 (en) * 2003-02-18 2008-07-15 Corning Incorporated Glass-based SOI structures
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
FR2868599B1 (fr) * 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
KR101299604B1 (ko) * 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US7456057B2 (en) * 2005-12-31 2008-11-25 Corning Incorporated Germanium on glass and glass-ceramic structures
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
KR101436115B1 (ko) * 2007-04-27 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법, 및 반도체장치의 제조방법
WO2008142911A1 (en) * 2007-05-18 2008-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2008149699A1 (en) * 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH06333820A (ja) * 1993-05-19 1994-12-02 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH0766195A (ja) * 1993-06-29 1995-03-10 Sumitomo Sitix Corp シリコンウェーハの表面酸化膜形成方法
JPH07235651A (ja) * 1993-12-28 1995-09-05 Canon Inc 半導体基板およびその作製方法
JPH088438A (ja) * 1994-06-22 1996-01-12 Casio Comput Co Ltd 半導体装置およびその製造方法
JPH09223782A (ja) * 1995-12-12 1997-08-26 Canon Inc Ｓｏｉ基板の製造方法
JPH09227170A (ja) * 1996-02-19 1997-09-02 Fujitsu Ltd ガラス基板の洗浄方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2004087606A (ja) * 2002-08-23 2004-03-18 Sharp Corp Ｓｏｉ基板およびそれを用いる表示装置ならびにｓｏｉ基板の製造方法
JP2005252244A (ja) * 2004-02-03 2005-09-15 Ishikawajima Harima Heavy Ind Co Ltd 半導体基板の製造方法
JP2005251912A (ja) * 2004-03-03 2005-09-15 Seiko Epson Corp 複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器

Also Published As

Publication number Publication date
US20100006940A1 (en) 2010-01-14
US8633542B2 (en) 2014-01-21
US20110316082A1 (en) 2011-12-29
US8884371B2 (en) 2014-11-11
US8030169B2 (en) 2011-10-04
US20140103409A1 (en) 2014-04-17
JP5700617B2 (ja) 2015-04-15

Similar Documents

Publication Publication Date Title
JP5700617B2 (ja) Ｓｏｉ基板の作製方法
JP5383098B2 (ja) 半導体装置の作製方法
JP5548395B2 (ja) Ｓｏｉ基板の作製方法
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
CN101303967B (zh) 半导体装置的制造方法
CN101425454B (zh) Soi衬底的制造方法
JP5663150B2 (ja) Ｓｏｉ基板の作製方法
JP2014179644A (ja) Ｓｏｉ基板の作製方法
US8343847B2 (en) Manufacturing method of SOI semiconductor device
US7989315B2 (en) Method for manufacturing semiconductor device
US8815657B2 (en) Method of manufacturing semiconductor device
JP2010177662A (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8288249B2 (en) Method for manufacturing SOI substrate
JP2010147313A (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120416

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120518

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150213

R150 Certificate of patent or registration of utility model

Ref document number: 5700617

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees