JP2009524260A - エピタキシャル成長したソース・ドレインに選択的に堆積させたキャッピング層の構造および製造方法 - Google Patents

Abstract

サリサイドの接触形成を向上させ、かつ、トランジスタの外部抵抗を減らす方法および装置が開示される。基板の表面上にゲート電極が形成される。基板内にソース領域およびドレイン領域が等方性エッチングされる。ソース領域およびドレイン領域において、シリコンゲルマニウム合金がその場でホウ素によりドーピングされる。シリコンゲルマニウム合金上にシリコンが堆積される。シリコン上にニッケルが堆積される。シリコンゲルマニウム合金上にニッケルシリコンゲルマニウムシリサイド層が形成される。ニッケルシリコンゲルマニウムシリサイド層上にニッケルシリコンシリサイド層が形成される。
【選択図】図１２

Description

本発明は、半導体集積回路の分野に関し、特に、ＭＯＳトランジスタの形成に関する。

集積回路は、通常、シリコンおよび他の半導体基板内および上に製造される。集積回路は、数平方センチメートルの領域上形成された何百万もの相互接続トランジスタを含み得る。

このようなトランジスタは、通常、シリコン基板上のゲート誘電層、ゲート誘電層上のゲート電極層、および、ゲート電極の両側にあるシリコン基板内のソース・ドレイン領域を含む。ソース・ドレイン領域は、通常、シリコン基板にドーパント不純物を注入することにより形成される。

電子移動度および費用効果を高めるべく、ソース・ドレイン領域の材料としてシリコンゲルマニウムが用いられてきた。ゲルマニウムは、シリコンより４．２％大きい格子定数（例えば原子間隔）を有する。また、シリコンゲルマニウムは、大きい格子定数を有し、その程度は、ゲルマニウムの百分率組成に基づく。適切な条件下でシリコンゲルマニウムにおいてシリコンが成長するとき、シリコン格子は、シリコン／シリコンゲルマニウムの界面でシリコンゲルマニウムの格子と一致するまで伸びる。適切な条件下でシリコンゲルマニウムがシリコンにおいて成長するとき、シリコンゲルマニウム格子は、圧縮される。それぞれの方法にとって、成長した層（シリコンまたはシリコンゲルマニウム）の臨界厚さがあり、それは、格子欠陥が広がるにつれ、成長した層が度を越して弛緩するときの厚さである。

ゲルマニウムは、元素シリコンに比べ、電子有効質量が低く、正孔有効質量も低い（電子移動度および正孔移動度は高くなる）ので、シリコンゲルマニウムからなるトランジスタは速力特性が向上している。シリコンゲルマニウム化合物は、成分のゲルマニウムの可動性が向上することによる恩恵を受ける。さらに、シリコンゲルマニウムは、材料の伝導帯および価電子帯を変える異方性構造を作り出す。異なるバンドギャップをもつ他の半導体層（例えばヘテロ層）と組み合わせたとき、伝導帯および価電子帯の不連続性は、ヘテロ層全体でキャリアを加速させる量子井戸または内蔵電界を形成するよう設計され得る。

エピタキシャルＳｉＧｅ層におけるゲルマニウムの量は、トランジスタの性能要件に基づき選ばれる（一般的には１５％乃至３０％）。このゲルマニウムの量は、サリサイドとソース・ドレインとの間の接触抵抗にも、均一なサリサイド形成にも最適なわけでなく、結果として歩留まりおよび性能を低下させる。

本発明が添付の図面を用いて説明されるが、それらは例示に過ぎず、限定ではない。

一実施形態における隣接するトランジスタの断面側面図である。

図１の基板における凹部の形成を示す断面側面図である。

図２の基板の凹部におけるシリコンゲルマニウム合金の形成を示す断面側面図である。

一実施形態における図３の基板のシリコンゲルマニウム合金におけるシリコンの堆積を示す断面側面図である。

一実施形態における図４の基板上のマスクの除去を示す断面側面図である。

一実施形態における図５の基板における金属の堆積を示す断面側面図である。

一実施形態における図６の金属の反応後のトランジスタの断面側面図である。

他の実施形態における図３の基板上のマスクの除去を示す断面側面図である。

他の実施形態における図８の基板上へのシリコンの堆積を示す断面側面図である。

他の実施形態における図９の基板上への金属の堆積を示す断面側面図である。

他の実施形態における図１０の金属の反応後のトランジスタの断面側面図である。

一実施形態における図７および図１１のトランジスタを製造する方法を示すフローチャートである。

以下、本発明のいくつかの実施形態の理解をより深めるべく、特定のシステム、構成要素、方法などの数多くの特定の詳細が記載される。しかしながら、本発明の少なくともいくつかの実施形態は、これらの詳細がなくとも実施できることは、当業者にとり明らかであろう。他の例において、よく知られた構成要素または方法は詳しくは記載されないか、または、本発明をあいまいにすることを避けるべく、単純なブロック図形式で表される。したがって、記載される特定の詳細は、単なる例に過ぎない。特定の実装は、これらの例の詳細から変更しても、本発明の趣旨および範囲内に納まるように実行できる。

本発明の一実施形態は、ソース・ドレイン領域、金属シリコンゲルマニウムシリサイド層、および、金属シリコンシリサイド層に対しシリコンゲルマニウム合金を用いてソース・ドレイン領域の接触表面を形成することにより、トランジスタの外部抵抗を減らす。金属は、例えば、ニッケルであり得る。シリコンゲルマニウムとニッケルシリコンゲルマニウム・シリサイドとの界面は、シリコンゲルマニウムとニッケルシリコンゲルマニウムシリサイドとの間の減少した金属−半導体仕事関数に基づく低い比接触抵抗、およびシリコンゲルマニウム対シリコンにおける向上したキャリア移動度を有する。ニッケルシリコンシリサイドは、より良好なコンタクト形成を提供する。シリコンゲルマニウムは、その電気的性質をさらに調整すべくドーピングされ得る。トランジスタの外部抵抗を減少させることは、速度および電力消費の両方を切り替える際のトランジスタ性能を向上させることに匹敵する。

図１は、シリコン基板１０６における２つの隣接したトランジスタ１０２および１０４を製造する一実施形態を示す。トランジスタ１０２は、ｐ型基板または井戸で形成される金属酸化膜半導体（ＭＯＳ）トランジスタである。トランジスタ１０４は、ｎ型基板または井戸で形成される金属酸化膜半導体（ＭＯＳ）トランジスタである。

図１に示す部分的に製造されたトランジスタ１０２および１０４は、従来のプロセスにより製造される。Ｐ型ドーパントは、シリコン基板１０６の左の部分に注入されて、Ｐ井戸１０８を形成する。Ｎ型ドーパントは、シリコン基板１０６の右の部分に注入されて、Ｎ井戸１１０を形成する。Ｐ井戸１０８は、二酸化ケイ素のシャロー・トレンチアイソレーション（ＳＴＩ）領域１１２、または、絶縁壁と称される絶縁領域によりＮ井戸１１０と分離される。

次にゲート誘電層１１４および１１６は、Ｐ井戸１０８およびＮ井戸１１０においてそれぞれ成長する。ゲート誘電層１１４および１１６は、例えば二酸化ケイ素または窒化二酸化ケイ素などのよく知られた材料から形成され得る。一実施形態では、ゲート誘電層１１４および１１６は、およそ４０Å未満の厚さを有する。ゲート電極は、ゲート誘電層上に形成され得る。例えば、ポリシリコンゲート電極１１８および１２０は、ゲート誘電層１１４および１１６の上にそれぞれ形成される。ポリシリコンゲート電極１１８は、リンまたはヒ素などのＮ型ドーパントでドーピングされ得る。ポリシリコンゲート電極１２０は、ホウ素などのＰ型ドーパントでドーピングされ得る。

ソース・ドレイン拡張部１２８および１３０は、ポリシリコンゲート電極１１８および１２０の両側にそれぞれ形成され得る。縦の側壁スペーサ１２２および１２４も、ポリシリコンゲート電極１１８および１２０の両側にそれぞれ形成される。一実施形態によれば、縦の側壁スペーサ１２２および１２４は、ＳｉＯ_２またはＳｉＢＮｉ_４で形成され得る。

マスク１２６は、トランジスタ１０４上に形成され得る。より詳しくは、マスク１２６は、ポリシリコンゲート電極１２０、縦の側壁スペーサ１２４、および、Ｎ井戸１１０の残りの露出した表面上に堆積される。一実施形態によれば、マスク１２６は、さらなる処理ステップへの障壁として機能し得る。

次に、図２に示すように、凹部２０２は、Ｐ井戸１０８の上面内にエッチングされる。等方性のエッチング液を用いて、Ｓ／Ｄ拡張部１１８および１２０、トレンチアイソレーション領域１１２、ゲート誘電層１１４、および、側壁スペーサ１２２の間の露出したシリコンを選択的に除去する。エッチングは、凹部２０２のチップ部分２０４がゲート誘電層１１４の下に形成されるまで続けられる。このように、ソース・ドレイン凹部２０２は、ポリシリコンゲート電極１１８の両側かつ下に形成される。ソース・ドレイン凹部２０２のそれぞれは、ポリシリコンゲート電極１１８の下に各自のチップ部分２０４を有する。チャネル領域２０６は、チップ部分２０４の間を定める。トランジスタ１０４のマスク１２６は、トランジスタ１０４に対するさらなるプロセスを一時的に妨げることができる。

図３は、ソース・ドレイン領域形成後の図２の構造を示す。ソース・ドレイン領域は、シリコンゲルマニウム層３０２を形成するよう凹部２０２内のシリコンゲルマニウムをエピタキシャル成長させることにより形成され得る。シリコンゲルマニウムは、シャロー・トレンチアイソレーション領域１１２、ゲート誘電層１１４、側壁スペーサ１２２、および、マスク１２６の材料に対して、シリコン基板１０６の材料上に選択的に成長する。シリコンゲルマニウム結晶は、ＳｉＯ_２またはＳｉ_３Ｎ_４誘電層上には成長しない。当業者であれば、シリコンゲルマニウムを堆積するよく知られた技術は数多く存在することを認識しているであろう。例えば、ある堆積技術は、減圧化学蒸着（ＣＶＤ）エピタキシャル付着を含み得る。他の堆積技術は、大気ＣＶＤエピタキシおよび超高真空ＣＶＤエピタキシを含む。各堆積技術は、堆積したシリコンゲルマニウム層３０２が単結晶で形成されるときの特定の形式の気相成長である。一実施形態では、シリコンゲルマニウム合金は、およそ５％乃至５０％のゲルマニウム組成物を含み得る。

一実施形態によれば、シリコンゲルマニウム堆積方法は、ＣＶＤエピタキシを含む。エピタキシは、摂氏６００度乃至８００度、圧力１０乃至７６０トルで発生し得る。Ｈ_２、Ｎ_２、または、Ｈｅのいずれかがキャリヤガスとして用いられ得る。シリコン源の前駆ガスは、ＳｉＨ_２Ｃｌ_２、ＳｉＨ_４、または、Ｓｉ_２Ｈ_６であり得る。一実施形態では、ＧｅＨ４は、ゲルマニウム源の前駆ガスである。ＨＣｌまたはＣｌ_２がエッチング液として加えられることにより、堆積の材料選択の幅を広げ得る。一実施形態では、結果として生じたシリコンゲルマニウム層３０２が凹部２０２内に堆積されることにより、ソース・ドレイン領域を形成する。シリコンゲルマニウム３０２の層は、およそ５００乃至２０００オングストロームの厚さを有し得る。図３は、堆積したシリコンゲルマニウム層３０２が基板１０６の上面に伸びる一実施形態を示す。シリコンゲルマニウム層３０２は、基板１０６の上面の上下両方に形成される。基板１０６の上面の上にシリコンゲルマニウム層３０２を形成することにより、隆起したソース・ドレイン領域が形成され、導電性が向上する。そして、導電性が向上することにより、デバイス性能も高まる。他の実施形態では、シリコンゲルマニウム層３０２は、およそ２００乃至１０００オングストロームの厚さを有する。

シリコンゲルマニウム層３０２は、ドーピングされることにより、その電気および化学特性が調整され得る。ドーピングは、さまざまなドーパントを用い、さまざまなドーピング技術により起き得る。例えば、シリコンゲルマニウムは、その場で、ホウ素などのｐ型不純物をドーパント濃度レベル１×１０^１８／ｃｍ^３乃至３×１０^２１／ｃｍ^３までドーピングされ得る。濃度は、好ましくは、ほぼ１×１０２０／ｃｍ^３がよい。ＰＭＯＳデバイスを製造する一実施形態では、シリコンゲルマニウムは、エピタキシの間にその場で、上記前駆ガス、および、シリコンゲルマニウムエピタキシャル付着の間のホウ素ドーパントのソースとしての追加のＢ_２Ｈ_６前駆ガスを利用することにより、ホウ素でドーピングされる。凹部２０２の形状上、側壁スペーサ１２２により遮られる領域内に堆積された後にシリコンゲルマニウムをドーピングするのは非常に難しくなるという点で、シリコンゲルマニウムをその場でドーピングすることはメリットがある。当業者であれば、シリコンゲルマニウム層３０２をドーピングするには他の技術も用いられ得ることを認識しているであろう。

一実施形態では、ホウ素ドーパントの一部は、シリコンゲルマニウムが堆積されないときに加えられる。すなわち、堆積後、ホウ素原子は、シリコンゲルマニウム層３０２内にあるが、それらがホール（すなわち電子の欠乏）を提供できる格子内のシリコンサイトには置換されていない。一実施形態では、ドーパントの熱活性化は、次の処理ステップ（例えばシリサイドアニール）まで延期され、熱量を低減させてその結果ドーパント拡散を生じることにより急激にソース・ドレイン接合を形成せしめ、デバイス性能を向上させる。

上述のごとく、堆積したシリコンゲルマニウムは、大きい格子定数を有し、その大きさは、シリコンゲルマニウム合金におけるゲルマニウムの原子百分率に基づく。シリコンゲルマニウムの格子は、シリコン基板１０６上に堆積されると、結晶成長に合わせて圧縮される。ソース・ドレイン領域を形成するシリコンゲルマニウム層３０２における圧縮は、シリコンゲルマニウムソース・ドレイン領域間と、ゲート誘電層１１４の下（すなわちトランジスタ１０２のチャネル２０６）に配置されるシリコン基板１０６領域内をさらに圧縮する。この圧縮によりチャネル領域内に異方性原子構造が形成され、チャネル材料の伝導および価電子帯を変化させる。圧縮応力は、シリコン基板１０６のチャネル領域における正孔有効質量をさらに減少させ、そして、正孔移動度を向上させる。正孔移動度が増すことにより、結果として生じるＭＯＳトランジスタの飽和チャネル電流を増加させ、それによってデバイス性能は向上する。

図４は、一実施形態における犠牲層堆積後の図３の構造を示す。一実施形態では、犠牲層は、シリコンゲルマニウム層３０２の露出した表面に選択的に堆積されるシリコン４０２の薄層を含む。シャロー・トレンチアイソレーション領域１１２、ゲート誘電層１１４、側壁スペーサ１２２、および、ハードマスク１２６に対して、シリコンは、シリコンゲルマニウム層３０２の材料上に選択的に成長することに注目されたい。シリコン層４０２は、ＳｉＯ_２またはＳｉ_３Ｎ_４誘電層上には成長しない。シリコン４０２の層の厚さは、シリコン４０２の層上に堆積されるべき金属のタイプおよび厚さにもよるが、２００Ａ乃至４００Ａの範囲におよぶ。一実施形態では、堆積技術は、減圧化学蒸着（ＣＶＤ）エピタキシャル付着を含み得る。他の実施形態では、堆積技術は、大気ＣＶＤエピタキシおよび超高真空ＣＶＤエピタキシを含む。各堆積技術は、堆積したシリコン層４０２が単結晶で形成されるときの特定の形の気相成長である。他の実施形態では、犠牲層は、シリコンゲルマニウム層内のゲルマニウムより少ないゲルマニウム成分を有するシリコンゲルマニウムを含む。例えば、犠牲層は、およそ３０％までのゲルマニウム成分を有するシリコンゲルマニウムを含み得る。

堆積プロセスは、ガスを通気孔に送ることを２つの理由から含み得る。１つには、ＤＣＳおよびＨＣＬの流れを望ましい設定点に安定化させるためであり、２つには、温度を望ましい温度（摂氏７７７度乃至８２５度）に逓増させるためである。

図５は、一実施形態におけるトランジスタ１０４からマスク１２６を除去した後の図４の構造を示す。マスク１２６は、図５に示されるような露出したトランジスタ１０４の構造を残して除去される。特に、トランジスタ１０４の露出した部分は、ソース・ドレイン領域１３０、側壁スペーサ１２４、および、ゲート電極１２０を含む。トランジスタ１０２の露出した部分は、シリコン層４０２、側壁スペーサ１２２、および、ゲート電極１１８を含む。

図６は、金属蒸着後の図５の構造を示す。ニッケルのような金属６０２は、トランジスタ１０２および１０４の両方に堆積される。当業者であれば、金属６０２を堆積する多くの方法があることを認識しているであろう。堆積技術の一例は、標準的なスパッタリング技術（すなわち物理蒸着「ＰＶＤ」）を含む。金属６０２は、トランジスタ１０２および１０４の特定の成分と反応する。続いて、トランジスタ１０２および１０４の成分と反応しなかった金属６０２が除去される。

図７は、一実施形態による図６におけるトランジスタ１０２および１０４と金属との反応後のトランジスタの断面側面図である。図７は、また、自己整合シリサイド層７０２および７０４の形成も示している。当業者であれば、シリサイド層は、高融点金属の薄層を堆積することにより形成されることを認識しているであろう。

高融点金属は、特に、コバルト、チタン、および、ニッケルを含む。一実施形態では、高融点金属は、ニッケルである。高融点金属の選択には、同じ基板上の、ソース・ドレイン領域を占める基礎をなすシリコンゲルマニウム層３０２、および、対応するＮＭＯＳデバイスの露出したソース・ドレイン領域との電気的な互換性のみならず、機械および化学的互換性も考慮に入れることが要求される。例えば、シリサイド層は、シリサイド層と基礎をなすシリコンゲルマニウム層３０２との間の界面抵抗を減少させることを促進すべく連続しかつ均一でなくてはならない。ニッケルは、シリコンおよびゲルマニウムと均一に反応する傾向にあり、安定な三元系Ｎｉ（ＳｉＧｅ）相を形成する一方で、コバルトおよびチタンがシリコンと優先的に反応し、かつ、シリコンゲルマニウム合金３０２のゲルマニウム成分を分離する。さらに、チタンおよびコバルトベースのシリコンゲルマニウムシリサイドは、ニッケルシリコン・ゲルマニウムシリサイドに比べ、熱的安定度が低くなっている。高融点金属の選択が適切でないと、シリサイドと半導体と間に理想的な界面ができず、電気的に互換性のある材料かどうかに関わらず界面抵抗が増すことになる。

図７は、高融点金属がＰＶＤニッケルである一実施形態を示す。環境的に、ＰＶＤニッケルの堆積は、摂氏２０度乃至２００度、圧力５０ミリトル未満で起きる。ニッケルの厚さは、５０乃至２００オングストロームであってよい。ニッケルの堆積に続き、例えば、急速熱アニール（ＰＴＡ）装置を用い、摂氏３２５度乃至４５０度で６０秒以下の急速形成アニールが実行される。この形成アニールの間に、シリコン層４０２の上にあるニッケル層６０２が反応して図７に示すようなニッケルシリコンゲルマニウムシリサイド７０２の第１の層と、ニッケルシリコンシリサイド７０４の第２の層とが形成される。一実施形態では、堆積したニッケル６０２は、およそ２００乃至４００オングストロームの厚さを有し得る。ニッケル６０２は、シリコン基板１０６の露出した表面全体に堆積されるので、反応していないニッケル（すなわちシリコンまたはシリコンゲルマニウムと反応せずに、側壁スペーサ１２２またはアイソレーション領域１１２の上に堆積されるにつれその下の層と共にシリサイドを形成するニッケル）は、例えば、熱いＨ_２Ｏ_２および熱いＨ_２ＳＯ_４の混合物のウェットエッチングの化学作用を用いて除去される。その後、シリコンゲルマニウム層３０２（ソース・ドレイン領域）およびゲート１１８領域の上にある残りの反応したニッケルは、摂氏４００度乃至５５０度での最終的なアニールを経て、図７に示すような構成のニッケルシリコンゲルマニウムシリサイド７０２およびニッケルシリコンシリサイド７０４が完成する。シリサイド層７０２および７０４はさらに、例えば窒化チタンキャップ（図示せず）で覆われることにより、ニッケルシリコンゲルマニウムシリサイド層７０２およびニッケルシリコンシリサイド層７０４がよく知られた従来技術のような次なる処理ステップの間に酸化するのを防止する。一実施形態では、各シリサイド層は、２００乃至４００オングストロームの厚さを有する。

図８は、他の実施形態におけるトランジスタ１０４からマスク１２６を取り除いた後の図３の構造を示す。マスク１２６は、続いて図８に示されるように露出したトランジスタ１０４の構造を残して除去される。特に、トランジスタ１０４の露出した部分は、ソース・ドレイン領域１３０、側壁スペーサ１２４、および、ゲート電極１２０を含む。

図９は、一実施例における犠牲層堆積後の図８の構造を示す。犠牲層は、例えば、シリコンを含み得る。シリコン９０２の薄層は、トランジスタ１０６のシリコンゲルマニウム層３０２の露出した表面に選択的に堆積される。シリコン９０２の薄層は、トランジスタ１０４のソース・ドレイン領域１３０の露出した表面に堆積される。シリコン９０２の層の厚さは、シリコン９０２の層上に堆積される金属のタイプおよび厚さにもよるが２００オングストローム乃至４００オングストロームの範囲であり得る。シリコン９０２の層の堆積プロセスは、図４を参照してすでに説明されている。

図１０は、例えばニッケルなどの金属１００２を堆積した後の図９の構造を示す。金属層１００２の堆積プロセスは、図６を参照してすでに説明されている。

図１１は、金属がトランジスタ１０２および１０４と反応した後の図１０の構造を示す。反応プロセスは、図７を参照してすでに説明されている。

図１２は、図７乃至１１のトランジスタを製造する方法を示すフローチャートである。１２０２において、図１に示すようにゲート電極が形成される。１２０４において、図２に示すようにソース・ドレイン領域が基板にエッチングされる。図１２０６において、図３に示すようにシリコンゲルマニウム合金がソース・ドレイン領域内に堆積される。１２０８において、図４および９に示すように、材料の犠牲層がシリコンゲルマニウム合金に堆積される。一実施形態において、犠牲層は、シリコンを含む。１２１０において、図６および１０に示すように、ニッケルなどの金属が犠牲層上に堆積される。金属、犠牲層、および、シリコンゲルマニウム合金間の接触は、２層のシリサイドをなす。１２１２において、金属がシリコンゲルマニウムと反応して第１のシリサイド層を形成する。一実施形態では、第１のシリサイド層は、シリコンゲルマニウムと反応するニッケルにより形成されるニッケルシリコンゲルマニウムシリサイドを含む。１２１４において、金属は、犠牲層と反応することにより、第２のシリサイド層を形成する。一実施形態では、第２のシリサイド層は、シリコンと反応するニッケルにより形成されるニッケルシリコンシリサイドを含む。

本願明細書中に記載される方法の動作は特定の順序で示されかつ記載されているが、各方法の動作の順序は、変更可能であり、したがって、特定の動作が逆の順序で実行されてよく、または、特定の動作が、少なくとも一部、他の動作と同時に実行されてもよい。他の実施形態では、命令または異なる動作の下位動作も断続的および／または交互にあってよい。

上記明細書において、発明は、その特定の例示的実施形態を参照して説明されている。しかしながら、添付の請求項の範囲に記載された発明のより広い趣旨および範囲から逸脱せずにさまざまな修正および変更がなされうることは明らかであろう。したがって、明細書および図面は、限定ではなく例示的なものとしてみなされるべきである。

Claims (20)

1. 基板の表面にゲート電極を形成することと、
   前記基板のソース領域およびドレイン領域を等方性エッチングすることと、
   前記ソース領域および前記ドレイン領域内にシリコンゲルマニウム合金を堆積することと、
   前記シリコンゲルマニウム合金上に、前記シリコンゲルマニウム合金のゲルマニウム濃度より低いゲルマニウム濃度を有する材料の犠牲層を堆積することと、
   前記犠牲層に金属を堆積することと、
   前記シリコンゲルマニウム合金上に第１のシリサイド層を形成することと、
   前記第１のシリサイド層上に第２のシリサイド層を形成することと、
   を含む方法。
2. 前記シリコンゲルマニウム合金を、その場でホウ素によりドーピングすることをさらに含む、請求項１に記載の方法。
3. 前記シリコンゲルマニウム合金は、前記基板の前記表面により定められる平面より上にある上面を有する、請求項１に記載の方法。
4. 前記シリコンゲルマニウム合金は、およそ５％乃至５０％のゲルマニウム成分を有する、請求項１に記載の方法。
5. 前記シリコンゲルマニウム合金は、およそ２００乃至１０００オングストロームの厚さを有する、請求項１に記載の方法。
6. 前記犠牲層は、シリコンを含む、請求項１に記載の方法。
7. 前記シリコンは、およそ２００乃至４００オングストロームの厚さを有する、請求項６に記載の方法。
8. 前記犠牲層は、ゲルマニウム成分が３０％までのシリコンゲルマニウムを含む、請求項１に記載の方法。
9. 前記金属は、ニッケルを含む、請求項１に記載の方法。
10. 前記ニッケルは、およそ２００乃至４００オングストロームの厚さを有する、請求項９に記載の方法。
11. 前記第１のシリサイド層は、ニッケルシリコンゲルマニウムシリサイドを含む、請求項９に記載の方法。
12. 前記ニッケルシリコンゲルマニウムシリサイドは、およそ２００乃至４００オングストロームの厚さを有する、請求項１１に記載の方法。
13. 前記第２のシリサイド層は、ニッケルシリコンシリサイドを含む、請求項９に記載の方法。
14. 前記ニッケルシリコンシリサイドは、およそ２００乃至４００オングストロームの厚さを有する、請求項１３に記載の方法。
15. 基板の表面にゲート電極を形成することと、
    前記基板のソース領域およびドレイン領域を等方性エッチングすることと、
    前記ソース領域および前記ドレイン領域内にシリコンゲルマニウム合金を堆積することと、
    前記シリコンゲルマニウム合金を、その場でホウ素によりドーピングすることと、
    前記シリコンゲルマニウム合金上にシリコンを堆積することと、
    前記シリコン上にニッケルを堆積することと、
    前記シリコンゲルマニウム合金上にニッケルシリコンシリサイド層を形成することと、
    前記ニッケルシリコンシリサイド層上にニッケルシリコンゲルマニウムシリサイド層を形成することと、
    を含む方法。
16. 前記シリコンゲルマニウム合金は、前記基板の前記表面により定められる平面より上にある上面を有する、請求項１５に記載の方法。
17. 第１の導電型を有する第１のドーパント不純物を含むチャネル領域を有するシリコンの基板と、
    前記チャネル領域上のゲート誘電層と、
    前記ゲート誘電層上の導電ゲート電極と、
    前記チャネル領域の両側にあり、シリコンゲルマニウム合金からなるソースおよびドレイン領域と、
    前記シリコンゲルマニウム合金上に形成されるニッケルシリコンシリサイド層と、
    前記ニッケルシリコンシリサイド層上に形成されるニッケルシリコンゲルマニウムシリサイド層と、
    を備えるトランジスタ。
18. 前記シリコンゲルマニウム合金は、その場でホウ素によりドーピングされる、請求項１７に記載のトランジスタ。
19. 前記シリコンゲルマニウム合金は、前記基板の前記表面により定められる平面より上にある上面を有する、請求項１７に記載のトランジスタ。
20. 前記シリコンゲルマニウム合金は、およそ５％乃至５０％のゲルマニウム成分を有する、請求項１７に記載のトランジスタ。

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