JP2009501399A - コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 - Google Patents

Abstract

コマンド信号と動作状態に基づいて動作を実行するための内部制御信号を生成するように構成されたコマンドデコーダを含む、コマンド信号をデコードするためのシステムと方法。コマンド信号の同じ組み合わせは、動作状態によって異なるコマンドを要求することができる。メモリシステムが第１の動作状態であるとき、コマンド信号に基づいて第１番目の動作セットからコマンドが選択され、メモリシステムが第２の動作状態であるとき、コマンド信号に基づいて第２番目の動作セットからコマンドが選択される。
【選択図】図５

Description

本発明は、一般的にメモリシステムのためのコマンドデコードに関する。更に詳しくは、コマンド信号とメモリシステムの動作状態に基づいて、メモリシステムにおいて動作（または演算：ｏｐｅｒａｔｉｏｎ）を実行するためのコマンド信号をデコードすることに関する。

プロセッサによってアクセスされるコマンドやデータを格納するために、コンピュータシステムは、同期型ＤＲＡＭ（ＳＤＲＡＭ）のようなメモリデバイスを用いる。これらのメモリデバイスは、通常はコンピュータシステム内のシステムメモリとして用いられる。典型的なコンピュータシステムにおいては、プロセッサはプロセッサバスやメモリコントローラを介してシステムメモリと通信する。プロセッサは、リード（ＲＥＡＤ，読み出し）コマンドなどのメモリコマンドや読み出されるデータやコマンドの位置を示すアドレスを含む、メモリリクエストを発行する。メモリコントローラは、行と列アドレスのみならず適切なコマンド信号を生成するために、システムメモリに供給されるコマンドとアドレスを用いる。コマンドとアドレスの応答として、データがシステムメモリとプロセッサの間に転送される。

図１は、従来のメモリデバイス１００の機能ブロック図を示したものである。図１に示したメモリデバイス１００は、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭの例である。デバイス間を転送されるデータワードＤＱが、供給されるクロック信号の周波数に対応する速度でデータを転送する従来型のＳＤＲＡＭの２倍の速度（ダブルレート）で転送されるため、メモリデバイス１００はダブルデータレートデバイスと呼ばれる。メモリデバイス１００は、主としてメモリコントローラ（不図示）のような外部回路からコントロールバスＣＯＮＴを介して複数のコマンドやクロック信号を受信する制御ロジックとコマンドデコーダ１３４を含む。コマンド信号は、チップセレクト信号ＣＳ＃、ライトイネーブル信号ＷＥ＃、列アドレスストローブ信号ＣＡＳ#、行アドレスストローブ信号ＲＡＳ＃を含む。クロック信号はクロックイネーブル信号ＣＫＥ＃とコンプリメンタリ(相補的)クロック信号ＣＬＫ、ＣＬＫ＃を含む。各信号の“＃”は、アクテイブＬＯＷ（ロー）であることを示す。コマンド信号であるＲＡＳ＃，ＣＡＳ＃およびＷＥ＃は、リード（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）またはオートリフレッシュ（ａｕｔｏ−ｒｅｆｒｅｓｈ）コマンドのような特定なコマンドに対応して、駆動され値を出力する。

クロック信号ＣＬＫ,ＣＬＫ＃に応じて、コマンドデコーダ１３４は供給されたコマンドをラッチしデコードする。そして、供給されたコマンドの機能を実行するために、構成要素１０２−１３２を制御するための一連の内部クロックと制御信号を生成する。クロックイネーブル信号ＣＫＥは、クロック信号ＣＬＫ,ＣＬＫ＃によってコマンドデコーダ１３４のクロッキングをイネーブルにする。コマンドデコーダ１３４は更にモードレジスタ１３６を含む。モードレジスタ１３６に書き込まれたデータは、例えば、バーストデータ長、バーストタイプ、パワーダウンモード、ＣＡＳレイテンシ、などの様々な動作モードをセットするのに用いられる。コマンドデコーダ１３４は、モードレジスタ１３６内に格納されたデータによってセットされるモードに基づいて適当な内部クロックと制御信号を生成する。

メモリデバイス１００は、主としてアドレスを供給するメモリコントローラ（不図示）とともに、行、列およびバンクアドレスを、アドレスバスＡＤＤＲを介して受け取るアドレスレジスタ１０２を更に含む。アドレスレジスタ１０２は、行アドレスマルチプレクサ１０４およびバンク制御ロジック回路１０６にそれぞれ供給される行アドレスとバンクアドレスを受信する。行アドレスマルチプレクサ１０４は、アドレスレジスタ１０２から受信した行アドレスまたはリフレッシュカウンタ１０８から受信したリフレッシュ行アドレスを複数の行アドレスラッチおよびデコーダ１１０Ａ−Ｄに供給する。バンク制御論理回路１０６は、アドレスレジスタ１０２から受信したバンクアドレスまたはリフレッシュカウンタ１０８から受信したリフレッシュバンクアドレスに対応して、行アドレスラッチとデコーダ１１０Ａ−Ｄをアクティブ化する。そして、アクティブ化された行アドレスラッチとデコーダは、受信した行アドレスをラッチしデコードする。

デコードされた行アドレスの応答として、アクティブ化された行アドレスラッチとデコーダ１１０Ａ−Ｄは、対応するメモリバンク１１２Ａ−Ｄに様々な信号を出力し、それによって、デコードされた行アドレスに対応してメモリセル行をアクティブ化する。各メモリバンク１１２Ａ−Ｄは、複数のメモリセルが行と列に配置されたメモリアレイを含む。そして、アクティブ化された行のメモリセルに格納されたデータは、対応するメモリバンク内センス増幅器に格納される。そして、当業者にはよく知られていることであるが、行アドレスマルチプレクサ１０４は、リフレッシュ行アドレスを、リフレッシュカウンタ１０８からデコーダ１１０Ａ−Ｄに出力し、そして、メモリデバイス１００が、供給されたオートまたはセルフリフレッシュコマンドに応じた動作モードである、オートリフレッシュまたはセルフリフレッシュモードで動作する場合に、バンク制御ロジック回路１０６は、リフレッシュカウンタからのリフレッシュバンクアドレスを用いる。

列アドレスは、行アドレスとバンクアドレスの後にＡＤＤＲバスに供給される。そして、アドレスレジスタ１０２は、列アドレスを列アドレスカウンタおよびラッチ１１４に加え、これは順に列アドレスをラッチしラッチした列アドレスを複数の列デコーダ１１６Ａ−Ｄに出力する。列アドレスカウンタとラッチ１１４に列アドレスを供給する。バンク制御ロジック１０６は、受信したバンクアドレスに応じて列デコーダ１１６Ａ−Ｄをアクティブ化する。そして、アクティブ化された列デコーダは供給された列アドレスをデコードする。メモリデバイス１００の動作モードに応じて、列アドレスカウンタとラッチ１１４は、ラッチした列アドレスをデコーダ１１６Ａ−Ｄに直接出力するかまたは、アドレスレジスタ１０２によって供給された列アドレスから始まる一連の列アドレスをデコーダに出力する。カウンタおよびラッチ１１４からの列アドレスに対する応答として、アクティブ化されたデコーダ１１６Ａ−Ｄは、デコード信号および制御信号を入出力ゲートおよびデータマスキング回路１１８に出力し、これは次にアクセスされたメモリバンク１１２Ａ−Ｄ内のメモリセルのアクテイブな行のうち、デコードされた列アドレスに対応して、メモリセルにアクセスする。

データ読み出し（ｒｅａｄ）動作中は、アドレス指定されたメモリセルから読み出されたデータは、入出力ゲートおよびデータマスキング回路１１８を介してリード（ｒｅａｄ）ラッチ１２０に連結する。入出力ゲートおよびデータマスキング回路１１８は、リードラッチ１２０にＮビットデータを供給する。そして、リードラッチ１２０は、２つのＮ／４ビットワードをマルチプレクサ１２２に出力する。図３に示す実施例では、回路１１８は、３２ビットをリードラッチ１２０に供給する。そして、リードラッチ１２０は４つの８ビットワードをマルチプレクサ１２２に出力する。データドライバ１２４は、連続的にＮ／４ビットワードを、マルチプレクサ１２２から受信し、また、ストローブ信号ジェネレータ１２６からデータストローブ信号ＤＱＳを受信し、遅延ロックループ１２３から遅延クロック信号ＣＬＫＤＥＬを受信する。データ読出（ｒｅａｄ）動作中、メモリデバイス１００からデータをラッチする場合に、ＤＱＳ信号はメモリコントローラ（不図示）のような外部回路によって用いられる。遅延クロック信号ＣＬＫＤＥＬに応答して、データドライバ１２４は、受信したＮ／４ビットワードを対応するデータワードＤＱとして連続的に出力する。各データワードは、メモリデバイス１００のクロックであるＣＬＫ信号の立ち上がりまたは立ち下がりに同期して出力される。データドライバ１２４は、ＣＬＫ信号の立ち上がりおよび立ち下がりにそれぞれ同期した立ち上がりおよび立ち下がりを備えるデータストローブ信号ＤＱＳを出力する。各データワードＤＱおよびデータストローブ信号ＤＱＳは、まとめてデータバスＤＡＴＡを規定する。より詳細に下記に説明するが、ＤＡＴＡバスは，データ書き込み動作中の書き込みデータをマスキングするためのマスキング信号ＤＭ０−Ｍを含む。

データ書き込み（ｗｒｉｔｅ）動作中は、メモリコントローラ（不図示）のような外部回路は、データバスＤＡＴＡに、Ｎ／４ビットデータワードＤＱ，ストローブ信号ＤＱＳおよび対応するデータマスキング信号ＤＭを出力する。データ受信器１２８は、各ＤＱワードと、関連ＤＭ信号を受信し、これらの信号をＤＱＳ信号がクロックである入力レジスタ１３０に出力する。ＤＱＳ信号の立ち上がりに応じて、入力レジスタ１３０は、最初のＮ／４ビットＤＱワードおよび関連するＤＭ信号をラッチする。そして、ＤＱＳ信号の立ち下がりに応じて、入力レジスタは第２のＮ／４ビットＤＱワードおよび関連するＤＭ信号をラッチする。入力レジスタ１３０は、ラッチした２つのＮ／４ビットＤＱワードを、Ｎビットワードとして、書き込みＦＩＦＯおよびドライバ１３２に提供する。つまり、供給されたＤＱワードとＤＭ信号は、書き込みＦＩＦＯおよびドライバ１３２にＤＱＳ信号に応じてクロックにより入力される。ＤＱ信号は、ＣＬＫ信号に応じて書き込みＦＩＦＯおよびドライバ１３２からクロックにより出力され、入出力ゲートおよびマスキング回路１１８に供給される。入出力ゲートおよびマスキング回路１１８は、ＤＱワードを、ＤＭ信号に従って、アクセスされたバンク１１２Ａ−Ｄ内のアドレス指定されたメモリセルに転送する。このＤＭ信号は、アドレス指定されたメモリセルに書き込まれる、ＤＱワードにおける（例えば、書き込みデータにおける）ビットまたはビットグループを選択的にマスクするために用いられることがある。

上述したように、コマンドは、コマンド信号の形式でメモリデバイス１００に発行され、要求された動作を行うための内部クロックと制御信号を生成するためにコマンドデコーダ１３４によってデコードされる。図２は、メモリデバイス１００のためのコマンドデコード真理値表である。３つのコマンド信号ＲＡＳ＃，ＣＡＳ＃，ＷＥ＃は８つの異なるコマンドをメモリデバイス１００に供給する。これらのコマンドは、ＬＯＡＤ ＭＯＤＥ，ＲＥＦＲＥＳＨ，ＰＲＥＣＨＡＲＧＥ，ＢＡＮＫ ＡＣＴＩＶＥ，ＷＲＩＴＥ，ＲＥＡＤ，ＮＯＰ（ｎｏ ｏｐｅｒａｔｉｏｎ）、及びさらなるコマンドのために将来使われる可能性があるＲＥＳＥＲＶＥＤコマンドを含んでいる。ＬＯＡＤ ＭＯＤＥコマンドは、例えば、バーストデータ長、バーストタイプ、パワーダウンモード、ＣＡＳレイテンシなどの様々な動作モードを設定するために用いられる、前述した、前記モードレジスタ１３６にデータをロードするのに用いられる。ＲＥＦＲＥＳＨコマンドは、メモリバンク１１２Ａ−Ｄにおいて、リフレッシュシーケンスを起動させるのに用いられる。ＰＲＥＣＨＡＲＧＥコマンドは、非アクティブ化、またはアクティブを終結させるまたは、メモリバンク１１２Ａ−Ｄをオープンするのに用いられる。ＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドは、バンクアドレスによって選択されたときに、メモリアクセス動作の準備として、少なくともメモリバンク１１２Ａ−Ｄの一つをオープンするのに用いられる。ＷＲＩＴＥコマンドとＲＥＡＤコマンドは、上述のように、データ書き込み動作およびデータ読み出し動作をそれぞれ起動するのに用いられる。ＮＯＰ動作は、メモリデバイス１００のアイドルまたは待ち状態の間に、不要なコマンドが登録されるのを防ぐのに用いられる。

ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃信号の使用は、メモリデバイス１００にコマンドを発行するのに効果的な方法である。しかしながら、この伝統的手法には特有の制限がある。その制限の一つは、従来のメモリデバイス１００のコマンドデコード法によって提供される利用可能な異なるコマンドの最大数である。上述したように、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃信号のバイナリの種類であるため、３つのコマンド信号は、最大８つの異なるコマンドのデコードを可能とする。現在の技術においては、８つの異なるコマンドで十分であるが、将来、上述した８つのコマンド以上のものが必要となることは容易に想像される。コマンドが追加されることが求められる場合、更なる命令信号が使用される必要がある。例えば、二つのコマンドが追加されて、全部で１０コマンドが求められる場合、ひとつのコマンドは、ＲＥＳＥＲＶＥＤコマンドを用いてデコードされる。しかしながら、もうひとつのコマンドを追加するには、現在存在する３つのコマンド信号に１つまたはそれ以上の信号が求められる。４つのコマンド信号によって、１６個の異なるコマンドがデコード可能となる。

コマンドのために更なる選択をすることが有利なことのように見えるが、メモリデバイス１００によって実行される従来のコマンドのデコード法に、他の制限が生じる。すなわちデコード可能な異なるコマンド数を増やすためにコマンド信号の数を増やすことは、コマンド信号を受信することが求められるメモリデバイス１００の外部端子、すなわち“ピンの数”を増やすことになる。本実施例では、メモリデバイス１００は、ＲＡＳ＃、ＣＡＳ＃，ＷＥ＃信号を受信するのに３つの外部端子を用いる。８つのコマンドよりも多くのコマンドを備えるためには、コマンドをデコードするために少なくとも４つの外部端子が必要である。各コマンド信号が、二つの外部端子を必要とする一組の相補的な信号としてメモリデバイスに供給される場合、異なる各コマンド信号を用いるシステムの開発において、場合、その数は二倍にまで増加やすことができる。

現在は、従来法でパッケージされたメモリデバイスで備えることができる外部端子の数は、物理的限界に達している。いつも、追加される外部端子を収めるためるに、メモリデバイスパッケージの物理的容積は増加される。しかしながら、この解決方法は、小型携帯型の電子システムの開発要求と対立する。更に、外部端子を追加によって、メモリコントローラとメモリデバイス間の通信に用いられる信号線の数が増加する。メモリモジュールにおいて各メモリデバイスに外部端子を追加することは、プリント基板（“ＰＣＢ”）の異なるレイヤ上に導電配線の追加が必要となり、ＰＣＢ（プリント基板）の設計および製造がより複雑になる。結果として、コマンドの追加のために外部端子を増やすという選択肢は、非常に好ましくないということになる。

それゆえ、コマンド数を増やし、かつ／またはコマンドのデコードにおいて用いられるコマンド信号を減少させるという柔軟性のあるコマンドデコードのための代替のシステムおよび方法が必要である。

本発明の実施例は、コマンド信号のデコードシステムおよび方法を対象としている。本発明の一態様によれば、メモリシステムが第１の動作状態の時、コマンド信号のラッチされた論理レベルに応じて、第１の動作セットから選択された動作を実行するために内部制御信号を生成するようにコマンドデコーダを構成する。コマンドデコーダは、更に、メモリシステムが第２の動作状態の時、コマンド信号のラッチされた論理レベルに応じて、第２の動作セットから選択された動作を実行するための内部制御信号を生成するようにコマンドデコーダを構成する。また、他の本発明の一態様は、コマンド信号を受信し、メモリシステムが第１の動作状態にあるときにコマンド信号に従って第１の動作セットから動作を選択し、メモリシステムが第２の動作状態にあるときコマンド信号に基づいて第２の動作セットから動作を選択することを特徴とする、コマンド信号のデコード方法である。

本発明は、コマンド信号とメモリの動作状態との組み合わせに基づいて、コマンドをデコードするメモリのコマンドデコードのためのシステムおよび方法を提供する。以下に発明の十分な理解を提供するために実施の形態を詳細に説明する。しかしながら、本発明が当業者には、ある特定の詳細説明がなくても実施されうるであろうことは明らかである。本発明を不必要に不明確にすることを避けるために、他の場合、よく知られた回路、制御信号、タイミングプロトコル、ソフトウェア動作については詳細には示していない。

本発明の実施例に基づいた、コントロールロジック（制御論理）とコマンドデコーダ３３４を備えるメモリデバイス３００を図３に示す。メモリデバイス３００に含まれる多くの回路は、図１のメモリデバイス１００についての説明で上述したので、簡略するためにここでは再度説明することは省略する。メモリデバイス３００におけるこれらの回路の動作は、図３で同一の符号を用いて示されている上述した図１のメモリデバイス１００の回路の動作と同様である。しかしながら、コマンドデコーダ３３４は、メモリデバイス１００のコマンドデコーダ１３４とは異なる。コマンドデコーダ３３４は、メモリデバイス３００に供給されたコマンド信号をデコードし、コマンド信号とメモリデバイス３００の動作状態との組み合わせに基づいて要求されたコマンドを実行するための内部クロックと制御信号を生成する。このように、メモリデバイス１００のコマンドデコーダ１３４と異なり、コマンドデコーダ３３４はメモリデバイス３００に供給されたコマンド信号とメモリデバイスの動作状態の組み合わせに基づいて要求された動作を実行するための内部信号を生成する。その結果として、利用可能な異なるコマンドの数を同じに維持しながら、コマンドデコードに必要なコマンド信号の数を減少させることが可能である。あるいは、コマンド信号の数を増加させることなく、異なるコマンドの数を増やすことが可能である。

例えば、メモリデバイス３００は、上述したメモリデバイス１００および図２に示した表と同じ数のコマンドを備える。すなわち、８つの異なるコマンドは、ＬＯＡＤ ＭＯＤＥ ＲＥＧＩＳＴＥＲＳ， ＲＥＦＲＥＳＨ， ＰＲＥＣＨＡＲＧＥ，ＢＡＮＫ ＡＣＴＩＶＡＴＥ，ＷＲＩＴＥ， ＲＥＡＤ， ＲＥＳＥＲＶＥＤ，ＮＯＰである。これらのメモリデバイス１００のための８つのコマンドは、３つのコマンド信号ＲＡＳ#,ＣＡＳ＃，ＷＥ＃の論理状態の組み合わせ基づいて選択され得る。一方、下記に詳述するが、メモリデバイス３００は、二つのＲＡＳ＃、ＷＥ＃信号とバンクアクティブ状態の監視との組み合わせを用いるだけで、メモリデバイス１００と同じ８つのコマンドのうちの一つを選択することができる。本実施例においては、コマンドデコーダ３３４は、どのメモリバンク１１２Ａ−Ｄがオープン（すなわちアクティブ）かまたは全てのバンクがクローズ（すなわちプリチャージ）かを示す論理状態を示すバンクアクティブ状態信号ＢＡＣＴＩＶＥを受信する、バンクコントロールロジック３０６に接続する。

図４は、本発明の実施例である図３のメモリデバイス３００におけるコマンドデコードのための真理値表を示す。列４０２は、メモリバンク３１２Ａ−Ｄのいずれもがオープンな場合のＲＡＳ＃およびＷＥ＃信号の異なる組み合わせのためのコマンドをリストアップしたものである。列４０４は、メモリバンクＡ−Ｄがすべてクローズの場合のＲＡＳ＃およびＷＥ＃信号の異なる組み合わせのためのコマンドをリストアップしたものである。たとえば、少なくともメモリバンク３１２Ａ−Ｄのうち１つがオープンであることを示す、ＢＡＣＴＩＶＥ信号がアクティブのとき、コマンドデコーダ３３４はＨＩＧＨ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号を受信すると、上述したように、コマンドデコーダ３３４は、メモリバンク３１２Ａ−Ｄにおいて、前述したように、アドレスおよびバンク信号によって識別される少なくとも一つのメモリ位置にＷＲＩＴＥ動作を実行するための内部クロックと制御信号を生成する。しかしながら、すべてのメモリバンク３１２Ａ−Ｄがクローズであることを示す、ＢＡＣＴＩＶＥ信号がアクティブでないときに、ＨＩＧＨ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号がメモリデバイス３００に供給されると、上述したように、コマンドデコーダ３３４は、モードレジスタ１３６にモード情報をロードするＬＯＡＤ ＭＯＤＥコマンドを実行するための内部クロックと制御信号を生成する。図４および図２に示した真理値表を比較すると、メモリデバイス３００はメモリデバイス１００と同一の８つのコマンドを備えるが、三つのＲＡＳ＃とＣＡＳ＃とＷＥ＃信号の代わりに、ＲＡＳ＃とＷＥ＃の二つの信号だけが必要であることがわかる。

図５は、図４に示したコマンドデコードの真理値表について上述したメモリデバイス３００のコマンドデコードを示す状態遷移図である。図５において、円で示されるものはメモリデバイスの様々な動作を示しており、影のついた円で示されるものはメモリデバイスの様々な状態を示している。メモリデバイス３００は、ＲＡＳ＃およびＷＥ＃のコマンド信号に応じて、（コマンド信号の組み合わせによって決定される）コマンドのシーケンス（ｓｅｑｕｅｎｃｅ）および矢印でメモリデバイスの状態からメモリデバイスへの動作へと示される状態変化のように、状態を遷移し、動作を実行する。図５の太い矢印は、メモリデバイス３００が、メモリデバイス動作の後、メモリデバイス状態に戻るという、自動シーケンスを示している。より詳細に後述するが、図５は、メモリデバイス３００のメモリバンク１１２Ａ−Ｄに対応する、メモリバンク０からＮのバンクごとに、をもとにコマンドをデコードすることを示している。メモリバンクの選択は、コマンド信号がラッチされた際のメモリデバイスに加えられるバンクアドレスによって行われる。

メモリデバイス３００への電源の供給については、メモリデバイス３００をＰＯＷＥＲ ＯＮ状態５０２にするためにパワーオン（電源オン）シーケンスが実行される。パワーオンシーケンスが完了すると、メモリデバイスはＰＯＷＥＲ ＯＮ状態を抜け、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４に遷移する。ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４および全てのメモリバンク１１２Ａ−Ｄがクローズの間は、供給されるＲＡＳ＃およびＷＥ＃信号は、コマンドデコーダ３３４によって３つのコマンドのうちの１つ（ＲＥＳＥＲＶＥＤコマンドを含まない）にデコードされる。図５に示される３つのコマンドとは、メモリデバイス３００がＡＵＴＯ ＲＥＦＲＥＳＨ動作５０６を実行するためのＲＥＦＲＥＳＨコマンド、メモリデバイス３００がＬＯＡＤ ＭＲＳ動作５０８を実行するためのＬＯＡＤ ＭＯＤＥコマンド、メモリデバイス３００がメモリバンク０からＮのうちの特定のメモリバンクに対してＡＣＴＩＶＡＴＥ ＢＡＮＫコマンド５０９を実行するためのＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドである。

ＲＥＦＲＥＳＨコマンドは、メモリデバイス３００がＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４にある間、ＬＯＷ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号がコマンドデコーダ３３４に供給されることによってデコードされる。それに応じて、メモリデバイス３００は、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４からＡＵＴＯ ＲＥＦＲＥＳＨシーケンス５０６を実行するように遷移する。ＡＵＴＯ ＲＥＦＲＥＳＨシーケンス５０６が完了すると、ＡＵＴＯ ＲＥＦＲＥＳＨ状態５０６からＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４に戻る太い矢印が示しているように、メモリデバイス３００はＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４に戻り、次のコマンドを待つ。同様に、メモリデバイス３００がＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態の間に、ＬＯＡＤ ＭＯＤＥコマンドはＨＩＧＨ ＲＡＳ＃及びＬＯＷ ＲＡＳ＃信号からデコードされる。ＬＯＡＤ ＭＯＤＥコマンドは、図５には、ＨＩＧＨ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号の組み合わせを表す“ＷＲ”で示されている。そしてＬＯＡＤ ＭＯＤＥコマンドは、メモリデバイスがＢＡＮＫ ＡＣＴＩＶＥ状態５１０の場合、ＷＲＩＴＥコマンドにデコードされる。ＬＯＡＤ ＭＯＤＥコマンドに応じて、メモリデバイス３００の状態は、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４からＬＯＡＤ ＭＲＳ動作５０８を実行するように遷移する。そして、それが完了すると、メモリデバイス３００は、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４に戻る。

メモリデバイス３００がＢＡＮＫ ＣＬＯＳＥＤ状態５０４のとき、デコードされうる第３のコマンドは、ＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドである。ＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドは、ＬＯＷ ＲＡＳ＃信号とＨＩＧＨ ＷＥ＃信号からデコードされる。ＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドは、図５においてＬＯＷ ＲＡＳ＃信号とＨＩＧＨ ＷＥ＃信号の組み合わせを表わす“ＡＣＴ”と示されている。上述したように、ＢＡＮＫ ＡＣＴＩＶＥコマンドは、バンクアドレス信号によって特定される、少なくとも一つのメモリバンク３１２Ａ−Ｄをアクティブ化するバンクごとのコマンドである。ＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドは、メモリデバイス３００がＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＧＥＤ状態５０４から特定のメモリバンクに対してＡＣＴＩＶＡＴＥ ＢＡＮＫ動作５０９を実行するように変化させる。ＡＣＴＩＶＡＴＥ ＢＡＮＫ動作５０９が完了すると、特定のメモリバンクのためのメモリデバイス３００の状態はＢＡＮＫ ＡＣＴＩＶＥ状態５１０に遷移する。アクティブなメモリバンク３１２Ａ−Ｄは、ＰＲＥＣＨＡＲＧＥコマンドがメモリデバイス３００によってデコードされるまでアクティブなままである。そして、ＰＲＥＣＨＡＲＧＥコマンドがデコードされるとすぐに、メモリデバイス３００の状態は、ＢＡＮＫ ＡＣＴＩＶＥ状態５１０からＰＲＥＣＨＡＲＧＥ ＢＡＮＫ動作５１１を実行するよう遷移する。ＰＲＥＣＨＡＲＧＥ ＢＡＮＫ動作５１１が完了すると、メモリデバイス３００は、ＢＡＮＫ ＰＲＥＣＨＡＲＧＥ状態５０５を経て、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４に戻る。メモリデバイス３００がＢＡＮＫ ＰＲＥＣＨＡＲＧＥ状態の間にデコードされたＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドは、ＡＣＴＩＶＡＴＥ ＢＡＮＫ動作５０９を実行し、メモリデバイス３００の状態をＢＡＮＫ ＡＣＴＩＶＥ状態５１０に遷移させる。メモリデバイス３００がＢＡＮＫ ＡＣＴＩＶＥ状態５１０の間に、ＲＡＳ＃信号およびＷＥ＃信号からデコードされるＰＲＥＣＨＡＲＧＥコマンドに加えて、デコードされ得る他の２つのコマンドは、メモリデバイス３００にＲＥＡＤ動作５１２を実行させるＲＥＡＤコマンドと、メモリデバイスにＷＲＩＴＥ動作５１４を実行させるＷＲＩＴＥコマンドである。動作をしないＮＯＰコマンドも、メモリデバイス３００がＢＡＮＫ ＡＣＴＩＶＥ状態５１０の間、コマンドデコーダ３３４によって、ＲＡＳ＃信号およびＷＥ＃信号からＮＯＰ（ｎｏ ｏｐｅｒａｔｉｏｎ）コマンドもデコードされうる。しかし、よく知られているように、通常ＮＯＰコマンドはメモリデバイスに何も動作させない。図５に示すように、ＢＡＮＫ ＡＣＴＩＶＥ状態５１０の間にＮＯＰコマンドがデコードされた時、メモリデバイスは状態を遷移させない。ＲＥＡＤおよびＷＲＩＴＥコマンドがデコードされると、それぞれのコマンドが実行され、完了し、メモリデバイス３００はＢＡＮK ＡＣＴＩＶＥ状態５１０に戻る。

状態遷移図５００が示すように、メモリデバイス３００の特定の動作状態に基づいて、コマンドの異なるセットを実行するために、コマンドデコーダ３３４によって、ＲＡＳ＃信号およびＷＥ＃信号の同じ特定の組み合わせがデコードされ得る。例えば、状態遷移図５００において、ＬＯＷ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号の組み合わせは、“ＰＲＥ”と示されている。メモリデバイスがＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４の時は、ＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥは、メモリデバイス３００をＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４から、オートリフレッシュシーケンスを実行させるＡＵＴＯ ＲＥＦＲＥＳＨ動作５０６の実行に遷移させる。しかしながら、メモリデバイス３００がＢＡＮＫ ＡＣＴＩＶＥ状態５１０の時にＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥが供給されると、メモリデバイス３００はＰＲＥＣＨＡＲＧＥ ＢＡＮＫ動作５１１を実行することによって、ＢＡＮＫ ＡＣＴＩＶＥ状態５１０からＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０５に遷移する。このように、ＲＡＳ＃とＷＥ＃信号の組み合わせであるＰＲＥ信号を用いるだけで、二つの異なるコマンドをデコードできる。

図６は、本発明の他の実施例における、メモリデバイス３００がコマンドをデコードするのに用いる真理値表６００である。コマンドデコードのための真理値表６００は、更なるコマンドデコードの選択肢を提供するために、通常はコマンド信号としては用いられない入力信号を用いることを示している。図６を参照して説明される実施例では、列６０６に示される特定のリフレッシュまたはプリチャージ機構を選択するために、列６０２で示されるＲＡＳ＃およびＷＥ＃コマンド信号の組み合わせにおいて、更には列６０４で示されるメモリバンクオープン／クローズ状態の組み合わせにおいて、アドレス信号Ａ１０が用いられる。従来のメモリデバイスは、通常はコマンドに用いられない、たとえばＡ１０のような信号を、異なるリフレッシュおよびプリチャージ機構を選択するために用いていた。しかしながら、従来のデバイスは、本発明の実施例に基づく上述したコマンドデコード法を利用していない。このように本発明の実施例のコマンドデコーディングの組み合わせにおいて、通常はコマンドには用いられないＡ１０信号のような信号を利用するで、本発明の更なる他の実施例を示すことができる。

真理値表６００において示されるコマンドデコードの動作は、メモリデバイス３００に関して記述される。メモリデバイス３００がＢＡＮＫ ＣＬＯＳＥＤ状態で、ＬＯＷ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号がメモリデコーダ３３４に供給されている時、リフレッシュコマンドがデコードされる。Ａ１０信号の論理レベルは、メモリバンクごとにリフレッシュシーケンスを実行するかまたはメモリバンク３１２Ａ−Ｄを同時にリフレッシュするかを選択するために用いられる。列６０６および６０８で示されるように、ＬＯＷ Ａ１０信号は、メモリバンクごとのリフレッシュ動作を選択し、ＨＩＧＨ Ａ１０信号は、すべてのメモリバンクのリフレッシュ動作を選択する。更に列６０８で示されるようにＡ１０信号は、メモリデバイス３００がＢＡＮＫ ＣＬＯＳＥＤ状態の間にＢＡＮＫ ＡＣＴＩＶＡＴＥコマンドまたはＬＯＡＤ ＭＯＤＥコマンドが発行されると、Ａ１０信号は有効な値の一部として解釈される。

上述したように、Ａ１０信号は、ＢＡＮＫ ＣＬＯＳＥＤ状態の間にリフレッシュコマンドが発行された時に、リフレッシュシーケンスを選択するために用いられる。更に、Ａ１０信号はＢＡＮＫ ＯＰＥＮ状態の間にプリチャージコマンドが発行された時に、様々なプリチャージシーケンスを選択するのに用いられる。列６０８に示すように、Ａ１０信号は、単一のまたは全てのバンクプリチャージを選択するためのＲＡＳ＃信号とＷＥ＃信号の組み合わせと、書き込み（ｗｒｉｔｅ）コマンドに続くオートプリチャージ、および読み出し（ｒｅａｄ）コマンドに続くオートプリチャージにおいて用いられる。Ａ１０信号はアクセスするための特定のメモリ位置を選択するのには用いられないため、Ａ１０信号は書き込み（ｗｒｉｔｅ）または読み出し（ｒｅａｄ）コマンドに続いてオートプリチャージシーケンスが実行されるか否かを選択するのに用いられる。

図７は、本発明の他の実施例において、メモリデバイス３００がコマンドをデコードする状態遷移図を示したものである。図７の状態遷移図７００は図５に示した状態遷移図５００に似ている。そして、メモリデバイスの状態、メモリデバイスの動作、コマンドシーケンス、自動シーケンスについて上述したものと同様である。図５の状態遷移図５００と同様に、メモリバンク０からＮなる各メモリバンクにおいてメモリデコードが行われる。特定のメモリバンクは、コマンド信号ＲＡＳ＃およびＷＥ＃がラッチされた時にメモリデバイス３００に供給されるバンクアドレス信号によって選択される。図５に示した状態遷移図５００と比較すると、コマンド信号の数を増加させずに、状態遷移図７００において示されているコマンド状態および動作状態が増加している。図７の状態遷移図７００に示されるすべてのコマンドおよび状態は、メモリデバイス３００の特定の動作状態の組み合わせにおいて、ＲＡＳ＃およびＷＥ＃信号に基づいてデコードされる。

状態遷移図７００において新たに加わった状態は、ＰＯＷＥＲ ＤＯＷＮ状態７０２である。ＰＯＷＥＲ ＤＯＷＭ状態７０２は、回路の多く、たとえば、出力駆動回路（ドライバ）１２４（図３）、入力受信回路１２８およびＤＬＬ１２３などが消費電力を低減するためにアクティブでない間に、メモリデバイス３００が低電力状態である条件を示している。ＨＩＧＨ ＲＡＳ＃信号とＨＩＧＨ ＷＥ＃信号が供給されることによって、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４からＰＯＷＥＲ ＤＯＷＮ状態７０２に至る。図４の真理値表に示したコマンドデコードと比較すると、状態遷移図７００において、ＰＯＷＥＲ ＤＯＷＮ状態７０２に遷移するためにＲＥＳＥＲＶＥＤコマンドを用いている。ＲＥＳＥＲＶＥＤコマンドは、図７には、ＨＩＧＨ ＲＡＳ＃信号とＨＩＧＨ ＷＥ＃信号の組み合わせを表す“ＲＤ”と示されている。“ＲＤ”は、ＢＡＮＫ ＡＣＴＩＶＥ状態５１０におけるＲＥＡＤコマンドのためのコマンド信号の組み合わせである。ＰＯＷＥＲ ＤＯＷＮ状態７０２から、メモリデバイス３００の状態は、ＲＡＳ＃およびＷＥ＃信号の供給によって、ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４またはＳＥＬＦ ＲＥＦＲＥＳＨ状態７０６に遷移する。メモリデバイス３００がＰＯＷＥＲ ＤＯＷＮ状態７０２の時ＨＩＧＨ ＲＡＳ＃信号とＨＩＧＨ ＷＥ＃信号がコマンドでコーダ３３４に加えられる場合、動作状態は、ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４に遷移する。ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４は、メモリデバイス３００がＰＯＷＥＲ ＤＯＷＮ状態７０２よりもずっと低電力状態に遷移したこと示している。例えば、ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４は、ＣＬＫ（クロック）信号の供給を必要とせず、その結果、メモリデバイス３００のクロックバッファは、入出力回路に加えて非アクティブ化される。ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４からＰＯＷＥＲ ＤＯＷＮ状態７０２に戻ると、ＬＯＷ ＲＡＳ＃信号およびＬＯＷ ＷＥ＃信号がコマンドデコーダ３３４に供給される。メモリデバイス３００がＰＯＷＥＲ ＤＯＷＮ状態７０２からＳＥＬＦ ＲＥＦＲＥＳＨ状態７０６に遷移するために、ＬＯＷ ＲＡＳ#信号とＬＯＷ ＷＥ＃信号がコマンドデコーダ３３４に供給される。ＳＥＬＦ ＲＥＦＲＥＳＨ状態７０６の間、メモリデバイス３００は、メモリバンク３１２Ａ−Ｄのメモリセルをリフレッシュするためにセルフリフレッシュシーケンスを実行する。セルフリフレッシュシーケンスが完了すると、メモリデバイス３００の状態はＰＯＷＥＲ ＤＯＷＮ状態７０２に戻る。

図７に示したように、ＲＡＳ＃信号および＃ＷＥ信号の特定の組み合わせに対して、メモリデバイス３００の様々な動作状態の間、ＲＡＳ＃信号およびＣＡＳ＃信号の特定の組み合わせが供給されることによって、より多数のコマンドがデコードされる。例えば、状態遷移図７００で“ＰＲＥ”と示されている、ＬＯＷ ＲＡＳ＃信号とＬＯＷ ＷＥ＃信号の組み合わせをとりあげてみると、４つの異なるコマンドが同じＰＲＥの組み合わせからデコードされている。第１のコマンドは、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４の間に、ＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥが供給されることに起因するものであって、該第１のコマンドによって、メモリデバイス３００は、ＡＬＬ ＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０４から、ＡＵＴＯ ＲＥＦＲＥＳＨ動作５０６を実行するように遷移する。第２のコマンドは、ＢＡＮＫ ＡＣＴＩＶＥ状態５１０の間に、ＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥが供給されることに起因するものであって、該第２のコマンドによって、メモリデバイス３００はＢＡＮＫ ＰＲＥＣＨＡＲＧＥＤ状態５０５に遷移するために、ＰＲＥＣＨＡＲＧＥＤ ＢＡＮＫコマンド５１１を実行する。第３のコマンドは、ＰＯＷＥＲ ＤＯＷＮ状態７０２の間にＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥが供給されることに起因するものであって、該第３のコマンドによって、メモリデバイス３００はセルフリフレッシュシーケンスを実行するために、ＳＥＬＦ ＲＥＦＲＥＳＨ状態７０６に遷移する。第４のコマンドは、ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４の間に、ＲＡＳ＃信号とＷＥ＃信号の組み合わせのＰＲＥが供給されることに起因するものであって、該第４のコマンドによって、メモリデバイス３００は、ＳＬＥＥＰ ＰＯＷＥＲ ＤＯＷＮ状態７０４を終了し、ＰＯＷＥＲ ＤＯＷＮ状態７０２に遷移する。このように、メモリデバイス３００のメモリ状態と組み合わせて２つのＲＡＳ＃およびＷＥ＃信号の組み合わせを用いるだけで、４つの異なるコマンドがデコードされる。

図８は、本発明の実施例に基づくコマンドデコード法を利用するコマンドデコーダ３３４を備えるメモリデバイス３００を含む処理回路８０２を含む処理システム８００を示す図である。通常、処理回路８０２は、メモリデバイスへ書き込みデータを書き込み、メモリデバイスから読み出しデータを読み出すために、アドレスバス、データバス、コントロールバスを介してメモリデバイス３００に接続する。処理回路８０２は、例えば、特定の動作やタスクを実行するための特定のソフトウェアを実行するような、様々な処理機能を実行するための回路を備えている。更に、処理システム８００は、たとえばキーボードやマウスといった、入力デバイス８０４を１つ以上備えている。該入力デバイス８０４は、処理回路８０２に接続し、オペレータと処理システム８００のインタフェースとなる。通常、処理システム８００は、たとえばプリンタ端子やビデオ端子を含み処理回路８０２に接続される出力装置のような、出力デバイス８０６を１つ以上備えている。データを格納したり、不図示の外部記憶媒体からデータを読み出すための、１つ以上のデータ記憶装置８０８も処理回路８０２に接続している。一般的な記憶装置８０８の例としては、ハードディスク、フロッピーディスク、カセットテープ、読み出し専用コンパクトディスク（ＣＤ−ＲＯＭ）、読出／書込コンパクトディスク（ＣＤ−ＲＷ），デジタルビデオディスク（ＤＶＤ）などがある。

以上、本発明の特定の実施例について例示のため説明したが、本発明の精神と範囲を変更しない範囲内で適宜変更して実施し得ることは言うまでもない。例えば、本発明の上記の実施例では、コマンド信号をデコードするための監視動作状態の例として、バンクメモリ１１２Ａ−Ｄのオープン状態またはクローズ状態を監視することについて説明した。しかしながら、コマンド信号をデコードする際に、例えばパワーダウン状態およびリフレッシュ状態のような、上述した様々の動作状態を含む、他の動作状態を監視するように変更することも可能である。このように、本願特許請求の範囲によって主張する場合を除いて、本発明は限定されることはない。

図１は、従来のコマンドデコードを備えるメモリシステムの機能ブロック図である。 図２は、図１に示した従来のメモリシステムにおいて用いられるコマンドデコードの真理値表である。 図３は、本発明の実施例のコマンドデコードを備えるメモリシステムの機能ブロック図である。 図４は、図３に示した本発明の実施例のメモリシステムにおいて用いられるコマンドデコードの真理値表である。 図５は、図４の真理値表に示したコマンドデコードのための状態遷移図である。 図６は、本発明の他の実施例に基づいて、図３のメモリシステムおいて用いられるコマンドデコードの真理値表である。 図７は、図６は、本発明の他の実施例に基づいて、図３のメモリシステムおいて用いられるコマンドデコードの状態遷移図である。 図８は、本発明の実施例に基づくコマンドデコードを備えるメモリシステムを備える処理システムの機能ブロック図を示す図である。

Claims (54)

1. それぞれの動作が実行される時に複数の動作状態を備えるメモリシステムのためのコマンドデコーダであって、
   コマンド信号が供給されるコマンドノードを備え、コマンド信号の論理レベルをラッチするように構成されたコマンド信号ラッチと、
   前記コマンド信号ラッチに接続し、メモリシステムの動体状態をモニタし、メモリシステムが第１の動作状態のときに、コマンド信号のラッチされた論理レベルに基づいて、第１の動作セットから選択された動作を実行するための内部制御信号を生成するように構成され、メモリシステムが第２の動作状態のときに、ラッチされたコマンド信号の論理レベルに基づいて、前記第１の動作セットとは少なくとも１つの動作が異なる動作セットである第２の動作セットから選択された動作を実行するための内部制御信号を生成するように構成されたコマンドデコーダ回路と、
   を備えるコマンドデコーダ。
2. 前記コマンドデコーダ回路は、前記メモリシステムが第１の動作状態の場合に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて、第１の動作を実行するための内部制御信号を生成するように構成され、前記メモリシステムが第２の動作状態の場合に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第２の動作を実行するための内部制御信号を生成するように構成されるコマンドデコーダ回路である、
   請求項１記載のコマンドデコーダ。
3. 前記コマンドデコーダ回路は、更に、
   前記メモリシステムが、選択された第１の動作セットのうちの１つの動作に応じて、前記第１の動作状態から遷移する第３の動作状態の場合に、ラッチされたコマンド信号の論理レベルに応じて、第３の動作セットから選択される動作を実行するための内部制御信号を生成するように構成されるコマンドデコーダ回路である、
   請求項１記載のコマンドデコーダ。
4. 前記コマンドデコーダ回路は、メモリシステムが第１の動作状態の場合に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて、第１の動作を実行するための内部制御信号を生成し、メモリシステムが第２の動作状態の場合に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて、第２の動作を実行するための内部制御信号を生成し、メモリシステムが第３の動作状態の場合に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて、第３の動作を実行するための内部制御信号を生成するように構成されるコマンドデコーダ回路である、
   請求項３記載のコマンドデコーダ。
5. 複数のコマンド信号を利用して要求された動作を実行するためのメモリシステムのためのコマンドデコーダであって、
   複数のコマンド信号が供給されるコマンド入力ノードを備え、コマンド信号論理状態をラッチするコマンドラッチと、
   前記メモリシステムの現在の動作状態をモニタし、現在の動作状態を示す論理レベルの組み合わせを備える動作状態信号を生成する動作状態回路と、
   前記コマンドラッチと前記動作状態回路に接続し、ラッチされたコマンド信号の論理状態の第１の組み合わせおよび動作状態信号の論理レベルの第１の組み合わせに応じて、第１の動作を実行するための、クロックと制御信号の第１のセットを生成し、コマンド信号の論理状態の前記第１の組み合わせおよび動作状態信号の第２の組み合わせに応じて、第２の動作を実行するための、クロックと制御信号の第２のセットを生成するコマンドデコーダ回路と、
   を備えるコマンドデコーダ。
6. 前記コマンドデコーダ回路は、コマンド信号のラッチ論理状態の前記第１の組み合わせおよび動作状態信号の論理レベルの第３の組み合わせに応じて第２の動作を実行するための、クロックと制御信号の第３のセットを生成するように構成されるコマンドデコーダ回路である請求項５記載のコマンドデコーダ。
7. 更に前記コマンドデコーダ回路は、前記第１の動作状態から前記第２の動作状態に遷移するための動作を実行するために、ラッチされたコマンド信号の論理状態の第２の組み合わせおよび動作状態信号の論理レベルの第１の組み合わせに応じて、クロックと制御信号を生成するように構成されるコマンドデコーダ回路である請求項５記載のコマンドデコーダ。
8. 複数のコマンドと複数の動作状態を備えるメモリシステムであって、
   複数のコマンド信号が供給されるコマンド入力ノードを備え、コマンド信号をラッチするコマンドラッチと、
   前記コマンドラッチに接続し、メモリシステムの現在の動作状態をモニタし、ラッチされたコマンド信号とメモリシステム現在の動作状態に基づいて、複数のコマンドのうちの１つを実行するための内部制御信号を生成するコマンドデコーダと、
   を備えるメモリシステム。
9. 前記メモリシステムは更に、各メモリバンクが、メモリアクセス動作の準備の動作状態とメモリバンクを非アクティブにする第２の動作状態とを備える、複数のメモリバンクに分割されたメモリセルのアレイをさらに有し、
   前記コマンドデコーダは、第１の動作状態および複数のコマンド信号の第１の組み合わせにおけるいずれかのメモリバンクに応じて複数のコマンドのうちの第１の１つのコマンドを実行するための内部制御信号の第１のセットを生成し、第２の動作状態および複数のコマンド信号の第１の組み合わせにおけるすべてのメモリバンクに応じて複数のコマンドのうちの第２の１つのコマンドを実行するための内部制御信号の第２のセットを生成するコマンドデコーダである、
   請求項８記載のメモリシステム。
10. 前記第１の動作状態はバンク非アクティブ状態を含み、前記第２の動作状態はバンクアクティブ状態を含む、複数のコマンドのうちの１つの前記第１のコマンドはリフレッシュコマンドを含み、複数のコマンドのうちの１つの前記第２コマンドはバンクアクティブ状態からバンク非アクティブ状態に変化させるプリチャージコマンドを含む、請求項９記載のメモリシステム。
11. 更に、前記メモリシステムは、さらに、
    アドレス信号が供給されるアドレス入力ノードを備え、アドレス信号をラッチするアドレスラッチを備え、
    前記コマンドデコーダは、前記アドレスラッチに接続し、
    第１の論理状態を備えるアドレス信号の１つに応じて、複数のコマンドのうちの１つの第１コマンドの第１の選択肢を実行するための内部制御信号を生成し、
    第２の論理状態を備えるアドレス信号の１つに応じて、複数のコマンドのうちの１つの第１のコマンドの第２の選択肢を実行するための内部制御信号を生成する、
    ように構成される請求項９記載のメモリシステム。
12. 前記複数のコマンドのうちの１つの第１コマンドは、リフレッシュコマンドを含み、
    前記第１の選択肢はバンクごとのリフレッシュオプションであり、
    前記第２の選択肢はすべてのバンクのリフレッシュオプションである請求項１１記載のメモリシステム。
13. 前記コマンドデコーダ回路は、メモリシステムが第１の動作状態の間ラッチコマンド信号の組み合わせに応じて複数のコマンドのうちの第１のコマンドを実行するための内部制御信号の第１のセットを生成し、メモリシステムが第２の動作状態の間、ラッチコマンド信号の同じ組み合わせに応じて複数のコマンドのうちの第２のコマンドを実行するための内部制御信号の第２のセットを生成するように構成される請求項８記載のメモリシステム。
14. 更に、前記コマンドデコーダ回路は、第１の動作状態から第２の動作状態に変化する動作状態をもたらす複数のコマンドのうちの第３のコマンドを実行するようにさらに構成される請求項１３記載のメモリシステム。
15. 複数のメモリコマンドを備え、少なくとも１つのコマンド信号に基づいてメモリコマンドを実行するメモリシステムであって、
    アクティブ状態および非アクティブ状態を備えるアレイであって、行と列から構成されるメモリセルアレイを少なくとも一つ備え、
    前記アレイに接続し、アレイがアクティブ状態の場合に第１の状態で、アレイが非アクティブ状態の場合に第２の状態である状態信号を生成する、アレイ状態回路と、
    コマンド信号が供給されるコマンドノードと、状態信号が供給されるアレイ状態回路に接続するメモリ状態ノードと、供給されるメモリコマンドを実行するための内部制御信号が供給される内部制御信号ノードを備える、コマンドデコーダであって、該コマンドデコーダは、第１の状態を備えるコマンド信号および第１の状態を備えるアレイ状態信号に応じて第１の複数のメモリコマンドを実行するための内部制御信号を生成し、第１の状態を備えるコマンド信号と第２の状態を備えるアレイ状態信号に応じて第２の複数のメモリコマンドを実行するための内部制御信号を生成する、
    メモリシステム。
16. 前記メモリセルのアレイは、複数のメモリバンクに配置されたメモリセルのアレイで構成され、各バンクは、アクティブ状態および非アクティブ状態を備え、
    前記アレイ状態回路は、アクティブ状態におけるいずれか１つのバンクに応じて第１状態を含む状態信号を生成し、非アクティブ状態におけるすべてのバンクに応じて第２状態を含む状態信号を生成する、
    請求項１５記載のメモリシステム。
17. 前記コマンドデコーダは、更に、メモリに供給される第１および第２の状態を含む信号が供給される入力ノードを備え、
    第１の状態を備えるコマンド信号、第１の状態を備えるアレイ状態信号および第１の状態を備える信号に応じて、第１の複数のメモリコマンドのうちの第１の選択肢を実行するための内部制御信号を生成し、
    第１の状態を備えるコマンド信号、第１の状態を備えるアレイ状態信号および第２の状態を備える信号に応じて、第１の複数のメモリコマンドのうちの第２の選択肢を実行するための内部制御信号を生成する、
    請求項１６記載のメモリシステム。
18. 前記第１の複数のメモリコマンドは、リフレッシュコマンドと、
    メモリバンクのうちの１つをリフレッシュするための第１の選択肢および全てのメモリバンクをリフレッシュするための第２の選択肢と、を含む請求項１７記載のメモリシステム。
19. それぞれの動作が実行されている時点で、複数の動作状態を備えるメモリデバイスであって、
    アドレスバスと、
    コマンド信号が供給されるコマンドバスと、
    データバスと、
    前記アドレスバスに接続するアドレスデコーダと、
    前記デーババスに接続するリード／ライト回路と、
    前記アドレスデコーダと前記リード／ライト回路に接続するメモリセルアレイと、
    コントロールバスと、前記アドレスデコーダと、前記リード／ライト回路と、前記メモリセルアレイに接続し、要求された動作を実行するための内部制御信号を生成するためのコマンドデコーダと、
    を備えるメモリデバイスであって、
    前記コマンドデコーダは、
    前記コマンドバスに接続するコマンドノードを備え、コマンド信号の論理レベルをラッチするコマンド信号ラッチと、
    前記コマンド信号ラッチに接続し、前記メモリシステムの動作状態をモニタし、前記メモリシステムが第１の動作状態のときに、ラッチされたコマンド信号の論理レベルに基づいて第１の動作セットから選択された動作を実行するための内部制御信号を生成し、前記メモリシステムが第２の動作状態のときに、ラッチされたコマンド信号の論理レベルに基づいて、少なくとも１つの動作が前記第１の動作セットとは異なる第２の動作セットから選択された動作を実行するための内部制御信号を生成する、コマンドデコーダ回路と、
    を備えるメモリデバイス。
20. 前記コマンドデコーダのコマンドデコーダ回路は、
    前記メモリデバイスが第１の動作状態のとき、ラッチしたコマンド信号の論理レベルの組み合わせを受信するのに応じて第１の動作を実行するための内部制御信号を生成し、前記メモリデバイスが第２の動作状態のとき、ラッチしたコマンド信号の論理レベルの組み合わせを受信するのに応じて第２の動作を実行するための内部制御信号を生成する、
    請求項１９記載のメモリデバイス。
21. 前記コマンドデコーダのコマンドデコーダ回路は、更に、
    実行するための内部制御信号を生成し、前記メモリデバイスが第１の動作セットから選択された１つの動作に応じて第１の動作状態から遷移する第３の動作状態にあるときに、ラッチされたコマンド信号の論理レベルに応じて第３の動作セットから選択された動作を生成する、請求項１９記載のメモリデバイス。
22. 前記コマンドデコーダ回路は、前記メモリデバイスが第１の動作状態の時に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第１の動作を実行するための内部制御信号を生成し、メモリデバイスが第２の動作状態のときに、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第２の動作を実行するための内部制御信号を生成し、メモリデバイスが第３の動作状態のときに、ラッチしたコマンド信号の論理レベルの組み合わせを受信するのに応じて第３の動作を実行するための内部制御信号を生成する、請求項２１記載のメモリデバイス。
23. それぞれの動作が実行されている時点で、複数の動作状態を備えるメモリデバイスであって、
    アドレスバスと、
    コマンド信号が供給されるコマンドバスと、
    データバスと、
    前記アドレスバスに接続するコマンドデコーダと、
    前記データバスに接続するリード／ライト回路と、
    前記アドレスデコーダと前記リード／ライト回路に接続するメモリセルアレイと、
    コントロールバス、前記アドレスデコーダ、前記リード／ライト回路と、前記メモリセルアレイに接続し、要求された動作を実行するために内部制御信号を生成するコマンドデコーダと、
    を備え、
    前記コマンドデコーダは、
    複数のコマンド信号が供給されるコマンド入力ノードを備え、コマンド信号の論理状態をラッチするコマンドラッチと、
    メモリシステムの現在の動作状態をモニタし、現在の動作状態を示す論理レベルの組み合わせを備える動作状態信号を生成する動作状態回路と、
    前記コマンドラッチと前記動作状態回路に接続し、ラッチされたコマンド信号の論理状態の第１の組み合わせに応じて第１の動作を実行するためのクロックと制御信号の第１の組み合わせを生成し、コマンド信号の論理状態と動作状態信号の論理レベルの第２の組み合わせに応じて、第２の動作を実行するためのクロックと制御信号の第２の組み合わせを生成する、コマンドデコーダ回路と、
    を備えるメモリデバイス。
24. 前記コマンドデコーダの前記コマンドデコーダ回路は、ラッチされたコマンド信号の論理状態の第１の組み合わせと動作状態信号の論理レベルの第３の組み合わせに応じて、第２の動作を実行するためのクロックと制御信号の第３のセットを生成する請求項２３記載のメモリデバイス。
25. 前記コマンドデコーダの前記コマンドデコーダ回路は、さらに、第１の動作状態から第２の動作状態に遷移する動作を実行するために、ラッチされたコマンド信号の論理状態の第２の組み合わせと動作状態信号の論理レベルの第１の組み合わせに基づいてクロックと制御信号を生成する、請求項２３記載のメモリデバイス。
26. データ入力装置、
    データ出力装置、
    前記データ入力装置と前記データ出力装置に接続するプロセッサと、
    前記プロセッサに接続し、それぞれの動作が実行されているときに複数の動作状態があるメモリデバイスと、
    を備えるコンピュータ処理システムであって、
    前記メモリデバイスは、
    アドレスバスと、
    コマンド信号が供給されるコマンドバスと、
    データバスと、
    前記アドレスバスに接続するアドレスデコーダと、
    前記データバスに接続するリード／ライト回路と、
    前記アドレスデコーダと前記リード／ライト回路に接続するメモリセルアレイと、
    コントロールバスと、前記アドレスデコーダと、前記リード／ライト回路と、前記メモリセルアレイに接続し、要求された動作を実行するための内部制御信号を生成するコマンドデコーダを備え、
    該コマンドデコーダは、
    前記コマンドバスに接続するコマンドノードを備え、コマンド信号の論理レベルをラッチするコマンド信号ラッチと、
    前記コマンド信号ラッチに接続し、メモリシステムの動作状態をモニタし、更に、前記メモリシステムが第１の動作状態の時に、ラッチされたコマンド信号の論理レベルに基づいて第１の動作セットから選択された動作を実行するための内部制御信号を生成し、前記メモリシステムが第２の動作状態の時に、ラッチされたコマンド信号の論理レベルに基づいて、少なくとも一つの動作が前記第１の動作セットと異なる第２の動作セットから選択された動作を実行するための内部制御信号を生成する、コマンドデコーダ回路と、
    を備えるコンピュータ処理システム。
27. 前記コマンドデコーダの前記コマンドデコーダ回路は、メモリデバイスが第１の動作状態の時に、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第１の動作を実行するための内部制御信号を生成し、メモリデバイスが第２の動作状態のときに、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第２の動作を実行するための内部制御信号を生成する請求項２６記載のコンピュータ処理システム。
28. 前記コマンドデコーダの前記コマンドデコード回路は、内部制御信号を生成し、メモリデバイスが選択された第１の動作セットの動作うちの１つの動作に応じて、第１の動作状態から遷移した第３の動作状態のとき、ラッチされたコマンド信号の論理レベルに応じて第３の動作セットから選択された動作を生成する、請求項２６記載のコンピュータ処理システム。
29. 前記コマンドデコーダ回路は、メモリデバイスが第１の動作状態の時、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第１の動作を実行するための内部制御信号を生成し、メモリデバイスが第２の動作状態の時、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第２の動作を実行するための内部制御信号を生成し、メモリデバイスが第３の動作状態の時、ラッチされたコマンド信号の論理レベルの組み合わせを受信するのに応じて第３の動作を実行するための内部制御信号を生成する請求項２８記載のコンピュータ処理システム。
30. データ入力装置、
    データ出力装置、
    前記データ入力装置と前記データ出力装置に接続するプロセッサと、
    前記プロセッサに接続し、それぞれの動作が実行されているときに複数の動作状態があるメモリデバイスと、
    を備えるコンピュータ処理システムであって、
    前記メモリデバイスは、
    アドレスバスと、
    コマンド信号が供給されるコマンドバスと、
    データバスと、
    前記アドレスバスに接続するアドレスデコーダと、
    前記データバスに接続するリード／ライト回路と、
    前記アドレスデコーダと前記リード／ライト回路に接続するメモリセルアレイと、
    コントロールバスと、前記アドレスデコーダと、前記リード／ライト回路と、前記メモリセルアレイに接続し、要求された動作を実行するための内部制御信号を生成するコマンドデコーダを備え、
    該コマンドデコーダは、
    複数のコマンド信号が供給されるコマンド入力ノードを備え、コマンド信号の論理状態をラッチするコマンドラッチと、
    メモリシステムの現在の動作状態をモニタし、現在の動作状態を示す論理レベルの組み合わせを含む動作状態信号を生成する動作状態回路と、
    前記コマンドラッチと前記動作状態回路に接続し、ラッチされたコマンドの論理状態の第１の組み合わせおよび動作状態信号の論理レベルの第１の組み合わせに応じて第１の動作を実行するためのクロックと制御信号の第１のセットを生成し、コマンド信号の論理状態の第１の組み合わせおよび動作状態信号の論理レベルの第２の組み合わせに応じて第２の動作を実行するためのクロックと制御信号の第２セットを生成する、コンピュータ処理システム。
31. 前記コマンドデコーダの前記コマンドデコーダ回路は、更に、ラッチしたコマンド信号の論理状態の第１の組み合わせおよび動作状態信号の論理レベルの第３の組み合わせに応じて第２の動作を実行するためのクロックと制御信号の第３のセットを生成する請求項３０記載のコンピュータ処理システム。
32. 前記コマンドデコーダの前記コマンドデコーダ回路は、更に、第１の動作状態から第２の動作状態に遷移する動作状態となる動作を実行するために、ラッチしたコマンド信号の論理状態の第２の組み合わせと動作状態信号の論理レベルの第１の組み合わせに応じて、クロックと制御信号を生成する、請求項３０記載のコンピュータシステム。
33. データ入力装置と、
    データ出力装置と、
    前記データ入力装置および前記データ出力装置に接続するプロセッサと、
    前記プロセッサに接続し、複数のコマンドおよび複数の動作状態を備えるメモリデバイスと、
    を備えるコンピュータ処理システムであって、
    前記メモリデバイスは、
    複数のコマンドが供給されるコマンド入力ノードを備え、コマンド信号をラッチするコマンドラッチと、
    前記コマンドラッチに接続し、メモリシステムの現在の動作状態をモニタし、更に、ラッチしたコマンド信号と現在のメモリシステムの動作状態に応じて複数のコマンドのうちの１つを実行するための内部制御信号を生成するコマンドデコーダと、
    を備えるコンピュータ処理システム。
34. 前記メモリデバイスは、複数のメモリバンクに分割されたメモリセルから成り、各該メモリバンクは、メモリアクセス動作の準備状態である第１の動作状態と、メモリバンクを非アクティブ化するための第２の動作状態を備えるように構成され、
    前記コマンドデコーダは、第１の動作状態および複数のコマンド信号の第１の組み合わせにおけるいずれかのメモリバンクに応じて、複数のコマンドのうちの一つの第１のコマンドをを実行するための内部制御信号の第１のセットを生成し、第２の動作状態および複数のコマンド信号の第１の組み合わせにおけるすべてのメモリバンクに応じて、複数のコマンドから第２のコマンドを実行するための内部制御信号の第２のセットを生成する、請求項３３記載のコンピュータ処理システム。
35. 前記メモリデバイスの第１の動作状態は、バンクの非アクティブ状態を含み、前記第２の動作状態は、バンクアクティブ状態を含み、前記複数のコマンドにおける第１のコマンドはリフレッシュコマンドを含み、前記複数のコマンドにおける第２のコマンドはバンクアクティブ状態からバンク非アクティブ状態に変化させるプリチャージコマンドを含む、請求項３４記載のコンピュータ処理システム。
36. 前記メモリデバイスは、更に、アドレス信号が入力されるアドレス入力信号ノードを備え、アドレス信号をラッチするアドレスラッチを備え、
    前記コマンドデコーダは前記アドレスに接続し、更に第１の論理状態を備えるアドレス信号のうちの１つに応じて、複数のコマンドのうち第１のコマンドの第１の選択肢を実行するための内部制御信号を生成し、第２の論理状態を備えるアドレス信号のうちの１つに応じて、複数のコマンドのうちの第１のコマンドの第２の選択肢を実行するための内部制御信号を生成する、請求項３４記載のコンピュータ処理システム。
37. 前記メモリデバイスの複数のコマンドのうちの第１のコマンドは、リフレッシュコマンドを含み、前記第１の選択肢はバンク毎のリフレッシュ選択肢を含み、前記第２の選択肢はすべてのバンクのリフレッシュ選択肢を含む、請求項３６記載のコンピュータ処理システム。
38. 前記メモリデバイスの前記コマンドデコーダ回路は、メモリシステムが第１の動作状態の間、ラッチコマンド信号の組み合わせに応じて複数のコマンドのうち第１のコマンドを実行するための内部制御信号の第１のセットを生成し、メモリシステムが第２の動作状態の間、ラッチコマンドの同じ組み合わせに応じて複数のコマンドのうち第２のコマンドを実行するための内部制御信号を生成する、請求項３３記載のコンピュータ処理システム。
39. 更に、前記コマンドデコーダ回路は、第１の動作状態から第２の動作状態に遷移する動作状態になる複数のコマンドのうちの第３のコマンドを実行するように構成される請求項３８記載のコンピュータ処理システム。
40. データ入力装置と、
    データ出力装置と、
    前記データ入力装置および前記データ出力装置に接続するプロセッサと、
    前記プロセッサに接続し、複数のメモリコマンドを備え、少なくとも一つのコマンド信号に基づいてメモリコマンドを実行するメモリデバイスと、
    を備えるコンピュータ処理システムであって、
    前記メモリデバイスは、
    行と列を構成するメモリセルを備えるメモリセルのアレイで、アクティブ状態と非アクティブ状態を備えるアレイを少なくとも１つ備え、
    前記アレイに接続し、前記アレイがアクティブ状態のときに第１の状態で、アレイが非アクティブ状態のときに第２の状態である状態信号を生成するアレイ状態回路と、
    コマンド信号が供給されるコマンドノードと、状態信号が接続されるためのアレイ状態回路が接続するメモリ状態ノードと、更に、メモリコマンドを実行するための内部制御信号が供給される内部制御信号ノードを備え、第１の状態を備えるコマンド信号および第１の状態を備えるアレイ状態信号に応じて、複数のメモリコマンドのうち第１のコマンドを実行するための内部制御信号を生成し、第１の状態を備えるコマンド信号および第２「の状態を備えるアレイ状態信号に応じて、複数のメモリコマンドのうち第２のコマンドを実行するための内部制御信号を生成するコマンドデコーダと、
    を備えるコンピュータ処理システム。
41. メモリデバイスのメモリセルのアレイは、複数のバンクメモリに配置されたメモリセルのアレイであり、各メモリバンクはアクティブ状態と非アクティブ状態を備え、
    前記アレイ状態回路は、アクティブ状態のバンクのいずれかに応じて第１の状態を備える状態信号を生成し、非アクティブ状態のすべてのバンクに応じて第２の状態を備える状態信号を生成する、
    請求項４０記載のコンピュータ処理システム。
42. 前記メモリデバイスのコマンドデコーダは、更にメモリに供給される第１および第２の状態を備える信号が入力される入力ノードを備え、更に、第１の状態を備えるコマンド信号、第１の状態を備えるアレイ状態信号、第１の状態を備える信号に応じて複数のメモリコマンドのうちの第１のコマンドの第１の選択肢を実行するための内部制御信号を生成し、第１の状態を備えるコマンド信号、第１の状態を備えるアレイ状態信号、第２の状態を備える信号に応じて、複数のメモリコマンドのうち第１のコマンドの第２の選択肢を実行するための内部制御信号を生成する、請求項４１記載のコンピュータ処理システム。
43. 前記メモリデバイスの前記メモリシステムの複数のコマンドのうちの第１のコマンドは、リフレッシュコマンドおよびメモリバンクの１つをリフレッシュするための第１の選択肢とメモリバンクの全てをリフレッシュするための第２の選択肢を含む請求項４２記載のコンピュータ処理システム。
44. メモリシステムのためのコマンドデコード方法であって、
    それぞれ論理レベルを備えるコマンド信号をラッチするステップと、
    論理レベルの組み合わせに基づいてコマンド信号をデコードするステップと、
    メモリシステムの現在の動作状態を決定するステップと、
    第１の動作状態にあるメモリシステムに応じてラッチされたコマンド信号の論理レベルの組み合わせに基づいて第１の動作を実行するための内部制御信号の第１のセットを生成し、
    第２の動作状態にあるメモリシステムに応じてラッチされたコマンド信号の論理レベルの組み合わせに基づいて第２の動作を実行するための内部制御信号の第２のセットを生成するステップと、
    を含むメモリシステムのためのコマンドデコード方法。
45. 前記メモリシステムの現在の動作状況を決定するステップにおいて、メモリシステムがバンクアクティブ状態かバンク非アクティブ状態かを決定する請求項４４記載のコマンドデコード方法。
46. 更に、メモリシステムが第３の動作状態であるのに応じて、ラッチされたコマンド信号の論理レベルの組み合わせに基づいて、第３の動作を実行するための内部制御信号の第３のセットを生成するステップを含む請求項４４記載のコマンドデコード方法。
47. ラッチされた前記コマンド信号の論理レベルの組み合わせに基づいて第１の動作を実行するための内部制御信号の第１のセットを生成するステップにおいて、メモリシステムが第１の動作状態から第３の動作状態に遷移する動作を実行するための内部制御信号を生成する請求項４５記載のコマンドデコード方法。
48. 更に、メモリシステムから供給される信号の論理状態をモニタするステップを含み、
    前記第１の動作を実行するための内部制御信号の第１のセットを生成するステップにおいて、ラッチされた、コマンド信号の論理レベルと第１の論理レベルを備える信号の組み合わせ、に基づいて第１の動作のうちの第１の選択肢を実行するための内部制御信号を生成し、ラッチされたコマンド信号の論理レベルと第２の論理レベルを備える信号の組み合わせ、に基づいて第１の動作のうちの第２の選択肢を実行するための内部制御信号を生成する、請求項４４記載のコマンドデコード方法。
49. 前記信号の論理状態モニタするステップにおいて、メモリシステムから供給されるアドレス信号の論理状態をモニタする請求項４８記載のコマンドデコード方法。
50. 要求された動作を実行するメモリシステムに供給されたコマンド信号をデコードするための方法であって、
    コマンド信号を受信するステップと、
    メモリシステムの動作状態をモニタするステップと、
    メモリシステムが第１の動作状態の間コマンド信号に応じて第１の動作セットから１つの動作を選択するステップと、
    メモリシステムが第２の動作状態の間コマンド信号に応じて第２の動作セットから１つの動作を選択するステップと、
    を含むコマンド信号デコード方法。
51. 前記第１の動作状態は、バンクアクティブ状態を含み、前記第２の動作状態はバンク非アクティブ状態を含むコマンド信号デコード方法。
52. 更に、メモリシステムが第３の動作状態の間コマンド信号に応じて第３の動作セットから１つの動作を選択するステップを含む請求項５０記載のコマンド信号デコード方法。
53. 前記メモリシステムが第１の動作状態の間コマンド信号に応じて第１の動作セットから１つの動作を選択するステップにおいて、メモリシステムが前記第１の動作状態から前記第３の動作状態に遷移する動作を選択する請求項５２記載のコマンド信号デコード方法。
54. 更に、メモリシステムに供給される信号の論理レベルをモニタするステップを含み、
    前記メモリシステムが第１の動作状態の間コマンド信号に応じて第１の動作セットから１つの動作を選択するステップにおいて、第１の論理レベルを備える信号に応じて動作の第１のモードを選択し、第２の論理レベルを備える信号に応じて動作の第２モードを選択する請求項５２記載のコマンド信号デコード方法。