JP2009302179A - 半導体集積回路のレイアウトシステム及び方法 - Google Patents

Abstract

【課題】レイアウト修正時の処理速度を向上させる。
【解決手段】本発明に係るレイアウトシステム１は、回路要素及び配線のレイアウトを生成するレイアウト生成手段２と、前記レイアウト生成手段２により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段３と、前記レイアウト生成手段２により生成されたレイアウトを修正するレイアウト修正手段３と、前記レイアウト生成手段２により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段３により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段４とを有して構成される。
【選択図】 図１

Description

本発明は、半導体集積回路の回路要素、接続配線等をレイアウトするための技術に関し、特にダミーパターンを利用するものに関する。

近年行われている半導体集積回路のレイアウト作業においては、配線層の平坦化のために、ダミーパターン（ダミーメタル、メタルフィルとも称される）を生成し、メタルのデータ率を均一化する作業が行われる。通常、このダミーパターン生成処理は、自動レイアウトプログラム（ソフトウェア）による回路要素及び接続配線のレイアウト後に行われる。そして、ダミーパターンを生成したレイアウトデータに対して、配線容量や抵抗の抽出が行われ、タイミング解析が行われる。

ダミーパターンを用いた集積回路のレイアウト方法として、次のような先行技術が開示されている。この先行技術に係るレイアウト方法は、チップ上に複数の回路要素とそれを接続する複数の接続配線とをレイアウトする工程と、接続配線から第１の距離離間した領域にダミーパターンを発生する工程と、前記複数の接続配線のうち一部の接続配線に対して、前記第１の距離をそれと異なる第２の距離に変更する工程とを有するものである（特許文献１参照）。この方法によれば、回路要素や接続配線のレイアウトを一度行ったら、そのレイアウトデータを修正することなく、ダミーパターンの禁止領域、即ち配線パターンとダミーパターンとの距離を変更することのみにより、配線の遅延値を調整することが可能となる。
特開２００３−２７３２２１号公報

しかしながら、上記特許文献１に開示される方法においては、回路要素や接続配線のレイアウトに修正があった場合に、再度ダミーパターンの生成処理を行う必要があるため、設計のターンアラウンドタイムが長くなるといった問題がある。また、レイアウトの修正の仕方として、ダミーパターン生成後のレイアウトデータに対して修正を行う方法があるが、ダミーパターン生成後のレイアウトデータは、生成前のデータと比較して、データサイズが大きく、データの読み込み、修正、データ書き出し等の処理に時間がかかるという問題がある。

近年の半導体集積回路においては、高集積化・大規模化に伴いダミーパターンを大量に生成する必要があること、設計ルールが複雑化されていること等の理由から、ダミーパターンの生成には多くの処理時間が必要となっている。また、レイアウト設計の最終フェーズにおいて、タイミング改善、シグナル・インテグリティ修正、設計ルール違反修正等のために、回路要素や接続配線の配置や形状を修正する必要が生ずるケースは少なくない。

上記課題の解決を図る本発明は、回路要素及び配線のレイアウトを生成するレイアウト生成手段と、前記レイアウト生成手段により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段と、前記レイアウト生成手段により生成されたレイアウトを修正するレイアウト修正手段と、前記レイアウト生成手段により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段とを有する半導体集積回路のレイアウトシステムである。

また、本発明は、回路要素及び配線のレイアウトを生成するステップと、前記レイアウトに対してダミーパターンを生成するステップと、前記レイアウトを修正するステップと、前記修正前のレイアウトに対して生成されたダミーパターンを再利用して、前記修正後のレイアウトに対するダミーパターンを生成するステップとを有する半導体集積回路のレイアウト方法である。

上記構成によれば、レイアウトの修正が必要となった場合に、修正前に生成されたダミーパターンが再利用される。

本発明によれば、例えばレイアウト設計の最終フェーズにおいて、元のレイアウトに修正が必要となった場合でも、既に生成されたダミーパターンを再利用し、必要な部分だけを修正することができるので、ダミーパターンの生成にかかる処理時間を大幅に短縮することができる。また、レイアウトの修正時に、ダミーパターンを含まない、サイズの小さなレイアウトデータを取り扱うことができるので、ダミーパターンを含むレイアウトデータを扱う場合に比べて、ターンアラウンドタイムを大幅に短縮することができる。

以下に、本発明の実施の形態を、添付した図面を参照して説明する。図１において、本発明に係る半導体集積回路のレイアウトシステム（以下、レイアウトシステムと略記する）１の基本的な構成が示されている。このレイアウトシステム１は、回路要素及び配線のレイアウトを生成するレイアウト生成手段２と、前記レイアウト生成手段２により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段３と、前記レイアウト生成手段２により生成されたレイアウトを修正するレイアウト修正手段３と、前記レイアウト生成手段２により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段３により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段４とを有して構成される。

上記構成によれば、レイアウトの修正が必要となった場合に、修正前に生成されたダミーパターンが再利用される。これにより、例えばレイアウト設計の最終フェーズにおいて、元のレイアウトに修正が必要となった場合でも、既に生成されたダミーパターンを再利用し、必要な部分だけを修正することができるので、ダミーパターンの生成にかかる処理時間が大幅に短縮される。

また、図２に示すように、上記構成に加え、前記レイアウト生成手段２により生成されたレイアウトに対して検証を行うレイアウト検証手段６と、前記レイアウト修正手段４により修正されたレイアウトの修正部を特定する修正部特定手段７とを備えてもよい。この時、前記レイアウト修正手段４は、前記レイアウト検証手段６により所定のエラーが検出された場合に、前記レイアウト生成手段２により生成されたレイアウトに対して修正を行う。また、前記ダミーパターン再利用手段５は、前記ダミーパターンのうち前記修正部特定手段７により特定された修正部に対応する部分のみを修正する。

以下に、レイアウトシステム１の具体的な実施の形態を説明する。

発明の実施の形態１．
図３において、本実施の形態に係るレイアウトシステム１の構成が示されている。このレイアウトシステム１は、演算ユニットであるＣＰＵ１１、各種データの記憶及び読み出しを可能にするＲＯＭ、ＲＡＭ等からなるメモリ１２、ディスプレイやキーボード等の入出力装置１３を有する汎用コンピュータシステムで構成される。前記メモリ１２には、自動レイアウトプログラム２１、レイアウト検証プログラム２２、ダミーパターン生成プログラム２３、ダミーパターン抽出プログラム２４、修正箇所座標抽出プログラム２５等が格納（インストール）され、またレイアウト対象のＬＳＩのネットリスト２６、セル・マクロライブラリ２７、レイアウト処理により生成されるダミーパターン生成前レイアウトデータ２８、このダミーパターン生成前レイアウトデータ２８にダミーパターンが追加されたダミーパターン生成後レイアウトデータ２９、このダミーパターン生成後レイアウトデータ２９から抽出されたダミーパターンのみからなるダミーパターンデータ３０、レイアウト修正を行った箇所を示すレイアウト修正箇所座標情報３１が格納されている。このメモリ１２はパス１４を介してＣＰＵ１１や入出力装置１３に接続されている。

前記セル・マクロライブラリ２７には、ネットリスト２６に含まれる回路要素であるセルや機能マクロの物理データであるレイアウトデータが含まれる。自動レイアウトプログラム２１を利用して、ネットリスト２６内のセルや機能マクロを所定の位置に配置すると、これらのライブラリ内の物理データがその座標に登録されたダミーパターン生成前レイアウトデータ２８又はダミーパターンデータ３０が生成される。

図４は、本レイアウトシステム１におけるレイアウトプロセスのフローチャート図である。先ず、論理設計により生成されたネットリスト２６を指定して、自動レイアウトプログラム２１を実行することで、ネットリスト２６内の回路要素とその接続配線とがレイアウトされる（Ｓ１０１）。この時、自動レイアウトプログラム２１は、選択された回路要素の物理データをセル・マクロライブラリ２７から読み出し、選択された位置に配置処理を行い、配置された回路要素間の接続配線を行う。

次に、上記処理によって生成された配置・配線後のデータを保存する（Ｓ１０２）。図５において、保存された配置・配線後のデータの状態が示されている。この図では、電源配線３４の間において、回路要素である第１のセル３５及び第２のセル３６が、選択された位置に配置され、これらの回路要素３５，３６間が信号配線３７によって接続された状態が示されている。

次に、ダミーパターン生成プログラム２３が、所望のパターン密度が得られるようにダミーパターンを生成する（Ｓ１０３）。これにより、図６に示すようなダミーパターン３８が、回路要素３５，３６及び信号配線３７の周囲に、設計基準違反を起こさないように生成される。

次に、ダミーパターン抽出プログラム２４が、ダミーパターン生成後のデータから、ダミーパターンの形状のみを抜き取り、ダミーパターンデータ３０として保存する（Ｓ１０４）。図７において、保存されたダミーパターンデータ３０が示されており、このデータには、電源配線３４、前記回路要素３５，３６、信号配線３７等が含まれず、ダミーパターン３８のみからなる配線情報が記憶される。

次に、ダミーパターン生成後レイアウトデータ２９を使用して、接続配線３７のＲＣ抽出を行い、パスの遅延時間を計算する（Ｓ１０５）。

次に、レイアウト検証プログラム２２が、前記遅延時間を利用して、集積回路のクロックや信号のタイミングが適切か否かを検証する。また、クロストークノイズエラー、ＥＭ基準違反、アンテナ基準違反といったシグナル・インテグリティ上のエラーがないか、回路要素３５，３６、信号配線３７等に設計基準違反がないかをあわせて検証する（Ｓ１０６）。

上記検証においてエラーがない場合は、ＥＢ処理によってマスク作成用データを生成し（Ｓ１０８）、マスク発注（テープアウト）を行い（Ｓ１０９）、処理を終了する。

上記検証においてエラーがある場合は、エラーの修正を行う必要がある。本実施の形態では、ダミーパターン生成前レイアウトデータ２８に対してエラーの修正を行う（Ｓ１１０）。エラーの修正は、エラー内容によっても異なるが、信号配線３７形状の変更、回路要素３５，３６の移動、置換、削除、回路要素３５，３６間の信号配線３７への新たな回路要素３９の挿入等の処理によって行われる。

上記エラー修正処理において、レイアウト形状に変更のあった領域の座標情報を、レイアウト修正箇所座標情報３１へ保存する（Ｓ１１１）。また、エラー修正後のレイアウトデータを、ダミーパターン生成前レイアウトデータ２８として保存する（Ｓ１１２）。図８において、エラー修正後に保存されたダミーパターン生成前レイアウトデータ２８の状態が示されている。この例では、エラー修正のために、回路要素間の信号配線へ新たな回路要素であるセルＣを挿入し、セルＣを選択された位置に配置し、セルＡとセルＣ、セルＢとセルＣ間を、信号配線によって接続している。

次に、前記Ｓ１０４において保存されたダミーパターンデータ３０を、エラー修正後のダミーパターン生成前レイアウトデータ２８に対して追加して読み込み、これらをマージし、レイアウトデータ上にダミーパターン３８を再現する（Ｓ１１３）。図９において、ダミーパターン３８を再現した後のダミーパターン生成後レイアウトデータ２９の状態が示されている。

上記処理で読み込まれるダミーパターン３８は、エラー修正を行う前のレイアウトデータにあわせて生成されている（図６参照）。このため、図９に示すように、エラー修正箇所周辺の領域において、ダミーパターン３８と、信号配線３７及び回路要素３５，３６，３９との間に、配線ショートや配線間隔エラーといった設計基準違反が発生する可能性がある。そこで、前記Ｓ１１１で保存しておいた修正処理でレイアウト形状に変更があった箇所の座標データであるレイアウト修正箇所座標情報３１を参照し、この座標周囲に、設計基準違反が発生していないかどうかを検証する（Ｓ１１４）。

上記検証においてエラーがない場合は、前記Ｓ１０４の処理から再実行する。エラーがある場合は、エラー箇所の設計基準違反を修正する（Ｓ１１６）。この時、エラーの修正方法は、ダミーパターン３８の削除でもよいし、信号配線３７の形状変更でもよいし、回路要素３５，３６，３９の移動でもよい。図１０において、エラー修正後のレイアウトデータの状態が示されている。この例では、ダミーパターン３８の削除によってエラーが修正されている。エラー修正後、前記Ｓ１０４の処理から再実行する。

上記本実施の形態に係るレイアウトシステム１によれば、一旦挿入したダミーパターンの配置データを再利用し、配置・配線の変更が行われた領域のみ、設計基準を満たすように再処理される。これにより、ダミーパターンの変更のみでは修正不可能なレベルのタイミングエラー、シグナル・インテグリティのエラー、設計基準違反等にも対処することができる。また、レイアウトの修正時に、ダミーパターンを含まない、サイズの小さなレイアウトデータを取り扱うことができるので、ダミーパターンを含むレイアウトデータを扱う場合に比べて、ターンアラウンドタイムを大幅に短縮することができる。

本発明に係る半導体集積回路のレイアウトシステムの第１の基本的構成を示す図である。 本発明に係る半導体集積回路のレイアウトシステムの第２の基本的構成を示す図である。 本発明の実施の形態１に係る半導体集積回路のレイアウトシステムの具体的な構成例を示す図である。 実施の形態１に係る半導体集積回路のレイアウトシステムにおける処理の流れを示すフローチャートである。 回路要素及び接続配線の配置・配線後のデータ（生成されたレイアウト）の例を示す図である。 生成されたレイアウトに基づいてダミーパターンが生成された状態を示す図である。 ダミーパターンのみを抜き出した状態を示す図である。 レイアウトに修正が加えられた場合の例を示す図である。 修正後のレイアウトに記憶されたダミーパターンを重ねた状態を示す図である。 修正後のレイアウトに合わせてダミーパターンを修正した状態を示す図である。

符号の説明

１ （半導体集積回路の）レイアウトシステム
２ レイアウト生成手段
３ ダミーパターン生成手段
４ ダミーパターン記憶手段
５ レイアウト検証手段
６ レイアウト修正手段
７ レイアウト修正箇所特定手段
８ 修正後レイアウト生成手段
９ 修正後レイアウト検証手段
１０ 修正後レイアウト修正手段

Claims (6)

1. 回路要素及び配線のレイアウトを生成するレイアウト生成手段と、
   前記レイアウト生成手段により生成されたレイアウトに対してダミーパターンを生成するダミーパターン生成手段と、
   前記レイアウト生成手段により生成されたレイアウトを修正するレイアウト修正手段と、
   前記レイアウト生成手段により生成されたレイアウトに対して生成されたダミーパターンを再利用して、前記レイアウト修正手段により修正されたレイアウトに対するダミーパターンを生成するダミーパターン再利用手段と、
   を有する半導体集積回路のレイアウトシステム。
2. 前記レイアウト生成手段により生成されたレイアウトに対して検証を行うレイアウト検証手段を更に備え、
   前記レイアウト修正手段は、前記レイアウト検証手段により所定のエラーが検出された場合に、前記レイアウト生成手段により生成されたレイアウトに対して修正を行う、
   請求項１記載の半導体集積回路のレイアウトシステム。
3. 前記レイアウト修正手段により修正されたレイアウトの修正部を特定する修正部特定手段を更に備え、
   前記ダミーパターン再利用手段は、前記ダミーパターンのうち前記修正部特定手段により特定された修正部に対応する部分のみを修正する、
   請求項１又は２記載の半導体集積回路のレイアウトシステム。
4. 回路要素及び配線のレイアウトを生成するステップと、
   前記レイアウトに対してダミーパターンを生成するステップと、
   前記レイアウトを修正するステップと、
   前記修正前のレイアウトに対して生成されたダミーパターンを再利用して、前記修正後のレイアウトに対するダミーパターンを生成するステップと、
   を有する半導体集積回路のレイアウト方法。
5. 前記レイアウトに対して検証を行うステップと、
   前記検証により所定のエラーが検出された場合に、前記修正前のレイアウトに対して修正を行うステップと、
   を更に有する請求項４記載の半導体集積回路のレイアウト方法。
6. 前記修正後のレイアウトの修正部を特定するステップと、
   前記ダミーパターンを再利用する際に、前記ダミーパターンのうち前記特定された修正部に対応する部分のみを修正するステップと、
   を更に有する請求項４又は５記載の半導体集積回路のレイアウト方法。

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