JP2009301612A - 半導体記憶装置 - Google Patents

Abstract

【課題】低速なテスト装置を用いてテストをすることが可能な半導体記憶装置を提供する。
【解決手段】入力された入力データをクロック信号の一方のエッジと他方のエッジとに同期して取り込む半導体記憶装置であって、入力された入力データをクロック信号の一方のエッジと他方のエッジとの少なくとも一方に応答して記憶し、記憶された入力データを選択して出力する入力データ記憶選択部を有する。
【選択図】図１

Description

本発明は、高速なクロックに同期してデータの入出力を行う同期型の半導体記憶装置に関し、特に、低速なテスト装置を用いてテストを行うことが可能な半導体記憶装置に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置は、益々高速化されている。たとえば、ＤＤＲ（Double Data Rate）３では１．６Ｇ ｂｙｔｅ／ｓｅｃ以上、ＧＤＤＲ（Graphics DDR）５では４．０Ｇ ｂｙｔｅ／ｓｅｃ以上の高速な転送速度が求められるようになってきている。一方、このような高速な半導体記憶装置をテストするには、高周波に対応できる高価なテスト装置が必要である。しかし、このような高価なテスト装置を購入し、半導体記憶装置のテストをすることは、半導体記憶装置の製造コストの増加、価格引き上げにつながり、好ましくない。

このような問題を解決する為に、図６に示すように、データの切り換え（すなわち、データの値の変更）を、本来の動作（通常時の動作）に対して、テスト時にはデータの転送を２回に１回、または、４回に１回と低速（低周波数）にすることで、低速なテスト装置で半導体記憶装置をテストする方法が知られている（特許文献１参照）。

なお、低速なテスト装置とは、高周波数に対応しておらず、低周波数のみに対応しているテスト装置である。なお、本実施形態においては、このテスト装置は、少なくともクロック信号を出力する端子については、高周波数に対応しているものとする。

この図６（ａ）では、本来の動作に対して、テスト時にはデータの転送を２回に１回としている。そのため、クロック信号ＣＬＫの周波数は８００ＭＨｚと高速な場合でも、データ入出力端子ＤＱにおいて、データが変化する周波数は４００ＭＨｚと低速になっている。そのため、高周波に対応するテストピンはクロック信号ＣＬＫについての一本でよく、数の多いデータ入出力端子ＤＱは低周波のテストピンでよく、テスト装置の価格を安く抑えることが可能である。

なお、この手法では、図６（ｂ）に示すように、リード時の期待値の判定は、クロック信号ＣＬＫの立上りエッジｅ５０および立下りエッジｅ５１からの出力のうち、いずれか一方でしか出来ない。そのため、判定タイミングを変えて、二回に分けてテストすることが一般的である。

図７は、従来の入力回路のブロック図であり、図８はそのタイミング図である。この入力回路において、データ入出力端子ＤＱから入力されたデータｄ０を、クロック入力信号ｃｌｋ＿ｉｎの立上りエッジｅ０で、フリップフロップ回路１０２が入力バッファ回路１０１を介してラッチする。このフリップフロップ回路１０２は、ラッチしたデータｄ０を、出力ｎ０として出力する。

次に、入力回路において、データ入出力端子ＤＱから入力されたデータｄ１を、クロック入力信号ｃｌｋ＿ｉｎの立下りエッジｅ１で、フリップフロップ回路１０３が入力バッファ回路１０１を介してラッチする。このフリップフロップ回路１０３は、ラッチしたデータｄ１を、出力ｎ１として出力する。

続いて、立上りエッジｅ０と立下りエッジｅ１と同様に、立上りエッジｅ２と立下りエッジｅ３とで、フリップフロップ回路１０２とフリップフロップ回路１０３とは、データｄ２とデータｄ３とを、ラッチする。ここで、立上りエッジｅ２で、フリップフロップ回路１０２とフリップフロップ回路１０３とが出力ｎ０と出力ｎ１として出力するデータｄ０とデータｄ１とは、フリップフロップ回路１０４とフリップフロップ回路１０５とに、ラッチされる。

また、立下りエッジｅ３でロードデータ信号ｌｏａｄ＿ｄａｔａがＨＩＧＨになることに応じて、フリップフロップ回路１０２、１０３、１０４、１０５が出力するデータｄ０、ｄ１、ｄ２、ｄ３は、対応するフリップフロップ回路１０６、１０７、１０８、１０９にラッチされる。

そして、フリップフロップ回路１０７、１０９、１０６、１０８がラッチしたデータｄ０、ｄ１、ｄ２、ｄ３は、それぞれの出力端子から、メモリセル部への書き込みデータ信号であるライトデータｗｄ０、ｗｄ１、ｗｄ２、ｗｄ３として、出力される。

また、図９は、従来の出力回路のブロック図であり、図１０はそのタイミング図である。この出力回路において、ライトコマンドによってメモリセル部に書き込まれたデータｄ０，ｄ１，ｄ２，ｄ３は、リードコマンドが実行されると、メモリセル部からリードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３として出力される。

この出力回路においては、マルチプレクサ回路Ｍｕｘ２１０とＭｕｘ２１１によって、前半データ（リードデータｒｄ０とリードデータｒｄ１）、後半データ（リードデータｒｄ２とリードデータｒｄ３）が選択され、マルチプレクサ回路Ｍｕｘ２１０の出力ｎ５０およびマルチプレクサ回路Ｍｕｘ２１１の出力ｎ５１として出力される。そして、この出力ｎ５０と出力ｎ５１とは、クロック出力信号ｃｌｋ＿ｏｕｔにより、ラッチ回路２０１およびラッチ回路２０２にラッチされる。

また、クロック出力信号ｃｌｋ＿ｏｕｔによって、マルチプレクサ回路Ｍｕｘ２１２が、ラッチ回路２０１の出力ｎ５２またはラッチ回路２０２の出力ｎ５３を選択し、出力バッファ回路２０３を介して、データ入出力端子ＤＱに出力する。

なお、この特許文献１の方法では、このデータｄ０、ｄ１、ｄ２、ｄ３の値を、データｄ０＝データｄ１、データｄ２＝データｄ３とすることで、入出力データの周波数を下げて、テストしている。
特開２００６−２７７８７２号公報

しかしながら、特許文献１に示す半導体記憶装置においては、以下のような問題がある。図１１（ａ）と図１１（ｂ）とは、図６と同様、特許文献１の手法を用いたライトとリードとの場合の、タイミング図である。この図では、本来、期間ｔ１の間に１データを入力するところ、２×ｔ１期間に１データ入力している。なお、この期間ｔ１とは、たとえば、クロック信号ＣＬＫの半周期の期間に対応する期間である。

ところで、半導体記憶装置は２×ｔ１期間に２ビット受け取る機能を有しているため、図中の立上りエッジｅ０と立下りエッジｅ１とで、入力されたデータは、半導体記憶装置内に受け取られ、書き込まれることになる。

半導体記憶装置で、書き込み時に立上りエッジｅ０および立下りエッジｅ１でデータｄ０が受け取られた場合は、図１１（ｂ）に示すように、読み出し時にはデータｄ０が２×ｔ１期間出力され、データの値が同一となる期間が長いため、低速なテスト装置での判定が可能となる。

しかし、低速なテスト装置を用いた場合には、テスト装置の入力波形の性能限界のために、立上りエッジｅ０または立下りエッジｅ１において、十分なセットアップ・ホールド時間が確保されずに、半導体記憶装置に対して、データｄ０が正常に書き込めない可能性がある。

図１２（ａ）は、立下りエッジｅ１で、十分なホールド時間が与えられなかった場合の例である。この場合は、図１２（ｂ）に示すように、読み出し時にｄ０が１×ｔ１期間しか出力されない。

すなわち、図１２に示すように、たとえば、テスト装置のテストピンおよびテストボード等のテスト限界が４００Ｍｈｚであるとすると、この低速なテスト装置は、半導体記憶装置からの８００Ｍｈｚの出力は正しく判定できないことになる。また、半導体記憶装置は、立上りエッジｅ５０からはデータｄ０を出力しているにもかかわらず、この低速なテスト装置では、半導体記憶装置から出力されたデータを、正常に判定ができないことになる。

このような問題は、半導体記憶装置のデバイス内部では８００Ｍｈｚ（１６００Ｍｂｐｓ）のクロックが動作しており、テスト装置は、１６００Ｍｂｐｓでデータを受け取ってしまうことに起因している。

本発明は、このような事情に鑑みてなされたもので、その目的は、低速なテスト装置を用いてテストをすることが可能な半導体記憶装置を提供することにある。

この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、入力された入力データをクロック信号の一方のエッジと他方のエッジとに同期して取り込む半導体記憶装置であって、入力された入力データを前記クロック信号の一方のエッジと他方のエッジとの少なくとも一方に応答して記憶し、前記記憶された入力データを選択して出力する入力データ記憶選択部を有することを特徴とする半導体記憶装置である。

請求項２に記載の発明は、前記入力データ記憶選択部は、前記入力データを前記クロック信号の一方のエッジに応答して記憶する第１の記憶回路及び、前記入力データを前記クロック信号の他方のエッジに応答して記憶する第２の記憶回路を備える入力データ記憶部と、入力データ選択部と、を有し、前記入力データ選択部は、前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを選択する、ことを特徴とする請求項１に記載の半導体記憶装置である。

請求項３に記載の発明は、前記クロック信号の一方のエッジは、前記クロック信号の複数の前記一方のエッジのうち特定の前記一方のエッジであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置である。

請求項４に記載の発明は、前記入力データ記憶部が、前記第１の記憶回路に記憶された入力データおよび前記第２の記憶回路に記憶された入力データを、前記クロック信号の一方のエッジに基づいて順に記憶するシフトレジスタ部、を有し、前記入力データ選択部が、前記第１の記憶回路に記憶された入力データ、前記第２の記憶回路に記憶された入力データ、または、前記シフトレジスタ部に記憶された入力データを選択する、ことを特徴とする請求項２又は請求項３に記載の半導体記憶装置である。

請求項５に記載の発明は、前記入力データ選択部が選択した入力データを、入力されたロードデータ信号に基づいて記憶するとともに出力する記憶出力部、を有することを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置である。

請求項６に記載の発明は、前記シフトレジスタ部が、前記第１の記憶回路に記憶された入力データを前記クロック信号の一方のエッジに応答して記憶する第３の記憶回路と、前記第２の記憶回路に記憶された入力データを前記クロック信号の一方のエッジに応答して記憶する第４の記憶回路と、を有し、前記入力データ選択部が、前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを、入力される第１の選択信号に基づいて選択する第１の選択装置と、前記第３の記憶回路に記憶された入力データまたは前記第４の記憶回路に記憶された入力データを、前記第１の選択信号に基づいて選択する第２の選択装置と、を有し、前記記憶出力部が、前記第１の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第５の記憶回路と、前記第２の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第６の記憶回路と、を有することを特徴とする請求項５に記載の半導体記憶装置である。

請求項７に記載の発明は、前記入力データ選択部が、前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを、入力される第２の選択信号に基づいて選択する第３の選択装置と、前記第３の記憶回路に記憶された入力データまたは前記第４の記憶回路に記憶された入力データを、前記第２の選択信号に基づいて選択する第４の選択装置と、を有し、前記記憶出力部が、前記第３の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第７の記憶回路と、前記第４の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第８の記憶回路と、を有することを特徴とする請求項６に記載の半導体記憶装置である。

請求項８に記載の発明は、クロック信号の一方のエッジと他方のエッジとに同期して連続する複数の出力データを出力する半導体記憶装置あって、パラレルに入力される前記複数の出力データの中から、予め設定されている出力データを選択する出力データ選択部と、前記出力データ選択部が選択した出力データを、前記クロック信号の一方のエッジと他方のエッジとに同期させて、前記出力データとしてシリアルに出力するデータ出力部と、を有することを特徴とする半導体記憶装置である。

請求項９に記載の発明は、前記出力データ選択部が、前記複数の出力データの中からいずれか１つの出力データを選択する第５の選択装置と、前記複数の出力データの中からいずれか１つの出力データを選択する第６の選択装置と、を有し、前記データ出力部が、前記第５の選択装置が選択した出力データを、前記クロック信号の電位レベルが一方の電位レベルに応じて記憶する第９の記憶回路と、前記第６の選択装置が選択した出力データを、前記クロック信号の電位レベルが他方の電位レベルに応じて記憶する第１０の記憶回路と、前記クロック信号の電位レベルに応じて、前記第９の記憶回路に記憶された出力データと第１０の記憶回路に記憶された出力データとのうち、いずれか一方の出力データを選択して出力する第７の選択装置と、を有する、ことを特徴とする請求項８に記載の半導体記憶装置である。

請求項１０に記載の発明は、前記出力データ選択部が、前記複数の出力データの中から第１の出力データと第２の出力データとのうち、いずれか一方を選択する第８の選択装置と、前記複数の出力データの中から第３の出力データと第４の出力データとのうち、いずれか一方を選択する第９の選択装置と、前記複数の出力データの中から前記第１の出力データと前記第２の出力データとのうち、いずれか一方を選択する第１０の選択装置と、前記複数の出力データの中から前記第３の出力データと前記第４の出力データとのうち、いずれか一方を選択する第１１の選択装置と、を有し、前記第５の選択装置が、前記第８の選択装置または第９の選択装置が選択した出力データのうち、いずれか一方を選択し、前記第６の選択装置が、前記第１０の選択装置または第１１の選択装置が選択した出力データのうち、いずれか一方を選択する、ことを特徴とする請求項９に記載の半導体記憶装置である。

この発明によれば、外部から複数のタイミングでデータを取り込むクロック同期の半導体記憶装置が、複数のタイミングで取り込む連続する複数のデータのうち、選択したデータのみを内部に出力する入力回路を有している。これにより、この半導体記憶装置は、低速なテスト装置を用いてテストをすることが可能となる効果を奏する。

また、半導体記憶装置が、連続する複数のデータを読み出す場合に、選択したデータのみを出力する出力回路を備えている。これにより、この半導体記憶装置は、低速なテスト装置を用いてテストをすることが可能となる効果を奏する。

＜第１の実施形態：入力回路＞
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体記憶装置の入力回路（入力データ記憶選択部）の構成を示す概略ブロック図である。

この入力回路には、クロック信号ＣＬＫ、データ入出力端子ＤＱから入力される入力データ、ロードデータ信号ｌｏａｄ＿ｄａｔａ、第１のテスト信号Ｔｅｓｔ１（第１の選択信号）、および、第２のテスト信号Ｔｅｓｔ２（第２の選択信号）が、入力されている。クロック入力信号ｃｌｋ＿ｉｎは、クロック信号ＣＬＫに同期した信号であり、たとえば、クロック信号ＣＬＫに基づいて、半導体記憶装置が有するＰＬＬ（Phase-Locked Loop）回路により生成される信号である。

このデータ入出力端子ＤＱから入力される入力データは、クロック信号ＣＬＫに同期したシリアルデータであって、連続した複数のデータである。また、第１のテスト信号Ｔｅｓｔ１、および、第２のテスト信号Ｔｅｓｔ２は、たとえば、この半導体記憶装置のテスト段階においてはテスト装置などの外部から入力される信号であり、製品出荷段階においては、半導体記憶装置が内部に有するヒューズ回路やアンチフューズ回路などで構成されている設定部により設定される信号である。

入力回路は、データ入出力端子ＤＱから入力された連続した複数のシリアルデータを、ライトデータｗｄ０からｗｄ３のパラレルデータとして、内部に有するメモリセル部に出力する。そして、入力回路から出力されたライトデータｗｄ０からｗｄ３が、半導体記憶装置に入力されるライトコマンドに基づいて、メモリセル部に書き込まれて記憶される。

＜入力回路の構成＞
次に、半導体記憶装置の入力回路の構成について説明する。入力回路は、入力バッファ回路１、フリップフロップ回路２（第１の記憶回路）、フリップフロップ回路３（第２の記憶回路）、フリップフロップ回路４（第３の記憶回路）、および、フリップフロップ回路５（第４の記憶回路）、を有している。

また、この入力回路は、フリップフロップ回路６（第７の記憶回路）、フリップフロップ回路７（第８の記憶回路）、フリップフロップ回路８（第５の記憶回路）、および、フリップフロップ回路９（第６の記憶回路）、を有している。

また、この入力回路は、マルチプレクサ回路Ｍｕｘ１（第１の選択回路）、マルチプレクサ回路Ｍｕｘ２（第２の選択回路）、マルチプレクサ回路Ｍｕｘ３（第３の選択回路）、および、マルチプレクサ回路Ｍｕｘ４（第４の選択回路）、を有している。

入力バッファ回路１の入力端子には、データ入出力端子ＤＱが接続されている。入力バッファ回路１の出力端子は、フリップフロップ回路２とフリップフロップ回路３とのデータ入力端子に、それぞれ接続されている。フリップフロップ回路２のクロック端子には、クロック入力信号ｃｌｋ＿ｉｎが入力されている。フリップフロップ回路３のクロック端子には、クロック入力信号ｃｌｋ＿ｉｎが論理反転して入力されている。

フリップフロップ回路２のデータ出力端子は、フリップフロップ回路４のデータ入力端子に接続されるとともに、マルチプレクサ回路Ｍｕｘ３の一方の入力端子とマルチプレクサ回路Ｍｕｘ１の一方の入力端子とに接続されている。

フリップフロップ回路３のデータ出力端子は、フリップフロップ回路５のデータ入力端子に接続されるとともに、マルチプレクサ回路Ｍｕｘ３の他方の入力端子とマルチプレクサ回路Ｍｕｘ１の他方の入力端子とに接続されている。

フリップフロップ回路４のデータ出力端子は、マルチプレクサ回路Ｍｕｘ２の一方の入力端子とマルチプレクサ回路Ｍｕｘ４の一方の入力端子とに接続されている。フリップフロップ回路５のデータ出力端子は、マルチプレクサ回路Ｍｕｘ２の他方の入力端子とマルチプレクサ回路Ｍｕｘ４の他方の入力端子とに接続されている。

マルチプレクサ回路Ｍｕｘ１とマルチプレクサ回路Ｍｕｘ２との制御端子には、第１のテスト信号Ｔｅｓｔ１が入力されている。マルチプレクサ回路Ｍｕｘ３とマルチプレクサ回路Ｍｕｘ４との制御端子には、第２のテスト信号Ｔｅｓｔ２が入力されている。

マルチプレクサ回路Ｍｕｘ１の出力端子は、フリップフロップ回路８のデータ入力端子に接続されている。マルチプレクサ回路Ｍｕｘ２の出力端子は、フリップフロップ回路９のデータ入力端子に接続されている。マルチプレクサ回路Ｍｕｘ３の出力端子は、フリップフロップ回路６のデータ入力端子に接続されている。マルチプレクサ回路Ｍｕｘ４の出力端子は、フリップフロップ回路７のデータ入力端子に接続されている。

フリップフロップ回路６は、内部に記憶した情報を、出力端子からライトデータｗｄ２として、半導体記憶装置が有するメモリセル部に出力する。同様に、フリップフロップ回路７、８および９は、内部に記憶した情報を、出力端子からライトデータｗｄ０、ｗｄ３、ｗｄ１として、半導体記憶装置が有するメモリセル部に出力する。

フリップフロップ回路４とフリップフロップ回路５のクロック端子には、クロック入力信号ｃｌｋ＿ｉｎが入力されている。フリップフロップ回路６とフリップフロップ回路７とフリップフロップ回路８とフリップフロップ回路９とのクロック端子には、ロードデータ信号ｌｏａｄ＿ｄａｔａが入力されている。

フリップフロップ回路２、フリップフロップ回路４、および、フリップフロップ回路５は、それぞれ、クロック端子に入力されるクロック入力信号ｃｌｋ＿ｉｎの立上りに応じて、データ入力端子に入力される信号を記憶するとともに出力端子より出力する。フリップフロップ回路３は、クロック端子に入力されるクロック入力信号ｃｌｋ＿ｉｎの立下がりに応じて、データ入力端子に入力される信号を記憶するとともに出力端子より出力する

フリップフロップ回路６から９は、それぞれ、クロック端子に入力されるロードデータ信号ｌｏａｄ＿ｄａｔａ信号の立上りに応じて、データ入力端子に入力される信号を記憶するとともに出力端子より出力する。

マルチプレクサ回路Ｍｕｘ１からＭｕｘ４は、それぞれ、制御端子に入力された第１のテスト信号Ｔｅｓｔ１または第２のテスト信号Ｔｅｓｔ２の電位レベル（ＨＩＧＨまたはＬＯＷ）に基づいて、一方の入力端子または他方の入力端子に入力された信号を選択して、選択した信号を出力端子から出力する。なお、以降においては、電位レベルにおいて、高い電位をＨＩＧＨとし、低い電位をＬＯＷとして、説明する。

上記に説明したフリップフロップ回路２、フリップフロップ回路３、フリップフロップ回路４、および、フリップフロップ回路５は、入力データ記憶部２１に対応する。この入力データ記憶部２１は、データ入出力端子ＤＱから入力された入力データを、クロック入力信号ｃｌｋ＿ｉｎの一方のエッジと他方のエッジとで、すなわち、立上りエッジと立下りエッジとで、順に記憶する。

また、このフリップフロップ回路４、および、フリップフロップ回路５は、シフトレジスタ部２４に対応する。このシフトレジスタ部２４は、フリップフロップ回路２に記憶された入力データおよびフリップフロップ回路３に記憶された入力データを、クロック入力信号ｃｌｋ＿ｉｎの一方のエッジ、すなわち、立上りエッジに基づいて順に記憶する。

また、マルチプレクサ回路Ｍｕｘ１、マルチプレクサ回路Ｍｕｘ２、マルチプレクサ回路Ｍｕｘ３、および、マルチプレクサ回路Ｍｕｘ４は、入力データ選択部２２に対応する。この入力データ選択部２２は、入力データ記憶部２１に記憶された入力データを選択して出力する。すなわち、この入力データ選択部２２は、フリップフロップ回路２に記憶された入力データ、フリップフロップ回路３に記憶された入力データ、または、シフトレジスタ部２４に記憶された入力データを選択して、出力する。

また、フリップフロップ回路６、フリップフロップ回路７、フリップフロップ回路８、および、フリップフロップ回路９は、記憶出力部２３に対応する。この記憶出力部２３は、入力データ選択部２２が選択した入力データを、入力されたロードデータ信号ｌｏａｄ＿ｄａｔａがＨＩＧＨとなる立上がり信号に基づいて記憶するとともに、ライトデータｗｄ０からｗｄ３として、パラレルに出力する。

＜高速なテスト装置を用いた場合の、図１の入力回路の動作＞
次に、図２を用いて、高速なテスト装置を用いた場合の、図１を用いて説明した入力回路の動作について説明する。

まず、フリップフロップ回路２は、データ入出力端子ＤＱから入力されたデータｄ０を、クロック入力信号ｃｌｋ＿ｉｎの立上りエッジｃｉ０でサンプリングし、フリップフロップ回路２は出力ｎ０として出力する（符号Ａ２０１参照）。ここで、サンプリングするとは、記憶することである。なお、クロック入力信号ｃｌｋ＿ｉｎはクロック信号ＣＬＫと同期しているため、クロック入力信号ｃｌｋ＿ｉｎの立上りエッジｃｉ０は、クロック入力信号ｃｌｋ＿ｉｎの立上りエッジｅ０と対応している。

次に、フリップフロップ回路３は、データ入出力端子ＤＱから入力されたデータｄ１を、クロック入力信号ｃｌｋ＿ｉｎの立下りエッジｃｉ１でサンプリングし、フリップフロップ回路３から出力ｎ１として出力する（符号Ａ２０２参照）。

続いて、クロック入力信号ｃｌｋ＿ｉｎの立上りエッジｃｉ２および立下りエッジｃｉ３で、立上りエッジｃｉ０と立下りエッジｃｉ１と同様に、フリップフロップ回路２はデータｄ２をサンプリングし、フリップフロップ回路３は、データｄ３をサンプリングする（符号Ａ２０３および符号Ａ２０４参照）。

なお、このクロック入力信号ｃｌｋ＿ｉｎの立上りｃｉ２エッジでは、フリップフロップ回路２の出力データｄ０はフリップフロップ回路４にサンプリングされ、フリップフロップ回路４から出力ｎ２として出力されるとともに、フリップフロップ回路３の出力データｄ１はフリップフロップ回路５にサンプリングされ、フリップフロップ回路５から出力ｎ３として出力される（符号Ａ２０５および符号Ａ２０６参照）。

また、立下りエッジｃｉ３でロードデータ信号ｌｏａｄ＿ｄａｔａ信号がＨＩＧＨになることにより、フリップフロップ回路６から９は、それぞれ、対応するマルチプレクサ回路Ｍｕｘ１からＭｕｘ４により選択されたデータを記憶するとともに、対応する出力端子からｗｄ０からｗｄ３を、メモリセル部にパラレルに出力する（符号Ａ２０７から符号Ａ２１０参照）。

上記に説明した本実施形態による入力回路は、ライトデータｗｄ１として出力するデータを、出力ｎ２または出力ｎ３から選択するマルチプレクサ回路Ｍｕｘ２と、ライトデータｗｄ３に取り込まれるデータを出力ｎ０または出力ｎ１から選択するＭｕｘ１を備えている。これにより、第１のテスト信号Ｔｅｓｔ１がＨＩＧＨの場合、ライトデータｗｄ１、ｗｄ３にはｎ２、ｎ０のデータが取り込まれ、ライトデータｗｄ０，ｗｄ１としてデータｄ０が出力され、ライトデータｗｄ２，３としてデータｄ２が出力される。

＜低速なテスト装置を用いた場合の、図１の入力回路の動作＞
次に、図３を用いて、低速なテスト装置を用いた場合の、図１を用いて説明した入力回路の動作について説明する。なお、図３において、図２と対応する信号および動作には、同一の符号を付し、その説明を省略する。

この図３の場合、図２に対比して、テスト装置が低速であるため、データ入出力端子ＤＱから入力されるデータの転送速度は遅くなる。なお、テスト装置は、データ入出力端子ＤＱから出力するデータは低速であっても、クロック信号ＣＬＫは図２と同様に出力している。

図３においては、テスト装置が低速であり、データ入出力端子ＤＱを介してテスト装置から入力回路に入力されるデータが遅い。そのため、入力回路においては、立下りエッジｃｉ１で十分なホールド時間を確保できなかったため、フリップフロップ回路３が出力する出力ｎ１が不定となっている。また、フリップフロップ回路３の出力ｎ１が不定であるため、フリップフロップ回路５の出力ｎ３も不定となっている。

ここで、図２を用いて説明したように、この入力回路は、データ入出力端子ＤＱから入力されたデータにおいて、立上りエッジｃｉ０とｃｉ２（立上りエッジｅ０とｅ２）でサンプリングしたデータｄ０とｄ２とのみが選択されて、ライトデータｗｄ０，１，２，３として出力される。

図３を用いて説明したように、低速なテスト装置を使って、データ入出力端子ＤＱから入力されるデータのデータレートを落としてテストした場合には、テストピンの動作限界から、半導体記憶装置の入力回路は、立上りエッジｅ０と立下りエッジｅ１の連続する両方のエッジでは、データをサンプリングするための、十分なセットアップ・ホールド時間が確保できない場合がある。そのため、半導体記憶装置の入力回路には、不定となるデータが入力される。

このような場合においても、本実施形態による半導体記憶装置の入力回路は、連続する立上りと立下りとのエッジのうち、一方のエッジのみ（例えば、立上りエッジｅ０とｅ２のみ）で、十分なセットアップ時間およびホールド時間が確保できれば、入力されたデータに基づいて、ライトデータｗｄ０からｗｄ３として、不定となる値を出力することなく、正常な値を出力することが可能である。そのため、メモリセル部に、ライトデータｗｄ０からｗｄ３として、たとえば、入力されたデータｄ０，ｄ０，ｄ２，ｄ２を書き込むことが可能となる。

また、本実施形態の半導体記憶装置の入力回路によりデータをライトし、その後、図９を用いて説明した従来の出力回路でリードした場合には、この従来の出力回路には、リードデータｒｄ０，１，２，３として、データｄ０，ｄ０，ｄ２，ｄ２が入力されることとなる。

そして、この半導体記憶装置の出力回路からは、図１１（ｂ）で説明したタイミング図のように、２×ｔ１期間分について、値が同一であるデータが出力されることになる。よって、この出力回路から出力されたデータは、低速なテスト装置で正常に判定することが可能となる。すなわち、本実施形態による入力回路により、同一の値となるデータをメモリセル部に書き込んだことにより、メモリセル部からの読み出しを、低速なテスト装置で正常に判定することが可能となる。

よって、本実施形態で説明した入力回路と、図９を用いて説明した従来の出力回路とを有する半導体記憶装置によれば、ライトする場合も、リードする場合も、低速なテスト装置を用いてテストをすることが可能となる。

なお、図１を用いて説明した半導体記憶装置の入力回路において、第１のテスト信号Ｔｅｓｔ１をＨＩＧＨにした場合には、立上りエッジｅ０、ｅ２に対応するデータが取り込まれるが、第２のテスト信号Ｔｅｓｔ２をＨＩＧＨにした場合には、立下りエッジｅ１、ｅ３のデータが取り込まれる。よって、どちらの場合もテストすることができる。

また、上記においては、テストする場合の入力回路について説明してきたが、第１のテスト信号Ｔｅｓｔ１と第２のテスト信号Ｔｅｓｔ２とにより、データｄ０からｄ３が、ライトデータｗｄ０からｗｄ３として、それぞれ対応するようにして出力することも可能である。これにより、本実施形態による入力回路は、通常モードにおける半導体記憶装置の入力回路としても動作可能である。

なお、第１のテスト信号Ｔｅｓｔ１と第２のテスト信号Ｔｅｓｔ２とは、その組み合わせにより、たとえば、半導体記憶装置のテストモードおよび通常モードを切り換えることが可能である。

なお、第１の実施形態においては、フリップフロップ回路２に対応するフリップフロップ回路４と、フリップフロップ回路３に対応するフリップフロップ回路５との、１段の場合のシフトレジスタである場合について説明しているが、シフトレジスタ部２４が有するシフトレジスタの段数は、任意である。

＜第２の実施形態：出力回路＞
図４は、この発明の一実施形態による半導体記憶装置の入力回路の構成を示す概略ブロック図である。

この出力回路には、リードデータｒｄ０（第１の出力データ）、ｒｄ１（第２の出力データ）、ｒｄ２（第３の出力データ）およびｒｄ３（第４の出力データ）、クロック出力信号ｃｌｋ＿ｏｕｔ、出力データ選択信号ｓｅｌ＿ｄａｔａ、第１のテスト信号Ｔｅｓｔ１、および、第２のテスト信号Ｔｅｓｔ２が、入力される。

リードデータｒｄ０、ｒｄ１、ｒｄ２およびｒｄ３は、メモリセル部から読み出されたデータであり、パラレルデータである。クロック出力信号ｃｌｋ＿ｏｕｔは、第１の実施形態において説明したクロック信号ＣＬＫに同期した信号であり、たとえば、クロック信号ＣＬＫに基づいて、半導体記憶装置が有するＰＬＬ回路などにより生成された信号である。出力データ選択信号ｓｅｌ＿ｄａｔａは、半導体記憶装置の外部から入力される信号、または、半導体記憶装置が有する制御部が外部から入力される信号に基づいて生成した信号である。この出力データ選択信号ｓｅｌ＿ｄａｔａは、ＨＩＧＨとなる期間を、たとえば、クロック信号ＣＬＫの１周期分有している。

第１のテスト信号Ｔｅｓｔ１および第２のテスト信号Ｔｅｓｔ２は、第１の実施形態において説明した第１のテスト信号Ｔｅｓｔ１および第２のテスト信号Ｔｅｓｔ２と同様の信号である。

この出力回路は、パラレルに入力されたリードデータｒｄ０、ｒｄ１、ｒｄ２およびｒｄ３の中から、第１のテスト信号Ｔｅｓｔ１および第２のテスト信号Ｔｅｓｔ２に基づいてデータを選択するとともに、クロック出力信号ｃｌｋ＿ｏｕｔに同期したシリアルデータとして、データ入出力端子ＤＱを介して出力する。また、この出力回路は、出力データ選択信号ｓｅｌ＿ｄａｔａの電位レベルがＨＩＧＨまたはＬＯＷに対応して、リードデータｒｄ０、ｒｄ１、ｒｄ２およびｒｄ３の中からデータを選択する。

なお、上記の実施形態では、クロックの立上がりエッジおよび立下りエッジに応答して入力データを記憶するものとして説明したが、記憶された入力データを例えば、１ビット置きに出力することによって、さらに、低速なテスト装置での判定が可能となる。すなわち、立上がりエッジ又は立下りエッジの一方のエッジにおいて、複数のエッジの内特定のエッジ（例えば、立ち上がりエッジのｎ回に１回）に対応した入力データを用いることになる。また、前述のように記憶された入力データを間引くのではなく、立ち上がりエッジ又は立ち下がりエッジの一方のエッジにおいて、複数のエッジの内、特定のエッジに対応したデータを記憶するようにしても良い。この場合、すでに間引かれたデータが記憶されるため、記憶するデータが少なくなり記憶部（入力データ記憶部２１）の回路規模を小さくすることができる。

＜出力回路の構成＞
次に、半導体記憶装置の出力回路の構成について説明する。出力回路は、マルチプレクサ回路Ｍｕｘ５０（第１１の選択回路）、マルチプレクサ回路Ｍｕｘ５１（第１０の選択回路）、マルチプレクサ回路Ｍｕｘ５２（第８の選択回路）、マルチプレクサ回路Ｍｕｘ５３（第９の選択回路）、マルチプレクサ回路Ｍｕｘ５４（第５の選択回路）、マルチプレクサ回路Ｍｕｘ５５（第６の選択回路）、および、マルチプレクサ回路Ｍｕｘ５６（第７の選択回路）、を有してる。

また、出力回路は、ラッチ回路１０（第９の記憶回路）、ラッチ回路１１（第１０の記憶回路）、および、出力バッファ回路１２、を有している。

マルチプレクサ回路Ｍｕｘ５０の一方の入力端子にはリードデータｒｄ２が入力され、他方の入力端子にはリードデータｒｄ３が入力されている。マルチプレクサ回路Ｍｕｘ５１の一方の入力端子にはリードデータｒｄ０が入力され、他方の入力端子にはリードデータｒｄ１が入力されている。マルチプレクサ回路Ｍｕｘ５２の一方の入力端子にはリードデータｒｄ１が入力され、他方の入力端子にはリードデータｒｄ０が入力されている。マルチプレクサ回路Ｍｕｘ５３の一方の入力端子にはリードデータｒｄ３が入力され、他方の入力端子にはリードデータｒｄ２が入力されている。

マルチプレクサ回路Ｍｕｘ５２の出力端子はマルチプレクサ回路Ｍｕｘ５４の一方の入力端子に接続され、マルチプレクサ回路Ｍｕｘ５３の出力端子はマルチプレクサ回路Ｍｕｘ５４の他方の入力端子に接続されている。マルチプレクサ回路Ｍｕｘ５１の出力端子はマルチプレクサ回路Ｍｕｘ５５の一方の入力端子に接続され、マルチプレクサ回路Ｍｕｘ５０の出力端子はマルチプレクサ回路Ｍｕｘ５５の他方の入力端子に接続されている。

マルチプレクサ回路Ｍｕｘ５４の出力端子は、ラッチ回路１０のデータ入力端子に入力端子に接続されている。マルチプレクサ回路Ｍｕｘ５５の出力端子は、ラッチ回路１１のデータ入力端子に入力端子に接続されている。

ラッチ回路１０の出力端子はマルチプレクサ回路Ｍｕｘ５６の一方の入力端子に接続され、ラッチ回路１１の出力端子はマルチプレクサ回路Ｍｕｘ５６の他方の入力端子に接続されている。マルチプレクサ回路Ｍｕｘ５６の出力端子は、出力バッファ回路１２の入力端子に接続されている。出力バッファ回路１２の出力端子は、データ入出力端子ＤＱに接続されている。

マルチプレクサ回路Ｍｕｘ５０とマルチプレクサ回路Ｍｕｘ５１との制御端子には、第１のテスト信号Ｔｅｓｔ１が入力されている。マルチプレクサ回路Ｍｕｘ５２とマルチプレクサ回路Ｍｕｘ５３との制御端子には、第２のテスト信号Ｔｅｓｔ２が入力されている。マルチプレクサ回路Ｍｕｘ５４とマルチプレクサ回路Ｍｕｘ５５との制御端子には、出力データ選択信号ｓｅｌ＿ｄａｔａが入力されている。

ラッチ回路１１のラッチイネーブル端子とマルチプレクサ回路Ｍｕｘ５６との制御端子とには、クロック出力信号ｃｌｋ＿ｏｕｔが入力されている。ラッチ回路１０のラッチイネーブル端子には、論理反転されたクロック出力信号ｃｌｋ＿ｏｕｔが入力されている。

なお、マルチプレクサ回路Ｍｕｘ５０、マルチプレクサ回路Ｍｕｘ５１、マルチプレクサ回路Ｍｕｘ５２、マルチプレクサ回路Ｍｕｘ５３、マルチプレクサ回路Ｍｕｘ５４、マルチプレクサ回路Ｍｕｘ５５は、出力データ選択部３１に対応する。この出力データ選択部３１は、リードデータｒｄ０からｒｄ３からパラレルに入力される複数のデータであるデータｄ０からｄ３の中から、第１のテスト信号Ｔｅｓｔ１と第２のテスト信号Ｔｅｓｔ２とに基づいてデータを選択して（たとえば、データｄ０とｄ２）、出力する。

また、ラッチ回路１０、ラッチ回路１１、マルチプレクサ回路Ｍｕｘ５６、および、出力バッファ回路１２が、データ出力部３０に対応する。このデータ出力部３０は、出力データ選択部３１が選択した出力データを、クロック出力信号ｃｌｋ＿ｏｕｔの一方のエッジと他方のエッジとに同期させて、すなわち、立上りエッジと立下りエッジとに同期させて、出力データとして、データ入出力端子ＤＱを介してシリアルに出力する。

＜出力回路の動作＞
次に、図５のタイミング図を用いて、図４を用いて説明した出力回路の動作について説明する。ここでは、リードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３の値が、データｄ０，ｘ，ｄ２，ｄ２（ここで、ｘは不定をあらわす）であるものとして、説明する。

まず、出力データ選択信号ｓｅｌ＿ｄａｔａがＨＩＧＨとなることに応じて、マルチプレクサ回路Ｍｕｘ５０は、データｄ０を選択し出力ｎ５０として出力し（符号Ａ５０１参照）、マルチプレクサ回路Ｍｕｘ５１は、データｄ０を選択し出力ｎ５１として出力する（符号Ａ５０２参照）。

次に、クロック出力信号ｃｌｋ＿ｏｕｔの立上りエッジｃｏ０に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＨＩＧＨとなることに応じて、ラッチ回路１１が、マルチプレクサ回路Ｍｕｘ５１が出力するデータｄ０をラッチし、ラッチしたデータｄ０を出力ｎ５３として出力する（符号Ａ５０３参照）。

また、このクロック出力信号ｃｌｋ＿ｏｕｔの立上りエッジｃｏ０に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＨＩＧＨとなることに応じて、マルチプレクサ回路Ｍｕｘ５６は、ラッチ回路１０が出力するデータｄ０を選択し、選択したデータｄ０をデータ入出力端子ＤＱに出力バッファ回路１２を介して出力する（符号Ａ５０４参照）。なお、クロック出力信号ｃｌｋ＿ｏｕｔとクロック信号ＣＬＫとは同期しているため、このクロック出力信号ｃｌｋ＿ｏｕｔの立上りエッジｃｏ０は、クロック信号ＣＬＫの立上りエッジｅ０と対応している。

次に、クロック出力信号ｃｌｋ＿ｏｕｔの立下りエッジｃｏ１に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＬＯＷとなることに応じて、マルチプレクサ回路Ｍｕｘ５６は、ラッチ回路１１が出力するデータｄ０を選択し、選択したデータｄ０をデータ入出力端子ＤＱに出力バッファ回路１２を介して出力する（符号Ａ５０５参照）。

次に、出力データ選択信号ｓｅｌ＿ｄａｔａがＬＯＷとなることに応じて、マルチプレクサ回路Ｍｕｘ５０は、データｄ２を選択し出力ｎ５０として出力し（符号Ａ５０６参照）、マルチプレクサ回路Ｍｕｘ５１は、データｄ２を選択し出力ｎ５１として出力する（符号Ａ５０７参照）。

次に、クロック出力信号ｃｌｋ＿ｏｕｔの立上りエッジｃｏ２に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＨＩＧＨとなることに応じて、ラッチ回路１１が、マルチプレクサ回路Ｍｕｘ５１が出力するデータｄ２をラッチし、ラッチしたデータｄ２を出力ｎ５３として出力する（符号Ａ５０８参照）。

また、このクロック出力信号ｃｌｋ＿ｏｕｔの立上りエッジｃｏ２に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＨＩＧＨとなることに応じて、マルチプレクサ回路Ｍｕｘ５６は、ラッチ回路１０が出力するデータｄ２を選択し、選択したデータｄ２をデータ入出力端子ＤＱに出力バッファ回路１２を介して出力する（符号Ａ５０９参照）。

次に、クロック出力信号ｃｌｋ＿ｏｕｔの立下りエッジｃｏ３に応じて、すなわち、クロック出力信号ｃｌｋ＿ｏｕｔがＬＯＷとなることに応じて、マルチプレクサ回路Ｍｕｘ５６は、ラッチ回路１１が出力するデータｄ２を選択し、選択したデータｄ２をデータ入出力端子ＤＱに出力バッファ回路１２を介して出力する（符号Ａ５１０参照）。

上記に説明したように、この第二の実施形態による出力回路では、第１のテスト信号Ｔｅｓｔ１がＨＩＧＨの場合には、マルチプレクサ回路Ｍｕｘ５０とＭｕｘ５１とで、リードデータｒｄ０とｒｄ２とが選択され、所望データでないリードデータｒｄ１のデータは選択されない。そして、マルチプレクサ回路Ｍｕｘ５０の出力ｎ５０とマルチプレクサ回路Ｍｕｘ５１の出力ｎ５１として、データｄ０とｄ２とが、出力される。

その後は、第二の実施形態による出力回路は、入力されるクロック出力信号ｃｌｋ＿ｏｕｔのＨＩＧＨとＬＯＷとの繰り返しに応じて、データ入出力端子ＤＱに、データｄ０，ｄ０，ｄ２，ｄ２を順次出力する。

＜出力回路の効果＞
上記に図４と図５とを用いて説明したように、この出力回路には、図９を用いて説明した従来の出力回路の場合と同様に、メモリセル部から読み出されたリードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３が、入力される。なお、事前にメモリセル部に書き込まれたライトデータｗｄ０，ｗｄ１，ｗｄ２，ｗｄ３が、このメモリセル部からリードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３として読み出される。

ここで、従来の入力回路を有する半導体記憶装置に、遅いテスト装置を用いた場合には、ライトデータｗｄ０，ｗｄ１，ｗｄ２，ｗｄ３の値としてデータｄ０，ｄ０，ｄ２，ｄ２をメモリセル部に書き込んだとしても、メモリセル部に、データｄ０，ｄ０，ｄ２，ｄ２を正常に書き込めない場合がある。これは、従来技術においても説明したように、従来の入力回路を有する半導体記憶装置に対して、遅いテスト装置を用いてデータを書き込んだ場合には、そのデータを書き込むための、セットアップ時間およびホールド時間を十分に満たしていない場合があるためである。

このようにメモリセル部に正常に書き込めていない場合には、この書き込んだデータをリードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３として読み出した場合には、このリードデータｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３の値が、データｄ０，ｘ，ｄ２，ｄ２（ここで、ｘは不定をあらわす）となる場合がある。これは、ライト時において、リードデータｒｄ１について、十分なセットアップ時間やホールド時間を得ることができなかったためである。以降においては、リードデータｒｄ１の値がｘ（不定）であるものとして説明する。

このように、正常に書き込まれておらず値が不定であるデータを、半導体記憶装置が不定のまま出力するような場合、テスト装置は、この半導体記憶装置に異常があるものとして判定する。しかしながら、この場合は、半導体記憶装置に異常があるのではなく、遅いテスト装置で半導体記憶装置をテストしているために、半導体記憶装置が不定を出力しているのであり、半導体記憶装置には異常は無い。

なお、ライト時においてセットアップ時間およびホールド時間が満たされないライトデータは予め判定することが可能であることにより、複数のリードデータのうち、不定となる可能性のあるリードデータは、予め判定することが可能である。

本実施形態においては、出力データ選択部３１が、複数のパラレルデータであるリードデータの中から、不定となる可能性のあるリードデータを選択しないようにして、データを選択する。そして、データ出力部３０が、この出力データ選択部の選択したデータを、クロック出力信号ｃｌｋ＿ｏｕｔに同期させてシリアルデータとして出力する。

これにより、本実施形態で説明した出力回路を有する半導体記憶装置によれば、ライトする場合に低速なテスト装置を用いて不定となるようなデータをメモリセル部に書き込んだとしても、リードする場合には、出力回路が、正常に書き込まれたデータのみを選択して出力する。そして、この出力されたデータを、テスト装置が判定することにより、半導体記憶装置は正常に判定される。よって、半導体記憶装置を、低速なテスト装置を用いて書き込んだとしても、正常に判定することが可能となる。

また、本実施形態で説明した出力回路を有する半導体記憶装置は、例えば、連続する複数の立上りエッジと立下りエッジとにおいて、同一の値となるデータを、データ入出力端子ＤＱに出力することが可能である。すなわち、半導体記憶装置が出力するデータは、低速なテスト装置でも判定可能となるような、データの値が一定となる期間を有している。そのため、この半導体記憶装置を、低速なテスト装置を用いて判定することが可能となる。

よって、本実施形態で説明した出力回路を有する半導体記憶装置は、低速な測定装置で書き込みをし、低速な測定装置で読み出しをしたとしても、正常に判定することが可能となる。

なお、上記においては、テストする場合の出力回路について説明してきたが、第１のテスト信号Ｔｅｓｔ１と第２のテスト信号Ｔｅｓｔ２とにより、リードデータｒｄ０からｒｄ３としてのデータｄ０からｄ３を、データ入出力端子ＤＱから順に、クロック信号ＣＬＫの立上りと立下りとに同期させて、出力することも可能である。これにより、本実施形態による出力回路は、通常モードにおける半導体記憶装置の出力回路としても動作可能である。

ところで、第１の実施形態による入力回路を用いた場合には、この第２の実施形態において説明したように、メモリセル部には、値が不定となるデータは書き込まれない。そのため、従来の出力回路を用いるのではなく、第１の実施形態による入力回路を用いる場合には、この第２の実施形態を用いて説明した出力回路を用いて、値が不定となるデータを非選択となるようにして、データを出力することは、必ずしも必要ではない。

しかしながら、このような場合においても、周辺回路の動作テストをする場合には、この第２の実施形態による出力回路を用いることは、有効である。

＜効果の説明＞
上述したように、本発明では、半導体記憶装置が外部から複数のタイミングで取り込む、連続する複数のデータのうち、一つのデータのみを内部に伝達することで、たとえば、特許文献１の方法でテストをする際に、確実に所望データを半導体内部に書き込むことができる。また、読み出しデータを連続する複数タイミングで同一にすることができる為、低速なテスト装置でテストが可能になる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

この発明の第１の実施形態による入力回路の構成を示すブロック図である。 図１の入力回路において、高速なテスト装置を用いて書き込みをした場合の動作を示すシーケンス図である。 図１の入力回路において、低速なテスト装置を用いて書き込みをした場合の動作を示すシーケンス図である。 この発明の第２の実施形態による出力回路の構成を示すブロック図である。 図４の出力回路の動作を示すシーケンス図である。 従来技術による半導体記憶装置の動作を示すシーケンス図である。 従来技術による入力回路の構成を示す構成図である。 図７の従来技術による入力回路の動作を示すシーケンス図である。 従来技術による出力回路の構成を示す構成図である。 図９の従来技術による入力回路の動作を示すシーケンス図である。 従来技術によるライトとリードとの場合の第１のシーケンス図である。 従来技術によるライトとリードとの場合の第２のシーケンス図である。

符号の説明

１、１０１…入力バッファ回路、２、３、４、５、６、７、８、９、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９…フリップフロップ回路、１０、１１、２０１、２０２…ラッチ回路、１２、２０３…出力バッファ回路、２１…入力データ記憶部、２２…入力データ選択部、２３…記憶出力部、２４…シフトレジスタ部、ｃｉ０、ｃｉ２、ｃｏ０、ｃｏ２、ｅ０、ｅ２、ｅ４、ｅ５０、ｅ５２…立上りエッジ、ｃｉ１、ｃｉ３、ｃｏ１、ｃｏ３、ｅ１、ｅ３、ｅ５１、ｅ５３…立下りエッジ、ＣＬＫ…クロック信号、ｃｌｋ＿ｉｎ…クロック入力信号、ｃｌｋ＿ｏｕｔ…クロック出力信号、ｄ０、ｄ１、ｄ２、ｄ３…データ、ＤＱ…データ入出力端子、ｌｏａｄ＿ｄａｔａ…ロードデータ信号、Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３、Ｍｕｘ４、Ｍｕｘ５０、Ｍｕｘ５１、Ｍｕｘ５２、Ｍｕｘ５３、Ｍｕｘ５４、Ｍｕｘ５５、Ｍｕｘ５６、Ｍｕｘ２１０、Ｍｕｘ２１１、Ｍｕｘ２１２…マルチプレクサ回路、ｎ０、ｎ１、ｎ２、ｎ３、ｎ５０、ｎ５１、ｎ５２、ｎ５３…出力、ｒｄ０，ｒｄ１，ｒｄ２，ｒｄ３…リードデータ、ｓｅｌ＿ｄａｔａ…出力データ選択信号、Ｔｅｓｔ１…第１のテスト信号、Ｔｅｓｔ２…第２のテスト信号、ｗｄ０，ｗｄ１，ｗｄ２，ｗｄ３…ライトデータ

Claims (10)

1. 入力された入力データをクロック信号の一方のエッジと他方のエッジとに同期して取り込む半導体記憶装置であって、
   入力された入力データを前記クロック信号の一方のエッジと他方のエッジとの少なくとも一方に応答して記憶し、前記記憶された入力データを選択して出力する入力データ記憶選択部
   を有することを特徴とする半導体記憶装置。
2. 前記入力データ記憶選択部は、
   前記入力データを前記クロック信号の一方のエッジに応答して記憶する第１の記憶回路及び、前記入力データを前記クロック信号の他方のエッジに応答して記憶する第２の記憶回路を備える入力データ記憶部と、
   入力データ選択部と、
   を有し、
   前記入力データ選択部は、
   前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを選択する、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記クロック信号の一方のエッジは、前記クロック信号の複数の前記一方のエッジのうち特定の前記一方のエッジであることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
4. 前記入力データ記憶部が、
   前記第１の記憶回路に記憶された入力データおよび前記第２の記憶回路に記憶された入力データを、前記クロック信号の一方のエッジに基づいて順に記憶するシフトレジスタ部、
   を有し、
   前記入力データ選択部が、
   前記第１の記憶回路に記憶された入力データ、前記第２の記憶回路に記憶された入力データ、または、前記シフトレジスタ部に記憶された入力データを選択する、
   ことを特徴とする請求項２又は請求項３に記載の半導体記憶装置。
5. 前記入力データ選択部が選択した入力データを、入力されたロードデータ信号に基づいて記憶するとともに出力する記憶出力部、
   を有することを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
6. 前記シフトレジスタ部が、
   前記第１の記憶回路に記憶された入力データを前記クロック信号の一方のエッジに応答して記憶する第３の記憶回路と、
   前記第２の記憶回路に記憶された入力データを前記クロック信号の一方のエッジに応答して記憶する第４の記憶回路と、
   を有し、
   前記入力データ選択部が、
   前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを、入力される第１の選択信号に基づいて選択する第１の選択装置と、
   前記第３の記憶回路に記憶された入力データまたは前記第４の記憶回路に記憶された入力データを、前記第１の選択信号に基づいて選択する第２の選択装置と、
   を有し、
   前記記憶出力部が、
   前記第１の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第５の記憶回路と、
   前記第２の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第６の記憶回路と、
   を有することを特徴とする請求項５に記載の半導体記憶装置。
7. 前記入力データ選択部が、
   前記第１の記憶回路に記憶された入力データまたは前記第２の記憶回路に記憶された入力データを、入力される第２の選択信号に基づいて選択する第３の選択装置と、
   前記第３の記憶回路に記憶された入力データまたは前記第４の記憶回路に記憶された入力データを、前記第２の選択信号に基づいて選択する第４の選択装置と、
   を有し、
   前記記憶出力部が、
   前記第３の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第７の記憶回路と、
   前記第４の選択装置が選択した入力データを前記ロードデータ信号に基づいて記憶するとともに出力する第８の記憶回路と、
   を有することを特徴とする請求項６に記載の半導体記憶装置。
8. クロック信号の一方のエッジと他方のエッジとに同期して連続する複数の出力データを出力する半導体記憶装置あって、
   パラレルに入力される前記複数の出力データの中から、予め設定されている出力データを選択する出力データ選択部と、
   前記出力データ選択部が選択した出力データを、前記クロック信号の一方のエッジと他方のエッジとに同期させて、前記出力データとしてシリアルに出力するデータ出力部と、
   を有することを特徴とする半導体記憶装置。
9. 前記出力データ選択部が、
   前記複数の出力データの中からいずれか１つの出力データを選択する第５の選択装置と、
   前記複数の出力データの中からいずれか１つの出力データを選択する第６の選択装置と、
   を有し、
   前記データ出力部が、
   前記第５の選択装置が選択した出力データを、前記クロック信号の電位レベルが一方の電位レベルに応じて記憶する第９の記憶回路と、
   前記第６の選択装置が選択した出力データを、前記クロック信号の電位レベルが他方の電位レベルに応じて記憶する第１０の記憶回路と、
   前記クロック信号の電位レベルに応じて、前記第９の記憶回路に記憶された出力データと第１０の記憶回路に記憶された出力データとのうち、いずれか一方の出力データを選択して出力する第７の選択装置と、
   を有する、
   ことを特徴とする請求項８に記載の半導体記憶装置。
10. 前記出力データ選択部が、
    前記複数の出力データの中から第１の出力データと第２の出力データとのうち、いずれか一方を選択する第８の選択装置と、
    前記複数の出力データの中から第３の出力データと第４の出力データとのうち、いずれか一方を選択する第９の選択装置と、
    前記複数の出力データの中から前記第１の出力データと前記第２の出力データとのうち、いずれか一方を選択する第１０の選択装置と、
    前記複数の出力データの中から前記第３の出力データと前記第４の出力データとのうち、いずれか一方を選択する第１１の選択装置と、
    を有し、
    前記第５の選択装置が、
    前記第８の選択装置または第９の選択装置が選択した出力データのうち、いずれか一方を選択し、
    前記第６の選択装置が、
    前記第１０の選択装置または第１１の選択装置が選択した出力データのうち、いずれか一方を選択する、
    ことを特徴とする請求項９に記載の半導体記憶装置。

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