JP2009239361A - 半導体回路および試験装置 - Google Patents

Abstract

【課題】電源電圧のリップルが信号処理回路に及ぼす影響を低減する。
【解決手段】第１信号処理回路１０は、第１信号Ｓ１に所定の信号処理を施し、その特性値に変化を与えて第２信号Ｓ２を出力する。第２信号処理回路１２は、第２信号Ｓ２に所定の信号処理を施し、その特性値に変化を与えて第３信号Ｓ３を出力する。第１、第２スイッチング電源２０、２２はそれぞれ、第１、第２信号処理回路１０、１２に対し電源電圧Ｖｄｄ１、Ｖｄｄ２を供給する。第１信号処理回路１０が第１信号Ｓ１の特性値に与える変化量と、第２信号処理回路１２が第２信号Ｓ２の特性値に与える変化量はそれぞれ、電源電圧Ｖｄｄ１、Ｖｄｄ２に対する依存性を有する。第１、第２スイッチング電源２０、２２の位相はそれぞれ、第１信号Ｓ１の特性値の変化量とその目標値との誤差と、第２信号Ｓ２の特性値の変化量とその目標値との誤差がキャンセルするように設定される。
【選択図】図１

Description

本発明は、入力信号に対してある信号処理を施す半導体回路に関する。

入力信号に対してある信号処理を施し、入力信号の特性値、たとえば位相、振幅、周波数特性に変化を与えて出力する信号処理回路が種々の半導体回路（以下、ＩＣという）に広く利用されている。こうした信号処理回路としては、遅延回路や増幅器、フィルタなどが例示される。

近年の半導体製造プロセスの進歩にともない、ＩＣの動作電圧は下降の一途をたどっていおり、１．５Ｖ程度の電源電圧で動作するＩＣが主流となっている。こうしたＩＣに適切な電源電圧を供給する電源回路として、ＤＣ／ＤＣコンバータなどのスイッチングレギュレータや、シリーズレギュレータ（ＬＤＯ：Low Drop Outputとも称される）が利用される。

エネルギ効率の観点からは、リニアレギュレータよりもスイッチング電源の方が有利であるが、スイッチング電源により生成される電圧にはスイッチング周期と同期したリップルが重畳される。

上述の信号処理回路が信号の特性値に与える変化量は、電源電圧依存性を有する場合がある。たとえば多段接続されたバッファ（インバータ）で構成される遅延回路は、電源電圧によって遅延量が影響を受けることが知られている。こうした信号処理回路の電源電圧をスイッチング電源により生成すると、電源電圧のリップルの影響で信号の特性値に与えられる変化量が変動する。つまり遅延回路の場合、遅延量にジッタが重畳され、増幅器の場合、信号の振幅にリップルが重畳される。

本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、電源電圧の変動の影響を抑制した半導体回路の提供にある。

本発明のある態様の半導体回路は、第１信号に所定の信号処理を施し、その特性値に変化を与えて第２信号として出力する第１信号処理回路と、第２信号に所定の信号処理を施し、その特性値に変化を与えて第３信号として出力する第２信号処理回路と、第１信号処理回路に電源電圧を供給する第１スイッチング電源と、第２信号処理回路に電源電圧を供給する第２スイッチング電源と、を備える。第１信号処理回路が第１信号の特性値に与える変化量と、第２信号処理回路が第２信号の特性値に与える変化量は、電源電圧に対する依存性を有する。第１スイッチング電源と第２スイッチング電源の位相は、第１信号の特性値の変化量とその目標値との誤差と、第２信号の特性値の変化量とその目標値との誤差がキャンセルするように設定される。

「信号処理」とは、遅延、増幅、フィルタリングなどを意味し、「特性値」とは、信号の位相、振幅、周波数などをいう。この態様によると、２つの信号処理回路を直列に接続し、それぞれの電源電圧を別系統から供給するため、各スイッチング電源の位相を適切に設定することにより、電源電圧のリップルに起因する特性値の変動を抑制できる。

第１スイッチング電源と第２スイッチング電源は、逆相で動作してもよい。
この場合、第１スイッチング電源により生成される電源電圧と、第２スイッチング電源により生成される電源電圧は、逆相のリップルを有することになる。リップルの振幅が等しく、かつ第１信号処理回路が第１信号の特性値に与える変化量の電圧感度が、第２信号処理回路のそれと等しければ、第１、第２信号それぞれの特性値の変化量の変動がキャンセルする。その結果、全体としての信号の特性値の変化量からリップルを除去し、目標値に近づけることができる。

本発明の別の態様もまた、半導体回路に関する。この半導体回路は、第１信号に所定の信号処理を施し、その特性値に変化を与えて第２信号として出力する第１信号処理回路と、第２信号に所定の信号処理を施し、その特性値に変化を与えて第３信号として出力する第２信号処理回路と、第１信号処理回路に電源電圧を供給する第１スイッチング電源と、第２信号処理回路に電源電圧を供給する第２スイッチング電源と、を備える。第１信号処理回路が第１信号の特性値に与える変化量と、第２信号処理回路が第２信号の特性値に与える変化量は、電源電圧に対する依存性を有する。第１スイッチング電源と第２スイッチング電源は、逆相で動作する。

この場合、第１スイッチング電源により生成される電源電圧と、第２スイッチング電源により生成される電源電圧は、逆相のリップルを有することになる。リップル量の振幅が等しく、かつ第１信号処理回路が第１信号の特性値に与える変化量の電圧感度が、第２信号処理回路のそれと等しければ、第１、第２信号それぞれの特性値の変化量の変動がキャンセルする。その結果、全体としての信号の特性値の変化量からリップルを除去し、目標値に近づけることができる。

本発明のさらに別の態様もまた、半導体回路に関する。この半導体回路は、カスコード接続され、それぞれが入力された信号に対して同種の信号処理を施し、その特性値に変化を与える複数の信号処理回路と、複数の信号処理回路ごとに設けられ、対応する信号処理回路に電源電圧を供給する複数のスイッチング電源と、を備える。複数の信号処理回路それぞれが信号の特性値に与える変化量は、電源電圧に対する依存性を有する。複数のスイッチング電源の位相は、複数の信号処理回路が信号の特性値に与える変化量の合計がその目標値と一致するように設定される。

この態様によると、複数のスイッチング電源を適切に設定することにより、電源電圧のリップルが信号の特性値の変化量に及ぼす影響を低減できる。

信号処理回路がｎ個（ｎは２以上の整数）のとき、複数のスイッチング電源の位相は、（３６０／ｎ）度づつシフトしていてもよい。この場合、信号の特性値の変化量の電源のリップルによる変動を好適に抑制できる。

複数の信号処理回路は同じ構成を有してもよい。この場合、各信号処理回路が信号の特性値に与える変化量の電源電圧に対する電圧感度を揃えることができ、電源電圧のリップルに起因した特性値の変化量の変動を抑制できる。

複数の信号処理回路それぞれが信号の特性値に与える変化量の電源電圧に対する感度は、略等しくてもよい。この場合、電源電圧のリップルに起因した特性値の変化量の変動を抑制できる。

複数の信号処理回路は遅延回路であってもよい。

複数の信号処理回路は増幅回路であってもよい。あるいはフィルタであってもよい。

本発明のさらに別の態様は、試験装置に関する。この試験装置は、入力されたクロックに遅延を与える上述のいずれかの態様の信号処理回路を備える。
クロックに与えられる遅延量のジッタを抑制することができ、試験の精度を高めることができる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、電源電圧の変動が信号処理に及ぼす影響を低減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る半導体回路２の構成を示すブロック図である。半導体回路２は全体として、入力信号Ｓ１に対して所定の信号処理を施し、出力信号Ｓ３を生成する。信号処理の内容は限定されるものではないが、入力信号Ｓ１の少なくともひとつの特性値に変化が与えられる。たとえば信号処理が遅延処理であれば、入力信号Ｓ１の特性値である位相（エッジのタイミング）に変化が与えられる。そのほか、信号処理が増幅処理であれば、入力信号Ｓ１の特性値である振幅に変化が与えられ、信号処理がフィルタリングであれば、入力信号Ｓ１の周波数特性に変化が与えられる。本技術は例示されない様々な信号処理にも適用可能である。

半導体回路２は、信号処理回路８、第１スイッチング電源２０、第２スイッチング電源２２を備える。

信号処理回路８は、入力信号Ｓ１に対して所定の信号処理を施し、出力信号Ｓ３を生成する。信号処理回路８は、第１信号処理回路１０および第２信号処理回路１２を含む。
第１信号処理回路１０は、半導体回路２全体の入力信号である第１信号Ｓ１に所定の信号処理を施し、その特性値に変化を与えて第２信号Ｓ２として出力する。
第２信号処理回路１２は、第２信号Ｓ２に所定の信号処理を施し、その特性値に変化を与えて第３信号Ｓ３として出力する。第３信号Ｓ３は、半導体回路２全体としての出力信号である。

つまり信号処理回路８は、カスケード接続された第１信号処理回路１０および第２信号処理回路１２を含み、入力信号Ｓ１に対して２段階で所望の信号処理を施す。

以下、理解の容易化を目的として、信号処理が「遅延」である場合を例に具体的に説明する。第１信号Ｓ１はたとえばパルス信号であり、半導体回路２は全体として第１信号Ｓ１に所定の遅延量τを与える。

第１信号処理回路１０が第１信号Ｓ１の特性値（つまり位相）に与える変化量をτ１、第２信号処理回路１２が第２信号Ｓ２の特性値（つまり位相）に与える変化量をτ２と書く。つまり半導体回路２は、所定の遅延量τを２段階で分割して与え、１段目の第１信号処理回路１０により遅延量τ１を、２段目の第２信号処理回路１２により遅延量τ２を与える。τ＝τ１＋τ２が成り立つ。

第１信号処理回路１０および第２信号処理回路１２は、それぞれ独立した電源端子Ｐ１、Ｐ２を備え、個別の電源電圧Ｖｄｄ１、Ｖｄｄ２が供給可能となっている。第１スイッチング電源２０は、第１信号処理回路１０に電源電圧Ｖｄｄ１を供給し、第２スイッチング電源２２は第２信号処理回路１２に電源電圧Ｖｄｄ２を供給する。

第１信号処理回路１０が第１信号Ｓ１の特性値（位相）に与える変化量（つまり遅延量τ１）は、電源電圧Ｖｄｄ１に対して依存性を有する。同様に、第２信号処理回路１２が第２信号Ｓ２の特性値に与える変化量（遅延量τ２）は、電源電圧Ｖｄｄ２に対して依存性を有する。図２は、遅延回路である第１信号処理回路１０、第２信号処理回路１２により与えられる遅延量の電源電圧依存性を示す図である。

好ましくは複数の信号処理回路１０、１２を同じ構成とする。この場合、それぞれが信号の特性値に与える変化量（τ１、τ２）の電圧感度（ｄτ／ｄＶｄｄ）を揃えることができ、後述する誤差のキャンセルの効果を高めることができる。ただし複数の信号処理回路１０、１２の構成は異なっていてもよい。

たとえば第１信号処理回路１０、第２信号処理回路１２がそれぞれ、多段接続されたインバータで構成される場合、電源電圧Ｖｄｄ１、Ｖｄｄ２に依存して遅延量τ１、τ２が変化する。具体的には電源電圧が高くなるに従い、遅延量は小さくなる。もし第１信号処理回路１０、第２信号処理回路１２が増幅回路であれば、その利得が電源電圧依存性を有するであろう。

第１スイッチング電源２０と第２スイッチング電源２２は、同期整流型あるいはダイオード整流型のスイッチングレギュレータであってもよいし、あるいはトランスを用いたスイッチングレギュレータであってもよい。また電流能力が許せば、チャージポンプ回路と、チャージポンプ回路の入力電圧をフィードバックにより調節するシリーズレギュレータの組み合わせを用いてもよい。これらの回路は一般的なものであるため、説明は省略する。

スイッチングレギュレータは、スイッチング素子をオン、オフし、コイルもしくはトランスに供給する電流をスイッチングさせる。一般的な降圧型のスイッチングレギュレータの場合、スイッチング素子がオンの期間に、コイルに入力電圧を印加して磁気エネルギを蓄え、スイッチング素子がオフの期間に、コイルの誘導電流によって出力キャパシタを充電する。スイッチング素子のオン、オフの時間比率（デューティ比）を調節することにより、電源の出力電圧が目標値に安定化される。出力電圧を安定化するために、スイッチング素子のデューティ比はＰＷＭ（Pulse Width Modulation）方式、ＰＦＭ(Pulse Frequency Modulation)方式等により制御される。

スイッチングレギュレータの出力電圧は巨視的なレベルでは目標値に安定化されているが、実際にはスイッチング素子のオン、オフと同期したリップルが存在する。つまりスイッチング素子がオンする期間は、出力キャパシタが充電されるため出力電圧が上昇し、スイッチング素子がオフする期間は、出力キャパシタが負荷電流によって放電されるため出力電圧が低下する。この繰り返しが、出力電圧のリップルとなって現れる。

上述のように、第１信号処理回路１０および第２信号処理回路１２が信号に与える遅延量τ１、τ２はそれぞれ、電源電圧Ｖｄｄ１、Ｖｄｄ２に応じて変化する。つまり電源電圧Ｖｄｄ１、Ｖｄｄ２のリップルに応じて遅延量が周期的に変動する。

本実施の形態に係る半導体回路２は、第１スイッチング電源２０と第２スイッチング電源２２が異なる位相でスイッチング動作する。具体的には、第１スイッチング電源２０と第２スイッチング電源２２の位相φ１、φ２は、第１信号Ｓ１に与えられる遅延量τ１とその目標値τｔ１との誤差Δτ１（＝τ１−τｔ１）と、第２信号Ｓ２に与えられる遅延量τ２とその目標値τｔ２との誤差Δτ２（＝τ２−τｔ２）がキャンセルするように設定される。

最も簡易に誤差Δτ１と誤差Δτ２をキャンセルさせるためには、第１スイッチング電源２０と第２スイッチング電源２２を、逆相で動作させればよい。第１スイッチング電源２０、第２スイッチング電源２２の制御方式としては、たとえば以下のものが代表的である。

すなわち、スイッチングレギュレータの出力電圧と目標値の誤差を増幅し、誤差電圧を生成する。そしてのこぎり波や三角波などの周期電圧を誤差電圧と電圧比較し、スライスする。スライスして得られたパルスを用いて、スイッチング素子のオン、オフを制御する。

このようなＰＷＭ方式の制御回路を利用する場合、その内部で生成される三角波やのこぎり波の位相を、第１スイッチング電源２０と第２スイッチング電源２２とで１８０度シフトさせれば、スイッチング動作の位相を逆相とすることができる。

また、所定周波数のクロックを用い、フリップフロップのセット、リセットを繰り返すタイプの制御回路を用いる場合、第１スイッチング電源２０側と第２スイッチング電源２２側で、そのクロックの位相を反転させればよい。

以上が半導体回路２の構成である。続いて半導体回路２の動作を説明する。
図３は、図１の半導体回路２の動作を示すタイムチャートである。図３の上段は、電源電圧Ｖｄｄ１、Ｖｄｄ２を示し、下段は第１信号処理回路１０による遅延量τ１、第２信号処理回路１２による遅延量τ２および半導体回路２全体の遅延量τを示す。

電源電圧Ｖｄｄ１、Ｖｄｄ２は等しく同じ値にレギュレートされているが、逆相でスイッチングするため、逆極性のリップルが現れる。いま、第１スイッチング電源２０による遅延量τ１の電圧感度（ｄτ１／ｄＶｄｄ１）と、第２スイッチング電源２２による遅延量τ２の電圧感度（ｄτ２／ｄＶｄｄ２）が等しいと仮定する。また、電源電圧Ｖｄｄ１、Ｖｄｄ２のリップルの振幅ΔＶｄｄ１、ΔＶｄｄ２は等しいとする。

半導体回路２全体の遅延量τは、τ１とτ２の和であるから、
τ＝τ１＋τ２＝τｔ１＋Δτ１＋τｔ２＋Δτ２
が成り立つ。遅延量τ１と遅延量τ２は、対応する電源電圧のリップルに応じて逆相で変化するため、それぞれの目標値τｔ１，τｔ２との誤差Δτ１、Δτ２の符号は反対となる。その結果、誤差Δτ１、Δτ２が相殺し合い、電源電圧のリップルの影響により遅延量τが変動するのを抑制でき、目標値τｔ１＋τｔ２に安定化できる。

このように、第１スイッチング電源２０と第２スイッチング電源２２の位相を反転させることにより、２つの誤差Δτ１とΔτ２をキャンセルすることができる。

なお、電源電圧Ｖｄｄ１とＶｄｄ２は必ずしも逆相である必要はない。つまり半導体回路２全体の遅延量τを安定化させるための位相φ１、φ２を、実験やシミュレーションにより最適化してより細かく設定してもよい。

また、図３のタイムチャートでは、第１スイッチング電源２０および第２スイッチング電源２２のスイッチングのデューティ比が等しく５０％の場合を説明したが、通常デューティ比は、スイッチング電源の入力電圧と出力電圧に応じて定まり、必ずしも５０％となるとは限らない。しかしながら、デューティ比が５０％でなくても、第１スイッチング電源２０と第２スイッチング電源２２のスイッチングの位相を最適化することにより、半導体回路２全体の遅延量τを安定化することは可能であり、十分な効果を得ることができる。

さらに図１の半導体回路２によれば、特性値の変動量を目標値に近づけるためにフィードバックを要しないため、発振現象などにより動作が不安定になるのを防止できる。またフィードバック系（クローズドループ系）よりもオープンループ系の方が設計が簡易であるという利点もある。

上述の半導体回路２は、２段の遅延回路を有する場合を説明したが、本発明は３段以上の任意の段数の信号処理回路にも拡張可能である。この場合、複数の信号処理回路に供給される電源電圧の位相を互いにシフトさせれば、全体としての遅延量の変動を抑制することができる。当然ながら、３段以上であっても、遅延処理以外にも適用可能である。

つまり、この半導体回路２からは以下の技術思想が導かれる。つまり半導体回路（１００）は、複数の信号処理回路（１０、１２）および複数のスイッチング電源（２０、２２）を備える。

複数の信号処理回路（１０、１２）はカスコード接続され、それぞれが入力された信号に対して同種の信号処理を施し、その特性値に変化を与える。複数のスイッチング電源（２０、２２）は、複数の信号処理回路（１０、１２）ごとに設けられ、対応する信号処理回路（１０、１２）に電源電圧（Ｖｄｄ１、Ｖｄｄ２）を供給する。

複数の信号処理回路（１０、１２）それぞれが、信号（Ｓ１、Ｓ２）の特性値（位相）に与える変化量（τ１、τ２）は、電源電圧（Ｖｄｄ１、Ｖｄｄ２）に対する依存性を有する。複数のスイッチング電源（２０、２２）のスイッチングの位相は、複数の信号処理回路（１０、１２）が、信号の特性値に与える変化量（τ１、τ２）の合計（τ＝τ１＋τ２）がその目標値と一致するように設定される。

この技術思想によれば、全体として必要な特性値の変化量を、任意の個数ｎに分割する。電源電圧のリップルの影響を好適に除去するためには、変化量はｎ等分することが望ましいが、必ずしも個々の変化量は一致する必要はなく、全体としてキャンセルできればそれでよい。

信号処理回路がｎ個（ｎは２以上の整数）のとき、複数のスイッチング電源の位相を（３６０／ｎ）度づつシフトさせてもよい。この場合、簡易に電源電圧のリップルの影響をキャンセルできる。

上述の実施の形態では、複数の信号処理回路それぞれが信号の特性値に与える変化量の電源電圧に対する感度は等しく、かつそれぞれに供給される電源電圧のリップルの幅ΔＶｄｄ１、ΔＶｄｄ２が等しい場合を説明した。つまり、
ｄτ１／ｄＶｄｄ１＝ｄτ２／ｄＶｄｄ２ …（１）
ΔＶｄｄ１＝ΔＶｄｄ２ …（２）
が成り立つ場合である。

信号の特性値の変化量のリップル幅Δτ１、Δτ２は、電源電圧Ｖｄｄの変動幅ΔＶｄｄと、特性値の変化量の感度の積で定まるところ、式（１）、（２）の条件下では、
ｄτ１／ｄＶｄｄ１×ΔＶｄｄ１＝ｄτ２／ｄＶｄｄ２×ΔＶｄｄ２ …（３）
が成り立ち、特性値の変化量の変動を好適にキャンセルさせることができた。

しかしながら、式（１）、（２）が同時に成り立たなくても、式（３）が成り立てば、電源電圧のリップルの影響は好適に除去することができる。さらにいえば、式（３）の右辺と左辺が異なる場合であっても、その値が近ければ、電源電圧のリップルの影響を抑制することができ、本技術の利点を享受できる。

以上、実施の形態に係る半導体回路２について説明した。続いて、半導体回路２に適したアプリケーションを説明する。半導体回路２は半導体試験装置（以下、単に試験装置）１００に用いることができる。

試験装置１００の内部にはさまざまな箇所に遅延回路が用いられ、図１の半導体回路２は、こうした遅延回路に好適に利用できる。

図４は、実施の形態に係る試験装置１００の構成例を示すブロック図である。試験装置１００は、ＤＵＴ２００から出力される被試験データが期待値と一致するかを判定する。たとえばＤＵＴ２００はメモリである。

試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。

パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレスＡＤＤ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレスＡＤＤ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＵＴ２００に供給する。

また、パターン発生器１０４は、ＤＵＴ２００がアドレスＡＤＤ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。

コンパレータ１１０は、ＤＵＴ２００からアドレスＡＤＤに対応するデータＤｏを読み出し論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＵＴ２００の良否を判定する。

図５（ａ）、（ｂ）は、タイミング発生器１０２の構成を示すブロック図である。図５（ａ）はタイミング発生器１０２の構成を、同図（ｂ）は、タイミング発生器に使用される遅延回路の構成例を示す。図５（ａ）に示すように、タイミング発生器１０２は、数百ＭＨｚの基準クロックＲＥＦＣＬＫから、テストレートに応じたパルスを切り出すパルス選択部１０３と、選択されたパルスを遅延させる遅延回路４ａ、４ｂを備える。

パルス選択部１０３には、基準クロックＣＬＫＲＥＦと、基準クロックＲＥＦＣＬＫよりも低い周波数のパルス信号（以下、レート信号ＲＡＴＥという）が入力されている。パルス選択部１０３の機能は簡易的にＡＮＤゲートで表現でき、基準クロックＲＥＦＣＬＫのエッジを、レート信号ＲＡＴＥで設定されるウィンドウで切り出す。パルス選択部１０３からはテストレートに応じた周波数のパルスＣＫｒが出力される。

遅延回路４ａ、４ｂは、パルス選択部１０３の出力ＣＫｒに対して、ＴＳ信号に応じた遅延を与え、周期クロックＣＫｐ、遅延クロックＣＫｄを生成する。実施の形態に係る半導体回路２の遅延安定化技術は、遅延回路４ａ、４ｂの少なくとも一方、好ましくは両方に適用される。

図５（ｂ）に示すように、遅延回路４ａ、４ｂは、前段に設けられた前置遅延回路３０と、後段に設けられた後置遅延回路３２を備える。遅延回路４ａ、４ｂはそれぞれ、パルスＣＫｒに対して、全体として０〜２ｎｓの可変遅延を与える。前置遅延回路３０は、数ｎｓオーダの刻みで粗い遅延（Course Delay）を与え、後置遅延回路３２は数十ｐｓオーダの刻みで密な遅延（Fine Delay）を与える。

図１で説明した半導体回路２の技術は、前置遅延回路３０および後置遅延回路３２それぞれに適用できる。

前置遅延回路３０は、複数ｍ個（ｍは整数）のサブ遅延回路Ｄ１〜Ｄｍと、セレクタ３１を備える。サブ遅延回路Ｄ１〜Ｄｍはカスケード接続されており、それぞれが所定の遅延量τｄ１〜τｄｍを与える。サブ遅延回路Ｄ１〜Ｄｍの接続ノードにはタップＴ１〜Ｔｍが設けられており、ｉ番目のタップからは、１段目〜i段目の遅延量τ１〜τｉの合成遅延Στｄｉを受けたパルスが出力される。セレクタ３１は、ＴＳ信号に応じて複数のタップに発生するパルスのいずれかを選択する。

サブ遅延回路Ｄ１〜Ｄｍそれぞれが、図１の半導体回路２に対応し、したがってサブ遅延回路Ｄ１〜Ｄｍはそれぞれ、第１信号処理回路１０と第２信号処理回路１２に分割されている。図５（ｂ）において、サブ遅延回路Ｄ１〜Ｄｍはそれぞれ、多段接続された遅延素子を含んで構成され、第１信号処理回路１０は前段の遅延素子を含み、第２信号処理回路１２が後段の遅延素子を含んでいる。第１信号処理回路１０に含まれる前段の遅延素子は、図１の第１スイッチング電源２０から電源電圧Ｖｄｄ１を受け、第２信号処理回路１２に含まれる後段の遅延素子は、図１の第２スイッチング電源２２から電源電圧Ｖｄｄ２を受ける。

この前置遅延回路３０によれば、電源電圧のリップルが、サブ遅延回路Ｄ１〜Ｄｍそれぞれの遅延量τｄ１〜τｄｍに及ぼす影響を抑制することができる。

後段の後置遅延回路３２についても、図１の半導体回路２に対応した構成を有している。つまり後置遅延回路３２は、第１サブ遅延回路３４と第２サブ遅延回路３６に分割されて構成される。第１サブ遅延回路３４は図１の第１信号処理回路１０に相当し、第２サブ遅延回路３６は図１の第２信号処理回路１２に相当する。第１サブ遅延回路３４および第２サブ遅延回路３６の構成も特に限定されるものではないが、複数の多段接続された遅延素子を含んで構成され、ＴＳ信号に応じて遅延素子の段数が切り換え可能な構成であってもよい。あるいは遅延素子のバイアスが調節に構成されてもよい。

後置遅延回路３２についても、図１の半導体回路２と同様の構成とすることにより、第１サブ遅延回路３４と第２サブ遅延回路３６で電源電圧のリップルに起因する遅延量のジッタを相殺することができる。

試験装置１００は、一般的な電子機器や半導体回路よりも高いタイミング精度が要求され、特にタイミング発生器１０２のジッタは、試験精度に大きく影響するため、極力抑制する必要がある。従来の試験装置では、タイミング発生器１０２のジッタを抑制するために、リップルフリーの電源電圧を生成可能なリニアレギュレータを用いるのが一般的であった。しかしながらリニアレギュレータの効率はスイッチングレギュレータのそれに比べて著しく劣るため、試験装置で消費される電力が非常に高くなっていた。

あるいは従来の試験装置において、電源回路としてスイッチング電源を用いようとすれば、電源電圧のリップルを除去するために、電源電圧の供給経路にフィルタを設けることも考えられる。しかしながらこの場合、電源回路の負荷が変動すると、電源電圧が負荷変動に応じてスパイクやディップが発生するという副次的な問題が発生する。こうした電源電圧のスイングは、やはり遅延量のジッタとして現れる。

実施の形態に係る半導体回路２を、試験装置１００内のさまざまな遅延回路に適用することにより、電源回路にスイッチング電源を用いて消費電力を低減することができ、さらにジッタフリーの信号を好適に生成できる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係る半導体回路の構成を示すブロック図である。 遅延回路である第１信号処理回路、第２信号処理回路により与えられる遅延量の電源電圧依存性を示す図である。 図１の半導体回路の動作を示すタイムチャートである。 実施の形態に係る試験装置の構成を示すブロック図である。 図５（ａ）、（ｂ）は、タイミング発生器の構成を示すブロック図である。

符号の説明

２…半導体回路、４ａ…遅延回路、４ｂ…遅延回路、８…信号処理回路、１０…第１信号処理回路、１２…第２信号処理回路、２０…第１スイッチング電源、２２…第２スイッチング電源、３０…前置遅延回路、３１…セレクタ、３２…後置遅延回路、３４…第１サブ遅延回路、３６…第２サブ遅延回路、Ｄ１…サブ遅延回路、１００…試験装置、１０２…タイミング発生器、１０３…パルス選択部、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、２００…ＤＵＴ、Ｓ１…第１信号、Ｓ２…第２信号、Ｓ３…第３信号。

Claims (11)

1. 第１信号に所定の信号処理を施し、その特性値に変化を与えて第２信号として出力する第１信号処理回路と、
   前記第２信号に前記所定の信号処理を施し、その前記特性値に変化を与えて第３信号として出力する第２信号処理回路と、
   前記第１信号処理回路に電源電圧を供給する第１スイッチング電源と、
   前記第２信号処理回路に電源電圧を供給する第２スイッチング電源と、
   を備え、
   前記第１信号処理回路が前記第１信号の前記特性値に与える変化量と、前記第２信号処理回路が前記第２信号の前記特性値に与える変化量は、電源電圧に対する依存性を有し、
   前記第１スイッチング電源と前記第２スイッチング電源の位相は、前記第１信号の前記特性値の変化量とその目標値との誤差と、前記第２信号の前記特性値の変化量とその目標値との誤差がキャンセルするように設定されることを特徴とする半導体回路。
2. 前記第１スイッチング電源と前記第２スイッチング電源は、逆相で動作することを特徴とする請求項１に記載の半導体回路。
3. 第１信号に所定の信号処理を施し、その特性値に変化を与えて第２信号として出力する第１信号処理回路と、
   前記第２信号に前記所定の信号処理を施し、その前記特性値に変化を与えて第３信号として出力する第２信号処理回路と、
   前記第１信号処理回路に電源電圧を供給する第１スイッチング電源と、
   前記第２信号処理回路に電源電圧を供給する第２スイッチング電源と、
   を備え、
   前記第１信号処理回路が前記第１信号の前記特性値に与える変化量と、前記第２信号処理回路が前記第２信号の前記特性値に与える変化量は、電源電圧に対する依存性を有し、
   前記第１スイッチング電源と前記第２スイッチング電源は、逆相で動作することを特徴とする半導体回路。
4. カスコード接続され、それぞれが入力された信号に対して同種の信号処理を施し、その特性値に変化を与える複数の信号処理回路と、
   前記複数の信号処理回路ごとに設けられ、対応する前記信号処理回路に電源電圧を供給する複数のスイッチング電源と、
   を備え、
   前記複数の信号処理回路それぞれが信号の前記特性値に与える変化量は、電源電圧に対する依存性を有し、
   前記複数のスイッチング電源の位相は、前記複数の信号処理回路が前記信号の前記特性値に与える変化量の合計がその目標値と一致するように設定されることを特徴とする半導体回路。
5. 信号処理回路がｎ個（ｎは２以上の整数）のとき、前記複数のスイッチング電源の位相は、（３６０／ｎ）度づつシフトしていることを特徴とする請求項４に記載の半導体回路。
6. カスコード接続され、それぞれが入力された信号に対して同種の信号処理を施し、その特性値に変化を与える複数の信号処理回路と、
   前記複数の信号処理回路ごとに設けられ、対応する前記信号処理回路に電源電圧を供給する複数のスイッチング電源と、
   を備え、
   前記複数の信号処理回路それぞれが信号の前記特性値に与える変化量は、電源電圧に対する依存性を有し、
   信号処理回路がｎ個（ｎは２以上の整数）のとき、前記複数のスイッチング電源の位相は、（３６０／ｎ）度づつシフトしていることを特徴とする半導体回路。
7. 複数の前記信号処理回路は同じ構成を有することを特徴とする請求項１から６のいずれかに記載の半導体回路。
8. 複数の前記信号処理回路それぞれが信号の特性値に与える変化量の電源電圧に対する感度は、略等しいことを特徴とする請求項１から６のいずれかに記載の半導体回路。
9. 前記信号処理回路は遅延回路であることを特徴とする請求項１から８のいずれかに記載の半導体回路。
10. 前記信号処理回路は増幅回路であることを特徴とする請求項１から８のいずれかに記載の半導体回路。
11. 入力されたクロックに遅延を与える請求項９に記載の半導体回路を備えることを特徴とする試験装置。

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