JP2009218494A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】不揮発性半導体メモリの動作の安定化を図ることができ、また、不揮発性半導体メモリの製造コストを削減できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、第１ゲート絶縁膜２Ａと電荷蓄積層３Ａとブロック絶縁膜４Ａと第１ゲート電極１０Ａとを有するメモリセルＭＣと、第２ゲート絶縁膜２１と第２ゲート電極１０Ｂとを有する第１トランジスタＳＴｒと、第３ゲート絶縁膜２Ｃと第３ゲート電極１０Ｃとを有する第２トランジスタＬＶＴｒと、第４ゲート絶縁膜２Ｄと、第４ゲート電極１０Ｄとを有する第３トランジスタＨＶＴｒとを具備し、第２ゲート絶縁膜２１はブロック膜４Ａと同一構成の絶縁膜４Ｂを含み、第２ゲート電極１０Ｂは第１ゲート電極１０Ａと同一構成となり、第３及び第４ゲート電極１０Ｃ，１０Ｄはその一部に、第１ゲート電極１０Ａと同一構成の導電層６Ｄ，７Ｄを含む。
【選択図】 図２

Description

本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。

不揮発性半導体メモリ、例えば、フラッシュメモリは、様々な電子機器に搭載されている。近年では、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセルを用いたフラッシュメモリが報告されている（例えば、特許文献１参照）。

フラッシュメモリにおいて、選択トランジスタは、メモリセルと同時に形成されるため、そのゲート構造はメモリセルと同じ構造となる。この構造では、選択トランジスタも電荷蓄積層を含むため、フラッシュメモリの書き込み／読み出し動作を複数回行うと、読み出し時に選択トランジスタのゲート電極に印加される電圧によって選択トランジスタの電荷蓄積層に電荷が注入される。これは、選択トランジスタのしきい値電圧の変化を引き起こし、フラッシュメモリの誤動作を引き起こす。

この問題を改善するため、メモリセル及び選択トランジスタのゲート構造をそれぞれ異なるように構成する必要が生じる。この場合、メモリセルと選択トランジスタとをそれぞれ異なった製造工程で形成することになり、フラッシュメモリと全体としての製造工程が増え、製造コストが増加してしまう。

さらに、その場合では、メモリセルと選択トランジスタのゲート構成が異なるため、同時にゲート加工することが困難になる。そのため、メモリセルと選択トランジスタとの間の距離を大きくして、加工に十分なプロセスマージンを確保し、それぞれ異なる工程でゲート加工する必要がある。その結果として、チップ面積が大きくなり、さらに製造コストが増加する問題があった。

加えて、メモリセル及び選択トランジスタと同一チップ（ウェハ）上に形成される周辺回路において、その周辺回路を構成する周辺トランジスタのゲート電極が、メモリセル及び選択トランジスタのゲート構成と異なる材料で形成される場合もある。この場合、周辺トランジスタとメモリセル及び選択トランジスタとで、異なる工程でトランジスタのゲートを形成する必要が生じるため製造工程が増大してしまい、更なる製造コストの増加が問題となっていた。
特開２００４−２９６６８３号公報

本発明は、不揮発性半導体メモリの動作の安定化を図ることができ、また、不揮発性半導体メモリの製造コストを低減できる技術を提案する。

本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２トランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、を具備し、前記第２ゲート絶縁膜は、前記ブロック膜と同一構成の絶縁膜を含み、前記第２ゲート電極は、前記第１ゲート電極と同一構成となり、前記第３及び第４ゲート電極は、その一部に、前記第１ゲート電極と同一構成の導電層を含む、ことを備える。

本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２のトランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、を具備し、前記第２ゲート絶縁膜は、その一部に、前記ブロック膜と同一構成の絶縁膜を含み、前記第１ゲート電極は、複数の導電層から構成される積層構造を有し、前記第２ゲート電極は、前記第１ゲート電極と同一構成となり、前記第３及び第４ゲート電極は、その一部に、前記第１ゲート電極を構成する複数の導電層のうち少なくとも１つの層と同一構成の導電層を含む、ことを備える。

本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に設けられるメモリセルアレイ領域と、前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２トランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、を具備し、前記第２及び第３ゲート絶縁膜は、その一部に、前記ブロック膜と同一構成の絶縁膜を含み、前記第２及び第３ゲート電極は、前記第１ゲート電極と同一構成となっている、ことを備える。

本発明によれば、不揮発性半導体メモリの動作の安定化を図ることができ、また、不揮発性半導体メモリの製造コストを低減できる。

以下、図面を参照しながら、本発明の例を実施するための複数の形態について詳細に説明する。

１． 概要
本発明の実施形態は、不揮発性半導体メモリ、特に、フラッシュメモリに関する。

本実施形態のフラッシュメモリにおいて、メモリセルは、例えばＭＯＮＯＳ型のゲート構造を有している。

メモリセルと同一チップ上に設けられる選択トランジスタ及び周辺トランジスタ（低耐圧系又は高耐圧系ＭＩＳトランジスタ）は、メモリセルの電荷蓄積層と同一構成の絶縁膜を含まないゲート構造となっている。また、選択トランジスタ及び周辺トランジスタのゲート構造は、メモリセルのブロック絶縁膜と同一構成の絶縁膜をそれらのトランジスタのゲート絶縁膜の一部に含み、メモリセルのゲート電極と同一構成の導電層をそれらのトランジスタのゲート電極の一部に含んでいる。

この構造によれば、選択トランジスタ及び周辺トランジスタはＭＩＳトランジスタとなり、フラッシュメモリの動作時にゲート電極に電圧が印加されても、しきい値電圧の変動は生じない。したがって、本発明の実施形態によれば、フラッシュメモリの誤動作を防止できる。

また、上記の構造によれば、メモリセルと選択及び周辺トランジスタのゲート構造の差異は、膜厚の薄い電荷蓄積層（例えば、５ｎｍ程度）の有無である。そのため、各々のゲートを構成する積層体が含む導電層及び絶縁層膜は、ほぼ同一の構成となり、製造工程におけるゲート加工は容易になる。したがって、本発明の実施形態によれば、フラッシュメモリの製造コストを低減できる。

２． 実施形態
以下、図１乃至図１８を参照して、本発明の各実施形態に係る不揮発性半導体メモリについて、説明する。以下、各実施形態では、フラッシュメモリを例として、説明する。

（１） 第１の実施形態
以下、図１乃至図１３を用いて、本発明の第１の実施形態に係るフラッシュメモリについて、説明する。

（ａ） 構成
図１を用いて、本発明の実施形態に係る不揮発性半導体メモリの構成について、説明する。本実施形態においては、不揮発性半導体メモリとして、フラッシュメモリを例に説明する。

図１は、フラッシュメモリの構成を示す概略図である。図１に示すように、フラッシュメモリは、主に、メモリセルアレイ領域１００とその周囲の周辺回路領域２００とから構成され、それらは同一のチップ（半導体基板）上に設けられている。

メモリセルアレイ領域１００内には、少なくとも１つのメモリセル及び少なくとも１つの選択トランジスタが、設けられている。メモリセルは記憶素子として機能し、選択トランジスタはデータの書き込み／読み出し選択されたメモリセルに対するスイッチ素子として機能する。

以下では、メモリセルアレイ領域１００内のうち、メモリセルが形成（配置）される領域のことを、メモリセル形成領域と呼び、選択トランジスタが形成（配置）される領域のことを、選択トランジスタ形成領域と呼ぶ。このメモリセル形成領域と選択トランジスタ形成領域は、メモリセルアレイ領域１００内で隣接して、配置されている。

また、周辺回路領域２００内には、ワード線・セレクトゲート線ドライバ２１０、センスアンプ回路２２０及び制御回路２３０が設けられる。これらの回路２１０，２２０，２３０は、周辺トランジスタとして、複数の低耐圧系ＭＩＳトランジスタ及び複数の高耐圧系ＭＩＳトランジスタを有している。

以下では、周辺回路領域２００内のうち、低耐圧系ＭＩＳトランジスタが形成（配置）される領域のことを、低耐圧系領域と呼び、高耐圧系ＭＩＳトランジスタが形成（配置）される領域のことを、高耐圧系領域と呼ぶ。

以下、本発明の各実施形態において、メモリセル及び選択トランジスタを、１つずつ図示して、その構造について説明する。また、周辺トランジスタについても、低耐圧系ＭＩＳトランジスタと高耐圧系ＭＩＳトランジスタとをそれぞれ１つずつ図示して、その構造について説明する。

（ｂ） 構造
図２乃至図４を用いて、本発明の第１の実施形態に係るメモリセルＭＣ、選択トランジスタＳＴ、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒの構造について、説明する。

図２は、メモリセルアレイ領域１００及び周辺回路領域２００の平面構造を示している。図２に示すように、メモリセルアレイ領域１００は、複数の素子領域ＡＡと複数の素子分離領域ＳＴＩとからなっている。素子領域ＡＡは、Ｙ方向に延在するストライプ形状をそれぞれ有し、Ｙ方向に直行するＸ方向に沿って、設けられている。隣接する２つの素子領域ＡＡ間には、１つの素子分離領域ＳＴＩが設けられ、この素子分離領域ＳＴＩによって、隣接する素子領域ＡＡが電気的に分離されている。

ワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬは、複数の素子領域ＡＡをまたぐように、Ｘ方向に沿って延在している。ワード線ＷＬと素子領域ＡＡとが交差する領域には、メモリセルＭＣがそれぞれ設けられる。また、セレクトゲート線ＳＧＬと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴｒがそれぞれ設けられている。Ｙ方向に隣接するワード線ＷＬ間、隣接するセレクトゲート線間、及びワード線ＷＬとセレクトゲート線ＳＧＤＬ，ＳＧＳＬとの間の素子領域ＡＡ内には、メモリセルＭＣ及び選択トランジスタＳＴｒのソース領域又はドレイン領域となる不純物拡散層が形成される。

選択トランジスタＳＴｒのソース／ドレイン領域となる２つの不純物拡散層のうち、一方は、メモリセルＭＣと共有され、他方の不純物拡散層は、その表面上に設けられたコンタクトプラグＣＰ１，ＣＰ２と接続される。ドレイン側（セレクトゲート線ＳＧＤＬ側）に設けられた選択トランジスタＳＴｒにおいて、その他方の不純物領域上に設けられたコンタクトプラグＣＰ１は、Ｙ方向に延在するストライプ形状のビット線（図示せず）に接続される。また、ソース側（セレクトゲート線ＳＧＳＬ側）に設けられた選択トランジスタＳＴｒにおいて、その他方の不純物領域上に設けられたコンタクトプラグＣＰ２は、ソース線（図示せず）に接続される。

また、図２には、周辺回路領域２００の平面構造も図示されている。低耐圧系領域２０１は、素子分離領域ＳＴＩＬと、それに取り囲まれた素子領域ＡＡＬとから構成されている。低耐圧系トランジスタのゲート電極１０Ｃは、素子領域ＡＡＬを分断するように、素子領域ＡＡＬ上に設けられている。また、素子領域ＡＡＬ内には、ゲート電極１０Ｃを挟み込むように、ソース／ドレイン領域となる２つの不純物拡散層８Ｃが設けられている。

高耐圧系領域２０２は、素子分離領域ＳＴＩＨと、それに取り囲まれた素子領域ＡＡＨとから構成されている。高耐圧系トランジスタのゲート電極１０Ｄは、素子領域ＡＡＨを分断するように、素子領域ＡＡＨ上に設けられている。また、素子領域ＡＡＨ内には、ゲート電極１０Ｄを挟み込むように、ソース／ドレイン領域となる２つの不純物拡散層８Ｄが設けられている。

低耐圧系／高耐圧系トランジスタＬＶＴｒ，ＨＶＴｒにおいて、不純物拡散層８Ｃ，８Ｂ上及びゲート電極１０Ｃ，１０Ｄ上に、コンタクトプラグ（図示せず）が設けられる。このコンタクトプラグは上層に設けられた配線（図示せず）に接続され、これによって、不純物拡散層８Ｃ，８Ｄ及びゲート電極１０Ｃ，１０Ｄの電位が制御される。

図３は、図２のメモリセルアレイ領域１００内におけるＡ−Ａ’線及びＢ−Ｂ’線に沿う断面構造と、図２の周辺回路領域２００内におけるＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面構造を示している。図３に示す断面構造は、各素子のチャネル長方向の断面構造に対応している。また、図４は、図２のメモリセルアレイ領域１００内におけるＥ−Ｅ’線及びＦ−Ｆ’に沿う断面構造と、図２の周辺回路領域２００内におけるＧ−Ｇ’線及びＨ−Ｈ’線に沿う断面構造を示している。図４に示す断面構造は、各素子のチャネル幅方向の断面構造に対応している。

図３に示すように、メモリセルＭＣはＭＯＮＯＳ構造の素子であり、メモリセル形成領域１０１内に配置されている。このメモリセルＭＣにおいて、ゲート絶縁膜２Ａは半導体基板１表面に設けられ、このゲート絶縁膜２Ａは、データの書き込み時、即ち、電荷蓄積層への電荷注入時には、トンネル絶縁膜として機能する。以下では、ゲート絶縁膜２Ａのことを、トンネル絶縁膜２Ａと呼ぶ。尚、このトンネル絶縁膜２Ａは、データの保持時には、電荷蓄積層３Ａ内の電荷に対し、電子障壁として機能する。トンネル絶縁膜２Ａは、例えば、シリコン酸化膜であり、その膜厚は、メモリセルのリテンション特性を確保するため、３ｎｍ〜５ｎｍ程度となっている。

トンネル絶縁膜２Ａ上には、電荷蓄積層３Ａが設けられている。電荷蓄積層３Ａはデータの記憶を担い、例えば、シリコン窒化膜のように、電荷捕獲準位を多く含む絶縁膜から構成されている。電荷蓄積層（シリコン窒化膜）３Ａの膜厚は、例えば、３ｎｍ〜１０ｎｍ程度である。

電荷蓄積層３Ａ上には、ブロック絶縁膜４Ａが設けられ、さらにブロック絶縁膜４Ａ上にはゲート電極１０Ａが設けられている。ブロック絶縁膜４Ａは、電荷蓄積層３Ａ内に捕獲された電荷が、ゲート電極１０Ａに放出されるのを防止する。
ブロック絶縁膜４Ａは、例えば、アルミナ膜（Ａｌ_２Ｏ_３）、酸化ハフニウム膜（ＨｆＯ_２）、酸化タンタル膜（Ｔａ_２Ｏ_３）、酸化ランタン膜（Ｌａ_２Ｏ_３）などの高誘電体絶縁膜が用いられる。ブロック絶縁膜４ＡにＡｌ_２Ｏ_３が用いられた場合、その膜厚は、例えば、１０ｎｍ〜２０ｎｍ程度となる。
ゲート電極１０Ａは、例えば、ブロック絶縁膜４Ａ上の導電層６Ａと、導電層６Ａ上の導電層７Ａとからなる積層構造を有している。導電層６Ａは、例えば、窒化タンタル膜（ＴａＮ）６Ａである。又、導電層７Ａは、例えば、ニッケルシリサイド膜（ＮｉＳｉ_２）７Ａである。ＴａＮ膜６Ａは、ブロック絶縁膜４Ａと低抵抗電極材（例えば、ＮｉＳｉ_２）との間の仕事関数の違いを調整する機能を有し、例えば、炭化タンタル膜（ＴａＣ）でもよい。尚、ＴａＮ膜６Ａの代わりに、ポリシリコン膜を用いてもよい。
また、半導体基板１内には、メモリセルＭＣのソース／ドレイン領域として機能する２つの拡散層８Ａが設けられている。

図４に示すように、メモリセルＭＣのチャネル幅方向の断面構造は、ＴａＮ膜６Ａ、ブロック絶縁膜４Ａ、電荷蓄積層３Ａ及びゲート絶縁膜２Ａの側面が素子分離絶縁膜９の側面とそれぞれ接触し、ＮｉＳｉ_２膜７ＡはＴａＮ膜６Ａ上面及び素子分離絶縁膜９上面に接触した構造となっている。

選択トランジスタＳＴｒは、選択トランジスタ形成領域１０２内に配置される。
選択トランジスタＳＴｒは、半導体基板１上のゲート絶縁膜２１と、ゲート絶縁膜２１上のゲート電極１０Ｂとを有している。そして、選択トランジスタＳＴｒのソース／ドレイン領域として機能する２つの拡散層８Ｂが、半導体基板１内に設けられている。

ゲート電極１０Ｂは、ゲート絶縁膜２１上の導電層６Ｂと導電層７Ｂとから構成されている。それらの層６Ｂ，７Ｂは、メモリセルＭＣのゲート電極１０Ａを構成しているＴａＮ膜６Ａ及びＮｉＳｉ_２膜７Ａと、それぞれ同じ材料・膜厚である。以下では、導電層６ＢのことをＴａＮ膜６Ｂと呼び、導電層７ＢのことをＮｉＳｉ_２膜７Ｂと呼ぶ。

ここで、選択トランジスタＳＴｒのゲート絶縁膜２１は、積層構造を有している。具体的には、ゲート絶縁膜２１は、半導体基板１表面上の絶縁膜２Ｂと、この絶縁膜２Ｂ上の絶縁膜４Ｂから構成されている。絶縁膜４Ｂは、メモリセルＭＣのブロック絶縁膜４Ａと同じ材料・膜厚で構成されている。絶縁膜２Ｂは、例えば、シリコン酸化膜であり、その膜厚は、２ｎｍ〜１０ｎｍである。選択トランジスタＳＴｒのゲート絶縁膜２１の膜厚は、メモリセルＭＣのトンネル酸化膜２Ａの膜厚とブロック絶縁膜４Ａの膜厚の和よりも厚いことが好ましい。

選択トランジスタＳＴｒのチャネル幅方向の断面構造は、ＴａＮ膜６Ｂ、ゲート絶縁膜２１の側面が素子分離絶縁膜９の側面とそれぞれ接触し、ＮｉＳｉ_２膜７ＢはＴａＮ膜６Ｂ上面及び素子分離絶縁膜９上面に接触した構造となっている。
図３及び図４に示すように、本実施形態の選択トランジスタＳＴｒは、そのゲート構造を構成する積層体（以下、ゲート積層体と呼ぶ）内に、電荷蓄積層が含まれていない。

低耐圧系ＭＩＳトランジスタＬＶＴｒは、低耐圧系領域２０１内に設けられている。低耐圧系ＭＩＳトランジスタＬＶＴｒは、半導体基板１上のゲート絶縁膜２Ｃと、ゲート絶縁膜２Ｃ上のゲート電極１０Ｃとを有している。そして、ソース／ドレイン領域として機能する２つの拡散層８Ｃが、半導体基板１内に設けられている。

ゲート絶縁膜２Ｃは、例えば、シリコン酸化膜であり、その膜厚は、例えば、５ｎｍ〜１０ｎｍ程度である。ゲート絶縁膜２Ｃの膜厚は、選択トランジスタＳＴｒの積層構造のゲート絶縁膜２１の膜厚よりも薄く、トンネル絶縁膜２Ａの膜厚よりも厚い。

ゲート電極１０Ｃは、導電層５Ｃ、導電層６Ｃ及び導電層７Ｃから構成されている。導電層５Ｃは、例えば、ポリシリコン膜である。導電層６Ｃ及び導電層７Ｃは、メモリセルのゲート電極１０Ａと同じ構成となっている。つまり、導電層６ＣはＴａＮ膜からなり、導電層７ＣはＮｉＳｉ_２膜からなる。以下では、導電層５Ｃのことをポリシリコン膜５Ｂと呼び、導電層６ＣのことをＴａＮ膜６Ｃと呼び、導電層７ＣのことをＮｉＳｉ_２膜７Ｃと呼ぶ。

低耐圧系ＭＩＳトランジスタＬＶＴｒのチャネル幅方向の断面構造は、ＴａＮ膜６Ｃ、ポリシリコン膜５Ｃ及びゲート絶縁膜２１の側面が素子分離絶縁膜９の側面とそれぞれ接触し、ＮｉＳｉ_２膜７ＣはＴａＮ膜６Ｃ上面及び素子分離絶縁膜９上面に接触した構造となっている。
高耐圧系ＭＩＳトランジスタＨＶＴｒは、高耐圧系領域２０２内に設けられている。

高耐圧系ＭＩＳトランジスタＬＶＴｒは、半導体基板１上のゲート絶縁膜２Ｄと、ゲート絶縁膜２Ｄ上のゲート電極１０Ｄと、半導体基板１内のソース／ドレイン領域として機能する２つの拡散層８Ｄとを有している。

ゲート絶縁膜２Ｄは、例えば、シリコン酸化膜であり、その膜厚は、例えば、３０ｎｍ〜４０ｎｍ程度である。ゲート絶縁膜２Ｄの膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２Ｃの膜厚よりも厚い。これは、高耐圧系ＭＩＳトランジスタＨＶＴｒが高電圧の転送を担う素子であるため、その駆動電圧が低耐圧系ＭＩＳトランジスタＬＶＴｒの駆動電圧よりも大きく、十分なゲート耐圧を確保することが好ましいためである。

また、ゲート電極１０Ｄは、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０Ｃと同一構成であり、３つの導電層から構成されている。つまり、ポリシリコン膜５Ｄと、メモリセルのゲート電極１０Ａと同一構成のＴａＮ膜６ＤとＮｉＳｉ_２膜７Ｃとから構成されている。

また、チャネル幅方向の構造も、低耐圧系ＭＩＳトランジスタと同様であり、ＴａＮ膜６Ｄ、ポリシリコン膜５Ｄ及びゲート絶縁膜２Ｄの側面が素子分離絶縁膜９の側面とそれぞれ接触し、ＮｉＳｉ_２膜７ＤはＴａＮ膜６Ｄ上面及び素子分離絶縁膜９上面に接触した構造となっている。

図３及び図４に示すように、周辺経路領域に配置される低耐圧／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒは、選択トランジスタＳＴｒと同様に、ゲート積層体内に電荷蓄積層が含まれない構成となっている。

本発明の第１の実施形態においては、選択トランジスタＳＴｒのゲート構造は、メモリセルと同様の電荷蓄積層を含まない構成となっている。そのため、書き込み／読み出し動作時に選択トランジスタのゲート電極１０Ｂに電圧が印加されても、ゲート積層体内に電荷が注入・蓄積されることはない。したがって、繰り返しの書き込み／読み出し動作を行っても、選択トランジスタＳＴｒのしきい値電圧の変動は生じない。

また、本実施形態においては、選択トランジスタＳＴｒのゲート絶縁膜２１は、メモリセルＭＣのブロック絶縁膜４Ａと同一構成の絶縁膜４Ｂを含んでいる。また、選択トランジスタＳＴｒのゲート電極１０Ｂは、メモリセルＭＣのゲート電極１０Ａと同一の構成である。

従来のように、選択トランジスタＳＴｒが電荷蓄積層を含まない構成とするために、メモリセルＭＣと選択トランジスタＳＴｒのゲート構造を互いに異なる構成とすると、ゲート絶縁膜上に形成する膜を別々に形成しなければならない。この場合、メモリセル及び選択トランジスタのゲート積層体において、それを構成する複数の膜ごとに異なる工程が必要となり、製造工程数が増大してしまう。
また、メモリセルＭＣと選択トランジスタＳＴｒとで、ゲート絶縁膜及びゲート電極を作り分ける場合、メモリセルの製造工程と選択トランジスタの製造工程とで複数のリソグラフィー工程が、素子毎に必要になり、製造工程が、さらに増大してしまう。加えて、リソグラフィー工程を素子毎に行う場合、プロセスマージンの確保のため、メモリセル形成領域１０１と選択トランジスタ形勢領域１０２との間の距離を大きくする必要がある。その結果、チップ面積が増大し、製造コストが増加する問題があった。

これに対し、本発明の第１の実施形態では、選択トランジスタＳＴｒのゲート絶縁膜２１及びゲート電極１０Ｂは、メモリセルＭＣを構成している膜と、ほぼ同じ膜で構成されている。このため、選択トランジスタＳＴｒ及びメモリセルＭＣとを構成している膜を、ほぼ同時に形成できる。

さらに、選択トランジスタＳＴｒが膜厚の薄い電荷蓄積層を含まないのみで、選択トランジスタＳＴｒとメモリセルＭＣとはほぼ同じゲート構造であり、メモリセルＭＣと選択トランジスタのゲート電極及びゲート絶縁膜の加工を、同時実行することができる。そのため、製造コストを低減することができる。

また、この構造では、メモリセルと選択トランジスタ間に１回のリソグラフィー工程を行うだけで済むことから、メモリセルと選択トランジスタ間の距離を大きくしなくてもよい。そのため、チップ面積を縮小できるため、製造コストを低減することができる。

同様に、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒにおいても、電荷蓄積層に含まないため、ＭＩＳトランジスタのしきい値電圧が変動することを防止できる。また、ゲート電極１０Ｃ，１０Ｄの構成の一部が、メモリセルのゲート電極１０Ａの構成と同じであるため、メモリセルＭＣと同時にゲート加工を行うことができる。そのため、フラッシュメモリの製造コストを抑制できる。

以上のように、本発明の第１の実施形態によれば、不揮発性半導体メモリが含む選択トランジスタ及び周辺トランジスタのしきい値電圧変動の発生を防止でき、フラッシュメモリの動作の安定化を図ることができる。さらに、本発明の第１の実施形態によれば、製造工程数の増大及びチップ面積の増大を抑制できるため、不揮発性半導体メモリの製造コストを低減することができる。

（ｃ） 製造方法
以下、図３乃至図１１を参照して、本実施形態に係る不揮発性半導体メモリの製造方法の一例を説明する。

はじめに、図５に示すように、メモリセル形成領域１０１、選択トランジスタ形成領域１０１、低耐圧系領域２０１及び高耐圧系領域２０２において、例えば、イオン注入法により、所定の不純物濃度のウェル領域（図示せず）が、半導体基板１（例えば、シリコン基板）内にそれぞれ形成される。

そして、高耐圧系領域２０２の半導体基板１表面上に、高耐圧系ＭＩＳトランジスタのゲート絶縁膜の一部となる、例えば、シリコン酸化膜２Ｄが熱酸化法によって、３０ｎｍ〜４０ｎｍ程度の膜厚となるように形成される。この際、他の素子の形成領域１０１，１０２，２０２内に形成されたシリコン酸化膜は、フォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、除去される。これによって、メモリセル形成領域１０１、選択トランジスタ形成領域１０２及び低耐圧系領域２０１内の半導体基板１表面が露出する。

続いて、露出した半導体基板１表面上に、例えば、熱酸化処理によって、新たなシリコン酸化膜２Ｃ，２Ｃ’が、５ｎｍ〜１０ｎｍ程度の膜厚となるように形成される。低耐圧系領域２０２内に形成されたシリコン酸化膜２Ｃは、低耐圧系ＭＩＳトランジスタのゲート絶縁膜となる。そして、シリコン酸化膜２Ｃ，２Ｃ’、２Ｄ上に、低耐圧系／高耐圧系ＭＩＳトランジスタのゲート電極の一部となる、ポリシリコン膜５，５’が、例えばＣＶＤ法によって、堆積される。

次に、図６に示すように、リソグラフィー技術及びＲＩＥ法により、メモリセル及び選択トランジスタ形成領域１０１，１０２内のシリコン酸化膜及びポリシリコン膜が除去される。この後、例えば、熱酸化処理により、メモリセル形成領域１０１内及び選択トランジスタ形成領域１０２内の半導体基板１表面に、シリコン酸化膜２Ａ，２Ａ’が、３ｎｍ〜５ｎｍ程度の膜厚となるように形成される。シリコン酸化膜２Ａは、メモリセルのゲート絶縁膜（トンネル絶縁膜）となる。続いて、シリコン酸化膜２Ａ，２Ａ’上に、メモリセルの電荷蓄積層となる、例えば、シリコン窒化膜３が、３ｎｍ〜１０ｎｍ程度の膜厚となるように、ＣＶＤ法によって形成される。

尚、この工程において、シリコン酸化膜２Ａの形成と同時に、低耐圧系／高耐圧系領域２０１，２０２内のポリシリコン膜５上に、シリコン酸化膜２Ａ’が形成される。そのシリコン酸化膜２Ａ’上には、シリコン窒化膜３が形成される。

そして、図７に示すように、フォトリソグラフィー技術及びＲＩＥ法により、選択トランジスタ形成領域１０２内のシリコン窒化膜及びシリコン酸化膜が除去される。それらの除去により露出した半導体基板１表面に、例えば、熱酸化処理によって、選択トランジスタのゲート絶縁膜の一部となるシリコン酸化膜２Ｂが形成される。

その後、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、Ａｌ_２Ｏ_３膜４が、メモリセル形成領域１０１内のシリコン窒化膜３上に、１０ｎｍ〜２０ｎｍ程度の膜厚となるように形成される。これと同時に、Ａｌ_２Ｏ_３膜４は、選択トランジスタ形成領域１０２内のシリコン酸化膜２Ｂ上及び低耐圧系／高耐圧系領域２０１，２０２内のシリコン窒化膜３’上にそれぞれ形成される。

このＡｌ_２Ｏ_３膜４は、メモリセルのブロック膜となり、また、選択トランジスタのゲート絶縁膜の一部ともなる。

次に、図８に示すように、例えば、フォトリソグラフィー技術及びＲＩＥ法により、低耐圧系／高耐圧系領域２０１，２０２内のＡｌ_２Ｏ_３膜、シリコン窒化膜及びポリシリコン膜上のシリコン酸化膜が除去される。そして、ＴａＮ膜６が、メモリセル形成領域１０１及び選択トランジスタ形成領域１０２内のＡｌ_２Ｏ_３膜４上に形成される。これと同時に、ＴａＮ膜６は、低耐圧系／高耐圧系領域２０１，２０２内のポリシリコン膜５上に堆積される。このＴａＮ膜６は、各素子のゲート電極の一部となる導電材である。但し、ＴａＮ膜６に限定されず、Ａｌ_２Ｏ_３膜（高誘電体膜）と低抵抗率のゲート電極材との間に生じる仕事関数の違いを調整できる他の材料であってもよい。
そして、ＴａＮ膜６上に、マスク材となるシリコン窒化膜１５が堆積される。

続いて、チャネル幅方向の断面図である図９に示すように、例えば、フォトリソグラフィー技術により、各素子領域１０１，１０２，２０１，２０２のシリコン窒化膜１５に対し、チャネル幅方向の加工のためのマスクパターンが形成される。この形成されたマスクパターンに基づいて、シリコン窒化膜（マスク材）１５、ＴａＮ膜、Ａｌ_２Ｏ_３膜、シリコン窒化膜（電荷蓄積層）３、シリコン酸化膜２Ａ，２Ｂ，２Ｃ，２Ｄ及び半導体基板１が、例えば、ＲＩＥ法によって、各領域１０１，１０２，２０１，２０２において同時の工程で、順次エッチングされる。これによって、素子分離領域となる、例えばＳＴＩ構造の溝が、半導体基板１内に形成される。そして、その溝内に、ＣＶＤ法及びマスク材１５をストッパとしたＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜９が埋め込まれる。

以降は便宜上、チャネル長方向の断面を用いて説明する。次に、図１０に示すように、ＴａＮ膜６上のシリコン窒化膜（マスク材）が除去された後、ポリシリコン膜７がＴａＮ膜６上に形成され、さらに、ゲート加工時にマスク材となるシリコン窒化膜１７が、ポリシリコン膜７上に堆積される。

続いて、例えば、フォトリソグラフィー技術を用いて、各素子領域１０１，１０２，２０１，２０２内のシリコン窒化膜１７に対し、チャネル長方向の加工のためのマスクパターンが形成される。その形成されたパターンに基づき、各領域１０１，１０２，２０１，２０２において同時の工程で、ポリシリコン膜、ＴａＮ膜、Ａｌ_２Ｏ_３膜、シリコン窒化膜（電荷蓄積層）が順次エッチングされる。

これによって、メモリセルＭＣ、選択トランジスタＳＴｒ、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極を構成する積層体（ゲート積層体）が、それぞれ形成される。尚、この際、半導体基板１表面上のシリコン酸化膜をエッチングしてもよい。

続いて、形成されたゲート積層体に対して自己整合的に、ソース／ドレイン領域となる拡散層８Ａ，８Ｂ，８Ｃ，８Ｄが、例えば、イオン注入法によって、各素子領域１０１，１０２，２０１，２０２の半導体基板１内に形成される。

ゲート加工の後、図１１に示すように、層間絶縁膜１１が形成され、マスク材としてのシリコン窒化膜が除去される。そして、露出したポリシリコン膜７表面上に、例えば、ニッケル（Ｎｉ）膜がスパッタ法により、堆積される。この後、ポリシリコン膜７のシリサイド化のための加熱処理が実行される。
このとき熱処理の条件は、以下の構造が得られる条件であることが好ましい。メモリセルＭＣ及び選択トランジスタＳＴｒのゲート積層体においては、ポリシリコン膜７が完全にシリサイド化し、ＮｉＳｉ_２膜とＴａＮ膜６Ａ，６Ｂとの２層構造となる。それと同時に、低耐圧系／高耐圧系ＭＩＳトランジスタのゲートを構成する積層体においては、ＮｉＳｉ_２膜、ＴａＮ膜６Ｃ，６Ｄ及びポリシリコン膜５Ｃ，５Ｄとが積層された３層構造となる。これは、メモリセルＭＣ及び選択トランジスタＳＴｒにおいては、ゲート電極がワード線及び選択ゲート線として機能するため、低抵抗値であることが好ましく、周辺トランジスタにおいては、しきい値電圧のばらつきを抑制するため、ポリサイド構造のゲート電極であることが好ましいためである。

そのような条件下のシリサイド処理により、図２に示すように、メモリセルＭＣのゲート電極１０Ａ、選択トランジスタＳＴｒのゲート電極１０Ｂ、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０Ｃの一部、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄの一部が、それぞれ、ＮｉＳｉ_２膜となる。そして、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０Ｃの一部、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄの一部がポリシリコン膜５Ｃ，５Ｄとなる。また、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒは、そのゲート電極１０Ｃ，１０Ｄにおいて、ＮｉＳｉ_２膜７Ｃ，７Ｄとポリシリコン膜５Ｃ，５Ｄとの間にＴａＮ膜６Ｃ，６Ｄが介在している。

この後、一般的に知られた手法を用いて、コンタクトや上層の配線層を形成することで、フラッシュメモリが完成する。

以上の工程によって、選択トランジスタＳＴｒ及び低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒにおいて、そのゲート積層体内に、電荷蓄積層３Ａを含まれない構成とできる。
それゆえ、フラッシュメモリの動作時に、選択トランジスタＳＴｒ及び低耐圧系／高耐圧系ＭＩＳトランジスタのしきい値電圧の変動が生じないフラッシュメモリを提供できる。

また、上記の製造工程によって作製されたメモリセル、選択トランジスタ及び低耐圧系／高耐圧系ＭＩＳトランジスタにおいては、ゲート積層体が含む絶縁膜及び導電層が、ほぼ同じ構成で積層されている。
それゆえ、フラッシュメモリの製造工程において、各素子のゲート加工のためのエッチング工程を同時に実行できる。

したがって、本発明の第１の実施形態によれば、動作の安定化を図ることができ、また、製造コストを低減できるフラッシュメモリ（不揮発性半導体メモリ）を提供できる。

尚、各素子ＭＣ，ＳＴｒ，ＬＶＴｒ，ＨＶＴｒのゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄの構成において、ＴａＮ膜６Ａ，６Ｂ，６Ｃ，６Ｄの代わりに、ポリシリコン膜を形成してもよい。この場合、メモリセルＭＣ及び選択トランジスタＳＴｒのゲート電極１０Ａ，１０Ｂでは、ＮｉＳｉ_２膜の単層構造となり、ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート電極では、ポリシリコン膜とＮｉＳｉ_２膜の２層構造となる。

また、メモリセルＭＣのゲート電極１０Ａの一部、選択トランジスタＳＴｒのゲート電極１０Ｂの一部、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート電極１０Ｃの一部、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄの一部において、ＮｉＳｉ_２膜の代わりに、窒化タングステン（ＷＮ）とタングステン（Ｗ）とからなる積層膜を用いても良い。また、アルミ（Ａｌ）や銅（Ｃｕ）などの低抵抗メタル材料を用いて、ゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを形成してもよい。

（ｄ） 変形例
（ｄ−１） 第１変形例
図１２を用いて、本発明の第１の実施形態に係るフラッシュメモリの第１変形例について、説明する。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

図１２に示すように、第１の実施形態において、選択トランジスタＳＴｒのゲート絶縁膜は、メモリセルのブロック絶縁膜と同一構成の絶縁膜４Ｂのみで形成してもよい。つまり、図１２に示す構造では、選択トランジスタ形成領域１０２において、半導体基板１表面とブロック絶縁膜と同一構成の絶縁膜４Ｂが直接接触している。

図１２に示す構造を形成する場合、図３に示す構造において、選択トランジスタのゲート絶縁膜２Ｂを形成するための工程（図７に対応する工程）を削減でき、フラッシュメモリの製造コストをさらに低減することができる。

図１２に示す構造によっても、本発明の第１の実施形態に係るフラッシュメモリと、同一の効果を得ることができる。
即ち、フラッシュメモリの動作の安定化を図ることができ、また、フラッシュメモリの製造コストを削減できる。

（ｄ−２） 第２変形例
図１３を用いて、第１の実施形態に係るフラッシュメモリの第２変形例について、説明する。尚、上述と同一部材に関しては、同一符号を付し、詳細な説明は省略する。

図４に示す例では、メモリセルＭＣのチャネル幅方向の構造において、ゲート電極１０Ａの一部（ＴａＮ膜）６Ａ、ブロック絶縁膜４Ａ、電荷蓄積層３Ａ及びゲート絶縁膜２Ａのそれぞれの側面が、素子分離絶縁膜９の側面と接触した構造となっている。

これは、素子領域形成工程がＴａＮ膜６の形成後（図９参照）に実行され、素子領域がゲート電極１０Ａの一部及びそれより下層の膜に対して自己整合的に形成されるためである。

メモリセルＭＣと同時に、素子領域形成工程が実行される他の素子ＳＴｒ，ＬＶＴｒ，ＨＶＴｒにおいても、ＴａＮ膜６Ｂ，６Ｃ，６Ｄ及びそれより下層の膜の側面が素子分離絶縁膜９と接触した構造となっている。

しかし、本発明の第１の実施形態は、図４に示されるチャネル幅方向の構造に限定されず、例えば、図１３に示す構造であってもよい。

図１３に示すように、メモリセルＭＣにおいて、ブロック絶縁膜４Ａは、電荷蓄積層３Ａ上面及び素子分離絶縁膜９Ａ上面と接触している。また、ブロック絶縁膜４Ａ上に設けられるゲート電極１０Ａの一部（ＴａＮ膜）６Ａは、素子分離絶縁膜９Ａ上方をチャネル幅方向に延びている。

図１３に示す構造では、素子領域形成工程が、ブロック絶縁膜４Ａの形成前に実行される。より具体的には、図６に示される工程において、フォトリソグラフィー技術及びＲＩＥ法を用いて、シリコン窒化膜３及びそれより下層の膜が順次エッチングされ、素子分離領域となる溝が、半導体基板１内に形成される。次に、形成された溝内に素子分離絶縁膜９Ａが埋め込まれ、素子領域が形成される。続いて、選択トランジスタ形成領域１０２内において、シリコン酸化膜２Ａ’及びシリコン窒化膜３が除去され、シリコン酸化膜２Ｂが半導体基板１表面上に形成される。そして、図７に示す工程と同様に、Ａｌ_２Ｏ_３膜４が、電荷蓄積層３Ａ、シリコン酸化膜２Ｂ，２Ｃ，２Ｄ及び素子分離絶縁膜９Ａ上に形成された後、図８乃至図１１とほぼ同一の工程で、各素子のゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが形成される。
以上の工程によって、図１３に示す構造が形成される。

尚、第１変形例のように、選択トランジスタ形成領域１０２において、シリコン酸化膜２Ｂを形成せずに、半導体基板１表面上にＡｌ_２Ｏ_３膜４を形成しても良い。

図１３に示される構造においても、図３及び図４に示されるフラッシュメモリと同様に、フラッシュメモリの動作の安定化を図ることができ、また、フラッシュメモリの製造コストを削減できる。それに加え、ゲート電極１０Ａに印加された電圧が、電荷蓄積層３Ａに伝播しやすくなる。その結果、メモリセルＭＣの書き込み電圧及び消去電圧を下げることができる。

（２）第２の実施形態
図１４用いて、本発明の第２の実施形態に係るフラッシュメモリについて説明する。尚、第１の実施形態とほぼ同一の機能を有する部材に関しては、同一符号を付し、詳細な説明は省略する。

第１の実施形態では、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート電極１０Ｃ，１０Ｄの一部の構成が、メモリセルＭＣのゲート電極１０Ａが含む導電層の全構成と同じなっていた。それに対し、本発明の第２の実施形態においては、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート電極１０Ｃ，１０Ｄの一部が、メモリセルＭＣのゲート電極１０Ａの一部と同じ構成であるという点が異なる。
以下、各素子ＭＣ，ＳＴｒ，ＬＶＴｒ，ＨＶＴｒの構造について、より具体的に、説明する。

図１４は、本発明の第２の実施形態に係るフラッシュメモリにおける、メモリセルＭＣ、選択トランジスタＳＴｒ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのチャネル長方向に沿う断面構造をそれぞれ図示している。尚、各素子のチャネル幅方向の構造は、例えば、図４又は図１３に示される構造のうちいずれか１つとほぼ同一の構造を有していればよく、その具体的な説明は省略する。

図１４に示すように、メモリセルＭＣのゲート構造（ゲート積層体）は、半導体基板１上のトンネル絶縁膜２Ａ、電荷蓄積層３Ａ、ブロック絶縁膜４Ａ及びゲート電極１０Ａが積層された構造を有している。また、メモリセルＭＣはソース／ドレイン領域となる拡散層８Ａを半導体基板１内に有している
メモリセルＭＣのゲート電極１０Ａは、ＴａＮ膜６ＡとＮｉＳｉ_２膜７Ａとが積層された構成となっている。

選択トランジスタＳＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜２１及びゲート電極１０Ｂとから構成されている。
ゲート絶縁膜２１は積層構造を有しており、絶縁膜２Ｂ上に絶縁膜４Ｂが設けられている。絶縁膜２Ｂは、例えば、シリコン酸化膜であり、絶縁膜４Ｂはブロック絶縁膜（例えば、Ａｌ_２Ｏ_３膜）４Ａと同一構成の膜である。但し、ゲート絶縁膜２１の構造は、図１１に示す構造と同じく、絶縁膜４Ｂからなる単層膜でもよい。
ゲート電極１０Ｂは、メモリセルＭＣのゲート電極１０Ａと同じ構成を有している。つまり、ゲート電極１０ＢはＴａＮ膜６ＡとＮｉＳｉ_２膜７Ａとから構成されている。

低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート構造は、半導体基板１表面上に設けられたゲート絶縁膜２Ｃとゲート電極１０Ｃから構成されている。また、低耐圧系ＭＩＳトランジスタＬＶＴｒは、ソース／ドレイン拡散層としての拡散層８Ｃを、半導体基板１内に有している。
ゲート電極１０Ｃはポリシリコン膜５ＣとＮｉＳｉ_２膜７Ｃからなる積層構造となっている。つまり、ゲート電極１０Ｃにおいては、ＮｉＳｉ_２膜７ＣのみがメモリセルＭＣのゲート電極１０Ａと同じ構成となっている。

また、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜２Ｄと、ゲート絶縁膜２Ｄ上のゲート電極１０Ｄから構成されている。また、ソース／ドレイン拡散層としての拡散層８Ｄが、半導体基板１内に設けられている。
高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄは、ポリシリコン膜５ＤとＮｉＳｉ_２膜７Ｄとの積層構造となっており、低耐圧系ＭＩＳトランジスタＬＶＴｒと同様に、ＮｉＳｉ_２膜７ＤのみがメモリセルＭＣのゲート電極１０Ａと同じ構成となっている。

尚、本実施形態における各素子のゲート絶縁膜の膜厚の関係は、次のようになっている。選択トランジスタＳＴｒのゲート絶縁膜２１の膜厚は、メモリセルＭＣのトンネル酸化膜２Ａの膜厚とブロック絶縁膜４Ａの膜厚の和よりも厚いことが好ましい。また、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２Ｃの膜厚は、選択トランジスタＳＴｒの積層構造のゲート絶縁膜２Ｂの膜厚よりも薄く、トンネル絶縁膜２Ａの膜厚よりも厚い。高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート絶縁膜２Ｄの膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２Ｃの膜厚よりも厚い。

図１４に示す構造は、以下の製造工程で、形成される。
第１の実施形態の図７及び図８に示す工程では、低耐圧系／高耐圧系領域２０１，２０２内のＡｌ_２Ｏ_３膜４’、シリコン窒化膜３’及びシリコン酸化膜２Ａ’は、Ａｌ_２Ｏ_３膜４，４’が形成された直後に除去されていた。本実施形態においては、それらの膜４’，３’，２Ａ’の除去工程を、ＴａＮ膜６が形成された後に行い、低耐圧系／高耐圧系領域２０１，２０２内では、上記の膜４’，３’，２Ａ’だけでなく、ＴａＮ膜６も除去される。その後、図１０に示す工程と同様に、ポリシリコン膜７を堆積すると、ポリシリコン膜５上に、ポリシリコン膜７が積層された構造となる。そして、所定の条件のシリサイド処理により、ポリシリコン膜７のみがシリサイド化されると、図１４に示す各素子ＭＣ，ＳＴｒ，ＬＶＴｒ，ＨＶＴｒの構造が形成される。

本発明の第２の実施形態のフラッシュメモリにおいても、選択トランジスタＳＴｒ及び低耐圧／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート構造は、電荷蓄積層を含まず、また、メモリセルＭＣのゲート構造と一部が同一の構成となっている。そのため、第１の実施形態で述べた効果と同様に、しきい値電圧変動の発生を防止でき、ゲート加工を同時に実行できる。

さらに、本発明の第２の実施形態においては、次の効果が得られる。低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート電極１０Ｃ，１０Ｄ内に、ＴａＮ膜が設けられず、メモリセルＭＣ及び選択トランジスタＳＴｒとは異なった構成のゲート電極となっている。このことから、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒとメモリセルＭＣ／選択トランジスタＳＴｒとで、それぞれ最適的材料を選ぶことが可能になり、各素子の特性を改善できる。その特性の改善の一例としては、メモリセルＭＣ及び選択トランジスタＳＴｒのゲート電極１０Ａ，１０Ｂは低抵抗化のため、シリサイド膜又はメタル膜を用いることができ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのゲート電極１０Ｃ，１０Ｄはしきい値電圧のばらつきを抑制するため、ポリサイド構造を用いることができる。

また、ブロック絶縁膜４Ａに対して、リソグラフィー及びエッチング工程が直接実行されなくなるため、ブロック絶縁膜４Ａがリソグラフィー及びエッチング工程によってダメージを受けなくなる。それゆえ、ブロック絶縁膜４Ａの劣化及びメモリセルＭＣの特性劣化を防止することができる。

以上のように、本発明の第２の実施形態によれば、フラッシュメモリの動作の安定化を図ることができ、また、フラッシュメモリの製造コストを削減できる。さらには、フラッシュメモリの特性の劣化を抑制できる。

（３） 第３の実施形態
図１５乃至図１７を用いて、本発明の第３の実施形態に係るフラッシュメモリについて、説明する。尚、第１及び第２の実施形態とほぼ同一の機能を有する部材に関しては、同一符号を付し、詳細な説明は省略する。

第３の実施形態では、低耐圧系ＭＩＳトランジスタＬＶＴｒが選択トランジスタＳＴｒと同じ構造になっていることを特徴としている。以下、図１５を用いて、より具体的に説明する。

図１５は、本発明の第３の実施形態に係るフラッシュメモリにおける、メモリセルＭＣ、選択トランジスタＳＴｒ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのチャネル長方向に沿う断面構造をそれぞれ図示している。尚、各素子のチャネル幅方向の構造は、例えば、図３又は図１２に示される構造のうち、いずれか１つとほぼ同一の構造を有していればよく、ここではその具体的な説明は省略する。

図１５に示すように、メモリセルＭＣのゲート構造（ゲート積層体）は、第１の実施形態と同様に、半導体基板１上のトンネル絶縁膜２Ａ、電荷蓄積層３Ａ、ブロック絶縁膜４Ａ及びゲート電極１０Ａが積層された構造を有している。また、メモリセルＭＣはソース／ドレイン領域となる拡散層８Ａを半導体基板１内に有している。
ゲート電極１０Ａは、ＴａＮ膜６ＡとＮｉＳｉ_２膜７Ａとの積層構造となっている。

選択トランジスタＳＴｒも、第１の実施形態と同様の構造を有し、そのゲート構造は、半導体基板１表面上のゲート絶縁膜２１及びゲート電極１０Ｂとから構成されている。
ゲート絶縁膜２１は、絶縁膜２Ｂ（例えば、シリコン酸化膜）とブロック絶縁膜と同一構成の絶縁膜４Ｂ（例えば、Ａｌ_２Ｏ_３膜）とが積層された構造となっている。但し、ゲート絶縁膜２１の構造は、図１２に示す構造と同じく、絶縁膜４Ｂからなる単層膜でもよい。ゲート電極１０Ｂは、メモリセルＭＣのゲート電極１０Ａと、同様に、ＴａＮ膜６ＢとＮｉＳｉ_２膜７Ｂとから構成されている。

また、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート構造は、半導体基板１上のゲート絶縁膜２Ｄと、ゲート絶縁膜２Ｄ上のゲート電極１０Ｄから構成されている。ゲート電極１０Ｂは、ポリシリコン膜５Ｄ、ＴａＮ膜６ＤとＮｉＳｉ_２膜７Ｄとが積層された構造となっている。ここで、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄは、その一部分において、メモリセルＭＣのゲート電極１０Ａと同一構成の膜、すなわち、ＴａＮ膜６Ｄ及びＮｉＳｉ_２膜７Ｄを含んでいる。

そして、図１５に示すように、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜２２と、ゲート絶縁膜２２上のゲート電極１０Ｃと、ソース／ドレイン領域となる拡散層８Ｃから構成されている。
ゲート絶縁膜２２は積層構造を有しており、選択トランジスタＳＴｒのゲート絶縁膜２１を構成する絶縁膜２Ｂと同一構成の絶縁膜２Ｂ’と、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｃからなっている。ゲート電極１０Ｃは、ＴａＮ膜６ＣとＮｉＳｉ_２膜７Ｃとから構成されている。
つまり、低耐圧系ＭＩＳトランジスタＨＶＴｒは、選択トランジスタＳＴｒとほぼ同一の構造となっている。

このように、低耐圧系ＭＩＳトランジスタＬＶＴｒと選択トランジスタＳＴｒとを同じ構造とすることで、その形成工程を簡略化できる。特に、ゲート絶縁膜２１，２２を同時に形成できるため、製造コストを削減することができる。

尚、低耐圧系ＭＩＳトランジスタＬＶＴｒと選択トランジスタＳＴｒとが同じ構造となっていればよく、図１６に示すように、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄが、ポリシリコン膜５ＤとＮｉＳｉ_２膜７Ｄとの２層構造となっていてもよい。

また、選択トランジスタＳＴｒ及び低耐圧系ＭＩＳトランジスタＬＶＴｒの構成が同一であればよく、ゲート絶縁膜２１，２２は、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｂ，４Ｃからなる単層膜でも良い。

さらには、図１７に示すように、低耐圧系ＭＩＳトランジスタＬＶＴｒの代わりに、高耐圧系ＭＩＳトランジスタＨＶＴｒが、選択トランジスタＳＴｒとほぼ同一の構成であってもよい。つまり、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート絶縁膜２３が、絶縁膜２Ｄとブロック絶縁膜４Ａと同一構成の絶縁膜４Ｄとが用いられた積層構造となり、ゲート電極１０Ｄが、メモリセルのゲート電極１０Ａと同様に、ＴａＮ膜６ＤとＮｉＳｉ_２膜７Ｄとから構成されてもよい。

尚、本実施形態において、図１５乃至図１７にそれぞれ示される各素子のゲート絶縁膜の膜厚の関係は、次のようになっている。選択トランジスタＳＴｒのゲート絶縁膜２１の膜厚は、メモリセルＭＣのトンネル酸化膜２Ａの膜厚とブロック絶縁膜４Ａの膜厚の和よりも厚いことが好ましい。
また、選択トランジスタＳＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとがほぼ同一の構造の場合（図１５及び図１６）には、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚は、積層構造のゲート絶縁膜２１の膜厚と同じであり、トンネル絶縁膜２Ａの膜厚よりも厚い。選択トランジスタＳＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとが異なる構造の場合（図１７）には、ゲート絶縁膜２Ｃの膜厚はゲート絶縁膜２２の膜厚よりも薄く、トンネル絶縁膜２Ａの膜厚よりも厚い。
高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート絶縁膜２Ｄの膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２Ｃ，２２の膜厚よりも厚い。

以上のように、本発明の第３の実施形態によれば、フラッシュメモリの動作の安定化を図ることができ、また、フラッシュメモリの製造コストを削減できる。

（４） 第４の実施形態
図１８を用いて、本発明の第４の実施形態に係るフラッシュメモリについて、説明する。尚、第１乃至第３の実施形態とほぼ同一の機能を有する部材に関しては、同一符号を付し、詳細な説明は省略する。

図１８は、本発明の第４の実施形態に係るフラッシュメモリにおける、メモリセルＭＣ、選択トランジスタＳＴｒ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒのチャネル長方向に沿う断面構造をそれぞれ図示している。尚、各素子のチャネル幅方向の構造は、例えば、図４又は図１３に示される構造のうちいずれか１つとほぼ同一の構造を有していればよく、ここではその具体的な説明は省略する。

第４の実施形態では、低耐圧系ＭＩＳトランジスタＬＶＴｒと選択トランジスタＳＴｒとが同じ構造であるとともに、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート絶縁膜２３が、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｄを含み、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄが、メモリセルＭＣのゲート電極１０Ａと同一構成であることを特徴としている。

図１８に示すように、メモリセルＭＣは、半導体基板１上にトンネル絶縁膜２Ａ、電荷蓄積層３、ブロック絶縁膜４Ａ及びゲート電極１０Ａが積層されたゲート構造を有している。また、メモリセルＭＣは、ソース／ドレイン領域となる拡散層８Ａを半導体基板１内に有している。ゲート電極１０Ａは、ＴａＮ膜６ＡとＮｉＳｉ_２膜７Ａとの積層構造となっている。

選択トランジスタＳＴｒは、半導体基板１表面上のゲート絶縁膜２１及びゲート電極１０Ｂとからなるゲート構造と、ソース／ドレイン領域となる拡散層８Ｂとを有している。
ゲート絶縁膜２１は、絶縁膜２Ｂ（例えば、シリコン酸化膜）とブロック絶縁膜と同一構成の絶縁膜４Ｂ（例えば、Ａｌ_２Ｏ_３膜）とが積層された構造となっている。

また、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート構造は、半導体基板１表面上のゲート絶縁膜２３と、ゲート絶縁膜２３上のゲート電極１０Ｃと、ソース／ドレイン領域となる拡散層８Ｃから構成されている。
ゲート絶縁膜２２は積層構造を有しており、選択トランジスタＳＴｒのゲート絶縁膜２１を構成する絶縁膜２Ｂと同一構成の絶縁膜２Ｂ’と、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｃからなっている。ゲート電極１０Ｃは、ＴａＮ膜６ＣとＮｉＳｉ_２膜７Ｃとから構成されている。つまり、低耐圧系ＭＩＳトランジスタＬＶＴｒは、選択トランジスタＳＴｒほぼ同一の構造となっている。

図１８に示すように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、半導体基板１上にゲート絶縁膜２Ｄ、ゲート絶縁膜２Ｄ上のゲート電極１０Ｄからなるゲート構造を有し、ソース／ドレイン領域となる拡散層８Ｄを半導体基板１内に有している。ゲート絶縁膜２３は、絶縁膜２Ｄ（例えば、シリコン酸化膜）とブロック絶縁膜と同一構成の絶縁膜４Ｄ（例えば、Ａｌ_２Ｏ_３膜）とが積層された構造であり、これは、選択トランジスタＳＴｒ及び低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２１，２２と同じ構成となっている。

また、ゲート電極１０Ｄは、ＴａＮ膜６ＤとＮｉＳｉ_２膜７Ｄの積層構造となっている。つまり、高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極１０Ｄは、他の素子ＭＣ，ＳＴｒ，ＬＶＴｒのゲート電極１０Ａ〜１０Ｃと同一の構成となっている。

ここで、本実施形態では、上述のように、選択トランジスタＳＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとがほぼ同じ構造を有し、それらのゲート電極１０Ｂ，１０Ｃは、メモリセルのゲート電極１０Ａと同じ構成となっている。また、高耐圧系ＭＩＳトランジスタＨＶＴｒは、その積層構造のゲート絶縁膜２３内に、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｂを含み、ゲート電極１０Ｄが、メモリセルＭＣのゲート電極１０Ａと同じ構成になっている。このことから、メモリセルＭＣ、選択トランジスタＳＴｒ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒにおいて、そのゲート電極を構成する複数の導電層（材料）及びゲート絶縁膜を構成する絶縁膜（材料）は、それぞれ同時の工程で形成・加工を行うことができる。それゆえ、フラッシュメモリの製造コストを、さらに低減することができる。

尚、本実施形態においては、選択トランジスタＳＴｒ、低耐圧系／高耐圧系ＭＩＳトランジスタＬＶＴｒ，ＨＶＴｒの積層構造のゲート絶縁膜２１，２２，２３が、ブロック絶縁膜４Ａと同一構成の絶縁膜４Ｂ，４Ｃ，４Ｄを含み、また、各素子ＭＣ，ＳＴｒ，ＬＶＴｒ，ＨＶＴｒのゲート電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが同一構成であればよい。そのため、それらのゲート電極の構造において、ＴａＮ膜の代わりに、ポリシリコン膜など他の材料が用いられてもよい。

また、本実施形態において各素子のゲート絶縁膜の膜厚の関係は、次のようになっている。選択トランジスタＳＴｒのゲート絶縁膜２１の膜厚は、メモリセルＭＣのトンネル酸化膜２Ａの膜厚とブロック絶縁膜４Ａの膜厚の和よりも厚いことが好ましい。また、選択トランジスタＳＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとがほぼ同一の構造であるため、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚は、積層構造のゲート絶縁膜２１の膜厚と同じであり、トンネル絶縁膜２Ａの膜厚よりも厚い。高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート絶縁膜２３の膜厚は、低耐圧系ＭＩＳトランジスタＬＶＴｒのゲート絶縁膜２２の膜厚よりも厚い。

したがって、本発明の第４の実施形態によれば、フラッシュメモリの動作の安定化を図ることができ、また、フラッシュメモリの製造コストを削減できる。

３． 適用例
本発明の第１乃至第４の実施形態では、不揮発性半導体メモリとして、フラッシュメモリを例に説明した。フラッシュメモリにおいて、メモリセルアレイ領域１００の回路構成は、ＮＡＮＤ型、ＮＯＲ型及びＡＮＤ型など回路構成のうち、いずれか１つが用いられる。

例えば、図１９に示すように、ＮＡＮＤ型の回路構成のメモリセルアレイ領域１００では、以下のようになる。

第１乃至第４の実施形態で示される構造のうち、いずれか１つの構造を有するメモリセルが、図１のメモリセルアレイ領域１００内に複数個設けられる。複数のメモリセルＭＣは、チャネル長方向に互いに隣接するメモリセルＭＣ間で、ソース／ドレイン領域となる拡散層を共有して、直列接続される。この直列接続されたメモリセルのことを、ＮＡＮＤストリングと呼ぶ。

ＮＡＮＤストリングの一端及び他端に、第１乃至第４の実施形態で示される構造のうち、いずれか１つの構造を有する選択トランジスタＳＴｒが設けられ、ソース／ドレイン領域となる拡散層によって、隣接するメモリセルと接続される。直列接続された複数のメモリセル（ＮＡＮＤストリング）とその一端及び他端に接続された選択トランジスタによって、ＮＡＮＤセルユニットＮＵが構成される。

ＮＡＮＤセルユニットＮＵ内の一端の選択トランジスタにおいて、その拡散層にはソース線ＳＬが接続され、他端の選択トランジスタの拡散層にはビット線ＢＬが接続される。

また、チャネル幅方向に隣接する複数のメモリセルＭＣは、チャネル幅方向に延びるゲート電極を共有して互いに接続されている。つまり、メモリセルのゲート電極は、ワード線ＷＬとして機能する。同様に、チャネル幅方向に隣接する複数の選択トランジスタＳＴｒは、チャネル幅方向に延びるゲート電極を共有して互いに接続されている。つまり、選択トランジスタＳＴｒのゲート電極は、セレクトゲート線ＳＧＤＬ，ＳＧＳＬとして機能する。

周辺回路領域２００内には、上記のメモリセル及び選択トランジスタを駆動させるための、第１乃至第４の実施形態に示される構造のうち、いずれか１つの構造の低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒがそれぞれ設けられる。

以上のように、本発明の第１乃至第４の実施形態に示されるフラッシュメモリは、ＮＡＮＤ型などの回路構成を有するフラッシュメモリに適用できる。

４． その他
本発明の実施形態によれば、不揮発性半導体メモリの動作の安定化を図ることができ、また、不揮発性半導体メモリの製造コストを削減できる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

フラッシュメモリの全体構成を示す概略図。 フラッシュメモリの平面構造を示す図。 第１の実施形態に係るフラッシュメモリの構造を示す断面図。 第１の実施形態に係るフラッシュメモリの構造を示す断面図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの製造工程の一工程を示す工程図。 第１の実施形態に係るフラッシュメモリの第１変形例を示す断面図。 第１の実施形態に係るフラッシュメモリの第２変形例を示す断面図。 第２の実施形態に係るフラッシュメモリの構造を示す断面図。 第３の実施形態に係るフラッシュメモリの構造を示す断面図。 第３の実施形態に係るフラッシュメモリの構造を示す断面図。 第３の実施形態に係るフラッシュメモリの構造を示す断面図。 第４の実施形態に係るフラッシュメモリの構造を示す断面図。 本発明の各実施形態の適用例を示す等価回路図。

符号の説明

１：半導体基板、２Ａ：トンネル絶縁膜、２１〜２３：積層ゲート絶縁膜、２Ｂ，２Ｃ，２Ｄ：絶縁膜（シリコン酸化膜）、３Ａ：電荷蓄積層、４Ａ：ブロック絶縁膜、４Ｂ，４Ｃ，４Ｄ：絶縁膜（高誘電体膜）、１０Ａ〜１０Ｄ：ゲート電極、５，５Ｃ，５Ｄ，７：ポリシリコン膜、６，６Ａ〜６Ｄ：ＴａＮ膜、７Ａ〜７Ｄ：ＮｉＳｉ_２膜、８Ａ〜８Ｄ：拡散層、９、９Ａ：素子分離絶縁膜、１１：層間絶縁膜、１３：Ｎｉ膜、１５，１７：マスク材、１００：メモリセルアレイ領域、１０１：メモリセル形成領域、１０２：選択トランジスタ形成領域、２００：周辺回路領域、２０１：低耐圧系領域、２０２：高耐圧系領域、ＡＡ，ＡＡＬ，ＡＡＨ：素子領域、ＳＴＩ，ＳＴＩＬ，ＳＴＩＨ：素子分離領域、ＷＬ：ワード線、ＳＧＤＬ，ＳＧＳＬ：セレクトゲート線。

Claims (5)

1. 半導体基板と、
   前記半導体基板内に設けられるメモリセルアレイ領域と、
   前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２トランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、
   を具備し、
   前記第２ゲート絶縁膜は、前記ブロック膜と同一構成の絶縁膜を含み、
   前記第２ゲート電極は、前記第１ゲート電極と同一構成となり、
   前記第３及び第４ゲート電極は、その一部に、前記第１ゲート電極と同一構成の導電層を含む、
   ことを特徴とする不揮発性半導体メモリ。
2. 半導体基板と、
   前記半導体基板内に設けられるメモリセルアレイ領域と、
   前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２トランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、
   を具備し、
   前記第２ゲート絶縁膜は、その一部に、前記ブロック膜と同一構成の絶縁膜を含み、
   前記第１ゲート電極は、複数の導電層から構成される積層構造を有し
   前記第２ゲート電極は、前記第１ゲート電極と同一構成となり、
   前記第３及び第４ゲート電極は、その一部に、前記第１ゲート電極を構成する複数の導電層のうち少なくとも１つの層と同一構成の導電層を含む、
   ことを特徴とする不揮発性半導体メモリ。
3. 半導体基板と、
   前記半導体基板内に設けられるメモリセルアレイ領域と、
   前記メモリセルアレイ領域に隣接するように前記半導体基板内に設けられる周辺回路領域と、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第１ゲート絶縁膜と、前記第１ゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上のブロック絶縁膜と、前記ブロック絶縁膜上の第１ゲート電極とを有する少なくとも１つのメモリセルと、
   前記メモリセルアレイ領域内に設けられ、前記半導体基板表面上の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の第２ゲート電極とを有する少なくとも１つの第１トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第３ゲート絶縁膜と、前記第３ゲート絶縁膜上の第３ゲート電極とを有する少なくとも１つの第２トランジスタと、
   前記周辺回路領域内に設けられ、前記半導体基板表面上の第４ゲート絶縁膜と、前記第４ゲート絶縁膜上の第４ゲート電極とを有し、前記第２トランジスタと駆動電圧の異なる少なくとも１つの第３トランジスタと、
   を具備し、
   前記第２及び第３ゲート絶縁膜は、その一部に、前記ブロック膜と同一構成の絶縁膜を含み、
   前記第２及び第３ゲート電極は、前記第１ゲート電極と同一構成となっている、
   ことを特徴とする不揮発性半導体メモリ。
4. 前記第４ゲート絶縁膜は、その一部に、前記ブロック膜と同一構成の絶縁膜を含み、
   前記第４のゲート電極は、前記第１ゲート電極と同一構成となっている、
   ことを特徴とする請求項３に記載の不揮発性半導体メモリ。
5. 前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚と前記電荷蓄積層の膜厚との和よりも薄く、
   前記第３ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚以下であり、
   前記第４ゲート絶縁膜の膜厚は、前記第３ゲート絶縁膜の膜厚よりも厚い、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。

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