JP2009218265A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。
【選択図】図４

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特にはメタルゲート電極を備えた半導体装置およびその製造方法に関する。

トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ：International Technology Roadmap for Semiconductors）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長のスケーリングと合わせて、駆動能力（Ｉｄｓ）の確保のためにゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）をスケーリングし、さらに短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために拡散層の深さ（Ｘｊ）もスケーリングする必要がある。

このうち、ゲート絶縁膜の実効膜厚をスケーリングする技術としては、ゲート絶縁膜として酸化シリコン膜に代わって高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を導入する構成の他、ポリシリコンゲート電極に代えてメタルゲート電極を導入してゲート空乏化を抑制する技術が検討されている。

ここで、メタルゲート電極に使用される材料、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、Ｉｒ（イリジウム）は、反応性の高い材料である。このため、高温で熱処理をするとゲート絶縁膜と反応して、ゲート絶縁膜の膜質劣化を引き起こす。従って、メタルゲート電極を形成した後には、高温の熱処理を行わないことが好ましい。これを実現する方法の１つとして、図５および図６に示す埋め込みゲートプロセス（いわゆるダマシンゲートプロセス）が提案されている（下記非特許文献１参照）。

埋め込みゲートプロセスでは、先ず図５（１）に示すように、半導体基板１上にダミーゲート絶縁膜２を介して、ポリシリコンからなるダミーゲート３およびハードマスク層４を積層形成する。次に、これらの側壁に、酸化シリコン膜や窒化シリコン膜からなるスペーサ絶縁膜５ａ、第１サイドウォール絶縁膜５ｂ、および第２サイドウォール絶縁膜５ｃ等の側壁絶縁層を形成する。また、半導体基板１の表面側にソース／ドレイン１ｓｄを形成し、この表面側にシリサイド層６を形成する。

次に、図５（２）に示すように、半導体基板１の上方を窒化シリコンからなるライナー絶縁膜７で覆い、さらに酸化シリコンからなる層間絶縁膜８で覆う。その後、図５（３）に示すように、層間絶縁膜８、ライナー絶縁膜７、およびハードマスク層４などをＣＭＰ法によって研磨することでダミーゲート３を露出させる。次いで図５（４）に示すように、ダミーゲート３およびダミーゲート絶縁膜２を順次選択的にエッチング除去し、ゲート電極用の溝パターンａを形成する。

次に、図５（５）に示すように、溝パターンaの内壁を覆う状態で、金属酸化膜や金属窒化膜のような高誘電体材料（例えばＨｆＯ₂）等からなるゲート絶縁膜９を成膜する。次いで、図５（６）に示すように、ハフニウムシリサイド（ＨｆＳｉｘ）からなる第１下地電極材料膜１０ａ、窒化チタン（ＴｉＮ）からなる第２下地電極材料膜１０ｂ、およびタングステン（Ｗ）からなる主電極材料膜１０ｃを順次積層した電極材料膜を成膜し、溝パターンａ内を埋め込む。

その後、図６（１）に示すように、電極材料膜１０ａ〜１０ｃをＣＭＰ法によって研磨することで、溝パターンａ内のみに電極材料膜１０ａ〜１０ｃを残してゲート電極１０を形成する。その後、図６（２）に示すように、ゲート電極１０を覆う状態で半導体基板１上に酸化シリコンからなる上層絶縁膜１１を成膜する。その後、図６（３）に示すように、上層絶縁膜１１をパターンエッチングすることで、ゲート電極１０に達する接続孔１１ａを形成する。

次に、図６（４）に示すように、フッ酸を用いたエッチングを前処理として行った後、下地導電膜１２ａと主導電膜１２ｂとを順次積層させた導電材料膜を成膜し、接続孔１１ａ内を埋め込む。その後、図６（５）に示すように、導電材料膜１２ａ，１２ｂをＣＭＰ法によって研磨することで、接続孔１１ａ内のみに導電材料膜１２ａ，１２ｂを残してコンタクトプラグ１２を形成する。以上の後には、コンタクトプラブ１２に接続する状態でここでの図示を省略した配線を上層絶縁膜１１上に形成する。

Atsushi Yagishita et al.,"High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime", International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)

しかしながら、上述したような埋め込みゲートプロセスを適用した製造方法では、図６（３）に示すように、酸化シリコンからなる上層絶縁膜１１にゲート電極１０に達する接続孔１１ａを形成する際のエッチングにおいて、ＨｆＯ₂等からなるゲート絶縁膜９、およびハフニウムシリサイド（ＨｆＳｉｘ）からなる第１下地電極材料膜１０ａのエッチングが進む。特に、次工程の導電材料膜１２ａ，１２ｂを成膜する前処理としてフッ酸を用いたエッチングを行うことにより、これらの層のエッチングがさらに進み、ゲート電極１０の脇に隙間Ａが形成される。

これにより、次の図６（４）に示した工程において、接続孔１１ａ内を埋め込む状態で導電材料膜１２ａ，１２ｂを積層成膜した場合に、ゲート電極１０脇の隙間Ａにこれらの導電材料膜１２ａ，１２ｂが埋め込まれ難くボイドｂが発生し易い。このようなボイドｂの発生は、ゲート電極１０とコンタクトプラグ１２との接続抵抗を増大させる要因となる。

また、上述したエッチングによってゲート絶縁膜９も後退するため、ゲート電極１０の下方においてゲート絶縁膜９が薄膜化して耐圧劣化が生じる要因となる。

さらに、ゲート電極１０脇のエッチングは各材料層毎にそれぞれに進むため、ゲート電極１０脇には異なる種類の導電性材料１０ａ，１２ａが混在することにもなる。これにより、コンタクトプラグ１２の形成条件の最適化が図り難く、得られる半導体装置の特性の変動やバラツキの要因となる。

そこで本発明は、埋め込みゲート電極脇の材料膜の後退が防止され、これによって特性の向上が図られた半導体装置を提供すること、およびこのような半導体装置の製造方法を提供することを目的とする。

このような目的を達成するための本発明の半導体装置は、半導体基板上に溝パターンを有して設けられた絶縁膜と、溝パターンの内壁を覆う状態で設けられたゲート絶縁膜と、ゲート絶縁膜を介して溝パターン内を埋め込むと共に、絶縁膜上における溝パターンの両側に当該溝パターンよりも幅広に張り出して形成されたゲート電極とを備えている。

また本発明の半導体装置の製造方法は、このような構成の半導体装置を製造する方法であり、次の工程を順に行う。先ず、第１工程では、半導体基板上にダミーゲートを形成し、当該ダミーゲートを覆う状態で絶縁膜を成膜する。次に第２工程では、絶縁膜から前記ダミーゲートを露出させた後、当該ダミーゲートを除去することにより、半導体基板を底部に露出させた溝パターンを当該絶縁膜に形成する。その後第３工程では、ゲート絶縁膜を介して前記溝パターン内を埋め込む電極材料膜を成膜する。そして第４工程では、絶縁膜上における溝パターンの両側で当該溝パターンよりも幅広に張り出した形状に前記電極材料膜をパターニングすることにより、当該電極材料膜からなるゲート電極を形成する。

このような構成の半導体装置では、溝パターンの開口部分がゲート電極によって完全に覆われた状態となり、溝パターンの側壁とゲート絶縁膜およびゲート電極との境界部分がゲート電極によって保護される。このため、例えばゲート電極を覆う状態で上層絶縁膜を設け、この上層絶縁膜に対してゲート電極に達する接続孔を設けた場合であっても、この接続孔の底面に上記境界部分が露出することはなく、境界部分を保護した状態に保つことができる。

以上説明したように本発明によれば、溝パターン内にゲート絶縁膜を介して埋め込まれたゲート電極と溝パターンの側壁との境界部分をゲート電極で覆って保護することができるため、この境界部分に設けられた材料層の後退によるボイドの発生などを防止することができ、これによって特性の向上が図られた半導体装置を得ることが可能になる。

以下本発明の実施の形態を、埋め込みゲートプロセスによって形成したメタルゲート電極を有する絶縁ゲート電界効果トランジスタ（いわゆるＭＯＳトランジスタ）に適用して説明を行う。ここでは、先ず半導体装置の製造方法を説明し、次いでこの製造方法によって得られる半導体装置の構成を説明する。また、図５、図６を用いて説明した従来技術と同様の構成要素には同一の符号を付して説明を行う。

＜半導体装置の製造方法＞
図１〜図４は実施形態の製造方法を説明する断面工程図である。このうち、図１〜図２に示す前半の工程は、従来技術として図５を用いて説明した手順と同様に行って良く、次にその詳細を説明する。

すなわち先ず図１（１）に示すように、例えば単結晶シリコンからなる半導体基板１を用意する。そして、ここでの図示は省略したが、半導体基板１の表面側に、活性領域を区画するための酸化シリコンからなる素子分離絶縁膜を形成し、さらにｎチャネル型絶縁ゲート電界効果トランジスタを形成する活性領域にはｐウェルを形成し、ｐチャネル型絶縁ゲート電界効果トランジスタを形成する活性領域にはｎウェルを形成し、またそれぞれの活性領域の表面側にチャネル拡散層（図示省略）を形成する。

そして各領域が形成された半導体基板１の上部に、酸化シリコン（ＳｉＯ₂）からなるダミーゲート絶縁膜２を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるダミーゲート３、および窒化シリコン（ＳｉＮ）からなるハードマスク層４を積層してなるゲート電極構造体Ｇを形成する。ここでは、半導体基板１上に各層を積層成膜した後に、これらの積層膜をゲート電極形状にパターンエッチングしてゲート電極構造体Ｇを形成する。尚、ダミーゲート３は、例えば５０ｎｍ〜１０ｎｍ程度の高さであり、３０ｎｍ程度の幅であることとする。

次に、ゲート電極構造体Ｇの側壁に窒化シリコン（ＳｉＮ）からなるスペーサ絶縁膜５ａを形成する。そして、ゲート電極構造体Ｇおよびスペーサ絶縁膜ａをマスクにした不純物導入により、半導体基板１の表面層にソース／ドレインのエクステンション領域１ｅｘを形成する。

その後、ゲート電極構造体Ｇの側壁に、さらに酸化シリコン（ＳｉＯ₂）からなる第１サイドウォール絶縁膜５ｂと、窒化シリコン（ＳｉＮ）からなる第２サイドウォール絶縁膜５ｃとを形成する。この際、酸化シリコン膜（第１サイドウォール絶縁膜材料）と窒化シリコン膜（第２サイドウォール絶縁膜材料）とをこの順に積層成膜し、この積層膜を異方性エッチングすることにより、ゲート電極構造体Ｇの側壁にのみに窒化シリコン膜と酸化シリコン膜とを残す。これにより、第１サイドウォール絶縁膜５ｂと第２サイドウォール絶縁膜５ｃとを形成する。

次いで、ゲート電極構造体Ｇ、およびこの側壁の絶縁膜５ａ，５ｂ，５ｃをマスクにした不純物導入により、半導体基板１の表面層にソース／ドレイン領域１ｓｄを形成する。その後、ソース／ドレイン領域１ｓｄの露出表面層、すなわち単結晶シリコンからなる半導体基板１の露出表面層をシリサイド化させてシリサイド層６を形成する。

次に、図１（２）に示すように、ゲート電極構造体Ｇやシリサイド層６を覆う状態で、半導体基板１の上方に窒化シリコン（ＳｉＮ）からなるライナー絶縁膜７を成膜し、さらに酸化シリコン（ＳｉＯ₂）からなる層間絶縁膜８を成膜する。この層間絶縁膜８は、ゲート電極構造体Ｇによる凹凸を埋め込む膜厚で成膜する。

ついで、図１（３）に示すように、層間絶縁膜８の上方から、層間絶縁膜８、ライナー絶縁膜７、およびハードマスク層４を順にＣＭＰ法によって研磨することで、ダミーゲート３を露出させる。これにより、研磨面には、ダミーゲート３が露出し、さらにゲート電極構造体Ｇ側壁の絶縁膜５ａ，５ｂ，５ｃ、ライナー絶縁膜７、および層間絶縁膜８が露出した状態となる。

次いで図２（１）に示すように、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるダミーゲート３および酸化シリコン（ＳｉＯ₂）からなるダミーゲート絶縁膜２を順次選択的にエッチング除去し、この除去部分に埋め込みゲート電極形成用の溝パターンａを形成する。これにより、半導体基板１上に、溝パターンａを備えた絶縁膜１００が設けられた構成となる。尚、溝パターンａを備えた絶縁膜１００は、絶縁膜５ａ，５ｂ，５ｃ、さらにはライナー絶縁膜７、および層間絶縁膜８からなり、また溝パターンａの側壁を構成する側壁絶縁層として絶縁膜５ａ，５ｂ，５ｃが設けられた構成となっている。そして、ここで形成される溝パターンａは、ダミーゲート３の膜厚と同程度の深さと幅であって、例えば深さ５０ｎｍ〜１０ｎｍ程度であり、開口幅Ｗａ＝３０ｎｍ程度であることとする。

以上の後、図２（２）に示すように、溝パターンaの内壁を覆う状態で、ゲート絶縁膜９を成膜する。ゲート絶縁膜９を構成する材料としては、従来から一般的に用いられているＳｉＯ₂系材料、ＳｉＯＦ系材料あるいはＳｉＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上のいわゆる高誘電体材料を挙げることができる。高誘電体材料としては、酸化ジルコニウム（ＺｒＯ₂）、酸化ハフニウム（ＨｆＯ₂）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化イットリウム（Ｙ₂Ｏ₃）、酸化ランタン（Ｌａ₂Ｏ）といった金属酸化膜や、金属窒化膜を例示することができる。ゲート絶縁膜は１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は単一膜（複数の材料から成る複合膜を含む）であってもよいし、積層膜であってもよい。ｎチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とｐチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜とは、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。

以上のようなゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高誘電体材料から成るゲート絶縁膜を形成する方法として、ＡＬＤ（Atomic Layer Deposition）法、有機金属化学的気相成長法（ＭＯＣＶＤ法）、スパッタリング法等を例示することができる。例えば、酸化ハフニウムからなるゲート絶縁膜９であれば、塩化ハフニウム（ＨｆＣｌ₂）とアンモニア（ＮＨ₃）を用いたＣＶＤ法、または有機系のハフニウム（Ｈｆ）ガスを用いたＣＶＤ法によって成膜される。また他の成膜方法としては、ハフニウム窒化物のターゲットを用いたスパッタリング法によって窒化ハフニウム膜を成膜し、当該窒化ハフニウム膜を酸化することによっても成膜される。

ここでは、一例として、膜厚３．０ｎｍ程度の膜厚の酸化ハフニウム（ＨｆＯ₂）からなるゲート絶縁膜９を成膜することとする。

次いで、図２（３）に示すように、第１下地電極材料膜１０ａ、第２下地電極材料膜１０ｂ、および主電極材料膜１０ｃを順次積層した電極材料膜１０ａ〜１０ｃを成膜し、溝パターンａ内を埋め込む。これらの電極材料膜１０ａ〜１０ｃは、例えばそれぞれが金属材料を用いて構成されていることとする。

ここでは、例えばハフニウムシリサイド（ＨｆＳｉｘ）からなる第1下地電極材料膜１０ａをｎＭＯＳ用電極として成膜する。この際、ハフニウムシリサイド（ＨｆＳｉｘ）からなる第1下地電極材料膜１０ａは、例えばスッパッタ法によって、およそ１５ｎｍの膜厚で成膜する。

次に、窒化チタン（ＴｉＮ）からなる第２下地電極材料膜１０ｂをバリア層として成膜する。この際、窒化チタン（ＴｉＮ）からなる第２下地電極材料膜１０ｂは、例えばＣＶＤ法、スパッタ法、ＡＬＤ法（Atomic Layer Deposition）などによって成膜する。このうちＡＬＤ法では、アンモニア（ＮＨ₃）ガス、テトラクロロチタン（ＴｉＣｌ₄）ガスを交互に成膜室内に導入し、窒化チタン（ＴｉＮ）からなる第２下地電極材料膜１０ｂをおよそ１０ｎｍ程度の膜厚で成膜する。

その後、金属を用いた主電極材料膜１０ｃを成膜する。主導電層１０ｃを構成する材料としては、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、Ｉｒ（イリジウム）などの金属、またはこれらの金属の合金、さらには金属化合物が用いられる。このような主電極材料膜１０ｃは、例えばＣＶＤ法によって成膜する。この際、６フッ化タングステン、水素、シランガスを用い、成膜温度３５０℃で成膜を行い、およそ２００ｎｍの膜厚で成膜する。

以上までは、従来と同様の手順で行って良く、本実施形態においては次の図３および図４に示す工程が特徴的である。

すなわち、先ず図３（１）に示すように、電極材料膜１０ａ〜１０ｃをパターニングすることにより、ゲート電極１０１を形成する。この際、溝パターンａの両側において、溝パターンａよりも幅広に張り出した形状に電極材料膜１０ａ〜１０ｃをパターニングすることが重要である。これにより、溝パターンａ側壁と、ゲート絶縁膜９およびゲート電極１０１との境界部分を保護しながら電極材料膜１０ａ〜１０ｃのパターニングを行うためである。

このため、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101を、溝パターンａの開口幅Ｗａよりも十分に大きく設定する。またゲート電極１０１の線幅Ｗ101は、側壁絶縁層５ａ〜５ｃｂのうちの少なくとも酸化シリコン（ＳｉＯ）で構成された層、つまりここでは第１サイドウォール絶縁膜５ｂを覆う幅であることが好ましく、また以降に形成する接続孔の開口幅よりも大きく設定されることが好ましい。

以上のような電極材料膜１０ａ〜１０ｃのパターンエッチングによるゲート電極１０１の形成は、リソグラフィー技術によってレジストパターンを形成し、このレジストパターンをマスクにして電極材料膜１０ａ〜１０ｃをエッチングすることによって行う。電極材料膜１０ａ〜１０ｃのエッチングは、例えば次のように行う。

［主電極層（Ｗ）１０ｃおよび第２下地電極層（ＴｉＮ）１０ｂ］
使用ガス ：Ｃｌ₂／ＣＦ₄＝５０sccm／１００sccm
バイアスパワー：１５０Ｗ
圧力 ：１．１Ｐａ

［第１下地電極層（ＨｆＳｉｘ）１０ａ］
使用ガス ：Ｃｌ₂／ＢＣｌ₃＝３５sccm／１０sccm
ソースパワー ：１０００Ｗ
バイアスパワー：１５０Ｗ
圧力 ：１．３Ｐａ（１０ミリトル）
基板温度 ：４０゜Ｃ

以上のようなゲート電極１０１の形成においては、例えば電極材料膜１０ａ〜１０ｃのパターニングの際にマスクとして形成するレジストのパターニング精度を考慮し、溝パターンａの端部とゲート電極１０１の端部との距離ｄを１５０ｎｍ程度以上に設定する。

尚、以上のようなＨｆＳｉｘからなる第１下地電極層１０ａのエッチングにおいては、ＨｆＯ₂からなるゲート絶縁膜９のエッチングも進むため、ゲート電極１０１の同様の形状にパターニングされる。ただし、ゲート絶縁膜９は、エッチングによってパターニングされなくても良い。

また、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101と溝パターンａの開口幅Ｗａとは上述した関係に保たれ、かつ下層に配置されるシリサイド層６などの導電層との間の絶縁性を確保できれば、このゲート電極１０１を絶縁膜１００上においてそのまま配線としてパターニングしても良い。

次に、図３（２）に示すように、ゲート電極１０１を覆う状態で酸化シリコン（ＳｉＯ₂）等からなる上層絶縁膜１０２を成膜する。上層絶縁膜１０２の成膜は、ＨＤＰ（High-Density Plasma）ＣＶＤ法、常圧ＣＶＤ法、またはプラズマＣＶＤ法などを適用して行う。

次に、図３（３）に示すように、上層絶縁膜１０２に、ゲート電極１０１に達する接続孔１０２ａを形成する。ここでは、リソグラフィー技術によってレジストパターンを形成し、このレジストパターンをマスクにして上層絶縁膜１０２をエッチングすることによって接続孔１０２ａを形成する。この時のエッチング条件は、従来と同様のドライエッチングを用いればよい。

ここで形成する接続孔１０２ａの開口幅Ｗ102は、接続孔１０２ａ内に設けられるプラグの導電性を考慮して設定される。例えばこの接続孔１０２ａ内にタングステン（Ｗ）からなるコンタクトプラグを形成する場合であれば、その導電性を考慮して開口幅Ｗ102＝６０ｎｍ程度に形成されることとする。このように、一般的には接続孔１０２ａの開口幅Ｗ102は、溝パターンａの開口幅Ｗａ（＝３０ｎｍ程度）よりも大きい。

本実施形態においては、以上のような接続孔１０２ａの開口幅１０２ａは、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101よりも小さく、接続孔１０２ａの底部がゲート電極１０１のみで構成されることが好ましい。これにより、接続孔１０２ａ形成の際のエッチングが絶縁膜１００に対して影響を及ぼすことを完全に防止できる。したがって、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101は、６０ｎｍよりも大きく形成されることが好ましい。

尚、この工程においては、ゲート電極１０１に達する接続孔１０２ａを形成すると同時に、半導体基板１のソース／ドレイン１ｓｄのシリサイド層６に達する接続孔を形成しても良い。また、接続孔１０２ａ形成の際のエッチングが絶縁膜１００のエッチングに対して影響を及ぼさない範囲であれば、接続孔１０２ａの開口幅Ｗ102は、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101より大きくても良い。

以上の後の工程は、従来技術として図６（４），（５）を用いて説明した手順と同様に行って良く、次にその詳細を説明する。

先ず、以降に行うコンタクトプラグ形成工程に対する前処理として自然酸化膜を除去する工程を行う。ここでは、希フッ酸などの薬液処理や、アルゴン（Ａｒ）ガスなどを用いたスパッタリング、フッ素のラジカルエッチングなどを適用すれば良い。

次に図４（１）に示すように、下地導電膜１２ａと主導電膜１２ｂとを順次積層させた導電材料膜を成膜し、接続孔１１ａ内を埋め込む。

下地導電膜１２ａはバリア層として設けられ、下層にチタン層、上層に窒化チタン層を積層した２層構造で形成する。下層チタン層は、ゲート電極１０１上に数ｎｍあればよく、従来のスパッタリング法を用いて形成できる。上層の窒化チタン層は、スパッタリング法や、ＣＶＤ法、ＡＬＤ法により形成できる。これらの条件も、従来用いている条件でよく、膜厚も従来用いている膜厚でよい。

主配線膜１２ｂとしては、例えば従来のＣＶＤ法を適用してタングステン膜を成膜する。

次に、図４（２）に示すように、配線材料膜１２ａ，１２ｂをＣＭＰ法によって研磨することで、接続孔１０２ａ内のみに配線材料膜１２ａ，１２ｂを残してコンタクトプラグ１２を形成する。

また以上の後には、コンタクトプラブ１２に接続する状態でここでの図示を省略した配線を上層絶縁膜１１上に形成し、半導体装置１０４を完成させる。

尚、上層絶縁膜１０２に形成される接続孔１０２ａのアスペクト比が十分に小さい構成であれば、例えばアルミニウムのような導電性良好な材料膜で接続孔１０２ａ内を埋め込み、この材料膜を上層絶縁膜１０２上においてパターニングすることでゲート電極１０１に接続される配線を形成しても良い。

＜半導体装置＞
以上のようにして形成された半導体装置１０４は、単結晶シリコンからなる半導体基板１上に、開口幅Ｗａの溝パターンａを有する形状の絶縁膜１００が設けられている。この溝パターンａの内壁を覆う状態でゲート絶縁膜９が設けられ、ゲート絶縁膜９を介して溝パターンａ内を埋め込む状態でゲート電極１０１が設けられている。

ゲート絶縁膜９は、金属酸化膜または金属窒化膜からなる高誘電体材料で構成されていることが好ましく、これによりゲート絶縁膜９の実効膜厚をスケーリングすることができる。

そして特に、このゲート電極１０１は、絶縁膜１００上における溝パターンａの両側において、溝パターンａよりも幅広に張り出して形成されているところが特徴的である。ここで、溝パターンａが形成された絶縁膜１００は、溝パターンａの側壁を構成する側壁絶縁層として、スペーサ絶縁膜５ａ、酸化シリコン（ＳｉＯ₂）からなる第１サイドウォール絶縁膜５ｂと、窒化シリコン（ＳｉＮ）からなる第２サイドウォール絶縁膜５ｃとを備えている。このような構成において、ゲート電極１０１の線幅Ｗ101は、側壁絶縁層５ａ〜５ｃｂのうちの少なくとも酸化シリコン（ＳｉＯ）で構成された層、つまりここでは第１サイドウォール絶縁膜５ｂを覆う幅であることが好ましい。

尚、このゲート電極１０１は、金属材料を用いて構成された、いわゆるメタルゲート電極であることが好ましく、これによりゲート空乏化を抑制することが可能である。このようなゲート電極１０１は、例えば上述したようにハフニウムシリサイド（ＨｆＳｉｘ）からなる第1下地電極材料膜１０ａと窒化チタン（ＴｉＮ）からなる第２下地電極材料膜１０ｂと、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、Ｉｒ（イリジウム）などからなる主材料層１０ｃとの積層構造で構成される。

そして、絶縁膜１００上には、ゲート電極１０１を覆う上層絶縁膜１０２が設けられており、この上層絶縁膜１０２には、ゲート電極１０１に達する接続孔１０２ａが形成されている。このような構成において、接続孔１０２ａは、開口幅Ｗ102が、溝パターンａの開口幅Ｗａよりも大きく、絶縁膜１００上におけるゲート電極１０１の線幅Ｗ101よりも小さいことが好ましい。

以上のような実施形態の製造方法およびこれによって得られた半導体装置１０４では、溝パターンａの開口部分がゲート電極１０１によって完全に覆われた状態となる。これにより、溝パターンａの側壁と、ゲート絶縁膜９およびゲート電極１０１との境界部分がゲート電極１０１によって保護される。このため、ゲート電極１０１を覆う状態で上層絶縁膜１０２に対してゲート電極１０１に達する接続孔１０２ａを設けた場合であっても、この接続孔１０２ａの底面に上記境界部分が露出することはない。

この結果、溝パターンａ内にゲート絶縁膜９を介して埋め込まれたゲート電極１０１と溝パターンａの側壁との境界部分をゲート電極１０１で覆って保護することができるため、この境界部分に設けられた材料層の後退によるボイドの発生などを防止することができ、これによって特性の向上が図られた半導体装置を得ることが可能になる。

実施形態の製造方法を説明する断面工程図（その１）である。 実施形態の製造方法を説明する断面工程図（その２）である。 実施形態の製造方法を説明する断面工程図（その３）である。 実施形態の製造方法および半導体装置を説明する断面工程図（その４）である。 従来の製造方法を説明する断面工程図（その１）である。 従来の製造方法を説明する断面工程図（その２）である。

符号の説明

１…半導体基板、３…ダミーゲート、５ａ…スペーサ絶縁膜（側壁絶縁層）、５ｂ…第１サイドウォール絶縁膜（側壁絶縁層）、５ｃ…第２サイドウォール絶縁膜（側壁絶縁層）、７…ライナー絶縁膜、８…層間絶縁膜、９…ゲート絶縁膜、１０ａ…第１下地電極材料膜、１０ｂ…第２下地電極材料膜、１０ｃ…主電極材料膜、１００…絶縁膜、１０１…ゲート電極、１０２…上層絶縁膜、１０２ａ…接続孔、１０４…半導体装置、ａ…溝パターン、Ｗａ…接続孔の開口幅

Claims (9)

1. 半導体基板上に溝パターンを有して設けられた絶縁膜と、
   前記溝パターンの内壁を覆う状態で設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記溝パターン内を埋め込むと共に、前記絶縁膜上における前記溝パターンの両側に当該溝パターンよりも幅広に張り出して形成されたゲート電極とを備えた
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ゲート電極を覆うと共に当該ゲート電極に達する接続孔を備えた状態で前記絶縁膜上に設けられた上層絶縁膜を有する
   ことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記接続孔の開口幅は、前記溝パターンの開口幅よりも大きい
   ことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記接続孔の開口幅は、前記絶縁膜上における前記ゲート電極の幅よりも小さい
   ことを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記絶縁膜は、前記溝パターンの側壁を構成する側壁絶縁層を備えて構成され、
   前記ゲート電極は、前記側壁絶縁層を覆う状態で構成されている
   ことを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記ゲート電極は、金属材料を用いて構成されている
   ことを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記ゲート絶縁膜は、金属酸化膜または金属窒化膜からなる
   ことを特徴とする半導体装置。
8. 半導体基板上にダミーゲートを形成し、当該ダミーゲートを覆う状態で絶縁膜を成膜する第１工程と、
   前記絶縁膜から前記ダミーゲートを露出させた後、当該ダミーゲートを除去することにより前記半導体基板を底部に露出させた溝パターンを当該絶縁膜に形成する第２工程と、
   ゲート絶縁膜を介して前記溝パターン内を埋め込む電極材料膜を成膜する第３工程と、
   前記絶縁膜上における前記溝パターンの両側で当該溝パターンよりも幅広に張り出した形状に前記電極材料膜をパターニングすることにより、当該電極材料膜からなるゲート電極を形成する第４工程とを行う
   ことを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記第４工程の後、
   前記ゲート電極を覆う状態で上層絶縁膜を形成し、当該ゲート電極に達する接続孔を当該ゲート絶縁膜に形成する
   ことを特徴とする半導体装置の製造方法。

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