JP2009213012A - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Abstract

【課題】カラム処理部のアナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるようにする。
【解決手段】カラム処理部１３Ａにおいて、アナログ回路の部位である電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４を画素列の数よりも１つずつ多く設け、ある１つの電流源またはコンパレータに不良がある場合に、他の正常な電流源またはコンパレータで代替する、即ちカラム処理部１３Ａのアナログ回路の部位を冗長構成にし、あらかじめ決められたシフトレジスタ３６内のシフトレジスタ情報を基に、不良の部位を正常な回路で代替するようにする。
【選択図】図３

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特に、いわゆるカラムＡＤＣ（アナログ-ディジタル変換)方式の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を用いた撮像装置に関する。

固体撮像装置の一方式として、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＣＭＯＳ型（ＭＯＳ型を含む）の固体撮像装置（以下、「ＣＭＯＳイメージセンサ」と記述する）において、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部に対して、画素列ごとに独立のカラム処理部を設け、画素アレイ部の各画素から信号（画素信号）を画素行ごとに順次読み出してカラム処理部に一旦保持し、所定のタイミングで１行分の画素信号を順次読み出すカラム方式と呼ばれる技術が知られている。

また、画素アレイ部の画素列ごとに設けられたカラム処理部において、画素信号をランプ（ＲＡＭＰ）波形の参照信号とコンパレータで比較することによって画素信号の大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、このパルス信号のパルス幅の期間において所定のクロックをカウンタでカウントし、そのカウント値を画素信号の大きさに応じたディジタル信号とすることによってＡＤ変換を行なうようにしたカラムＡＤＣ方式のＣＭＯＳイメージセンサがある（例えば、特許文献１参照）。

特開２００５−３２３３３１号公報

ところで、近年、ＣＭＯＳイメージセンサでは画素とともに周辺回路の小型化が勧められており、それに伴って不良が生じるようになってきた。メモリのメモリセルと異なり、イメージセンサの画素の欠陥は、異なった画素からの情報を用いても、画素の位置が異なり信号情報が異なるため、冗長により完全に救済できない。画素の不良は白点となる。しかし、画素の不良が少量であれば、近傍の画素の情報を基に不良画素の信号情報を補正することが可能である。

また、各カラムのディジタル回路や、カラムＡＤＣ方式の場合のカウンタなどについては、２値の信号レベルのみを扱えばよいので、それほど高精度なものは必要ではない。しかし、各カラムのアナログ回路には非常に高い精度が求められる。例えば、カラムＡＤＣ方式の場合のコンパレータは、多段階判定、例えば４０９６段階での信号レベルの判定が必要となる。加えて、これらのカラム部のアナログ回路は、横方向（水平方向）の画素数が例えば６０００個ある場合、６０００個すべてが正確に動作する必要があった。

しかしながら、従来は、カラムＡＤＣ方式のイメージセンサのアナログ回路を冗長構成にする方式が採られていなかったために、すべてのアナログ回路が高精度に動作しないイメージセンサについてはチップを出荷することができず、歩留まり低下の原因の一つとなっていた。

そこで、本発明は、カラム処理部のアナログ回路を冗長構成にする方式を採ることによってアナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるようにしたカラムＡＤＣ方式の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を用いた撮像装置を提供することを目的とする。

本発明による固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素列に対応した数よりも多い数のアナログ回路を有し、前記単位画素から垂直信号線を通して出力されるアナログ信号を画素列ごとに処理するカラム処理部とを備え、
前記カラム処理部は、
前記アナログ回路の個々の良否の情報を格納する良否情報格納手段と、
前記良否情報格納手段に格納されている情報に基づいて前記アナログ回路のうち不良のアナログ回路に代えて正常なアナログ回路を選択する選択手段とを有する
ことを特徴としている。

そして、上記構成の固体撮像装置は、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器において、その撮像素子（撮像デバイス）として用いられる。

上記構成の固体撮像装置または当該固体撮像装置を用いた撮像装置において、アナログ回路を含むカラム処理部について、アナログ回路を画素列の数よりも多く設け、ある１つのアナログ回路に不良がある場合に、他の正常なアナログ回路で代替するいわゆる冗長構成を採ることで、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できる。

本発明による固体撮像装置の駆動方法は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素列に対応した数よりも多い数のアナログ回路を有し、前記単位画素から垂直信号線を通して出力されるアナログ信号を画素列ごとに処理するカラム処理部とを備えた固体撮像装置の駆動方法であって、
あらかじめ格納されている前記アナログ回路の個々の良否の情報に基づいて前記アナログ回路のうち不良のアナログ回路に代えて正常なアナログ回路を選択して用いる
ことを特徴としている。

冗長構成を採るカラム処理部において、ある１つのアナログ回路に不良がある場合に、他の正常なアナログ回路で代替することで、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できる。

本発明によれば、カラム処理部のアナログ回路の部位を冗長構成にし、あらかじめ決められた情報（良否の情報）を基に、不良の部位を正常な回路で代替することにより、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるために、製造コストを抑えることできる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［システム構成］
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部、即ち垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５とを有する構成となっている。

画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。

画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１６について１本として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。

垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、その具体的な構成については図示を省略するが、信号を読み出す単位画素について行単位で順に選択走査を行うための読出し走査系と、当該読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して当該読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行うための掃出し走査系とを有する構成となっている。

この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力されるアナログ信号をディジタル信号に変換しつつ読み出す信号読出し回路部である。このカラム処理部１３の詳細な回路構成および回路動作については後述する。

水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３でディジタル化された画素信号が順番に出力される。

システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。

（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換素子、例えばフォトダイオード２１と、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタとを有する構成となっている。

ここでは、４つのトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この単位画素２０に対して、画素駆動線１６として、例えば、転送線１６１、リセット線１６２および選択線１６３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１６１、リセット線１６２および選択線１６３の各一端は、垂直駆動部１２の各画素行に対応した出力端に、画素行単位で接続されている。

フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。

転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続され、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１６１を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。

リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続され、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１６２を介してゲート電極に与えられることによってオン状態となり、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。

増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力し、さらに転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソースに、ソース電極が垂直信号線１７にそれぞれ接続され、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１６３を介してゲートに与えられることによってオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。

なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。

また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではなく、例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

上記構成のＣＭＯＳイメージセンサ１０において、本発明は、カラム処理部１３の回路構成および回路動作を特徴としている。以下に、カラム処理部１３の具体的な実施例について説明する。

［実施例１］
図３は、本発明の実施例１に係るカラム処理部１３Ａを示す回路図である。ここでは、図面の簡略化のために、画素列の数（水平方向の画素数)ｘをｘ＝３としている。

図３に示すように、実施例１に係るカラム処理部１３Ａは、第１スイッチ回路３１と、電流源３２−１〜３２−４と、コンパレータ３３−１〜３３−４と、第２スイッチ回路３４と、カウンタ３５−１〜３５−３と、良否情報格納手段としての例えばシフトレジスタ３６とを有する回路構成となっている。すなわち、本実施例１に係るカラム処理部１３Ａは、ｘ列の画素列に対して、電流源３２およびコンパレータ３３が（ｘ＋１）個ずつ、カウンタ３５がｘ個設けられた構成となっている。

第１スイッチ回路３１は、６個（＝２ｘ）のスイッチ素子ＳＷ１１〜ＳＷ１６によって構成されている。スイッチ素子ＳＷ１１〜ＳＷ１６としては、例えばＣＭＯＳトランスミッションゲートによるアナログスイッチが用いられる。スイッチ素子ＳＷ１１〜ＳＷ１６は各入力端が、２個ずつを対として垂直信号線１７−１，１７−２，１７−３の各一端に接続されている。

電流源３２−１〜３２−４は、直列に接続された例えば３個のＭＯＳトランジスタ（負荷ＭＯＳトランジスタ）によって構成されている。電流源３２−１〜３２−４として、負荷ＭＯＳトランジスタに代えて単なる抵抗素子を用いることも可能である。

電流源３２−１〜３２−４のうち、両端の電流源３２−１，３２−４は、両端のスイッチ素子ＳＷ１１，ＳＷ１６の各出力端と基準電位ノード（例えば、グランド）との間にそれぞれ接続されている。また、残りの電流源３２−２，３２−３のうち、電流源３２−２は、スイッチ素子ＳＷ１２，ＳＷ１３の各出力端と基準電位ノードとの間に接続され、電流源３２−３は、スイッチ素子ＳＷ１４，ＳＷ１５の各出力端と基準電位ノードとの間に接続されている。

コンパレータ３３−１〜３３−４は、各一方の入力端が電流源３２−１〜３２−４と対応した関係でスイッチ素子ＳＷ１１〜ＳＷ１６の各出力端に接続されている。すなわち、両側のコンパレータ３３−１，３３−４の各一方の入力端が両端のスイッチ素子ＳＷ１１，ＳＷ１６の出力端に接続され、コンパレータ３３−２の一方の入力端がスイッチ素子ＳＷ１２，ＳＷ１３の各出力端に接続され、コンパレータ３３−３の一方の入力端がスイッチ素子ＳＷ１４，ＳＷ１５の各出力端に接続されている。

コンパレータ３３−１〜３３−４の各他方の入力端には、参照信号発生源（図示せず）で発生されるランプ（ＲＡＭＰ）波形、即ち傾斜状波形の参照信号ＲＥＦが共通に入力される。そして、コンパレータ３３−１〜３３−４は、垂直信号線１７−１，１７−２，１７−３から第１スイッチ回路３１を通して入力されるアナログの画素信号をランプ波形の参照信号ＲＥＦと比較することで、画素信号の大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を出力する。

上述したスイッチ素子ＳＷ１１〜ＳＷ１６と電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４との接続関係により、第１スイッチ回路３１は、垂直信号線１７−１，１７−２，１７−３の各々に対して、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４のうちのどの電流源とコンパレータを接続するかを選択する作用を為す。

第２スイッチ回路３４は、６個（＝２ｘ）のスイッチ素子ＳＷ２１〜ＳＷ２６によって構成されている。スイッチ素子ＳＷ２１〜ＳＷ２６としては、スイッチ素子ＳＷ１１〜ＳＷ１６と同様に、例えばＣＭＯＳトランスミッションゲートによるアナログスイッチが用いられる。スイッチ素子ＳＷ２１〜ＳＷ２６は各入力端が、２個ずつを対としてコンパレータ３３−１〜３３−４の各出力端に接続されている。

カウンタ３５−１〜３５−３は、コンパレータ３３−１〜３３−４の隣り合う２つを対として、これら対の各出力端に各入力端が接続されている。すなわち、カウンタ３５−１の入力がコンパレータ３３−１，３３−２の各入力端に接続され、カウンタ３５−２の入力がコンパレータ３３−２，３３−３の各入力端に接続され、カウンタ３５−３の入力がコンパレータ３３−３，３３−４の各入力端に接続されている。

これらカウンタ３５−１〜３５−３は、コンパレータ３３−１〜３３−４から出力されるパルス信号のパルス幅の期間において所定のクロックＣＫをカウントすることにより、そのカウント値を画素信号の大きさに応じたディジタル信号とする。すなわち、参照信号ＲＥＦを発生する参照信号発生源や、コンパレータ３３−１〜３３−４およびカウンタ３５−１〜３５−３などによってＡＤ変換器が構成されている。

上述した第２スイッチ回路３４とコンパレータ３３−１〜３３−４およびカウンタ３５−１〜３５−３との接続関係により、第２スイッチ回路３４は、カウンタ３５−１〜３５−３の各々に対して、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４のうちのどの電流源とコンパレータを接続するかを選択する作用を為す。

シフトレジスタ３６は、画素列の数ｘに対応した数（本例では、３個）の転送段（シフト段）が縦続接続された構成となっており、各転送段から互いに逆相のスイッチ制御信号を出力する。具体的には、１段目の転送段からはスイッチ制御信号ＣＳＥＬ０，ＸＣＳＥＬ０が、２段目の転送段からはスイッチ制御信号ＣＳＥＬ１，ＸＣＳＥＬ１が、３段目の転送段からはスイッチ制御信号ＣＳＥＬ２，ＸＣＳＥＬ２がそれぞれ出力される。

スイッチ制御信号ＣＳＥＬ０，ＸＣＳＥＬ０〜ＣＳＥＬ２，ＸＣＳＥＬ２は、第１，第２スイッチ回路３１，３４の各スイッチ素子のオン／オフ制御を行う。具体的には、スイッチ制御信号ＣＳＥＬ０，ＸＣＳＥＬ０がスイッチ素子ＳＷ１１，ＳＷ１２とスイッチ素子ＳＷ２１，ＳＷ２２のオン／オフ制御を、スイッチ制御信号ＣＳＥＬ１，ＸＣＳＥＬ１がスイッチ素子ＳＷ１３，ＳＷ１４とスイッチ素子ＳＷ２３，ＳＷ２４のオン／オフ制御を、スイッチ制御信号ＣＳＥＬ２，ＸＣＳＥＬ２がスイッチ素子ＳＷ１５，ＳＷ１６とスイッチ素子ＳＷ２５，ＳＷ２６のオン／オフ制御を行う。

このスイッチ制御信号ＣＳＥＬ０，ＸＣＳＥＬ０〜ＣＳＥＬ２，ＸＣＳＥＬ２による第１，第２スイッチ回路３１，３４の各スイッチ素子のオン／オフ制御により、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４において、隣り合う電流源とコンパレータの組み合わせが同時に選択されることはなく、いずれか一方の組み合わせだけが選択されることになる。

ここで、第１スイッチ回路３１による選択によって垂直信号線１７−１，１７−２，１７−３の各々に対して、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４のうちのどの電流源とコンパレータを接続するか、また、第２スイッチ回路３４による選択によってカウンタ３５−１〜３５−３の各々に対して、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４のうちのどの電流源とコンパレータを接続するは、シフトレジスタ３６内に格納された情報によって決定される。

このシフトレジスタ３６内の情報を、以下ではシフトレジスタ情報と呼ぶこととする。このシフトレジスタ情報については、テストシステムまたはカメラシステムで決定されることになるが、その詳細については後述する。

以上説明した実施例１に係るカラム処理部１３において、画素信号のＡＤ変換に際し、電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４は、アナログ信号を扱うアナログ回路の部位であり、カウンタ３５−１〜３５−３は、ディジタル信号を扱うディジタル回路の部位である。

一般的に、ディジタル回路に比べてアナログ回路の方が誤動作や不良が生じやすい。この点に鑑み、実施例１に係るカラム処理部１３Ａには、画素アレイ部１１の画素列に対応した数よりも多い数のアナログ回路を設けている。より具体的には、アナログ回路の部位である電流源３２−１〜３２−４およびコンパレータ３３−１〜３３−４を画素列の数よりも多く（本例では、１つずつ多く）設け、ある１つの電流源またはコンパレータに不良がある場合に、他の正常な電流源またはコンパレータで代替するいわゆる冗長構成を採っている。

アナログ回路個々、即ち電流源またはコンパレータの良否の情報については、シフトレジスタ情報としてシフトレジスタ３６内にあらかじめ格納されている。すなわち、シフトレジスタ３６は、アナログ回路の個々の良否の情報を格納する良否情報格納手段として機能する。ただし、良否情報格納手段としては、シフトレジスタ３６に限られるものではなく、アナログ回路の個々の良否の情報を格納できるものであれはその構成は問わない。

ここで、実施例１に係るカラム処理部１３Ａにおける実際の動作例について図４を用いて説明する。ここでは、図４の左から３つ目のコンパレータ３３−３が不良である場合を例に挙げている。

シフトレジスタ３６には、３つ目のコンパレータ３３−３が不良であるため、１つ目、２つ目、４つ目の電流源３２−１，３２−２，３２−４およびコンパレータ３３−１，３３−２，３３−４の使用を指示する情報がシフトレジスタ情報としてあらかじめ格納されている。そして、このシフトレジスタ情報を基に、シフトレジスタ３６から出力されるスイッチ制御信号ＣＳＥＬ０，ＣＳＥＬ１，ＸＣＳＥＬ２が“Ｈ”レベル、スイッチ制御信号ＸＣＳＥＬ０，ＶＣＳＥＬ１，ＣＳＥＬ２が“Ｌ”レベルになる。

これにより、第１スイッチ回路３１のスイッチ素子ＳＷ１１，ＳＷ１３，ＳＷ１６と、第２スイッチ回路３４のスイッチ素子ＳＷ２１，ＳＷ２３，ＳＷ２６がオン状態になる。その結果、不良のコンパレータ３３−３を含むアナログ経路に代えて、その隣の正常なコンパレータ３３−４を含むアナログ経路が有効になり、当該コンパレータ３３−４の比較結果がカウンタ３５−３に与えられることになる。

このように、カラム処理部１３Ａのアナログ回路の部位を冗長構成にし、あらかじめ決められたシフトレジスタ情報を基に、不良の部位を正常な回路で代替することにより、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるために、製造コストを抑えることできる。

なお、実施例１では、画素アレイ部１１の全画素列の数をｘとし、ｘ本の画素列に対してアナログ回路の部位をｘ＋１個設けるとしたが、これは理解を容易にするための一例に過ぎず、これに限られるものではない。具体的には、画素アレイ部１１の全画素列をｘ本の画素列を単位としてブロック化し、このブロック（以下、「メインカラム部」と記述する場合もある）ごとにｘ本の画素列に対してアナログ回路の部位をｘ＋１個設けるようにしてもよい。この場合の本数ｘは任意に設定可能である。

図５に、実施例１に係るカラム処理部１３Ａにおいて、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部１１の一部およびカラム処理部１３Ａのレイアウトの一例を示す。

ｘ＝８であるから、メインカラム部ごとに、電流源（負荷ＭＯＳ）３２およびコンパレータ３３がｘ＋１個ずつ、カウンタ３５がｘ個存在することになる。電流源３２およびコンパレータ３３がカウンタ３５に比べて数が多いため、図７から明らかなように、アナログ回路の部位のレイアウトの横幅は狭くなる。

ここでは、シフトレジスタ３６よりもカウンタ３５の方がコンパレータ３４の近くにレイアウトされた構成になっているが、その位置関係は任意であり、カウンタ３５よりもシフトレジスタ３６の方がコンパレータ３４の近くにレイアウトされた構成であってもよいことは勿論である。

［実施例２］
図６は、本発明の実施例２に係るカラム処理部１３Ｂを示す回路図であり、図中、図３と同等部分には同一符号を付して示している。ここでも、ｘ＝３とした場合を例に挙げて示している。

実施例１に係るカラム処理部１３Ａでは、アナログ回路の部位のうち、電流源３２およびコンパレータ３３を冗長構成にしているのに対して、本実施例２に係るカラム処理部１３Ｂでは、コンパレータ３３のみを冗長構成にしている。

具体的には、図６に示すように、本実施例２に係るカラム処理部１３Ｂは、ｘ列の画素列に対して、電流源３２およびカウンタ３５がｘ個ずつ、コンパレータ３３が（ｘ＋１）個設けられた構成となっている。そして、３個の電流源３２−１〜３２−３は、垂直信号線１７−１〜１７−３の各一端と基準電位ノード（例えば、グランド）との間に接続されている以外の構成は、基本的に、実施例１に係るカラム処理部１３Ａと同じである。

上記構成のカラム処理部１３Ｂにおいて、シフトレジスタ３６内のシフトレジスタ情報を基に当該シフトレジスタ３６から出力されるスイッチ制御信号ＣＳＥＬ０，ＸＣＳＥＬ０〜ＣＳＥＬ２，ＸＣＳＥＬ２により、第１スイッチ回路３１は、垂直信号線１７−１，１７−２，１７−３の各々に対して、コンパレータ３３−１〜３３−４のうちのどのコンパレータを接続するかを選択し、第２スイッチ回路３４は、カウンタ３５−１〜３５−３の各々に対して、コンパレータ３３−１〜３３−４のうちのどのコンパレータを接続するかを選択する作用を為す。

ここで、実施例２に係るカラム処理部１３Ｂにおける実際の動作例について図７を用いて説明する。ここでは、図７の左から３つ目のコンパレータ３３−３が不良である場合を例に挙げている。

シフトレジスタ３６には、３つ目のコンパレータ３３−３が不良であるため、１つ目、２つ目、４つ目のコンパレータ３３−１，３３−２，３３−４の使用を指示する情報がシフトレジスタ情報としてあらかじめ格納されている。そして、このシフトレジスタ情報を基に、シフトレジスタ３６から出力されるスイッチ制御信号ＣＳＥＬ０，ＣＳＥＬ１，ＸＣＳＥＬ２が“Ｈ”レベル、スイッチ制御信号ＸＣＳＥＬ０，ＸＣＳＥＬ１，ＣＳＥＬ２が“Ｌ”レベルになる。

これにより、第１スイッチ回路３１のスイッチ素子ＳＷ１１，ＳＷ１３，ＳＷ１６と、第２スイッチ回路３４のスイッチ素子ＳＷ２１，ＳＷ２３，ＳＷ２６がオン状態になる。その結果、不良のコンパレータ３３−３を含むアナログ経路に代えて、その隣の正常なコンパレータ３３−４を含むアナログ経路が有効になり、当該コンパレータ３３−４の比較結果がカウンタ３５−３に与えられることになる。

このように、カラム処理部１３Ａのアナログ回路の部位を冗長構成にし、あらかじめ決められたシフトレジスタ情報を基に、不良の部位を正常な回路で代替することにより、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるために、製造コストを抑えることできる。

特に、本実施例２に係るカラム処理部１３Ｂでは、冗長構成にするアナログ回路の部位から電流源３２を除外したことで、直流電流が流れる電流源３２を含む経路にスイッチ素子ＳＷ１１〜ＳＷ１６が介在していないために、直流電流が流れる電流源３２を含む経路にスイッチ素子ＳＷ１１〜ＳＷ１６が介在する構成を採る実施例１に係るカラム処理部１３Ａに比べて画質的に好ましい。

なお、本実施例２においても、実施例１の場合と同様に、画素アレイ部１１の全画素列をｘ本の画素列を単位としてブロック化し、このブロックごとにｘ本の画素列に対してアナログ回路の部位をｘ＋１個設ける構成を採ることも可能である。

図８に、実施例２に係るカラム処理部１３Ｂにおいて、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部１１の一部およびカラム処理部１３Ａのレイアウトの一例を示す。

ｘ＝８であるから、メインカラム部ごとに、電流源（負荷ＭＯＳ）３２およびコンパレータ３３がｘ＋１個ずつ、カウンタ３５がｘ個存在することになる。電流源３２およびコンパレータ３３がカウンタ３５に比べて数が多いため、図７から明らかなように、アナログ回路の部位のレイアウトの横幅は狭くなる。

ここでは、シフトレジスタ３６よりもカウンタ３５の方がコンパレータ３３の近くにレイアウトされた構成になっているが、その位置関係は任意であり、カウンタ３５よりもシフトレジスタ３６の方がコンパレータ３３の近くにレイアウトされた構成であってもよいことは勿論である。

なお、本実施例２では、カラム処理部１３Ｂのアナログ回路の部位のうち、電流源３２を冗長構成から除外し、コンパレータ３３のみを冗長構成にする構成を採るとしたが、コンパレータ３３を冗長構成から除外し、電流源３２のみを冗長構成にする構成を採ることも可能である。

［実施例３］
図９は、本発明の実施例３に係るカラム処理部１３Ｃを示す回路図であり、図中、図３と同等部分には同一符号を付して示している。ここでも、ｘ＝３とした場合を例に挙げて示している。

図９に示すように、本実施例３に係るカラム処理部１３Ｃは、画素アレイ部１１に対してその上側に配置されたカラム処理部１３Ｃ−ａと、下側に配置されたカラム処理部１３Ｃ−ｂとに分離され、カラム処理部１３Ｃ−ａが例えば奇数列の画素の信号を処理し、カラム処理部１３Ｃ−ｂが例えば偶数列の画素の信号を処理する構成となっている。

このように、画素アレイ部１１の上下にカラム処理部１３Ｃ−ａ，１３Ｃ−ｂを設け、各画素２０からの信号を画素アレイ部１１の上下に読み出す構成を採ることにより、一方側にのみ読み出す構成を採る実施例１，２の場合に比べて、画素信号の読み出し速度を高速化できる点で、または、コンパレータ３３ａ，３３ｂとカウンタ３５ａ，３５ｂを広いピッチでレイアウトできる点で有利である。

カラム処理部１３Ｃ−ａ，１３Ｃ−ｂは各々、実施例１に係るカラム処理部１３Ａの場合と同様に、アナログ回路の部位のうち、電流源３２ａ，３２ｂおよびコンパレータ３３ａ，３３ｂの両方を冗長構成にした構成を採っている。なお、電流源３２ａ，３２ｂおよびコンパレータ３３ａ，３３ｂの両方を冗長構成にするのは一例であり、電流源３２ａ，３２ｂのみ、あるいは、コンパレータ３３ａ，３３ｂのみを冗長構成にした構成を採ることも可能である。

このように、カラム処理部１３Ｃ−ａ，１３Ｃ−ｂのアナログ回路の部位を冗長構成にし、あらかじめ決められたシフトレジスタ情報を基に、不良の部位を正常な回路で代替することにより、アナログ回路の不良を救済し、当該不良に起因する歩留まりを改善できるために、製造コストを抑えることできる。

図１０に、実施例３に係るカラム処理部１３Ｃにおいて、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部１１の一部およびカラム処理部１３Ａのレイアウトの一例を示す。

ｘ＝８であるから、メインカラム部ごとに、電流源（負荷ＭＯＳ）３２およびコンパレータ３３がｘ＋１個ずつ、カウンタ３５がｘ個存在することになる。電流源３２およびコンパレータ３３がカウンタ３５に比べて数が多いため、アナログ回路の部位のレイアウトの横幅は狭くなる。

また、画素アレイ部１１の上下にカラム処理部１３Ｃ−ａ，１３Ｃ−ｂを設け、各画素２０からの信号を画素アレイ部１１の上下に読み出す構成を採っていることで、図１０から明らかなように、コンパレータ３３ａ，３３ｂとカウンタ３５ａ，３５ｂを広いピッチで、具体的には、画素ピッチのほぼ２倍程度のピッチでレイアウトできる

［シフトレジスタ情報の生成方法］
続いて、シフトレジスタ３６（３６ａ，３６ｂ）内にあらかじめ格納されるシフトレジスタ情報を生成する具体的な生成法について説明する。
（生成法１）
生成法１は、リニアリティに注目したテストシステムによるシフトレジスタ情報の生成方法に関する。シフトレジスタ情報は出荷前のテストで、テストシステムによって決定され、不揮発性メモリに記憶される。ＣＭＯＳイメージセンサを利用したデジタルカメラを使うときは、起動時毎回に不揮発性メモリからシフトレジスタ３６（３６ａ，３６ｂ）にシフトレジスタ情報をシリアル入力によって書き込んでから使うことになる。

図１１は、生成法１によってシフトレジスタ情報を生成する際の手順を示すフローチャートである。

まず、画素の縦方向の場所ｍ通り、温度ｎ通り、色ｐ通りで、決められた照度で決められた色の紙などの被写体を撮影する（ステップＳ１１）。ここで、色ｐ通りは、黒に近い灰色から徐々に近い灰色に徐々に変化するｐ通りがよい。

次に、各コンパレータの、実際の理論的に算出される輝度情報と検出された輝度の間の関係の線形近似式、残差平方和を計算する。ｋ番目の色の理論的な輝度をｘ_k、検出された輝度をＡ_k、線形近似式をＡ＝ａｘ＋ｂとしたときに、残差平方和は、（Ａ_k−ａｘ_k−ｂ）²をすべての色ｋに対して合計したものとなる。

つまり、残差平方和Ｓは

で表わすことができる。

この残差平方和Ｓは、リニアリティのエラーの指標と見ることができる。残差平方和Ｓが大きいほどリニアリティが悪くなる。この残差平方和Ｓを、画素の縦方向の場所ｍ通り（ｉ＝１〜ｍ）、温度ｎ通り（ｊ＝１〜ｎ）で計算し、次式のようにＳ_i,jを算出する（ステップＳ１２）。

次に、すべてｉ，ｊにおけるＳ_i,jの合計Ｔを算出する。この残差平方和Ｓの合計Ｔは、次式で表わされる。

この残差平方和Ｓの合計Ｔを各電流源（以下、「負荷ＭＯＳ」と記述する）やコンパレータごとに算出し、冗長構成を考える構成単位であるメインカラム部の中で最も残差平方和Ｓの合計Ｔが大きくサブ冗長カラムに相当する外部メモリのフラグを立てる（ステップＳ１３）。

ここで、メインカラム部とは、図５等に示されるとおり、冗長単位を考える構成単位であり、図５では、画素８つ分に相当する横方向の単位である。サブ冗長カラムとは、メインカラム部内の冗長部を通る経路のことである。

その後、外部メモリのフラグからシフトレジスタ情報を以下のように生成する（ステップＳ１４）。メインカラム部内でフラグが立っているカラムの左側では“Ｈ”レベル（以下、単に「Ｈ」と記述する）、それ以外では“Ｌ”レベル（以下、単に「Ｌ」と記述する）を書き込む。最後に、シフトレジスタ情報を外部不揮発性メモリに書き込む（ステップＳ１５）。

残差平方和は、リニアリティが悪いと増加するが、明らかに不良な動作をしている場合は、極端に大きな値となる。したがって、明らかに不良な動作をしているサブ冗長カラムのＴ値が大きくなり、フラグが立てられる。これにより、明らかに不良な動作をしているサブ冗長カラムの負荷ＭＯＳ、コンパレータを使わないようにシフトレジスタ情報を構成できる。メインカラム部内にそのようなサブ冗長カラムが存在しない場合は、リニアリティが悪い部分が使われないようにシフトレジスタ情報を構成できる。

図１２に、生成法１によりシフトレジスタ情報を生成する様子を示す。図１２に示すとおり、１つの縦方向の場所、温度１通り、色１通りの検出値を取り出すのに２回の読み出し動作が必要である。これは、冗長部である負荷ＭＯＳやコンパレータが例えば９個あるのに対して、画素やカウンタはこれより少なく、例えば８個しかないため、同じ画素やカウンタを使って異なる負荷ＭＯＳやコンパレータを使用した検出値を算出しなくてはならないためである。
（生成法２）
生成法２は、ノイズ量に注目したテストシステムによるシフトレジスタ情報の生成方法に関する。シフトレジスタ情報は出荷前のテストで、テストシステムによって決定され、不揮発性メモリに記憶される。ＣＭＯＳイメージセンサを利用したデジタルカメラを使うときは、起動時毎回に不揮発性メモリからシフトレジスタ３６（３６ａ，３６ｂ）にシフトレジスタ情報をシリアル入力によって書き込んでから使うことになる。

図１３は、生成法２によってシフトレジスタ情報を生成する際の手順を示すフローチャートである。

まず、決められた照度で決められた色の紙などの被写体を撮影する。そして、全画素または多数の画素の輝度情報を読み出し（ステップＳ２１）、次いで、各サブ冗長カラムでばらつきの指標である分散σ²を算出する（ステップＳ２２）。この動作を温度ｍ通り、色ｎ通りに対して行う。そして、分散の合計

を算出する。

各メインカラム部内で分散の合計Ｔが最大となったサブ冗長カラムに相当する外部メモリのフラグを立てる（ステップＳ２３）。その後、外部メモリのフラグからシフトレジスタ情報を次のように生成する。すなわち、メインカラム部内でフラグが立っているカラムの左側ではＨ、それ以外ではＬを書き込む（ステップＳ２４）。最後に、シフトレジスタ情報を外部不揮発性メモリに書き込む（ステップＳ２５）。

分散σ²の値は、ノイズが多いと大きくなるが、明らかに不良な動作をしている場合は極端に大きな値となる。したがって、明らかに不良な動作をしているサブ冗長カラムの分散の合計Ｔの値が大きくなり、フラグが立てられる。これらにより、明らかに不良な動作をしているサブ冗長カラムの負荷ＭＯＳやコンパレータを使わないようにシフトレジスタ情報を構成でき、メインカラム部内にそのようなサブ冗長カラムが存在しない場合は、ばらつきが悪い部分が使われないようにシフトレジスタ情報を構成できる。

図１４に、生成法２によりシフトレジスタ情報を生成する様子を示す。図１４に示すとおり、１つの縦方向の場所、温度１通り、色１通りの検出値を取り出すのに２回の読み出し動作が必要である。これは、冗長部である負荷ＭＯＳやコンパレータが例えば９個あるのに対して、画素やカウンタはこれより少なく、例えば８個しかないため、同じ画素やカウンタを使って異なる負荷ＭＯＳやコンパレータを使用した検出値を算出しなくてはならないためである。

（生成法３）
生成法３は、リニアリティに注目したカメラシステムによるシフトレジスタ情報の生成方法に関する。シフトレジスタ情報は起動時のテストでカメラシステムにより決定され、起動時にシフトレジスタ３６（３６ａ，３６ｂ）に書き込んでから使うことになる。

図１５は、生成法３による生成機能を有するカラム処理部１３Ｄを示す回路図であり、図中、図３と同等部分には同一符号を付して示している。

図１５に示すように、垂直信号線１７−１，１７−２，１７−３の各々にテスト回路４０−１，４０−２，４０−３が接続されており、これらテスト回路４０−１，４０−２，４０−３によって生成法３による生成機能が実現される。テスト回路４０（４０−１，４０−２，４０−３）は、ソースフォロアトランジスタ４１と選択トランジスタ４２の対によって構成されている。

テスト時には、テストイネーブル信号FD_TEST_ENをＨにしテスト回路４０内の選択トランジスタ４２をオンにして、ソースフォロアトランジスタ４１のゲートに対して所定の電位、例えば画素２０のＦＤ（フローティングディフュージョン）電位に相当するアナログ電位TEST_V_INを与える。

こうすることにより、すべてのカラムに同一のＦＤ電位を与えてテストすることができる。コンパレータの入力電位は、テスト回路４０内のソースフォロアと負荷ＭＯＳによって決定される。このことにより、カラムのアナログ部位のテストで負荷ＭＯＳの不良も検出でき、テストが画素の影響を受けにくくなる。

アナログ電位TEST_V_INを複数通り、例えば５通り振って読み出しを行い、リニアリティの指標である残差平方和Ｓを算出する。メインカラム部内でこの残差平方和Ｓが最大となったサブ冗長カラムの負荷ＭＯＳとコンパレータを使わないようにシフトレジスタ情報を生成する。

テスト回路４０を用いて画素の影響を受けにくくしているため、テスト回路４０の１つを読み出せばよい。もちろん、テスト回路４０を複数持ち、複数のテスト回路４０の読み出し結果を用いても良い。また、テストシステムではなくカメラシステムで起動時に毎回テストするので、実際に使用するときとテスト時で温度の変化は少ないと考え、テストする温度は１通りでよい。もちろんノイズに注目して、同じテスト回路４０を複数回読み出して分散からシフトレジスタ情報を生成しても良い。

生成法３によるシフトレジスタ情報の生成方法は、生成法１によるシフトレジスタ情報の生成方法に比べてテストのマシンタイムが少なくて済む。一方、カメラシステムがテストによりシフトレジスタ情報を生成することに対応する必要がある。すなわち、カメラ信号処理回路であるＤＳＰ(Digital Signal Processor)にこのような機能を盛り込む必要がある。

（生成法４）
生成法４は、リニアリティに注目したカメラシステムによるシフトレジスタ情報の生成方法に関する。シフトレジスタ情報は起動時のテストでカメラシステムにより決定され、起動時にシフトレジスタ３６（３６ａ，３６ｂ）に書き込んでから使うことになる。

図１６は、生成法４による生成機能を有するカラム処理部１３Ｅを示す回路図であり、図中、図３と同等部分には同一符号を付して示している。

図１６に示すように、垂直信号線１７−１，１７−２，１７−３の各々に対し、所定の電位、例えばＦＤ電位に相当するアナログ電位TEST_V_INを直接入力する電位入力回路４３−１，４３−２，４３−３によって生成法４による生成機能が実現される。電位入力回路４３（４３−１，４３−２，４３−３）は、例えばＣＭＯＳトランスミッションゲートによるアナログスイッチによって構成されている。

テスト時にはテストイネーブル信号EQ_EN＝Ｈ、XEQ_EN＝Ｌにして、垂直信号線１７（１７−１，１７−２，１７−３）に外部からアナログ電位TEST_V_INを与える。また、負荷ＭＯＳについてはオフ状態にする。

アナログ電位TEST_V_INを複数通り、例えば５通り振って読み出しを行い、リニアリティの指標である残差平方和Ｓを算出する。メインカラム部内でこの残差平方和Ｓが最大となったサブ冗長カラムの負荷ＭＯＳとコンパレータを使わないようにシフトレジスタ情報を生成する。

この生成法４によるシフトレジスタ情報の生成方法は、外部電位を用いて画素の影響を受けなくしている。また、テストシステムではなくカメラシステムで起動時に毎回テストするので、実際に使用するときとテスト時で温度の変化は少ないと考え、テストする温度は１通りでよい。もちろんノイズに注目して、同じ外部電位を複数回読み出して分散からシフトレジスタ情報を生成しても良い。

生成法４によるシフトレジスタ情報の生成方法は、生成法３によるシフトレジスタ情報の生成方法と同様、テストのマシンタイムが少なくて済む。一方、カメラシステムがテストによりシフトレジスタ情報を生成することに対応する必要がある。すなわち、ＤＳＰにこのような機能を盛り込む必要がある。

ただし、生成法４によるシフトレジスタ情報の生成方法は、生成法３によるシフトレジスタ情報の生成方法と異なり負荷ＭＯＳの不良を救済することはできない。

［変形例］
なお、上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１７に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有し、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施例１〜３に係るカラム処理部を有するＣＭＯＳイメージセンサが用いられる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明の実施例１に係るカラム処理部を示す回路図である。 実施例１に係るカラム処理部における実際の動作例の説明図である。 実施例１に係るカラム処理部において、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部の一部およびカラム処理部のレイアウトの一例を示す図である。 本発明の実施例２に係るカラム処理部を示す回路図である。 実施例２に係るカラム処理部における実際の動作例の説明図である。 実施例２に係るカラム処理部において、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部の一部およびカラム処理部のレイアウトの一例を示す図である。 本発明の実施例３に係るカラム処理部を示す回路図である。 実施例３に係るカラム処理部において、ｘ本の画素列を単位としてブロック化する際に、ｘ＝８とした場合の画素アレイ部の一部およびカラム処理部のレイアウトの一例を示す図である。 生成法１によってシフトレジスタ情報を生成する際の手順を示すフローチャートである。 生成法１によりシフトレジスタ情報を生成する様子を示す図である。 生成法２によってシフトレジスタ情報を生成する際の手順を示すフローチャートである。 生成法２によりシフトレジスタ情報を生成する様子を示す図である。 生成法３による生成機能を有するカラム処理部を示す回路図である。 生成法４による生成機能を有するカラム処理部を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３（１３Ａ〜１３Ｅ）…カラム処理部、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７（１７−１，１７−２，１７−３）…垂直信号線、２０…単位画素、３１…第１スイッチ回路、３２（３２−１〜３２−４）…電流源、３３（３３−１〜３３−４）…コンパレータ、３４…第２スイッチ回路、３５（３５−１〜３５−３）…カウンタ、３６（３６ａ，３６ｂ）…シフトレジスタ

Claims (12)

1. 光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
   前記画素アレイ部の画素列に対応した数よりも多い数のアナログ回路を有し、前記単位画素から垂直信号線を通して出力されるアナログ信号を画素列ごとに処理するカラム処理部とを備え、
   前記カラム処理部は、
   前記アナログ回路の個々の良否の情報を格納する良否情報格納手段と、
   前記良否情報格納手段に格納されている情報に基づいて前記アナログ回路のうち不良のアナログ回路に代えて正常なアナログ回路を選択する選択手段とを有する
   ことを特徴とする固体撮像装置。
2. 前記アナログ回路は、前記垂直信号線の一端と基準電位ノードとの間に接続された電流源である
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記アナログ回路は、前記単位画素から出力されるアナログの画素信号を傾斜状波形の参照信号と比較することによって当該画素信号の大きさに対応した時間軸方向に大きさを持つパルス信号を出力するコンパレータである
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記カラム処理部は、
   前記コンパレータから出力されるパルス信号のパルス幅の期間においてクロックをカウントすることにより、そのカウント値を前記画素信号の大きさに応じたディジタル信号とするカウンタを、前記画素アレイ部の画素列に対応した数だけ有する
   ことを特徴とする請求項３記載の固体撮像装置。
5. 前記アナログ回路は、前記垂直信号線の一端と基準電位ノードとの間に接続された電流源と、前記単位画素から出力されるアナログの画素信号を傾斜状波形の参照信号と比較することによって当該画素信号の大きさに対応した時間軸方向に大きさを持つパルス信号を出力するコンパレータである
   ことを特徴とする請求項１記載の固体撮像装置。
6. 前記カラム処理部は、
   前記コンパレータから出力されるパルス信号のパルス幅の期間においてクロックをカウントすることにより、そのカウント値を前記画素信号の大きさに応じたディジタル信号とするカウンタを、前記画素アレイ部の画素列に対応した数だけ有する
   ことを特徴とする請求項５記載の固体撮像装置。
7. 前記画素アレイ部の全画素列をｘ本の画素列を単位としてブロック化し、このブロックごとにｘ本の画素列に対して前記アナログ回路をｘ＋１個有する
   ことを特徴とする請求項１記載の固体撮像装置。
8. 前記良否情報格納手段に格納される前記良否の情報は、固体撮像装置が搭載されるシステムの起動時に外部の記憶装置から入力される
   ことを特徴とする請求項１記載の固体撮像装置。
9. 前記画素アレイ部の画素列ごとに、ソースフォロワトランジスタと選択トランジスタとから構成されて前記垂直信号線に接続されたテスト回路を有し、
   前記テスト回路と前記電流源を用いて前記良否情報格納手段に格納される前記良否の情報を生成するためのテスト時に、前記テスト回路から所定の電位を前記垂直信号線に入力し、このときの前記コンパレータの比較結果を基に得られる前記良否の情報を前記良否情報格納手段に格納する
   ことを特徴とする請求項３または５記載の固体撮像装置。
10. 前記画素アレイ部の画素列ごとに、前記垂直信号線に所定の電位を入力する電位入力回路を有し、
    前記良否情報格納手段に格納される前記良否の情報を生成するためのテスト時に、前記電位入力回路から前記所定の電位を前記垂直信号線に入力し、このときの前記コンパレータの比較結果を基に得られる前記良否の情報を前記良否情報格納手段に格納する
    ことを特徴とする請求項２または５記載の固体撮像装置。
11. 光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
    前記画素アレイ部の画素列に対応した数よりも多い数のアナログ回路を有し、前記単位画素から垂直信号線を通して出力されるアナログ信号を画素列ごとに処理するカラム処理部とを備えた固体撮像装置の駆動方法であって、
    あらかじめ格納されている前記アナログ回路の個々の良否の情報に基づいて前記アナログ回路のうち不良のアナログ回路に代えて正常なアナログ回路を選択して用いる
    ことを特徴とする固体撮像装置の駆動方法。
12. 光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
    前記画素アレイ部の画素列に対応した数よりも多い数のアナログ回路を有し、前記単位画素から垂直信号線を通して出力されるアナログ信号を画素列ごとに処理するカラム処理部とを備えた固体撮像装置と、
    入射光を前記固体撮像装置の撮像面上に結像する光学系と
    を具備する撮像装置であって、
    前記カラム処理部は、
    前記アナログ回路の個々の良否の情報を格納する良否情報格納手段と、
    前記良否情報格納手段に格納されている情報に基づいて前記アナログ回路のうち不良のアナログ回路に代えて正常なアナログ回路を選択する選択手段とを有する
    ことを特徴とする撮像装置。

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