JP2009211667A - 定電圧回路 - Google Patents

Abstract

【課題】出力電流が小さい場合にも応答速度を損なわず、広範囲の出力電流に対して安定的に動作する定電圧回路を提供する。
【解決手段】基準電圧と出力電圧に基づい入力電圧を所定の電圧に変換して出力電圧とする定電圧回路であって、この定電圧回路は、基準電圧と出力電圧に基づいて所定の信号を生成して出力する誤差増幅回路と、誤差増幅回路の出力に応じた電流を出力する出力回路を備え、出力回路は複数の出力トランジスタと出力電圧の変化に応じて複数の出力トランジスタのうち稼動させる出力トランジスタを決定する決定手段を備えている。
【選択図】図１

Description

本発明は、定電圧回路に関し、特に微少電流から大電流まで広範囲の出力電流において高速応答が可能で、しかも高効率で安定した動作が可能な定電圧回路に関する。

携帯電話やモバイルＰＣ、あるいはカーナビゲーションシステム等の電子機器において、電源として、定電圧回路を備え安定した電圧供給が行なえる定電圧電源が用いられている。そのような定電圧電源を出力電流が大きな機器に用いる場合、リップル除去率や負荷過渡応答性を向上させて高速応答性を得るための回路構成にする必要がある。例えば動作状態と待機状態を有する携帯電話のような出力電流範囲の大きな機器に用いようとした場合には、最大出力電流に合わせた回路構成にせざるを得ず、全体として消費電流が大きくなってしまう。このとき、携帯電話の待機状態では高いリップル除去率や負荷過渡応答性を必要としないにも拘らず、必要以上の電流を消費することになり、無駄が大きくなる。そこで、この無駄を抑制するための定電圧回路が考案されている。

特許文献１および特許文献２には、出力電流の大きさに応じて定電圧回路内部の誤差増幅器のバイアス電流を増減させた定電圧回路が開示されている。

図８は、特許文献１に開示された定電圧回路を示している。図８において、定電圧回路１０１は、基準電圧回路Ｖｒｅｆ、誤差増幅回路１０２、バイアス電流生成回路１０３、出力回路１０４で構成されている。

この回路において、ＰＭＯＳトランジスタＭ７は、出力トランジスタＭ１とカレントミラー回路を構成しているので、出力トランジスタＭ１のドレイン電流（出力電流）に比例したドレイン電流を生成し、この電流をＮＭＯＳトランジスタＭ８のドレイン電流として供給する。ＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ９はカレントミラー回路を構成しているので、ＮＭＯＳトランジスタＭ９のドレイン電流は出力トランジスタＭ１のドレイン電流に比例する。そして、ＮＭＯＳトランジスタＭ９のドレイン電流は誤差増幅回路１０２のバイアス電流の一部となっているので、誤差増幅回路１０２のバイアス電流は出力電流の増減に応じて増減するようになる。

このように、出力電流の増減によって誤差増幅回路１０２のバイアス電流を増減させるようにしているので、出力電流が増加した場合には応答速度が速くなり、消費電流と応答速度の適正化を図っている。

特開平３−１５８９１２ 特開２００６−９９５２６

しかしながら、特許文献１あるいは特許文献２に開示されたような、出力電流に応じて誤差増幅回路のバイアス電流を変化させるものでは、出力電流が小さい場合の動作が不安定になるという問題があった。すなわち、例えば出力電流が１アンペア以上の場合に対応できる大きな出力トランジスタを備えた定電圧電源の場合、出力電流が大きい場合には安定動作できるが、出力電流が小さい場合には誤差増幅回路のバイアス電流が小さくなり、位相余裕がなくなって安定動作できないという問題があった。さらにバイアス電流が小さい状態での応答速度が極端に悪化してしまうという問題も発生する。これは、出力トランジスタとしては大電流でも動作できるようにゲート幅／ゲート長の大きなトランジスタを用いるため、ゲート容量が大きくなるためである。バイアス電流が小さい状態では大きなゲート容量を充放電するのに時間がかかってしまうため、出力電流が小さい場合に応答速度を著しく低下させてしまうことになる。

本発明は、上述した課題を解決するためになされたものであって、出力電流が小さい場合にも応答速度を損なわず、広範囲の出力電流に対して安定的に動作する定電圧回路を提供することを目的とする。

上述した目的を達成するため、本発明の定電圧回路は、基準電圧と出力電圧に基づいて所定の信号を生成して出力する誤差増幅回路と、誤差増幅回路の出力に応じた電流を出力する出力回路を備え、出力回路は複数の出力トランジスタと出力電圧の変化に応じて複数の出力トランジスタのうち稼動させる出力トランジスタを決定する決定手段を備えている。

また本発明の定電圧回路は、複数の電流源を含み誤差増幅回路にバイアス電流を供給する手段を備え、出力電圧の変化に応じて複数の電流源のうち稼動させる電流源を決定する決定手段を備えている。

また本発明の定電圧回路は、基準電圧と出力電圧に基づいて所定の信号を生成して出力する誤差増幅回路と、少なくとも第１のトランジスタ、第２のトランジスタ、および誤差増幅回路の出力に基づいて第１のトランジスタによる電流に第２のトランジスタによる電流を追加するように切り換え制御する第１の切換手段を含み、誤差増幅回路の出力に応じた電流を出力する出力回路と、少なくとも第１の電流源、第２の電流源、および第１の電流源の電流に第２の電流源の電流を追加するように切り換え制御する第２の切換手段を含み、誤差増幅回路に第１の電流源および第２の電流源によるバイアス電流を供給するバイアス電流供給回路と、誤差増幅回路の出力に基づいて第２の切換手段による切り換えを制御する判定回路を備えている。

さらに本発明の定電圧回路は、判定回路は出力電流をモニターする手段を含み、出力電流が所定の電流値より小さいときには第１の電流源による電流のみを誤差増幅回路のバイアス電流とし、出力電流が所定の電流値以上に増加したときには、第１の切換手段を制御して第１の電流源による電流に第２の電流源による電流を加えた電流を誤差増幅回路のバイアス電流とする。

また本発明の定電圧回路は、定電圧回路部と判定回路部を含み、定電圧回路部は、出力回路と誤差増幅回路を含み、出力回路は、第１のトランジスタおよび第２のトランジスタを含み、第１および第２のトランジスタのソースは共通接続されて電圧入力端子に接続され、第１および第２のトランジスタのドレインは共通接続されて電圧出力端子に接続され、第１および第２のトランジスタのゲートは第１の切換手段を介して接続され、さらに第２のトランジスタのゲートは第６の切換手段を介して電圧入力端子に接続されており、誤差増幅回路は、非反転入力端子に第１の基準電圧が入力されかつ反転入力端子には出力電圧を分圧した電圧が入力され、第１の電流源と第２の電流源を並列接続してバイアス電流供給源とし、かつ、第１および第２の電流源の間には第２の切換手段が接続され、第１のトランジスタのゲートにその出力が接続されており、判定回路部は、電流供給回路とコンパレータを含み、電流供給回路は、第３のトランジスタおよび第４のトランジスタを含み、第３および第４のトランジスタのソースは共通接続されて電圧入力端子に接続され、第３および第４のトランジスタのドレインは共通接続され、かつ、第３および第４のトランジスタのゲートはそれぞれ第１および第２のトランジスタのゲートと接続され、共通接続された第３および第４のトランジスタのソースとドレインの間にはさらに並列に第３の電流源、第３の切換手段、第４の切換手段が接続されており、コンパレータは、非反転入力端子に共通接続された第３、第４のトランジスタのドレインが接続されるとともに、反転入力端子には第２の基準電圧および第３の基準電圧が第５の切換手段を介して選択的に接続されており、コンパレータの出力によって、定電圧回路部における第１、第２の切換手段、および判定回路部における第３乃至第５の切換手段を制御する。

また本発明の定電圧回路は、定電圧回路部と判定回路部を含み、定電圧回路部は、出力回路と誤差増幅回路を含み、出力回路は、第１のトランジスタおよび第２のトランジスタを含み、第１および第２のトランジスタのソースは共通接続されて電圧入力端子に接続され、第１および第２のトランジスタのドレインは共通接続されて電圧出力端子に接続され、第１および第２のトランジスタのゲートは第１の切換手段を介して接続され、さらに第２のトランジスタのゲートは第６の切換手段を介して電圧入力端子に接続されており、誤差増幅回路は、非反転入力端子に第１の基準電圧が入力されかつ反転入力端子には出力電圧を分圧した電圧が入力され、第１の電流源と第２の電流源を並列接続してバイアス電流供給源とし、かつ、第１および第２の電流源の間には第２の切換手段が接続され、第１のトランジスタのゲートにその出力が接続されており、判定回路部は、電流供給回路とインバータを含み、電流供給回路は、第３のトランジスタおよび第４のトランジスタを含み、第３および第４のトランジスタのソースは共通接続されて電圧入力端子に接続され、第３および第４のトランジスタのドレインは共通接続され、かつ、第３および第４のトランジスタのゲートはそれぞれ第１および第２のトランジスタのゲートと接続され、共通接続された第３および第４のトランジスタのソースとドレインの間にはさらに並列に第３の電流源、第３の切換手段、第４の切換手段が接続されており、共通接続された第３、第４のトランジスタのドレイン電圧によって制御される定電流インバータの出力がインバータの入力端子に接続され、さらに共通接続された第３、第４のトランジスタのドレインには可変抵抗が接続され、インバータの出力によって、定電圧回路部における第１、第２、第６の切換手段、判定回路部における第３乃至第５の切換手段、および可変抵抗の値を制御する。

さらに本発明の定電圧回路は、第２のトランジスタのゲート幅／ゲート長の値を第１のトランジスタのゲート幅／ゲート長の値以上とし、かつ、第２の電流源によるバイアス電流を第１の電流源によるバイアス電流以上とした。

さらに本発明の定電圧回路は、共通接続された第３および第４のトランジスタによるドレイン電流を電圧に変化する変換手段を備えている。

さらに本発明の定電圧回路は、第３の電流源による電流値を定電圧回路の出力電流が所定の電流値に達したときの第３のトランジスタの出力電流値と等しいかそれ以上とし、第２の基準電圧を出力電流が所定の電流値に達したときの変換手段の出力電圧値と等しいかそれ以上の値の電圧とし、かつ、第３の基準電圧の電圧値を第２の基準電圧の電圧値より低くした。

さらに本発明の定電圧回路は、コンパレータの出力端子と第４の切換手段の間に第１の遅延回路を備えている。

さらに本発明の定電圧回路は、コンパレータの出力端子と第１または第２の切換手段の間に第２の遅延回路を備えている。

さらに本発明の定電圧回路は、第１の遅延回路による遅延時間が第２の遅延回路による遅延時間より長く、かつ、第１の遅延回路による遅延時間を第２のトランジスタのゲート容量が誤差増幅回路の出力によって放電されるまでの時間以上とした。

本発明の定電圧回路では、負荷電流が小さい場合にも応答速度を損なわずに、広範囲の負荷電流に対して安定的に動作することができる。

以下、図面を参照して、本発明を実施するための最良の形態を説明する。

図１は、本発明の実施形態を示す定電圧回路である。この定電圧回路は、定電圧回路部１、判定回路部２を含んでいる。定電圧回路部１は、電圧入力端子からの入力電圧Ｖｄｄに対して電圧出力端子から所定の定電圧出力Ｖｏｕｔを出力するものである。判定回路部２は、定電圧回路部１の出力電流をモニターして所定値に対する大小関係を判定し、判定結果を定電圧回路部１に伝えて定電圧回路部１のスイッチＳ１、Ｓ２、Ｓ６を制御する。

定電圧回路部１は、基準電圧源Ｖｒ、誤差増幅器１１、バイアス電流源Ｉ１、Ｉ２、第１出力トランジスタＭ１、第２出力トランジスタＭ２、抵抗Ｒ１〜Ｒ３、スイッチＳ１、Ｓ２、Ｓ６を備え、入力端子Ｖｄｄと出力端子Ｖｏｕｔを備えている。また、判定回路部２は、ＰＭＯＳトランジスタＭ３、Ｍ４、コンパレータ１２、第１基準電圧源Ｖａ１、第２基準電圧源Ｖａ２、インバータ１３〜１９、電流源Ｉ３〜Ｉ６、コンデンサＣ１〜Ｃ３、抵抗Ｒ４、およびスイッチＳ３〜Ｓ５を備えている。

以上の構成において、本定電圧回路の概要を説明する。

定電圧回路部１では、電流源Ｉ１からの電流は、常時、誤差増幅器１１のバイアス電流として印加される。そして、定電圧回路の負荷電流が増加した場合、すなわち出力電流が増加した場合には、スイッチＳ２がオンとなり、電流源Ｉ２の電流が誤差増幅器１１のバイアス電流としてＩ１に追加される。このように、出力電流が小さい場合には電流源Ｉ１のみが用いられ、出力電流が大きい場合には電流源Ｉ１の電流プラス電流源Ｉ２の電流が誤差増幅器１１のバイアス電流として用いられる。また、出力トランジスタについても同様に、第１出力トランジスタＭ１は常時用いられ、一方、第２出力トランジスタＭ２は出力電流が大きい場合にのみ用いられる。すなわち、出力電流が小さいうちは第１出力トランジスタＭ１のみが用いられ、出力電流が大きくなると、スイッチＳ１がオンしスイッチＳ６がオフすることにより、第１出力トランジスタＭ１と第２出力トランジスタの両方が用いられることになる。

ここで、電流源Ｉ２および第２出力トランジスタＭ２は、それぞれ、電流源Ｉ１および第１出力トランジスタＭ１と比べ、大きなサイズのものを用いている。また、第２出力トランジスタＭ２を用いることで回路が発振してしまう場合があり、本実施形態においては判定回路部２の構成を工夫することにより、発振が起こらないようにしている。このことについては、後述する。

以下、本発明の実施形態を詳細に説明する。

図１の定電圧回路部１において、誤差増幅回路１１の非反転入力端子には基準電圧Ｖｒが入力されるとともに、反転入力端子には出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した検出電圧Ｖｆが入力され、抵抗Ｒ２の他端は接地電位Ｖｓｓに接続されている。誤差増幅回路１１の出力はＰＭＯＳトランジスタで構成された第１出力トランジスタＭ１のゲートに接続されている。第１出力トランジスタＭ１のソースは入力端子Ｖｄｄに、ドレインは出力端子Ｖｏｕｔに接続されている。ＰＭＯＳトランジスタを用いた第２出力トランジスタＭ２のソースとドレインは、各々第１出力トランジスタＭ１のソース、ドレインと共通接続されており、ゲートはスイッチＳ１を介して誤差増幅回路１１の出力に接続されている。また、第２出力トランジスタＭ２のゲートはスイッチＳ６と抵抗Ｒ３を介して入力端子電圧Ｖｄｄにプルアップされる。誤差増幅回路１１には常時バイアス電流を供給する電流源Ｉ１が、誤差増幅回路１１と入力端子Ｖｄｄの間に接続されている。また、電流源Ｉ１には電流源I２とスイッチＳ２の直列回路が並列に接続されている。

以上の定電圧回路部１において、出力電流が小さい場合には、スイッチＳ１、Ｓ２をオフ、スイッチＳ６をオンにし、出力トランジスタとしては第１出力トランジスタＭ１のみが、また電流源としては第１電流源Ｉ１のみが稼動するようにする。一方、出力電流が大きい場合には、スイッチＳ１、Ｓ２をオン、スイッチＳ６をオフにし、出力トランジスタとして第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方が稼動し、また電流源としては第１電流源Ｉ１と第２電流源Ｉ２の両方が稼動するように制御する。このことについては、後に詳述する。

次に判定回路部２を説明する。

ＰＭＯＳトランジスタＭ３のソースとゲートは、各々、第１出力トランジスタＭ１のソース、ゲートと共通接続されており、すなわちソースは入力端子Ｖｄｄに接続されている。このように、ＰＭＯＳトランジスタＭ３は第１出力トランジスタＭ１とカレントミラー回路を構成している。このＰＭＯＳトランジスタＭ３によって、出力電流をモニターしている。同様に、ＰＭＯＳトランジスタＭ４のソースとゲートは、各々、第２出力トランジスタＭ２のソース、ゲートと共通接続され、ＰＭＯＳトランジスタＭ４と第２出力トランジスタＭ２もカレントミラー回路を構成している。またＰＭＯＳトランジスタＭ３とＭ４のドレインは共通接続され、抵抗Ｒ４を介して接地されている。抵抗Ｒ４は、ＰＭＯＳトランジスタＭ３とＭ４のドレイン電流を電圧に変換する電流電圧変換手段として機能する。前述したようにＰＭＯＳトランジスタＭ３とＭ４はそれぞれ第１出力トランジスタＭ１および第２出力トランジスタＭ２とカレントミラー回路を構成しているので、ＰＭＯＳトランジスタＭ３とＭ４のドレイン電流は出力電流に比例した電流となる。抵抗Ｒ４はこの電流を電圧に変換しているので、抵抗Ｒ４における電圧降下Ｖｂは出力電流に比例した電圧となる。電流源Ｉ３には直列にスイッチＳ３とＳ４が接続されており、この直列回路はＰＭＯＳトランジスタＭ３およびＭ４のソース−ドレイン間に接続されている。コンパレータ１２の非反転入力端子には、前述した電圧Ｖｂが入力され、一方反転入力端子はスイッチＳ５の共通端子ｃに接続されている。スイッチＳ５の端子ａと接地Ｖｓｓの間には第１基準電圧Ｖａ１が、端子ｂと接地Ｖｓｓの間には第２基準電圧Ｖａ２が接続されている。ここで、第２基準電圧Ｖａ２は、第１基準電圧Ｖａ１より低い電圧値にしてある。コンパレータ１２の出力ＣＭＰｏはインバータ１３と１７の入力、およびスイッチＳ３とＳ５の制御端子に接続されている。インバータ１３の出力と接地Ｖｓｓの間にはコンデンサＣ１が接続され、さらにインバータ１４の入力に接続されている。インバータ１３の正側電源端子と入力端子Ｖｄｄの間には電流源Ｉ４が接続されている。インバータ１４の出力Ａはインバータ１５の入力と定電圧回路部１のスイッチＳ２の制御端子に接続されている。インバータ１５の出力Ｂと接地端子Ｖｓｓの間にはコンデンサＣ２が接続され、さらにインバータ１５の出力Ｂはインバータ１６の入力に接続されている。インバータ１５の出力Ｂは定電圧回路部１のスイッチＳ６の制御端子に接続されている。またインバータ１６の出力Ｃは定電圧回路部１のスイッチＳ１の制御端子に接続されている。さらに、インバータ１５の負側電源端子と接地Ｖｓｓの間には電流源Ｉ５が接続されている。インバータ１７の出力と接地Ｖｓｓ間にはコンデンサＣ３が接続され、さらにインバータ１７の出力はインバータ１８の入力に接続されている。インバータ１７の負側電源端子と接地Ｖｓｓ間には電流源Ｉ６が接続されている。インバータ１８の出力はインバータ１９の入力に接続され、インバータ１９の出力ＤはスイッチＳ４の制御端子に接続されている。

ここで、インバータ１７〜１９、電流源Ｉ６、コンデンサＣ３は第１の遅延回路を構成しており、コンパレータ１２の出力ＣＭＰｏを遅延時間Ｔｄ３だけ遅延させてスイッチＳ４の制御端子に伝達する。またインバータ１３、１４、電流源Ｉ４、コンデンサＣ１、および、インバータ１５、１６、電流源Ｉ５、コンデンサＣ２は第２の遅延回路を構成しており、コンパレータ１２の出力ＣＭＰｏを遅延時間Ｔｄ１あるいはＴｄ２だけ遅延させてスイッチＳ１、Ｓ２、およびＳ６に伝達する。この遅延時間Ｔｄ１〜Ｔｄ３については後に詳述する。

この判定回路部２は、出力電流が所定値に対して大きいか小さいかを判定して、定電圧回路部１のスイッチＳ１、Ｓ２、Ｓ６を制御し、前述した第２出力トランジスタＭ２、第２電流源Ｉ２のオンオフ（これらの素子を機能させるかさせないか）を制御する。

ところで、スイッチＳ１〜Ｓ４、Ｓ６は制御端子にハイレベル（Ｈレベル）の信号が入力されるとオンとなり、ローレベル（Ｌレベル）の信号が入力されるとオフとなる。また、スイッチＳ５は、制御端子にＬレベルの信号が入力されると共通端子ｃと端子ａが接続され、Ｈレベルの信号が入力されると共通端子ｃと端子ｂが接続されるように構成されている。

図２は、図１に示した定電圧回路の主要部分の動作に関するタイミングチャートであり、図２（ａ）は時刻ｔに対する第１出力トランジスタＭ１のゲート電圧Ｖｍ１ｇ、および第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇの変化を示している。また、図２（ｂ）は時刻ｔに対するコンパレータ１２の反転入力端子の電圧Ｖａおよび非反転入力端子の電圧Ｖｂの変化を示している。さらに、図２（ｃ）は時刻ｔに対するコンパレータ１２の出力信号ＣＭＰｏの信号レベル、および図１中のインバータ１４の出力Ａ、インバータ１５の出力Ｂ、インバータ１６の出力Ｃ、インバータ１９の出力Ｄの信号レベルの変化を示している。

次に、図２（ａ）〜（ｃ）を参照して、図１に示した定電圧回路の動作を説明する。

図２（ａ）および（ｂ）の縦軸において、Ｖｄｄは入力端子電圧の電圧値、Ｖａ１は第１基準電圧Ｖａ１の電圧値、Ｖａ２は第２基準電圧Ｖａ２の電圧値である。また、図２（ｃ）の縦軸において、ＣＭＰｏはコンパレータ１２の出力信号レベル、Ａはインバータ１４の出力信号レベル、Ｂはインバータ１５の出力信号レベル、Ｃはインバータ１６の出力信号レベル、Ｄはインバータ１９の出力信号レベルである。信号Ａ、Ｂ、Ｃ、Ｄはそれぞれ、スイッチＳ２、Ｓ６、Ｓ１、Ｓ４の制御信号になっている。

図２（ａ）〜（ｃ）において、最初の状態、すなわち出力電流が０Ａのときには、第１出力トランジスタＭ１とＰＭＯＳトランジスタＭ３がカレントミラー回路を構成していることから、抵抗Ｒ４には電流が流れないので、抵抗Ｒ４には電圧降下が生じない。すなわち、コンパレータ１２の非反転入力端子の電圧Ｖｂは０Ｖである。一方、コンパレータ１２の反転入力端子には第１の基準電圧Ｖａ１または第２の基準電圧Ｖａ２が印加されるので、コンパレータ１２の出力ＣＭＰｏはＬレベルになっている。コンパレータ１２の出力ＣＭＰｏがＬレベルであるから、インバータ１４の出力Ａとインバータ１６の出力ＣはＬレベルとなる一方、インバータ１５の出力Ｂとインバータ１９の出力ＤはＨレベルとなる。したがって、スイッチＳ１〜Ｓ３はオフ、Ｓ４、Ｓ６がオンとなり（図２（ｃ）参照）、またスイッチＳ５の共通端子ｃは端子ａ側に接続されている。またスイッチＳ１がオフ、Ｓ６がオンであるから、第２出力トランジスタＭ２のゲートは抵抗Ｒ３によって入力端子電圧Ｖｄｄにプルアップされるので、第２出力トランジスタＭ２はオフしている。またスイッチＳ２がオフであるから、誤差増幅回路１１のバイアス電流は電流源Ｉ１となる。さらにスイッチＳ３がオフであるから、スイッチＳ４がオンしていても、電流源Ｉ３の電流は抵抗Ｒ４には供給されない。さらにスイッチＳ５の共通端子ｃが端子ａ側なので、コンパレータ１２の反転入力端子には第１基準電圧Ｖａ１が接続されている。

以上の状態から、出力電流が増加した場合を考える。出力電流が増加すると第１出力トランジスタＭ１のゲート電圧Ｖｍ１ｇが低下する（図２（ａ））とともに、ＰＭＯＳトランジスタＭ３のゲート電圧は低下する。したがって、コンパレータ１２の非反転入力端子の電圧Ｖｂは上昇する（図２（ｂ））。しかし、出力電流が所定の第１電流値に達するまでは各スイッチの接続状態は前述したままで変化しない。

時刻ｔ１で出力電流が所定の第１電流値に達すると、電圧Ｖｂが第１基準電圧Ｖａ１になる（図２（ｂ））。出力電流がさらに増加して第１電流値を超えると、電圧Ｖｂは第１基準電圧Ｖａ１より高くなるので、コンパレータ１２の出力ＣＭＰｏは反転してＨレベルとなる（図２（ｃ））。すると、スイッチＳ３がオンになるので、電流源Ｉ３からの電流が抵抗Ｒ４に供給され、電圧Ｖｂは急上昇する（図２（ｂ））。なお、この実施形態では電流源Ｉ３の電流値は、出力電流が第１電流値に等しくなった時のＰＭＯＳトランジスタＭ３のドレイン電流にほぼ等しいかそれ以上に設定してあり、図２（ｂ）に示すように電圧Ｖｂは時刻ｔ１のタイミングで、第１基準電圧Ｖａ１のおよそ２倍の電圧２×Ｖａ１まで上昇する。また、コンパレータ１２の出力ＣＭＰｏが反転したことによりスイッチＳ５の共通端子ｃは端子ｂ側に切り換わるので、コンパレータ１２の反転入力端子には第２基準電圧Ｖａ２が接続される。第２基準電圧Ｖａ２は第１基準電圧Ｖａ１より少し低く設定しているので、図２（ｂ）に示すようにコンパレータ１２の反転入力端子電圧Ｖａは電圧値Ｖａ１からＶａ２へ、少し低下する。さらに、コンパレータ１２の出力がＨレベルになったので、インバータ１３の出力はＬレベルになる。インバータ１３の出力回路はロー側のインピーダンスを低く設定しているので、コンデンサＣ１の電荷を瞬時に放電する。したがって、ほとんど遅延無くインバータ１４の入力をＬレベルにするので、インバータ１４の出力Ａはコンパレータ１２の出力ＣＭＰｏがＨレベルになると瞬時にＨレベルに変化する（図２（ｃ））。またインバータ１４の出力ＡがＨレベルになるとスイッチＳ２がオンになるので、誤差増幅回路１１のバイアス回路に電流源Ｉ２の電流値が追加され、誤差増幅回路１１の動作は速くなる。この結果、図２（ａ）に示すように、時刻ｔ１から電圧Ｖｍ１ｇの降下の傾きが大きくなる。

インバータ１４の出力ＡがＨレベルになるとインバータ１５の出力ＢがＨレベルからＬレベルに変化する。しかし、インバータ１５の負側の電源と接地Ｖｓｓの間には電流源Ｉ５が介挿されているので、インバータ１５の出力ＢがＨレベルのときにコンデンサＣ２を充電した電荷は電流源Ｉ５を介して放電されることになり、インバータ１５の出力ＢがＨレベルからＬレベルに変化するのには時間がかかる。この遅延時間を図２（ｃ）ではＴｄ１で示している。遅延時間Ｔｄ１が経過すると、インバータ１５の出力ＢはＬレベルとなり、コンデンサＣ２の電圧が時刻ｔ２でインバータ１６の入力しきい値電圧以下になると、ほぼ同じタイミングでインバータ１６の出力ＣがＨレベルとなる（図２（ｃ））。するとスイッチＳ６がオフ、Ｓ１がオンして、誤差増幅回路１１の出力が第２出力トランジスタＭ２のゲートに入力される。スイッチＳ１がオンする前は第２出力トランジスタＭ２のゲートは抵抗Ｒ３によって入力電圧Ｖｄｄにプルアップされていたので、第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇは入力電圧Ｖｄｄになっていた（図２（ａ））。また、第２出力トランジスタＭ２のゲートと入力端子Ｖｄｄの間には第２出力トランジスタＭ２のゲート容量が存在するので、スイッチＳ１がオンした直後は、一瞬誤差増幅回路１１の出力は入力端子電圧Ｖｄｄ近くまで上昇する。このため、第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方とも、一瞬オフとなる期間が発生する。

第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方ともオフになると、ＰＭＯＳトランジスタＭ３とＭ４もオフになるため、抵抗Ｒ４に供給される電流は電流源Ｉ３だけになる。前述したように、電流源Ｉ３の出力電流を、出力電流が第１電流値に等しくなったときのＰＭＯＳトランジスタＭ３のドレイン電流にほぼ等しくしてあるので、電圧Ｖｂはほぼ第１基準電圧Ｖａ１まで低下する（図２（ｂ））。しかしこのときコンパレータ１２の反転入力には第１基準電圧Ｖａ１より低い第２基準電圧Ｖａ２が入力されているので、コンパレータ１２の出力ＣＭＰｏが反転してしまうことはない。

時刻ｔ３になって、誤差増幅回路１１の出力電流によって、第２出力トランジスタＭ２のゲート容量が放電すると、定電圧回路部１は安定動作に移行する。このとき、抵抗Ｒ４にはＰＭＯＳトランジスタＭ３とＭ４のドレイン電流に電流源Ｉ３の電流値が加わっているので、電圧Ｖｂは第１基準電圧Ｖａ１の２倍以上の電圧になる（図２（ｂ））。なお、上述したように、スイッチＳ１をオンして第２出力トランジスタＭ２を誤差増幅回路１１の出力に接続する前に、スイッチＳ２をオンして誤差増幅回路１１のバイアス電流を増加させているので、第２出力トランジスタＭ２が接続される前に誤差増幅回路１１の出力電流が大きくなり応答速度が速くなっているので、スイッチＳ１とＳ２を同時にオンした場合に比べ、誤差増幅回路１１の出力電流によって第２出力トランジスタＭ２のゲート容量を充電する時間が短くできる。その結果、第２出力トランジスタＭ２の接続時における出力電圧変動を小さく抑えることができる。

ところで時刻ｔ１でコンパレータ１２の出力ＣＭＰｏがＨレベルになると、インバータ１７の出力がＨレベルからＬレベルに変化する。しかし、インバータ１７の負側の電源と接地Ｖｓｓ間には電流源Ｉ６が介挿されているので、インバータ１７の出力がＨレベルのときにコンデンサＣ３を充電した電荷は電流源Ｉ６を介してゆっくりと放電されるため、インバータ１７の出力がＨレベルからＬレベルへ変化するのには時間がかかる。この遅延時間を図２（ｃ）ではＴｄ３で示している。遅延時間Ｔｄ３は遅延時間Ｔｄ１より長く、かつ、第２出力トランジスタＭ２ゲート容量が誤差増幅回路１１の出力で放電されるまでの時間以上になるように設定してある。このようにすることにより、第２出力トランジスタＭ２の接続を確実にすることができる。

コンデンサＣ３の電圧が時刻ｔ４でインバータ１８のしきい値電圧以下になると、インバータ１８の出力がＨレベルになり、次段のインバータ１９の出力ＤがＬレベルになる（図２（ｃ））。するとスイッチＳ４がオフして、電流源Ｉ３からの電流が抵抗Ｒ４に供給されるのを遮断するので、電圧Ｖｂはほぼ第１基準電圧Ｖａ１分の電圧だけ低下する（図２（ｂ））。

このように、出力電流の増加に伴い時刻ｔ１でスイッチＳ３がオンとなって、電流源Ｉ３の電流がコンパレータ１２に入力される。またほぼ同時にスイッチＳ２もオンとなって、電流源Ｉ２が稼動状態となる。そして、スイッチＳ３のオンから時間Ｔｄ１だけ遅れて時刻ｔ２でスイッチＳ１がオンし、第２出力トランジスタＭ２が稼動状態となり、大きな負荷に対応できるようになる。このように、過渡状態であるｔ２〜ｔ３の期間を含め期間ｔ１〜ｔ４で付加的な電流源Ｉ２と第２出力トランジスタＭ２とを稼動状態にし、時刻ｔ４以降は大電流モード（高速モード）となる。なお、上述したように第２基準電圧Ｖａ２の電圧値を第１基準電圧Ｖａ１の電圧値より低く設定しており、電圧Ｖｂが第１基準電圧Ｖａ１を超えてコンパレータ１２の出力ＣＭＰｏが反転した場合には、コンパレータ１２の反転入力端子への入力電圧を第１基準電圧Ｖａ１から第２基準電圧Ｖａ２に変えているので、第２出力トランジスタＭ２の接続を確実に行なうことができる。

ところで、本回路構成において、第２出力トランジスタＭ２は第１出力トランジスタＭ１より大きなサイズになっている。したがって、出力電流が増加することによってスイッチＳ２がオンとなり、第２出力トランジスタＭ２がオン、Ｓ６がオフになると、上述したように第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方ともが一瞬オフとなる期間が発生してしまう。すると、第１出力トランジスタＭ１をモニターしているＰＭＯＳトランジスタＭ３の電流が減ってしまうので、判定回路部２は出力電流が減ったと判定し、結果として発振してしまう。これを解決するために、判定回路部２の中には発振防止機能を持たせている。出力電流が小さいときには第１出力トランジスタＭ１をモニターするＰＭＯＳトランジスタＭ３の電流は小さいので、コンパレータ１２の出力はローとなり、インバータ１９の出力Ｄの信号レベルはハイとなる。したがって、Ｓ４はオンしている。出力電流が徐々に増加し、第１電流値を超えると、コンパレータ１２の出力はＨレベルに反転し、スイッチＳ３をオンさせる（図２（ｃ）の時刻ｔ１）。このとき、インバータ１７に入力される信号はコンデンサＣ３によって遅延時間が作られるため、スイッチＳ４は依然としてオンされ続け、スイッチＳ３とＳ４のいずれもがオンとなる時間が生じる（図２（ｃ）のＴｄ３）。したがって、上で説明したように電流源Ｉ３の電流がコンパレータ１２の非反転入力端子に流れ込む。ここでスイッチＳ４がオンされ続けるのは、コンデンサＣ３による遅延時間分だけであって、この遅延時間経過後にはスイッチＳ４はオフとなるので、時刻ｔ４の時点で電流Ｉ３の供給は停止する（図２（ｃ））。このＴｄ３の期間に第１出力トランジスタＭ１と第２出力トランジスタＭ２がともに稼動状態となり、カレントミラーを構成するＰＭＯＳトランジスタＭ３、Ｍ４にも適正な電流を流すようになるので、インバータ１９の出力ＤがローとなりＳ４がオフしたときには電圧Ｖｂは安定した状態になる。

次に増加していた出力電流が時刻ｔ５で減少に転じ、時刻ｔ６で出力電流が所定の第２電流値以下になると、電圧Ｖｂが第２基準電圧Ｖａ２より小さくなり、コンパレータ１２の出力ＣＭＰｏはＨレベルからＬレベルに反転する（図２（ｃ））。すると、スイッチＳ３がオフとなる。また、ＣＭＰｏがＬレベルなので、スイッチＳ５の共通端子ｃは端子ａ側に切り換わり、コンパレータ１２の反転入力端子には第１基準電圧Ｖａ１が接続され、コンパレータ１２の反転入力端子への入力電圧ＶａはＶａ１となる（図２（ｂ））。また、ＣＭＰｏがＬレベルなので、インバータ１７の出力はＨレベルになる。ここで、インバータ１７の出力回路はハイ側のインピーダンスを低く設定しているので、コンデンサＣ３を瞬時に充電することができ、ほとんど遅延無くインバータ１８の入力をＨレベルにする。したがって、インバータ１８の出力はコンパレータ１２の出力ＣＭＰｏがＬレベルになるとすぐにＬレベルに変化するので、その出力が入力されているインバータ１９の出力Ｄもほとんど遅延なくＨレベルとなる（図２（ｃ））。インバータ１９の出力ＤがＨレベルになるとスイッチＳ４がオンとなるが、このときはスイッチＳ３がオフしているので、電流源Ｉ３の電流は抵抗Ｒ４には供給されない。

さらに、コンパレータ１２の出力ＣＭＰｏがＬレベルになるとインバータ１３の出力はＨレベルになるが、インバータ１３の正側の電源端子と入力端子Ｖｄｄの間には電流源Ｉ４が接続されているので、コンデンサＣ１の充電には時間がかかり、遅延時間Ｔｄ２が発生する（図２（ｃ））。

このため、コンパレータ１２の出力ＣＭＰｏがＬレベルになってから遅延時間Ｔｄ２経過後の時刻ｔ７において、スイッチＳ２がオフとなり、電流源Ｉ２が誤差増幅回路１１のバイアス電流として供給されるのを遮断し、誤差増幅回路１１のバイアス電流を電流源Ｉ１だけに戻す。また、インバータ１４からのＬレベルの出力Ａが入力されたインバータ１５の出力ＢはＨレベルになる。そして、インバータ１５のハイ側のインピーダンスは低く設定されているので、コンデンサＣ２を瞬時に充電する。したがって、インバータ１４の出力ＡがＬレベルになると直ちにインバータ１６の出力ＣもＬレベルとなり、スイッチＳ１をオフし（図２（ｃ））、誤差増幅回路１１の出力と第２出力トランジスタＭ２のゲートとの接続を遮断する。一方スイッチＳ６はオンされるので、第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇは抵抗Ｒ３で入力端子Ｖｄｄにプルアップされて入力電圧Ｖｄｄまで上昇する（図２（ａ））。また、第１出力トランジスタＭ１のゲートは誤差増幅回路１１の出力に接続されたままなので、そのゲート電圧Ｖｍ１ｇは図２（ａ）に示すように大きく低下する。なお、第１出力トランジスタＭ１のゲート容量は小さいので、誤差増幅回路１１と第２出力トランジスタＭ２のゲートの接続を遮断したときには、誤差増幅回路１１は第１出力トランジスタＭ１の小さなゲート容量を充電するだけなので、遮断と同時にバイアス電流を電流源Ｉ１だけに戻しても出力電圧Ｖｏｕｔへの影響はない。

以上のように、本実施形態の定電圧回路によれば、出力電流に応じて誤差増幅回路１１のバイアス電流を変更するようにしたので、小電流出力時の効率が向上したのとともに、出力電流に応じて第２出力トランジスタＭ２を接続したり遮断したりして駆動能力を変更するようにしたので、小電流出力時の高速応答が可能になるとともに大電流出力時にも対応できるものとなった。

特許文献１や特許文献２に記載された定電圧回路でも誤差増幅回路のバイアス電流を変化させるようにしているが、これら従来技術では出力電流に応じて出力トランジスタの駆動能力を変更することはしていない。そして、本発明では駆動能力を変更するに際して、出力電流が小さいモード（第１出力トランジスタＭ１のみを駆動させる）と出力電流が大きいモード（第１出力トランジスタＭ１に加え、第２出力トランジスタＭ２も駆動させる）とを、所定の出力電流値を基準としてそれよりも大きいか小さいかでこれら２つの各モードを切り換えて用いている。このとき、切り換わりのタイミングで、不安定な期間（例えば、本来、出力電流が大きいモードに切り換わるべきところ、大きいモードと小さいモードの間を行き来してしまう期間）がある。これを本実施形態の回路構成では次のように解消している。すなわち具体的には、図２（ｂ）に示した時刻ｔ１のタイミングで電圧Ｖｂに電流源Ｉ３に対応した所定の電圧を足し込んでいるので、その後時刻ｔ４までの期間でＶｂの電圧値が不安定になっても、基準電圧Ｖａ２を下回ることがなく、必要とするモードに固定することができる。なお、図２（ｂ）では時刻ｔ４で電圧Ｖｂは安定した状態となり、その後は出力電流が大きいモードとして動作することを示している。

さらに、第２の出力トランジスタＭ２のゲート幅／ゲート長の値を第１の出力トランジスタＭ１のゲート幅／ゲート長以上に設定しているので、誤差増幅回路１１に対して追加するバイアス電流値はもとのバイアス電流値以上となり、出力電圧範囲を広く取れるようになっている。

次に図３および図４を参照して、本発明の第２の実施形態を説明する。

図３は、本発明の第２の実施形態を示す定電圧回路である。

図３において図１との違いは、図１において破線で示した回路２０が、図３では破線で示した回路２１に置き換えられている点である。すなわち、図１の抵抗Ｒ４、第１基準電圧Ｖａ１、第２基準電圧Ｖａ２、スイッチＳ５、コンパレータ１２で構成される回路が、図３では抵抗Ｒ２１、Ｒ２２、スイッチＳ２１、インバータ２２、電源電圧Ｖｄｄ、電流源Ｉ２１とＰＭＯＳトランジスタＭ２１からなる定電流インバータ２３に置き換えられている。それ以外の構成は図１を参照して説明したのと同様であるので、以下図３についての説明は上の相違点についてのみ説明する。

図３において、ＰＭＯＳトランジスタＭ３とＭ４のドレインは共通接続され、抵抗Ｒ２１、Ｒ２２を介して接地されている。また抵抗Ｒ２２の両端には、並列にスイッチＳ２１が接続されており、スイッチＳ２１のオンオフによって抵抗Ｒ２１と抵抗Ｒ２２の合成抵抗値は可変的に切り換えられる。抵抗Ｒ２１、Ｒ２２はＰＭＯＳトランジスタＭ３とＭ４のドレイン電流を電圧に変換する電流電圧変換手段として機能する。前述したようにＰＭＯＳトランジスタＭ３とＭ４はそれぞれ第１出力トランジスタＭ１および第２出力トランジスタＭ２とカレントミラー回路を構成しているので、ＰＭＯＳトランジスタＭ３とＭ４のドレイン電流は出力電流に比例した電流となる。抵抗Ｒ２１、Ｒ２２はこの電流を電圧に変換しているので、抵抗Ｒ２１、Ｒ２２における電圧降下Ｖｂは出力電流に比例した電圧となる。電源電圧端子Ｖｄｄと接地端子Ｖｓｓの間には電流源Ｉ２１とＰＭＯＳトランジスタＭ２１が直列に接続されており、これらは定電流インバータ２３を構成している。ＰＭＯＳトランジスタＭ２１のゲートには電圧Ｖｂが入力され、定電流インバータ２３の出力はインバータ２２に入力されている。インバータ２２の出力ＣＭＰｏはスイッチＳ２１の制御端子に接続され、スイッチＳ２１のオンオフを制御する。

図４は、図３に示した定電圧回路の主要部分の動作に関するタイミングチャートであり、図４（ａ）は時刻ｔに対する第１出力トランジスタＭ１のゲート電圧Ｖｍ１ｇ、および第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇの変化を示している。また、図４（ｂ）は時刻ｔに対するＰＭＯＳトランジスタＭ２１のゲートに入力される電圧Ｖｂの変化を示している。さらに、図４（ｃ）は時刻ｔに対するインバータ２２の出力信号ＣＭＰｏの信号レベル、および図３中のインバータ１４の出力Ａ、インバータ１５の出力Ｂ、インバータ１６の出力Ｃ、インバータ１９の出力Ｄの信号レベルの変化を示している。

ここで、図４（ａ）、（ｃ）は、それぞれ、図２（ａ）、（ｃ）と同じ図であるが、図４（ｂ）の説明との兼ね合いから、以下では図２を参照して説明したのと重複した説明も繰り返している。

図４（ａ）の縦軸においてＶｄｄは入力端子電圧の電圧値、図４（ｃ）の縦軸においてＣＭＰｏはインバータ２２の出力信号レベル、Ａはインバータ１４の出力信号レベル、Ｂはインバータ１５の出力信号レベル、Ｃはインバータ１６の出力信号レベル、Ｄはインバータ１９の出力信号レベルである。信号Ａ、Ｂ、Ｃ、Ｄはそれぞれ、スイッチＳ２、Ｓ６、Ｓ１、Ｓ４の制御信号になっている。また、図４（ｂ）の縦軸において、Ｖｔは定電流インバータ２３のしきい値の電圧値である。

図４（ａ）〜（ｃ）において、最初の状態、すなわち出力電流が０Ａのときには、第１出力トランジスタＭ１とＰＭＯＳトランジスタＭ３がカレントミラー回路を構成していることから、抵抗Ｒ２１には電流が流れないので、抵抗Ｒ２１には電圧降下が生じない。すなわち、電流源Ｉ２１、ＰＭＯＳトランジスタＭ２１からなる定電流インバータ２３の入力端子の電圧Ｖｂ（ＰＭＯＳトランジスタＭ２１のゲートへの入力電圧Ｖｂ）は０Ｖであるので、インバータ２２の出力ＣＭＰｏはＬレベルになっている。インバータ２２の出力ＣＭＰｏがＬレベルであるから、インバータ１４の出力Ａとインバータ１６の出力ＣはＬレベルとなる一方、インバータ１５の出力Ｂとインバータ１９の出力ＤはＨレベルとなる。したがって、スイッチＳ１〜Ｓ３はオフ、Ｓ４、Ｓ６はオンとなる（図４（ｃ）参照）。ところで、Ｓ１乃至Ｓ４、およびＳ６は、制御端子にＬレベルの信号が入力されたときにオフ、Ｈレベルの信号が入力されたときにオンするスイッチであるが、Ｓ２１は制御端子にＬレベルの信号が入力されたときにオン、Ｈレベルの信号が入力されたときにオフするスイッチを用いている。したがって、このとき（信号ＣＭＰｏがＬレベルのとき）、スイッチＳ２１はオンとなる。なおこれは設計的な事項であり、スイッチＳ２１を他のスイッチと同様に制御端子にＨレベルの信号が入力されたときにオンするようなスイッチを用いてもよく、その場合にはＣＭＰｏからの信号をインバータを介してスイッチＳ２１の制御入力とするなどの調整をすればよい。

スイッチＳ１がオフ、Ｓ６がオンであるから、第２出力トランジスタＭ２のゲートは抵抗Ｒ３によって入力端子電圧Ｖｄｄにプルアップされるので、第２出力トランジスタＭ２はオフしている。またスイッチＳ２がオフであるから、誤差増幅回路１１のバイアス電流は電流源Ｉ１となる。さらにスイッチＳ３がオフであるから、スイッチＳ４がオンしていても、電流源Ｉ３の電流は抵抗Ｒ２１には供給されない。さらにスイッチＳ２１がオンしているので、抵抗Ｒ２１とＲ２２の接続点が接地されている。

以上の状態から、出力電流が増加した場合を考える。出力電流が増加すると第１出力トランジスタＭ１のゲート電圧Ｖｍ１ｇが低下する（図４（ａ））とともに、ＰＭＯＳトランジスタＭ３のゲート電圧は低下する。したがって、電流源Ｉ２１、ＰＭＯＳトランジスタＭ２１からなる定電流インバータ２３の入力端子への電圧Ｖｂは上昇する（図４（ｂ））。しかし、出力電流が所定の第１電流値に達するまでは各スイッチの接続状態は前述したままで変化しない。

時刻ｔ１で出力電流が所定の第１電流値に達すると、電圧Ｖｂは定電流インバータ２３のしきい値電圧Ｖｔになる（図４（ｂ））。出力電流がさらに増加して第１電流値を超えると、電圧Ｖｂは定電流インバータ２３のしきい値電圧Ｖｔより高くなるので、インバータ２２の出力ＣＭＰｏは反転してＨレベルとなる（図４（ｃ））。すると、スイッチＳ３がオンになるので、電流源Ｉ３からの電流が抵抗Ｒ２１に供給され、電圧Ｖｂは急上昇する（図４（ｂ））。なお、この実施形態では電流源Ｉ３の電流値は、出力電流が第１電流値に等しくなった時のＰＭＯＳトランジスタＭ３のドレイン電流にほぼ等しいかそれ以上に設定してあり、図４（ｂ）に示すように電圧Ｖｂは時刻ｔ１のタイミングで、定電流インバータ２３のしきい値電圧Ｖｔのおよそ２倍の電圧２×Ｖｔまで上昇する。また、インバータ２２の出力ＣＭＰｏが反転したことによりスイッチＳ２１はオフするので、ＰＭＯＳトランジスタＭ２１のドレイン電流と電流源Ｉ３からの電流は抵抗Ｒ２１、Ｒ２２を流れ、電圧Ｖｂはさらに上昇する（図４（ｂ）の時刻ｔ１からｔ２の期間）。さらに、インバータ２２の出力ＣＭＰｏがＨレベルになったので、インバータ１３の出力はＬレベルになる。インバータ１３の出力回路はロー側のインピーダンスを低く設定しているので、コンデンサＣ１の電荷を瞬時に放電する。したがって、ほとんど遅延無くインバータ１４の入力をＬレベルにするので、インバータ１４の出力Ａはインバータ２２の出力ＣＭＰｏがＨレベルになると瞬時にＨレベルに変化する（図４（ｃ））。またインバータ１４の出力ＡがＨレベルになるとスイッチＳ２がオンになるので、誤差増幅回路１１のバイアス回路に電流源Ｉ２の電流値が追加され、誤差増幅回路１１の動作は速くなる。この結果、図４（ａ）に示すように、時刻ｔ１から電圧Ｖｍ１ｇの降下の傾きが大きくなる。

インバータ１４の出力ＡがＨレベルになるとインバータ１５の出力ＢがＨレベルからＬレベルに変化する。しかし、インバータ１５の負側の電源と接地Ｖｓｓの間には電流源Ｉ５が介挿されているので、インバータ１５の出力がＨレベルのときにコンデンサＣ２を充電した電荷は電流源Ｉ５を介して放電されることになり、インバータ１５の出力ＢがＨレベルからＬレベルに変化するのには時間がかかる。この遅延時間を図４（ｃ）ではＴｄ１で示している。遅延時間Ｔｄ１が経過すると、インバータ１５の出力ＢはＬレベルとなり、コンデンサＣ２の電圧が時刻ｔ２でインバータ１６の入力しきい値電圧以下になると、ほぼ同じタイミングでインバータ１６の出力ＣがＨレベルとなる（図４（ｃ））。するとスイッチＳ１がオン、Ｓ６がオフして、誤差増幅回路１１の出力が第２出力トランジスタＭ２のゲートに入力される。スイッチＳ１がオンする前は第２出力トランジスタＭ２のゲートは抵抗Ｒ３によって入力電圧Ｖｄｄにプルアップされていたので、第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇは入力電圧Ｖｄｄになっていた（図４（ａ））。また、第２出力トランジスタＭ２のゲートと入力端子Ｖｄｄの間には第２出力トランジスタＭ２のゲート容量が存在するので、スイッチＳ１がオンした直後は、一瞬誤差増幅回路１１の出力は入力端子電圧Ｖｄｄ近くまで上昇する。このため、第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方とも、一瞬オフとなる期間が発生する。

第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方ともオフになると、ＰＭＯＳトランジスタＭ３とＭ４もオフになるため、抵抗Ｒ２１に供給される電流は電流源Ｉ３だけになる。前述したように、電流源Ｉ３の出力電流を、出力電流が第１電流値に等しくなったときのＰＭＯＳトランジスタＭ３のドレイン電流にほぼ等しいかそれ以上にしてあるので、電圧Ｖｂはほぼ定電流インバータ２３のしきい値電圧Ｖｔまで低下する（図４（ｂ））。しかしこのとき定電流インバータ２３には抵抗Ｒ２１、Ｒ２２で発生した電圧が入力されるので、定電流インバータ２３の出力が反転することはない。

時刻ｔ３になって、誤差増幅回路１１の出力電流によって、第２出力トランジスタＭ２のゲート容量が放電すると、定電圧回路部１は安定な動作に戻る。このとき、抵抗Ｒ２１、Ｒ２２にはＰＭＯＳトランジスタＭ３とＭ４のドレイン電流に電流源Ｉ３の電流値が加わっているので、電圧Ｖｂは定電流インバータ２３のしきい値電圧Ｖｔの２倍以上の電圧になる（図４（ｂ））。なお、上述したように、スイッチＳ１をオンして第２出力トランジスタＭ２を誤差増幅回路１１の出力に接続する前に、スイッチＳ２をオンして誤差増幅回路１１のバイアス電流を増加させているので、第２出力トランジスタＭ２が接続される前に誤差増幅回路１１の出力電流が大きくなり応答速度が速くなっているので、スイッチＳ１とＳ２を同時にオンした場合に比べ、誤差増幅回路１１の出力電流によって第２出力トランジスタＭ２のゲート容量を充電する時間を短くできる。その結果、第２出力トランジスタＭ２の接続時における出力電圧変動を小さく抑えることができる。

ところで時刻ｔ１でインバータ２２の出力ＣＭＰｏがＨレベルになると、インバータ１７の出力がＨレベルからＬレベルに変化する。しかし、インバータ１７の負側の電源と接地Ｖｓｓ間には電流源Ｉ６が介挿されているので、インバータ１７の出力がＨレベルのときにコンデンサＣ３を充電した電荷は電流源Ｉ６を介してゆっくりと放電されるため、インバータ１７の出力がＨレベルからＬレベルへ変化するのには時間がかかる。この遅延時間を図４（ｃ）ではＴｄ３で示している。遅延時間Ｔｄ３は遅延時間Ｔｄ１より長く、かつ、第２出力トランジスタＭ２ゲート容量が誤差増幅回路１１の出力で放電されるまでの時間以上になるように設定してある。このようにすることにより、第２出力トランジスタＭ２の接続を確実にすることができる。

コンデンサＣ３の電圧が時刻ｔ４でインバータ１８のしきい値電圧以下になると、インバータ１８の出力がＨレベルになり、次段のインバータ１９の出力ＤがＬレベルになる（図４（ｃ））。するとスイッチＳ４がオフして、電流源Ｉ３からの電流が抵抗Ｒ２１、Ｒ２２に供給されるのを遮断する（図４（ｃ））ので、電圧Ｖｂはほぼ定電流インバータ２３のしきい値電圧Ｖｔ分の電圧だけ低下する（図４（ｂ））。

このように、出力電流の増加に伴い時刻ｔ１でスイッチＳ３がオンとなって、電流源Ｉ３の電流が定電流インバータ２３に入力される。またほぼ同時にスイッチＳ２もオンとなって、電流源Ｉ２が稼動状態となる。そして、スイッチＳ３のオンから時間Ｔｄ１だけ遅れて時刻ｔ２でスイッチＳ１がオンし、第２出力トランジスタＭ２が稼動状態となり、大きな負荷に対応できるようになる。このように、過渡状態であるｔ２〜ｔ３の期間を含め時間ｔ１〜ｔ４で付加的な電流源Ｉ２と第２出力トランジスタＭ２とを稼動状態にし、時間ｔ４以降は大電流モード（高速モード）となる。なお、上述したように電圧Ｖｂが定電流インバータ２３のしきい値電圧Ｖｔを超えてインバータ２２の出力ＣＭＰｏが反転した場合には、スイッチＳ２１をオフすることにより抵抗Ｒ２１、Ｒ２２で発生した電圧が定電流インバータ２３に入力されるので、第２出力トランジスタＭ２の接続を確実に行なうことができる。

ところで、本回路構成において、第２出力トランジスタＭ２は第１出力トランジスタＭ１より大きなサイズになっている。したがって、出力電流が増加することによってスイッチＳ２がオンとなり、第２出力トランジスタＭ２をオン、Ｓ６をオフさせると、上述したように第１出力トランジスタＭ１と第２出力トランジスタＭ２の両方ともが一瞬オフとなる期間が発生してしまう。すると、第１出力トランジスタＭ１をモニターしているＰＭＯＳトランジスタＭ３の電流が減ってしまうので、判定回路部２は出力電流が減ったと判定し、結果として発振してしまう。これを解決するために、判定回路部２の中には発振防止機能を持たせている。出力電流が小さいときには第１出力トランジスタＭ１をモニターするＰＭＯＳトランジスタＭ３の電流は小さいので、定電流インバータ２３の出力はＨレベルとなり、インバータ１９の出力Ｄの信号レベルはＬレベルとなる。したがって、Ｓ４はオンしている。出力電流が徐々に増加し、第１電流値を超えると、定電流インバータ２３の出力はＬレベルに反転し、スイッチＳ３をオンさせる（図４（ｃ）の時間ｔ１）。このとき、インバータ１７に入力される信号はコンデンサＣ３によって遅延時間が作られるため、スイッチＳ４は依然としてオンされ続け、スイッチＳ３とＳ４のいずれもがオンとなる時間が生じる（図４（ｃ）のＴｄ３）。したがって、上で説明したように電流源Ｉ３の電流が定電流インバータ２３に入力される。ここでスイッチＳ４がオンされ続けるのは、コンデンサＣ３による遅延時間分だけであって、この遅延時間経過後にはスイッチＳ４はオフとなるので、時間ｔ４の時点で電流Ｉ３の供給は停止する（図４（ｃ））。このＴｄ３の期間に第１出力トランジスタＭ１と第２出力トランジスタＭ２が稼動状態となり、カレントミラーを構成するＰＭＯＳトランジスタＭ３、Ｍ４にも適正な電流を流すようになるので、インバータ１９の出力ＤがローとなりＳ４がオフしたときには電圧Ｖｂは安定した状態になる。

次に増加していた出力電流が時刻ｔ５で減少に転じ、時刻ｔ６で出力電流が所定の第２電流値以下になると、電圧Ｖｂが定電流インバータ２３のしきい値電圧Ｖｔより小さくなり、インバータ２２の出力ＣＭＰｏはＨレベルからＬレベルに反転する（図４（ｃ））。すると、スイッチＳ３がオフとなる。また、ＣＭＰｏがＬレベルなので、スイッチＳ２１がオンになり、抵抗Ｒ２１、Ｒ２２の接続点がスイッチＳ２１を介して接地される。また、ＣＭＰｏがＬレベルなので、インバータ１７の出力はＨレベルになる。ここで、インバータ１７の出力回路はハイ側のインピーダンスを低く設定しているので、コンデンサＣ３を瞬時に充電することができ、ほとんど遅延無くインバータ１８の入力をＨレベルにする。したがって、インバータ１８の出力はインバータ２２の出力ＣＭＰｏがＬレベルになるとすぐにＬレベルに変化するので、その出力が入力されているインバータ１９の出力Ｄもほとんど遅延なくＨレベルとなる（図４（ｃ））。インバータ１９の出力ＤがＨレベルになるとスイッチＳ４がオンとなるが、このときはスイッチＳ３がオフしているので、電流源Ｉ３の電流が抵抗Ｒ２１に供給されることはない。

さらに、インバータ２２の出力ＣＭＰｏがＬレベルになるとインバータ１３の出力はＨレベルになるが、インバータ１３の正側の電源端子と入力端子Ｖｄｄの間には電流源Ｉ４が介挿されているので、コンデンサＣ１の充電には時間がかかり、遅延時間Ｔｄ２が発生する（図４（ｃ））。

このため、インバータ２２の出力ＣＭＰｏがＬレベルになってから遅延時間Ｔｄ２経過後の時刻ｔ７において、スイッチＳ２がオフとなり、電流源Ｉ２が誤差増幅回路１１のバイアス電流として供給されるのを遮断し、誤差増幅回路１１のバイアス電流を電流源Ｉ１だけに戻す。また、インバータ１４からのＬレベルの出力Ａが入力されたインバータ１５の出力ＢはＨレベルになる。そして、インバータ１５のハイ側のインピーダンスは低く設定されているので、コンデンサＣ２を瞬時に充電する。したがって、インバータ１４の出力ＡがＬレベルになると直ちにインバータ１６の出力ＣもＬレベルとなり、スイッチＳ１をオフし（図４（ｃ））、誤差増幅回路１１の出力と第２出力トランジスタＭ２のゲートとの接続を遮断する。スイッチＳ６はオンされるので、第２出力トランジスタＭ２のゲート電圧Ｖｍ２ｇは抵抗Ｒ３で入力端子Ｖｄｄにプルアップされて入力電圧Ｖｄｄまで上昇する（図４（ａ））。一方で、第１出力トランジスタＭ１のゲートは誤差増幅回路１１の出力に接続されたままなので、そのゲート電圧Ｖｍ１ｇは図４（ａ）に示すように大きく低下する。なお、第１出力トランジスタＭ１のゲート容量は小さいので、誤差増幅回路１１と第２出力トランジスタＭ２のゲートの接続を遮断したときには、誤差増幅回路１１は第１出力トランジスタＭ１の小さなゲート容量を充電するだけなので、遮断と同時にバイアス電流を電流源Ｉ１だけに戻しても出力電圧Ｖｏｕｔへの影響はない。

以上のように、本実施形態の定電圧回路においても、出力電流に応じて誤差増幅回路１１のバイアス電流を変更するようにしたので、小電流出力時の効率が向上したのとともに、出力電流に応じて第２出力トランジスタＭ２を接続したり遮断したりして駆動能力を変更するようにしたので、小電流出力時の高速応答が可能になるとともに大電流出力時にも対応できるものとなった。

そして、第１の実施形態と同様に、第２の実施形態でも、出力電流が小さいモードと出力電流が大きいモードとを、出力電流値に応じて切り換えて用いており、このときの動作が不安定な期間（図４（ｂ）の時刻ｔ１からｔ４の期間）の不具合について、時刻ｔ１のタイミングで電圧Ｖｂに電流源Ｉ３に対応した所定の電圧を足し込むことによって、電圧Ｖｂが不安定になっても電圧値Ｖｔを下回らないようにして解決している（詳細には、第１の実施例のところで説明したのと同様である）。

また第２の実施形態では、第１の実施形態と比較して、回路構成が簡単で同等の機能を実現できる効果がある。一方で、第２の実施例では定電流インバータ２３の電流源Ｉ２１によって電流を流さないと動作しないのに対し、第１の実施例では電圧Ｖｂが低いときにはコンパレータ１２を構成する差動増幅回路のＮＭＯＳトランジスタＭ５１（電圧Ｖｂがゲートに入力されるＮＭＯＳトランジスタＭ５１。図５参照）がオフしているので、無駄な電流を消費することがなく、消費電流が少ないという利点がある。このように第１の実施形態と第２の実施形態では、相異なる利点がある。

ところでオペアンプでは一般に、増幅段にコンデンサを接続して位相補償を行なっている。次に本実施形態の定電圧回路における特徴的な位相補償について説明する。

図６において実線で囲った部分は、図１に示した定電圧回路の第１出力トランジスタＭ１、第２出力トランジスタＭ２周辺の回路を示しており、集積化された安定化電源回路を示している。図６においては、出力電流が大きいときの、図１の第１出力トランジスタＭ１と第２出力トランジスタＭ２を合算された状態のものを、１つの出力トランジスタＭとして示している。その他、図１と同一の要素については同一符号を付し、その説明を省略する。また図７は、図６において破線で示した領域２４の小信号等価回路を示している。

図６において、ＭＡは誤差増幅器１１の内部回路として含まれるトランジスタであり、Ｉは電流源である。さらに出力端子Ｖｏｕｔには負荷抵抗ＲＬと出力安定化のためのコンデンサＣＬを接続して示している。

図７において、Ｒｏ１は出力トランジスタＭのソース−ドレイン間抵抗、Ｒｏ２はトランジスタＭＡのソース−ドレイン間抵抗、ｇｍ１は出力トランジスタＭのトランスコンダクタンス、ｇｍ２はトランジスタＭＡのトランスコンダクタンス、Ｖｉ１は出力トランジスタＭのゲート電圧、Ｖｉ２はトランジスタＭＡのゲート電圧、Ｃ１は出力トランジスタＭのゲート−ドレイン間容量、Ｃ２はトランジスタＭＡのゲート−ドレイン間容量、ＣＬはこの安定化電源に接続された出力安定化のためのコンデンサの容量、ＲＬはこの安定化電源回路に接続された可変の負荷抵抗を表している。

図７の等価回路において、回路の極は２つ生じ、それぞれの極ｐ１、ｐ２が発生するときの周波数Ｆｐ１、Ｆｐ２は、それぞれ、
式１
Ｆｐ１＝１／（２π・ｇｍ１・Ｒｏ２・ＲＬ・Ｃ１）
式２
Ｆｐ２＝１／（２π・ＣＬ・ＲＬ）
と近似される。

ここで、負荷抵抗ＲＬが大きくなると（すなわち、出力電流が小さくなると）、式１および式２より、２つの極ｐ１、ｐ２の周波数Ｆｐ１、Ｆｐ２はともに低周波側にシフトするとともに、互いの値は近づいてくる。すると、利得が十分に減衰する前に誤差増幅回路１１の出力が入力にフィードバックされることになってしまい、このとき入出力の位相は逆転しているので、発振してしまう。本実施形態の定電圧回路では、出力電流が小さいときには第１出力トランジスタＭ１のみを用いるようにしたので、このとき式１のＣ１は小さな値となり、極ｐ１とｐ２の周波数が近づくことを防いで回路が発振することを防ぐことができる。

このように、本発明によれば、出力電流が小さいときには回路の発振を抑えて消費電流も小さく抑えることができるとともに、出力電流が大きいときには第２出力トランジスタＭ２を追加しているので、高速動作を実現することができる。

本発明の実施形態の定電圧回路である。 図１に示した定電圧回路の主要部分の動作に関するタイミングチャートである。 本発明の第２の実施形態の定電圧回路である。 図３に示した定電圧回路の主要部分の動作に関するタイミングチャートである。 図１のコンパレータ１２の詳細を示す図である。 図１に示した定電圧回路の第１出力トランジスタＭ１、第２出力トランジスタＭ２周辺の回路であって、集積化された安定化電源回路を示している。 図３における領域２０の小信号等価回路を示している。 従来の定電圧回路である。

符号の説明

１ 定電圧回路部
２ 判定回路部
３ 伝達回路部
１１ 誤差増幅回路
１２ コンパレータ
１３〜１９ インバータ
Ｍ１ 第１出力トランジスタ
Ｍ２ 第２出力トランジスタ
Ｍ３、Ｍ４ ＰＭＯＳトランジスタ
Ｉ１、Ｉ２ バイアス電流源
Ｉ３〜Ｉ６ 電流源
Ｒ１〜Ｒ４ 抵抗
Ｓ１〜Ｓ６ スイッチ
Ｖａ１ 第１基準電圧
Ｖａ２ 第２基準電圧
Ｒ２１、Ｒ２２ 抵抗
Ｓ２１ スイッチ
２２ インバータ
Ｉ２１ 電流源
Ｍ２１ ＰＭＯＳトランジスタ
２３ 定電流インバータ

Claims (12)

1. 入力電圧を所定の電圧に変換して出力電圧とする定電圧回路であって、
   前記定電圧回路は、
   基準電圧と前記出力電圧に基づいて所定の信号を生成して出力する誤差増幅回路と、
   前記誤差増幅回路の出力に応じた電流を出力する出力回路を備え、
   前記出力回路は複数の出力トランジスタと前記出力電圧の変化に応じて前記複数の出力トランジスタのうち稼動させる出力トランジスタを決定する決定手段を備えた
   ことを特徴とする定電圧回路。
2. 複数の電流源を含み前記誤差増幅回路にバイアス電流を供給する手段を備え、前記出力電圧の変化に応じて前記複数の電流源のうち稼動させる電流源を決定する決定手段を備えたことを特徴とする請求項１に記載した定電圧回路。
3. 入力電圧を所定の電圧に変換して出力電圧とする定電圧回路であって、
   前記定電圧回路は、
   基準電圧と前記出力電圧に基づいて所定の信号を生成して出力する誤差増幅回路と、
   少なくとも第１のトランジスタ、第２のトランジスタ、および前記誤差増幅回路の出力に基づいて前記第１のトランジスタによる電流に前記第２のトランジスタによる電流を追加するように切り換え制御する第１の切換手段を含み、前記誤差増幅回路の出力に応じた電流を出力する出力回路と、
   少なくとも第１の電流源、第２の電流源、および前記第１の電流源の電流に前記第２の電流源の電流を追加するように切り換え制御する第２の切換手段を含み、前記誤差増幅回路に前記第１の電流源および第２の電流源によるバイアス電流を供給するバイアス電流供給回路と、
   前記誤差増幅回路の出力に基づいて前記第２の切換手段による切り換えを制御する判定回路
   を備えたことを特徴とする定電圧回路。
4. 前記判定回路は出力電流をモニターする手段を含み、前記出力電流が所定の電流値より小さいときには前記第１の電流源による電流のみを前記誤差増幅回路のバイアス電流とし、前記出力電流が前記電流値以上に増加したときには、第１の切換手段を制御して前記第１の電流源による電流に前記第２の電流源による電流を加えた電流を前記誤差増幅回路のバイアス電流とすることを特徴とする請求項３に記載した定電圧回路。
5. 入力電圧を所定の電圧に変換して出力電圧とする定電圧回路であって、
   前記定電圧回路は定電圧回路部と判定回路部を含み、
   前記定電圧回路部は、出力回路と誤差増幅回路を含み、
   前記出力回路は、
   第１のトランジスタおよび第２のトランジスタを含み、前記第１および第２のトランジスタのソースは共通接続されて電圧入力端子に接続され、前記第１および第２のトランジスタのドレインは共通接続されて電圧出力端子に接続され、前記第１および第２のトランジスタのゲートは第１の切換手段を介して接続され、さらに前記第２のトランジスタのゲートは第６の切換手段を介して前記電圧入力端子に接続されており、
   前記誤差増幅回路は、
   非反転入力端子に第１の基準電圧が入力されかつ反転入力端子には前記出力電圧を分圧した電圧が入力され、第１の電流源と第２の電流源を並列接続してバイアス電流供給源とし、かつ、前記第１および第２の電流源の間には第２の切換手段が接続され、前記第１のトランジスタのゲートにその出力が接続されており、
   前記判定回路部は、電流供給回路とコンパレータを含み、
   前記電流供給回路は、
   第３のトランジスタおよび第４のトランジスタを含み、前記第３および第４のトランジスタのソースは共通接続されて電圧入力端子に接続され、前記第３および第４のトランジスタのドレインは共通接続され、かつ、前記第３および第４のトランジスタのゲートはそれぞれ前記第１および第２のトランジスタのゲートと接続され、共通接続された前記第３および第４のトランジスタのソースとドレインの間にはさらに並列に第３の電流源、第３の切換手段、第４の切換手段が接続されており、
   前記コンパレータは、
   非反転入力端子に前記共通接続された第３、第４のトランジスタのドレインが接続されるとともに、反転入力端子には第２の基準電圧および第３の基準電圧が第５の切換手段を介して選択的に接続されており、
   前記コンパレータの出力によって、前記定電圧回路部における第１、第２、第６の切換手段、および前記判定回路部における第３乃至第５の切換手段を制御する
   ことを特徴とする定電圧回路。
6. 入力電圧を所定の電圧に変換して出力電圧とする定電圧回路であって、
   前記定電圧回路は定電圧回路部と判定回路部を含み、
   前記定電圧回路部は、出力回路と誤差増幅回路を含み、
   前記出力回路は、
   第１のトランジスタおよび第２のトランジスタを含み、前記第１および第２のトランジスタのソースは共通接続されて電圧入力端子に接続され、前記第１および第２のトランジスタのドレインは共通接続されて電圧出力端子に接続され、前記第１および第２のトランジスタのゲートは第１の切換手段を介して接続され、さらに前記第２のトランジスタのゲートは第６の切換手段を介して前記電圧入力端子に接続されており、
   前記誤差増幅回路は、
   非反転入力端子に第１の基準電圧が入力されかつ反転入力端子には前記出力電圧を分圧した電圧が入力され、第１の電流源と第２の電流源を並列接続してバイアス電流供給源とし、かつ、前記第１および第２の電流源の間には第２の切換手段が接続され、前記第１のトランジスタのゲートにその出力が接続されており、
   前記判定回路部は、電流供給回路とインバータを含み、
   前記電流供給回路は、
   第３のトランジスタおよび第４のトランジスタを含み、前記第３および第４のトランジスタのソースは共通接続されて電圧入力端子に接続され、前記第３および第４のトランジスタのドレインは共通接続され、かつ、前記第３および第４のトランジスタのゲートはそれぞれ前記第１および第２のトランジスタのゲートと接続され、共通接続された前記第３および第４のトランジスタのソースとドレインの間にはさらに並列に第３の電流源、第３の切換手段、第４の切換手段が接続されており、
   前記共通接続された第３、第４のトランジスタのドレイン電圧によって制御される定電流インバータの出力が前記インバータの入力端子に接続され、さらに前記共通接続された第３、第４のトランジスタのドレインには可変抵抗が接続され、
   前記インバータの出力によって、前記定電圧回路部における第１、第２、第６の切換手段、前記判定回路部における第３乃至第５の切換手段、および前記可変抵抗の値を制御する
   ことを特徴とする定電圧回路。
7. 前記第２のトランジスタのゲート幅／ゲート長の値を前記第１のトランジスタのゲート幅／ゲート長の値以上とし、かつ、前記第２の電流源によるバイアス電流を前記第１の電流源によるバイアス電流以上としたことを特徴とする請求項５または６に記載した定電圧回路。
8. 前記共通接続された第３および第４のトランジスタによるドレイン電流を電圧に変化する変換手段を備えたことを特徴とする請求項５に記載した定電圧回路
9. 前記第３の電流源による電流値を前記定電圧回路の出力電流が所定の電流値に達したときの前記第３のトランジスタの出力電流値と等しいかそれ以上とし、前記第２の基準電圧を前記出力電流が所定の電流値に達したときの前記変換手段の出力電圧値と等しいかそれ以上の値の電圧とし、かつ、前記第３の基準電圧の電圧値を前記第２の基準電圧の電圧値より低くしたことを特徴とする請求項８に記載した定電圧回路。
10. 前記コンパレータまたは前記インバータの出力端子と前記第４の切換手段の間に第１の遅延回路を備えたことを特徴とする請求項５乃至９のいずれかに記載した定電圧回路。
11. 前記コンパレータまたは前記インバータの出力端子と前記第１または第２の切換手段の間に第２の遅延回路を備えたことを特徴とする請求項５乃至１０のいずれかに記載した定電圧回路。
12. 前記第１の遅延回路による遅延時間が前記第２の遅延回路による遅延時間より長く、かつ、前記第１の遅延回路による遅延時間を前記第２のトランジスタのゲート電圧が前記誤差増幅回路の出力によって放電されるまでの時間以上としたことを特徴とする請求項１１に記載した定電圧回路。

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