JP2009288064A - 半導体試験装置及び方法 - Google Patents

Abstract

【課題】校正に必要な時間の短縮と試験精度の向上とを同時に実現することができる半導体試験装置及び方法を提供する。
【解決手段】半導体試験装置１は、被試験対象であるＤＵＴ５０の試験を行う複数のテストモジュール１２ａ，１２ｂと、テストモジュール１２ａ，１２ｂの各々に対応して設けられ、対応するテストモジュール１２ａ，１２ｂの校正を制御するコントローラ１３ａ，１３ｂと、テストモジュール１２ａ，１２ｂとＤＵＴ５０との接続関係を切り替えるスイッチ１４ａ，１４ｂとを備える。
【選択図】図１

Description

本発明は、半導体デバイスの試験を行う半導体試験装置及び方法に関する。

半導体試験装置は、被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加し、ＤＵＴから得られる信号と所定の期待値とを比較することでＤＵＴの試験を行う。この半導体試験装置においては、ＤＵＴに印加する試験信号の値（電圧値又は電流値）やＤＵＴに供給する電源電圧等に誤差が生じていたり、試験信号の印加タイミングやＤＵＴから得られる信号と期待値との比較タイミング等にずれが生じているとＤＵＴの試験を精度良く行うことができない。このため、半導体試験装置では、定期的又はユーザの必要に応じて各種の校正が行われる。

図４は、従来の半導体試験装置の構成の概要を示すブロック図である。図４に示す通り、従来の半導体試験装置１００は、ＣＰＵ（中央処理装置）１０１とテストモジュール１０２とから概略構成されている。ＣＰＵ１０１は、ユーザによって作成された試験プログラムに従ってテストモジュール１０２を制御して、ＤＵＴ２００に対する電源電圧供給及びＤＵＴ２００の機能試験を実施させる。また、テストモジュール１０２で各種の校正を行う場合には、校正に係るシーケンス制御を行う。

テストモジュール１０２は、ＤＵＴ２００に試験信号を印加するとともにＤＵＴ２００からの信号を受信するピンエレクトロニクス及びＤＵＴ２００に電源電圧を供給する電原供給部（何れも図示省略）等を備えており、ＣＰＵ１０１の制御の下で、ＤＵＴ２００に対する電源電圧供給及び機能試験を実施する。また、ＣＰＵ１０１のシーケンス制御に従って各種の校正を行う。ここで、テストモジュール１０２で行われる校正としては、例えばＤＵＴ２００に供給される電流値の校正が挙げられる。この校正では、抵抗値が既知の基準抵抗が用いられ、この基準抵抗に流れる電流による電圧降下を測定し、電圧降下が所定の値になるように電流値が校正される。

尚、以下の特許文献１には、半導体テスタ等の測定装置の直流電圧レベルを校正する従来の校正装置が開示されている。
特開２００４−２８６０７号公報

ところで、図４に示す従来の半導体試験装置１００は、ＤＵＴ２００の機能試験を行っている最中にテストモジュール１０２の校正を実施することはできず、逆に、テストモジュール１０２の校正を実施している最中にＤＵＴ２００の試験を行うことはできない。これは、校正に用いられる部品又は回路がＤＵＴ２００の試験中も使用されるからである。このため、テストモジュール１０２の校正は、ＤＵＴ２００の試験を中断して行う必要があり、これによって試験効率が低下するという問題があった。

また、試験精度を向上させる為には頻繁にテストモジュール１０２の校正を行う必要が望ましい。しかしながら、上述した通り、テストモジュール１０２の校正はＤＵＴ２００の試験を中断する必要があるため、試験効率の低下を防止する為には頻繁に校正を行うことができない。現状ではＤＵＴの試験に必要な精度は得られているものの、今後高い精度が要求される試験を行う場合には校正が頻繁に必要になることが考えられ試験効率の低下が予想される。

本発明は上記事情に鑑みてなされたものであり、校正に必要な時間の短縮と試験精度の向上とを同時に実現することができる半導体試験装置及び方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（５０、５０ａ〜５０ｄ）に試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置（１〜３）において、前記半導体デバイスの試験を行う複数の試験部（１２ａ、１２ｂ、２４、２７）と、前記複数の試験部の各々に対応して設けられ、対応する試験部の校正を制御する校正制御部（１３ａ、１３ｂ、２５、２８）と、前記複数の試験部と半導体デバイスとの接続関係を切り替えるスイッチ部（１４ａ、１４ｂ、２６、２９ａ〜２９ｄ、３１）とを備えることを特徴としている。
この発明によると、複数の試験部のうちの１つの試験部を用いて半導体デバイスの試験が行われている間に、複数の試験部のうちの他の１つの試験部の校正が半導体デバイスの試験と並行して行われる。
また、本発明の半導体試験装置は、前記試験部が、前記半導体デバイスに対して電源電圧供給と前記半導体デバイスの機能試験との少なくとも一方を行うことを特徴としている。
また、本発明の半導体試験装置は、前記校正制御部が、対応する試験部の校正を制御する場合には当該対応する試験部が前記半導体デバイスから電気的に切り離されるよう前記スイッチ部を制御し、対応する試験部によって前記半導体デバイスの試験が行われる場合には当該対応する試験部が前記半導体デバイスに接続されるよう前記スイッチ部を制御することを特徴としている。
また、本発明の半導体試験装置は、前記複数の試験部のうちの特定の１つの試験部が、他の試験部が校正されている場合には当該他の試験部に代わって前記半導体デバイスの試験を行うことを特徴としている。
更に、本発明の半導体試験装置は、前記複数の試験部のうちの何れか１つの試験部が校正されている場合には、当該試験部に代わって他の試験部が前記半導体デバイスの試験を行うことを特徴としている。
上記課題を解決するために、本発明の半導体試験方法は、半導体デバイス（５０）に試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験方法において、前記半導体デバイスの試験を行う第１，第２試験部（１２ａ、１２ｂ）のうちの第１試験部（１２ａ）を用いて前記半導体デバイスの試験を行うとともに前記第２試験部（１２ｂ）の校正を行う第１ステップと、前記第１試験部に代えて校正された前記第２試験部を用いて前記半導体デバイスの試験を行う第２ステップとを含むことを特徴としている。

本発明によれば、複数の試験部のうちの１つの試験部を用いて半導体デバイスの試験を行っている間に、複数の試験部のうちの他の１つの試験部の校正を半導体デバイスの試験と並行して行っているため、試験部の校正に要する時間を見かけ上ほぼ零にすることができる。このため、試験部の校正を頻繁に行っても試験効率が低下することがなく、校正に必要な時間の短縮と試験精度の向上とを同時に実現することができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置及び方法について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、ＣＰＵ１１、テストモジュール１２ａ，１２ｂ（試験部）、コントローラ１３ａ，１３ｂ（校正制御部）、及びスイッチ１４ａ，１４ｂ（スイッチ部）を備えており、ＤＵＴ５０に試験信号を印加して得られる信号に基づいてＤＵＴ５０の試験を行う。

ＣＰＵ１１は、ユーザによって作成された試験プログラムに従ってテストモジュール１２ａ，１２ｂを制御して、ＤＵＴ５０に対する電源電圧供給及びＤＵＴ５０の機能試験の少なくとも一方を実施させる。テストモジュール１２ａ，１２ｂは、ＤＵＴ５０に試験信号を印加するとともにＤＵＴ５０からの信号を受信するピンエレクトロニクス及びＤＵＴ５０に電源電圧を供給する電原供給部（何れも図示省略）の少なくとも一方を備えており、ＣＰＵ１１の制御の下で、ＤＵＴ５０に対する電源電圧供給及び機能試験の少なくとも一方を実施する。

また、テストモジュール１２ａ，１２ｂは、コントローラ１３ａ，１３ｂのシーケンス制御に従ってそれぞれ各種の校正を行う。ここで、テストモジュール１２ａ，１２ｂで行われる校正としては、例えばＤＵＴ５０に供給される電流値の校正が挙げられる。この校正では、抵抗値が既知の基準抵抗が用いられ、この基準抵抗に流れる電流による電圧降下を測定し、電圧降下が所定の値になるように電流値が校正される。

コントローラ１３ａ，１３ｂは、テストモジュール１２ａ，１２ｂに対応してそれぞれ設けられており、対応するテストモジュール１２ａ，１２ｂの校正に係るシーケンス制御を行う。また、コントローラ１３ａ，１３ｂは、テストモジュール１２ａ，１２ｂに接続されているスイッチ１４ａ，１４ｂの開閉制御を行う。

具体的に、コントローラ１３ａは、対応するテストモジュール１２ａの校正に係るシーケンス制御を行う場合には、テストモジュール１２ａがＤＵＴ５０から電気的に切り離されるようスイッチ１４ａを開状態にする。これに対し、対応するテストモジュール１２ａによってＤＵＴ５０の試験が行われる場合にはテストモジュール１２ａがＤＵＴ５０に接続されるようスイッチ１４ａを閉状態にする。同様に、コントローラ１３ｂは、対応するテストモジュール１２ｂの校正に係るシーケンス制御を行う場合にはスイッチ１４ｂを開状態にし、対応するテストモジュール１２ｂによってＤＵＴ５０の試験が行われる場合にはスイッチ１４ｂを閉状態にする。

ここで、図１に示す半導体試験装置１は、複数のテストモジュール１２ａ，１２ｂに加えて、これらテストモジュール１２ａ，１２ｂに対応してコントローラ１３ａ，１３ｂを備える構成であり、回路規模の増大及びコストの上昇を招く可能性が考えられる。このため、回路規模の増大及びコストの上昇を抑える観点から、コントローラ１３ａ，１３ｂは、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）で実現するのが望ましい。

スイッチ１４ａ，１４ｂは、テストモジュール１２ａ，１２ｂをＤＵＴ５０に接続したり又は電気的に切り離すために設けられており、コントローラ１３ａ，１３ｂによって開閉状態がそれぞれ制御される。このスイッチ１４ａ，１４ｂとしては、トランジスタ等を用いた電子的なスイッチ、又はリレー等の機械的なスイッチを用いることができる。

次に、上記構成における半導体試験装置１の動作について説明する。尚、ここでは最初にテストモジュール１２ａを用いてＤＵＴ５０の試験が行われ、かかる試験中にテストモジュール１２ｂの校正が行われる場合を例に挙げて説明する。まず、ＣＰＵ１１からコントローラ１３ａに対してテストモジュール１２ａで試験が行われる旨を示す信号が出力され、ＣＰＵ１１からコントローラ１３ｂに対してテストモジュール１２ｂを校正すべき旨を示す信号が出力される。これにより、コントローラ１３ａの制御によってスイッチ１４ａが閉状態にされ、コントローラ１３ｂの制御によってスイッチ１４ｂが開状態にされる。

次いで、ＣＰＵ１１からテストモジュール１２ａに対してＤＵＴ５０の試験開始を指示する制御信号が出力され、これによりＤＵＴ５０の試験が開始される。ＤＵＴ５０の試験が開始されると、テストモジュール１２ａから試験信号等がスイッチ１４ａを介してＤＵＴ５０に印加される。そして、試験信号等の印加によりＤＵＴ５０から出力される信号をテストモジュール１２ａが受信してパス／フェイルの判定を行う。

以上のテストモジュール１２ａによるＤＵＴ５０の試験が行われている最中は、スイッチ１４ｂによってテストモジュール１２ｂがＤＵＴ５０から電気的に切り離されており、テストモジュール１２ｂの校正が可能な状態である。このため、コントローラ１３ｂのシーケンス制御によってテストモジュール１２ｂの校正が実施される（第１ステップ）。例えば、抵抗値が既知の基準抵抗に電流を流したときに測定される電圧降下が所定の値になるように電流値が校正される。尚、電流値や電圧値以外に、試験信号の印加タイミングやパス／フェイルの判定タイミングの校正を行っても良い。テストモジュール１２ｂの校正が終了すると、校正終了を示す校正終了信号がコントローラ１３ｂからＣＰＵ１１に出力される。

テストモジュール１２ａによるＤＵＴ５０の試験が終了すると、試験終了を示す試験終了信号がテストモジュール１２ａからＣＰＵ１１に出力される。この試験終了信号が入力された時点で、ＣＰＵ１１がコントローラ１３ｂからの校正終了信号を受信していれば、ＣＰＵ１１の制御の下でＤＵＴ５０の試験を行うテストモジュールの切り替えが行われる（第２ステップ）。

つまり、ＣＰＵ１１からコントローラ１３ｂに対してテストモジュール１２ｂで試験が行われる旨を示す信号が出力され、ＣＰＵ１１からコントローラ１３ａに対してテストモジュール１２ａを校正すべき旨を示す信号が出力される。これにより、コントローラ１３ｂの制御によってスイッチ１４ｂが閉状態にされる一方で、コントローラ１３ａの制御によってスイッチ１４ａが開状態にされ、スイッチ１４ａ，１４ｂの開閉状態が切り替えられる。そして、ＣＰＵ１１からテストモジュール１２ｂに対してＤＵＴ５０の試験開始を指示する制御信号が出力されるとＤＵＴ５０の試験が開始される。

テストモジュール１２ｂによるＤＵＴ５０の試験が行われている最中は、スイッチ１４ａによってテストモジュール１２ａがＤＵＴ５０から電気的に切り離されており、テストモジュール１２ａの校正が可能な状態である。このため、コントローラ１３ａのシーケンス制御によってテストモジュール１２ａの校正が実施される。テストモジュール１２ａの校正が終了すると、校正終了を示す校正終了信号がコントローラ１３ａからＣＰＵ１１に出力される。

テストモジュール１２ｂによるＤＵＴ５０の試験が終了すると、試験終了を示す試験終了信号がテストモジュール１２ｂからＣＰＵ１１に出力される。この試験終了信号が入力された時点で、ＣＰＵ１１がコントローラ１３ａからの校正終了信号を受信していれば、ＣＰＵ１１の制御の下でコントローラ１３ａ，１３ｂによりスイッチ１４ａ，１４ｂの開閉状態が切り替えられる。そして、校正を終えたテストモジュール１２ａによりＤＵＴ５０の試験が行われる。以下、同様の動作が繰り返される。

以上説明した通り、本実施形態では、テストモジュール１２ａ，１２ｂの何れか一方を用いてＤＵＴ５０の試験を行っている間に、テストモジュール１２ａ，１２ｂの何れか他方の校正をＤＵＴ５０の試験と並行して行っているため、ＤＵＴ５０の試験を中断することなくテストモジュール１２ａ，１２ｂの校正を行うことができるとともに、テストモジュール１２ａ，１２ｂの校正に要する時間を見かけ上ほぼ零にすることができる。これにより、試験精度の向上を図るべくテストモジュール１２ａ，１２ｂの校正を頻繁に行っても試験効率が低下することが無いため、テストモジュール１２ａ，１２ｂの校正に必要な時間の短縮と試験精度の向上とを同時に実現することができる。

〔第２実施形態〕
図２は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図２に示す通り、本実施形態の半導体試験装置２は、ＣＰＵ２１、メインユニット２２ａ〜２２ｄ、及びサブユニット２３を備えており、複数のＤＵＴ５０ａ〜５０ｄを同時に試験する。

ＣＰＵ２１は、ユーザによって作成された試験プログラムに従ってメインユニット２２ａ〜２２ｄ及びサブユニット２３を制御して、複数のＤＵＴ５０ａ〜５０ｄに対して電源電圧供給及びＤＵＴ５０ａ〜５０ｄの機能試験の少なくとも一方を実施させる。メインユニット２２ａ〜２２ｄは、テストモジュール２４（試験部）、コントローラ２５（構成制御部）、及びスイッチ２６（スイッチ部）を備えており、ＣＰＵ２１の制御の下でＤＵＴ５０ａ〜５０ｄの試験をそれぞれ実施する。尚、メインユニット２２ａ〜２２ｄは同様の構成であるため、ここでは、メインユニット２２ａを代表させてその内部構成を説明する。

メインユニット２２ａのテストモジュール２４は、ＤＵＴ５０ａに試験信号を印加するとともにＤＵＴ５０ａからの信号を受信するピンエレクトロニクス及びＤＵＴ５０ａに電源電圧を供給する電原供給部（何れも図示省略）の少なくとも一方を備えており、ＣＰＵ２１の制御の下で、ＤＵＴ５０ａに対する電源電圧供給及び機能試験の少なくとも一方を実施する。また、メインユニット２２ａのコントローラ２５のシーケンス制御に従って第１実施形態で説明した校正と同様の各種の校正を行う。

メインユニット２２ａのコントローラ２５は、メインユニット２２ａのテストモジュール２４に対応して設けられており、そのテストモジュール２４の校正に係るシーケンス制御を行う。また、メインユニット２２ａのスイッチ２６の開閉制御を行う。具体的に、このコントローラ２５は、メインユニット２２ａのテストモジュール２４の校正に係るシーケンス制御を行う場合にはメインユニット２２ａのスイッチ２６を開状態にし、メインユニット２２ａのテストモジュール２４によってＤＵＴ５０ａの試験が行われる場合にはメインユニット２２ａのスイッチ２６を閉状態にする。

コントローラ２５は、図１に示す半導体試験装置１に設けられたコントローラ１３ａ，１３ｂと同様に、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）で実現するのが望ましい。また、スイッチ２６は、図１に示す半導体試験装置１に設けられたスイッチ１４ａ，１４ｂと同様に、トランジスタ等を用いた電子的なスイッチ、又はリレー等の機械的なスイッチを用いることができる。

サブユニット２３は、テストモジュール２７（試験部）、コントローラ２８（校正制御部）、及び複数のスイッチ２９ａ〜２９ｄ（スイッチ部）を備えており、メインユニット２２ａ〜２２ｄの何れかについて校正が行われている場合に、校正が行われているメインユニットに代わってＤＵＴの試験を行う。テストモジュール２７はメインユニット２２ａ〜２２ｄが備えるテストモジュール２４と同様のものであり、コントローラ２８はメインユニット２２ａ〜２２ｄが備えるコントローラ２５と同様のものである。

スイッチ２９ａ〜２９ｄは、テストモジュール２７をＤＵＴ５０ａ〜５０ｄの何れか１つに接続し、或いはテストモジュール２７をＤＵＴ５０ａ〜５０ｄから電気的に切り離すためのものであり、各々の開閉状態はコントローラ２８によって制御される。これらスイッチ２９ａ〜２９ｄとしては、トランジスタ等を用いた電子的なスイッチ、又はリレー等の機械的なスイッチを用いることができる。

次に、上記構成における半導体試験装置２の動作について説明する。まず、ＣＰＵ２１からメインユニット２２ａ〜２２ｄのコントローラ２５に対して、テストモジュール２４で試験が行われる旨を示す信号が出力され、ＣＰＵ２１からサブユニット２３のコントローラ２８に対してテストモジュール２７を校正すべき旨を示す信号が出力される。これにより、メインユニット２２ａ〜２２ｄのコントローラ２５の制御によってメインユニット２２ａ〜２２ｄのスイッチ２６がそれぞれ閉状態にされ、サブユニット２３のコントローラ２８の制御によってサブユニット２３のスイッチ２９ａ〜２９ｄの全てが開状態にされる。

次いで、ＣＰＵ２１からメインユニット２２ａ〜２２ｄのテストモジュール２４に対してＤＵＴ５０ａ〜５０ｄの試験開始を指示する制御信号がそれぞれ出力され、これによりＤＵＴ５０ａ〜５０ｄの試験が開始される。また、ＤＵＴ５０ａ〜５０ｄの試験が行われている最中において、サブユニット２３のコントローラ２８によってサブユニット２３のテストモジュール２７の校正が実施される（第１ステップ）。尚、テストモジュール２７の校正が終了した場合には、校正終了を示す校正終了信号がサブユニット２３のコントローラ２８からＣＰＵ２１に出力される。

いま、メインユニット２２ａのテストモジュール２４によるＤＵＴ５０ａの試験が終了したとすると、試験終了を示す試験終了信号がメインユニット２２ａのテストモジュール２４からＣＰＵ２１に出力される。この試験終了信号が入力された時点で、ＣＰＵ２１がサブユニット２３のコントローラ２８からの校正終了信号を受信していれば、ＣＰＵ２１の制御の下でＤＵＴ５０ａの試験を行うテストモジュールの切り替えが行われる（第２ステップ）。

つまり、ＣＰＵ２１からサブユニット２３のコントローラ２８に対してテストモジュール２７で試験が行われる旨を示す信号が出力され、ＣＰＵ２１からメインユニット２２ａのコントローラ２５に対してメインユニット２２ａのテストモジュール２４を校正すべき旨を示す信号が出力される。これにより、サブユニット２３のコントローラ２８の制御によってスイッチ２９ａのみが閉状態にされる一方で、メインユニット２２ａのコントローラ２５の制御によってメインユニット２２ａのスイッチ２６が開状態にされる。そして、ＣＰＵ２１からサブユニット２３のテストモジュール２７に対して試験開始を指示する制御信号が出力されるとＤＵＴ５０ａの試験が開始される。

サブユニット２３のテストモジュール２７によるＤＵＴ５０ａの試験が行われている最中において、メインユニット２２ａのコントローラ２５によってメインユニット２２ａのテストモジュール２４の校正が実施される。尚、メインユニット２２ａのテストモジュール２４の校正が終了した場合には、校正終了を示す校正終了信号がメインユニット２２ａのコントローラ２５からＣＰＵ２１に出力される。

サブユニット２３のテストモジュール２７によるＤＵＴ５０ａの試験が終了すると、試験終了を示す試験終了信号がサブユニット２３のテストモジュール２７からＣＰＵ２１に出力される。この試験終了信号が入力された時点で、ＣＰＵ２１がメインユニット２２ａのコントローラ２５からの校正終了信号を受信していれば、ＣＰＵ２１の制御の下でメインユニット２２ａのコントローラ２５及びサブユニット２３のコントローラ２８によりスイッチ２６及びスイッチ２９ａの開閉状態が切り替えられる。そして、校正を終えたメインユニット２２ａのテストモジュール２４によりＤＵＴ５０ａの試験が行われる。

以上、メインユニット２２ａに設けられたテストモジュール２４の校正が行われる場合の動作について説明したが、メインユニット２２ｂ〜２２ｄの何れかに設けられたテストモジュール２４の校正が行われる場合にも上述した動作と同様の動作が行われる。ここで、メインユニット２２ｂのテストモジュール２４が校正される場合にはスイッチ２９ｂが閉状態にされ、メインユニット２２ｃのテストモジュール２４が校正される場合にはスイッチ２９ｃが閉状態にされ、メインユニット２２ｄのテストモジュール２４が校正される場合にはスイッチ２９ｄが閉状態にされて、サブユニット２３のテストモジュール２７によりＤＵＴ５０ｂ，５０ｃ，５０ｄの試験がそれぞれ行われる。

以上説明した通り、本実施形態では、ＤＵＴ５０ａ〜５０ｄの試験を行うためのメインユニット２２ａ〜２２ｄとは別にサブユニット２３を設けている。そして、メインユニット２２ａ〜２２ｄでＤＵＴ５０ａ〜５０ｄの試験を行っている間にサブユニット２３のテストモジュール２７を校正し、メインユニット２２ａ〜２２ｄの何れか１つのテストモジュール２４を校正している場合には、校正が行われているメインユニットに代わってサブユニット２３のテストモジュール２７を用いてＤＵＴの試験を行っている。

これにより、ＤＵＴ５０ａ〜５０ｄの試験を中断することなくメインユニット２２ａ〜２２ｄに設けられたテストモジュール２４及びサブユニット２３に設けられたテストモジュール２７の校正を行うことができるとともに、これらの校正に要する時間を見かけ上ほぼ零にすることができる。このため、本実施形態では、テストモジュール２４の校正に必要な時間の短縮と試験精度の向上とを同時に実現することができる。

〔第３実施形態〕
図３は、本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。図３に示す通り、本実施形態の半導体試験装置３は、図２に示す半導体試験装置２が備えるサブユニット２３をメインユニット２２ｅに代え、メインユニット２２ａ〜２２ｅとＤＵＴ５０ａ〜５０ｄとの接続関係を任意に切り替えることが可能な切り替え部３１（スイッチ部）を設けた構成であり、半導体試験装置２と同様に複数のＤＵＴ５０ａ〜５０ｄを同時に試験する。

メインユニット２２ｅは、他のメインユニット２２ａ〜２２ｄと同様の構成であり、テストモジュール２４、コントローラ２５、及びスイッチ２６を備える。切り替え部３１は複数のクロスポイントスイッチを備えており、メインユニット２２ａ〜２２ｅに設けられたコントローラ２５が複数のクロスポイントスイッチを制御することにより、メインユニット２２ａ〜２２ｅとＤＵＴ５０ａ〜５０ｄとの接続関係を任意に切り替えることができる。

つまり、図２に示す半導体試験装置２ではメインユニット２２ａ〜２２ｄの試験対象がＤＵＴ５０ａ〜５０ｄにそれぞれ固定されていたが、本実施形態ではメインユニット２２ａ〜２２ｅの試験対象が固定されていない。よって、例えば、メインユニット２２ａでＤＵＴ５０ｄの試験を行い、メインユニット２２ｅでＤＵＴ５０ｂの試験を行うことが可能である。

また、図２に示す半導体試験装置２ではメインユニット２２ａ〜２２ｄの何れか１つについて校正が行われている場合には、校正が行われているメインユニットに代わってサブユニット２３を用いてＤＵＴの試験を行っていた。しかしながら、本実施形態では、メインユニット２２ａ〜２２ｅの何れか１つについて校正が行われている場合には、校正が行われているメインユニットに代わって他のメインユニットを用いたＤＵＴの試験が行われる。

例えば、メインユニット２２ａでＤＵＴ５０ｄの試験が行われていた場合に、メインユニット２２ａについて校正が行われるときには、メインユニット２２ａに代わってメインユニット２２ｃがＤＵＴ５０ｄの試験を行う。同様に、例えばメインユニット２２ｅでＤＵＴ５０ｂの試験が行われていた場合に、メインユニット２２ｅについて校正が行われるときには、メインユニット２２ｅに代わってメインユニット２２ｂがＤＵＴ５０ｂの試験を行う。尚、本実施形態の半導体試験装置３の動作は基本的には図２に示す半導体試験装置２と同様であるため、詳細な説明は省略する。

以上説明した通り、本実施形態では、ＤＵＴ５０ａ〜５０ｄの試験を行うためのメインユニット２２ａ〜２２ｅを設け、メインユニット２２ａ〜２２ｅの何れか１つのテストモジュール２４を校正している場合には、校正が行われているメインユニットに代わって他のメインユニットのテストモジュール２４を用いてＤＵＴの試験を行っている。これにより、ＤＵＴ５０ａ〜５０ｄの試験を中断することなくメインユニット２２ａ〜２２ｅに設けられたテストモジュール２４の校正を行うことができるとともに、これらの校正に要する時間を見かけ上ほぼ零にすることができる。このため、本実施形態も第２実施形態と同様に、テストモジュール２４の校正に必要な時間の短縮と試験精度の向上とを同時に実現することができる。

以上、本発明の実施形態による半導体試験装置及び方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記第３実施形態では、メインユニット２２ａ〜２２ｅに設けられたコントローラ２５が切り替え部３１を制御するとしていたが、切り替え部３１の制御をＣＰＵ２１が直接行っても良く、又は切り替え部３１の制御を行う専用の制御装置を設けても良い。

また、上述した実施形態では、説明を簡単にするために、１つのＤＵＴ５０のみを試験する場合、及び４つのＤＵＴ５０ａ〜５０ｄを同時に試験する場合について説明したが、同時に試験が可能なＤＵＴの数は４つに限られる訳ではなく、任意の数に設定することができる。同時試験が可能なＤＵＴの最大数をｎ（ｎは１以上の整数）とすると、図２に示す半導体試験装置２では、ｎ個のメインユニットと少なくとも１つのサブユニットとを備える構成にする必要がある。また、図３に示す半導体試験装置では、少なくとも（ｎ＋１）個のメインユニットを備える構成にする必要がある。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第３実施形態による半導体試験装置の要部構成を示すブロック図である。 従来の半導体試験装置の構成の概要を示すブロック図である。

符号の説明

１〜３ 半導体試験装置
１２ａ，１２ｂ テストモジュール
１３ａ，１３ｂ コントローラ
１４ａ，１４ｂ スイッチ
２４ テストモジュール
２５ コントローラ
２６ スイッチ
２７ テストモジュール
２８ コントローラ
２９ａ〜２９ｄ スイッチ
３１ 切り替え部
５０ ＤＵＴ
５０ａ〜５０ｄ ＤＵＴ

Claims (6)

1. 半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
   前記半導体デバイスの試験を行う複数の試験部と、
   前記複数の試験部の各々に対応して設けられ、対応する試験部の校正を制御する校正制御部と、
   前記複数の試験部と半導体デバイスとの接続関係を切り替えるスイッチ部と
   を備えることを特徴とする半導体試験装置。
2. 前記試験部は、前記半導体デバイスに対して電源電圧供給と前記半導体デバイスの機能試験との少なくとも一方を行うことを特徴とする請求項１記載の半導体試験装置。
3. 前記校正制御部は、対応する試験部の校正を制御する場合には当該対応する試験部が前記半導体デバイスから電気的に切り離されるよう前記スイッチ部を制御し、対応する試験部によって前記半導体デバイスの試験が行われる場合には当該対応する試験部が前記半導体デバイスに接続されるよう前記スイッチ部を制御することを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 前記複数の試験部のうちの特定の１つの試験部は、他の試験部が校正されている場合には当該他の試験部に代わって前記半導体デバイスの試験を行うことを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
5. 前記複数の試験部のうちの何れか１つの試験部が校正されている場合には、当該試験部に代わって他の試験部が前記半導体デバイスの試験を行うことを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
6. 半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験方法において、
   前記半導体デバイスの試験を行う第１，第２試験部のうちの第１試験部を用いて前記半導体デバイスの試験を行うとともに前記第２試験部の校正を行う第１ステップと、
   前記第１試験部に代えて校正された前記第２試験部を用いて前記半導体デバイスの試験を行う第２ステップと
   を含むことを特徴とする半導体試験方法。

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