JP2009266999A

JP2009266999A - 半導体装置、およびその製造方法

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Publication number: JP2009266999A
Application number: JP2008113533A
Authority: JP
Inventors: Kazuhito Ichinose; 一仁一之瀬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-04-24
Filing date: 2008-04-24
Publication date: 2009-11-12

Abstract

【課題】配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。
【解決手段】本発明における半導体装置１００は、拡散層４３およびゲート電極４２を形成した半導体基板１と、半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５を貫通し、拡散層４３およびゲート電極４２上に形成されたコンタクトホール６１と、コンタクトホール６１の内面に形成されたTiバリアメタル層６２と、バリアメタル層６２上に形成されたW、Co、Ru、Ptのいずれかを含むシード層６３と、シード層６３上であってコンタクトホール６１を充填するように形成されたCuプラグ６４と、Cuプラグ６４上に形成された配線層７と、を備える。
【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、特にソース・ドレイン領域の拡散層およびゲート電極と上部配線とをCuプラグによって電気的に接続する半導体装置およびその製造方法に関するものである。

従来より、多層配線構造を有する半導体装置として、配線層間をタングステン（W）プラグによって電気的に接続する構成が知られている。例えば、ソース・ドレイン領域の拡散層およびゲート電極と上部配線との間を電気的に接続するために、半導体基板上に設けた層間絶縁膜にコンタクトホールを開口後、コンタクトホール内面にバリアメタルとして窒化チタン（TiN）／チタン（Ti）積層膜の成膜を行い、CVD法によりW膜でホール埋め込みを行うことによりコンタクトプラグを形成している。

しかし、近年の半導体装置の微細化により、コンタクトプラグに関してもコンタクト径を縮小する必要があり、これに起因してコンタクト抵抗の増大を招き、デバイス動作遅延の原因となっていた。

そのため、コンタクト抵抗を減少させるために、W膜より比抵抗の小さい銅（Cu）膜によるプラグ形成が行われている。例えば、コンタクトホールの内面に、タンタル（Ta）膜、Cu拡散に対するバリア膜である窒化タンタル（TaN）膜を成長し、このTa／TaN膜上にイオンスパッタ法でCuシード層を成膜して、Cu／Ta／TaNのシード／バリア構造が形成される。このCuシード層を電極として、Cuシード層上にCuメッキ膜を成長させることでコンタクトホールを埋め込む。さらに、層間絶縁膜表面に成膜されているCu膜／Cuシード膜／Ta／TaN膜を除去することで、Cuコンタクトプラグが形成される。これらの多層配線構造を有する半導体装置に関連する技術は、下記特許文献１に記載されている。

特開２００３−３０９０８２号公報

しかしながら、従来のCu配線工程で用いられているCu／Ta／TaNなどのシード／バリア構造では、ホール肩部のオーバーハングのため、より微細ホールにCuメッキ膜をボイドなく埋め込むことは困難であるという問題があった。さらに、従来のシード／バリア構造では、コンタクトホールが微細化してアスペクトが大きくなると、ホール底の側壁部分などでガバレッジが悪くなり、ガバレッジの悪い部分からCu拡散が起こりリーク電流を増加する原因になるという問題があった。

そこで本発明はかかる問題を解決するためになされたものであり、配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。

本発明の一実施形態における半導体装置は、配線間をCuプラグによって電気的に接続する構成において、層間絶縁膜を貫通し拡散層およびゲート電極上に形成されたコンタクトホールと、前記コンタクトホールの内面に形成されたTiバリアメタル層と、前記バリアメタル層上に形成されたW、Co、Ru、Ptのいずれかを含むシード層と、を備える。

本発明の一実施形態における半導体装置の製造方法は、配線間をCuプラグによって電気的に接続する構成において、層間絶縁膜を貫通して拡散層およびゲート電極にコンタクトホールを形成する工程と、前記コンタクトホールの内面にTi成膜を行いバリアメタル層を形成する工程と、前記バリアメタル層上にW、Co、Ru、Ptのいずれかで成膜を行いシード層を形成する工程と、を備える。

本発明の一実施形態における半導体装置およびその製造方法によれば、コンタクトホールの埋め込みをCuメッキで行う場合において、シード／バリアメタルの積層構造を２層構造とし、シード層を純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた構造とすることで、Cuシード層を不要にすることが可能となる。従って、Cuメッキ膜をボイドなく埋め込むことができ、Cu拡散が発生することによるリーク電流を抑えることができる。

また、バリアメタルにTi膜を成膜することで、コンタクトホールの接続基板がSi基板、金属シリサイド、メタルのいずれの場合でもオーミックな接触状態を確保することができ、導通不良をなくすことが可能となる。また、Ti膜は基板と反応してTiシリサイド化合物を形成し、さらにTi膜の下層側から傾斜的に窒化してTiNとさせることでCu拡散に対するバリア膜としても機能させることができる。

＜実施の形態１＞
図１から図７は、本発明の実施の形態における半導体装置１００の製造工程を順に示した断面図である。図７は、最終工程を示した断面図であり、本実施の形態における半導体装置１００の構成を示した図である。

図７を参照して、本実施の形態における半導体装置１００の構成を説明する。半導体装置１００は、ウェル領域２が形成された半導体基板１、半導体基板１の主表面上に形成された分離領域３、半導体基板１の主表面に形成されたMOSトランジスタ４、半導体基板１上に形成された層間絶縁膜５、層間絶縁膜５を貫通して、後述するMOSトランジスタ４のソース・ドレイン領域４３およびゲート電極４２領域上に形成されたコンタクト部６、コンタクト部６上に形成された上層配線７、を備えている。なお、本実施の形態では、コンタクト部６はソース・ドレイン領域４３となる拡散層上に形成した例を用いて説明する。

MOSトランジスタ４は、半導体基板１の主表面に形成され、酸化シリコン膜等からなる絶縁膜４１、絶縁膜４１上に形成されたゲート電極４２、ゲート電極４２と隣り合う半導体基板１の主表面上に形成されたソース・ドレイン領域４３、を備えている。ゲート電極４２の主面上にはシリサイド膜４４が形成されており、ゲート電極４２の両側面上にはサイドウォール４５が形成されている。ソース・ドレイン領域４３上にはシリサイド膜４６，４７が形成されている。

コンタクト部６は、コンタクトホール６１の内壁面に沿って形成されたバリアメタル膜６２、バリアメタル膜６２上に形成されたシード膜６３、シード膜６３上にコンタクトホール６１を充填するように形成されたCuメッキ膜６４、を備えている。すなわち、Cuを埋め込むためのシード／バリアメタルの積層構造は、２層構造となっている。バリアメタル膜６２は、Ti膜、あるいは最下層のTi膜が半導体基板１と反応してシリサイド化したTiシリサイド単層またはTi／Tiシリサイド積層構造、あるいはそれらの最上面が下層側から傾斜的に窒化されたTiN層等から形成されている。シード膜６３は、純タングステン（W）を含むW系化合物、純コバルト（Co）を含むCo系化合物、純ルテニウム（Ru）を含むRu系化合物、純プラチナ（Pt）を含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた２層構造から形成されている。

次に、図１から図３を参照して、本実施の形態における半導体装置１００の製造方法を説明する。まず、半導体基板１の主表面上にトレンチ分離やLOGOS分離等の分離領域３を形成する。そして、半導体基板１の主表面上に熱酸化を施して、シリコン酸化膜等からなる絶縁膜４１を形成する。そして、半導体基板１の主表面に不純物を導入して、ウェル領域２を形成する（図１）。

次に、絶縁膜４１の上面上に多結晶シリコン膜等からなる半導体層を形成する。この半導体層に不純物を導入し、パターニングを施して絶縁膜４１上にゲート電極４２を形成する。このゲート電極４２をマスクとして、不純物を半導体基板１の主面上にイオン注入を行い、半導体基板１の主表面上に不純物領域４３aを形成する（図２）。

次に、半導体基板１の主表面上に絶縁膜を堆積してエッチングし、サイドウォール４５を形成する。次に、サイドウォール４５、ゲート電極４２をマスクとして、不純物を半導体基板１の主表面上にイオン注入を行い、不純物領域４３bを形成する。これにより、ゲート電極４２の両側に位置する半導体基板１の主表面上に、不純物領域４３a，４３bからなるソース・ドレイン領域４３が形成される（図３）。

次に、ソース・ドレイン領域４３の上面上にシリサイド膜４４、およびゲート電極４２の上面上にシリサイド膜４６を形成する（図４）。そして、半導体基板１、ゲート電極４２を覆うように絶縁膜４７を形成する。この絶縁膜４７の上面上に層間絶縁膜５を形成する。そして、フォトレジスト工程のレジスト塗布、露光現像後に層間絶縁膜５をドライエッチングすることで、シリサイド膜４７の上面まで達するコンタクトホール６１が形成される（図５）。

次に、レジストパターンをアッシングによって除去後、ポリマー残渣を薬液により洗浄した後、同一装置内でのin-situ前処理を行った後にバリアメタル成膜を行う。

このバリアメタル成膜前のin-situによる前処理方法は、Arスパッタエッチなどの物理的エッチングや、ガス反応による化学的なエッチングなどいずれの方法でも構わない。ただし、ガス反応による化学的なエッチング方法にすることで、シリサイド膜４７を削らずに自然酸化膜のみを選択的に除去することが可能となり、低抵抗なコンタクトプラグを形成することができる。ガス反応による化学的なエッチングにおいては、除去能力向上のために低温におけるプラズマ反応の利用を選択できることとする。ガス系としては、（NF₃/NH₃），（NF₃/HF），（NF₃/H₂）のいずれか一つの混合ガスを用いることとする。

このようにガス反応による化学的なエッチング方法にすることで、コンタクト開口後の孔底部において、NMOS上及びPMOS上でシリサイド上に成長する自然酸化膜厚が異なる場合、あるいはウェハごとに自然酸化膜厚が異なる場合でも、シリサイド膜４７を削らずに自然酸化膜のみを選択的に除去することが可能となる。従って、バリアメタル成膜前のコンタクト孔底部において、NMOSおよびPMOSのシリサイド膜厚が同等で、しかも導通の妨げとなる自然酸化膜あるいはコンタクトエッチング時の残渣を選択的に除去することができ、低抵抗で接合リークも良好なコンタクトプラグを形成することが可能となる。

次に、自然酸化膜および薄膜が除去された状態のシリサイド膜４７の表面上にTi成膜を行い、バリアメタル膜６２を形成する。このバリアメタル膜６２は、Ti膜、あるいは最下層のTi膜が半導体基板１と反応してシリサイド化したTiシリサイド単層またはTi／Tiシリサイド積層構造、あるいはそれらの最上面が下層側から傾斜的に窒化されたTiN層等から形成されている。次に、バリアメタル膜６２上にシード膜６３を形成する。このシード膜６３は、純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた２層構造から形成されている。バリアメタル膜６２およびリード膜６３は、コンフォーマルなガバレッジが得られるならばスパッタやCVDなどいずれの方法でも構わない（図６）。

次に、シード膜６３上であってコンタクトホール６１を充填するようにCuメッキ６４を堆積する。そして、CMP法により層間絶縁膜５の上面が露出するようにCuメッキ膜６４、シード膜６３、バリアメタル膜６２を研磨し除去することでCuプラグが形成される。さらに、この後にCu配線の形成を行い、最終的にソース・ドレイン領域４３の拡散層領域およびゲート電極４２領域と上層配線７がCuプラグを介して電気的に接続される（図７）。

図８は、コンタクトホール６１の埋め込みをCuメッキで行う場合において、本実施の形態における半導体装置１００のシード層６３の材料にRuを用いたコンタクトプラグの断面と、従来のシード／バリア層にTa単層を用いたときのコンタクトプラグの断面を示した実験結果の図である。なお、W、Co、Ptでも同様の結果が得られる。図に示すように、本実施の形態の半導体装置１００は、Cuメッキをボイドなく埋め込むことができる。

以上より、本発明の半導体装置１００によれば、コンタクトホール６１の埋め込みをCuメッキで行う場合において、シード／バリアメタルの積層構造を２層構造とし、純Wを含むW系化合物、純Coを含むCo系化合物、純Ruを含むRu系化合物、純Ptを含むPt系化合物などの単層構造の他、これらの単層構造を組み合わせた構造とすることで、Cuシード層を不要とさせることが可能となる。従って、Cuメッキ膜６４をボイドなく埋め込むことができ、Cu拡散が発生することによるリーク電流を抑えることができる。

また、バリアメタルにTi膜を成膜することで、コンタクトホール６１の接続基板がSi基板、金属シリサイド、メタルのいずれの場合でもオーミックな接触状態を確保することができ、導通不良をなくすことが可能とる。また、Ti膜は基板と反応し、Tiシリサイド化合物を形成し、さらにTi膜の下層側から傾斜的に窒化してTiNとさせることでCu拡散に対するバリア膜としても機能させることができる。

本発明は、ソース・ドレイン領域およびゲート電極領域と上部配線との接続を行う多層構造を有する半導体装置において、コンタクトホールの埋め込み材がCuを用いる全ての半導体装置に適用できる。

本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置の製造工程を示した断面図である。本発明の実施の形態における半導体装置および従来の半導体装置のコンタクトホールの断面を示した図である。

符号の説明

１半導体基板、２ウェル領域、３分離領域、４ MOSトランジスタ、５層間絶縁膜、６コンタクト部、７上層配線、４１絶縁膜、４２ゲート電極、４３ソース・ドレイン領域、４３a，４３b 不純物領域、４４シリサイド膜、４５サイドウォール、４６，４７シリサイド膜、６１コンタクトホール、６２バリアメタル膜、６３シード膜、６４ Cuメッキ膜、１００半導体装置。

Claims

拡散層およびゲート電極を形成した半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記拡散層および前記ゲート電極上に形成されたコンタクトホールと、
前記コンタクトホールの内面に形成されたTiバリアメタル層と、
前記バリアメタル層上に形成されたW、Co、Ru、Ptのいずれかを含むシード層と、
前記シード層上であって前記コンタクトホールを充填するように形成されたCuプラグと、
前記Cuプラグ上に形成された配線層と、を備える半導体装置。
前記Tiバリアメタル層は、Tiシリサイド単層、またはTi／Tiシリサイド積層である請求項１に記載の半導体装置。
前記Tiバリアメタル層は、最上面にTiN層を有する請求項１または２に記載の半導体装置。
（a）拡散層およびゲート電極を形成した半導体基板を準備する工程と、
（b）前記半導体基板上に層間絶縁膜を形成する工程と、
（c）前記層間絶縁膜を貫通して、前記拡散層および前記ゲート電極にコンタクトホールを形成する工程と、
（d）前記コンタクトホールの内面にTi成膜を行い、バリアメタル層を形成する工程と、
（e）前記バリアメタル層上にW、Co、Ru、Ptのいずれかで成膜を行い、シード層を形成する工程と、
（f）前記工程（e）の後、前記コンタクトホール内にCu膜を充填する工程と、
（g）前記工程（f）の後、前記層間絶縁膜上に形成された前記バリアメタル層、前記シード層、および前記Cu膜を除去する工程と、
（h）前記工程（g）の後、前記Cu膜上に配線層を形成する工程と、を備える半導体装置の製造方法。
（i）前記工程（c）と工程（d）との間に、コンタクトホール開口後に成長する自然酸化膜を除去する工程をさらに備える、請求項４に記載の半導体装置の製造方法。
前記工程（i）は、NF₃ガスと、NH₃、HF、H₂のいずれかのガスとが混合された混合ガスを用いて前記自然酸化膜を除去する、請求項５に記載の半導体装置の製造方法。
前記工程（d）は、成膜したTiが前記半導体基板と反応してTiシリサイド単層、またはTi／Tiシリサイド積層構造となり前記バリアメタル層を形成する請求項４から６のいずれかに記載の半導体装置の製造方法。
前記工程（d）は、成膜したTiの最上面が下層側から傾斜的に窒化されたTiN層となり前記バリアメタル層を形成する請求項４から７のいずれかに記載の半導体装置の製造方法。