JP2009260165A

JP2009260165A - Semiconductor device

Info

Publication number: JP2009260165A
Application number: JP2008109997A
Authority: JP
Inventors: Hiroyasu Sadabetto; 裕康定別当
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2008-04-21
Filing date: 2008-04-21
Publication date: 2009-11-05

Abstract

【課題】下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に半導体構成体を埋め込んだ半導体装置において、実装密度を大きくする。
【解決手段】下層絶縁膜１の上面中央部に第１の半導体構成体２ａがフェースダウン方式で搭載されている。第１の半導体構成体２ａ上には第２の半導体構成体２ｂがフェースアップ方式で搭載されている。第１、第２の半導体構成体２ａ、２ｂの周囲における下層絶縁膜１の上面には絶縁層３２が設けられている。第２の半導体構成体２ｂおよび絶縁層３２上には上層絶縁膜３３が設けられている。この場合、下層絶縁膜１、絶縁層３２および上層絶縁膜３３からなる絶縁材内に第１、第２の半導体構成体２ａ、２ｂを積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。
【選択図】図１PROBLEM TO BE SOLVED: To increase a mounting density in a semiconductor device in which a semiconductor structure is embedded in an insulating material composed of a lower insulating film, an insulating layer, and an upper insulating film.
A first semiconductor structure 2a is mounted in a face-down manner at the center of the upper surface of a lower insulating film 1. A second semiconductor structure 2b is mounted on the first semiconductor structure 2a in a face-up manner. An insulating layer 32 is provided on the upper surface of the lower insulating film 1 around the first and second semiconductor constructs 2a and 2b. An upper insulating film 33 is provided on the second semiconductor structure 2 b and the insulating layer 32. In this case, since the first and second semiconductor structures 2a and 2b are stacked and embedded in the insulating material including the lower insulating film 1, the insulating layer 32, and the upper insulating film 33, one semiconductor structure is embedded. Compared to the case, the mounting density can be increased.
[Selection] Figure 1

Description

この発明は半導体装置に関する。 The present invention relates to a semiconductor device.

従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれる半導体構成体を絶縁材内に埋め込んだものがある（例えば、特許文献１参照）。この場合、半導体構成体は、該半導体構成体よりも平面サイズの大きい下層絶縁膜上に設けられている。半導体構成体の周囲における下層絶縁膜上には絶縁層が設けられている。半導体構成体および絶縁層上には上層絶縁膜が設けられている。上層絶縁膜上には上層配線が半導体構成体に電気的に接続されて設けられている。上層配線の接続パッド部上には半田ボールが設けられている。 Some conventional semiconductor devices include a semiconductor structure called a CSP (chip size package) embedded in an insulating material (see, for example, Patent Document 1). In this case, the semiconductor structure is provided on the lower insulating film having a larger planar size than the semiconductor structure. An insulating layer is provided on the lower insulating film around the semiconductor structure. An upper insulating film is provided on the semiconductor structure and the insulating layer. An upper layer wiring is provided on the upper insulating film so as to be electrically connected to the semiconductor structure. Solder balls are provided on the connection pad portions of the upper layer wiring.

特開２００７−１３４７３９号公報（図１）JP 2007-134739 (FIG. 1)

しかしながら、上記従来の半導体装置では、下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に１つの半導体構成体を埋め込んでいるので、どちらかと言えば実装密度が小さいという問題があった。 However, in the above conventional semiconductor device, since one semiconductor structure is embedded in an insulating material composed of a lower insulating film, an insulating layer, and an upper insulating film, there is a problem that the packaging density is rather small.

そこで、この発明は、実装密度を大きくすることができる半導体装置を提供することを目的とする。 Accordingly, an object of the present invention is to provide a semiconductor device capable of increasing the mounting density.

請求項１に記載の発明に係る半導体装置は、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する第１の半導体構成体と、前記第１の半導体構成体上に設けられ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する第２の半導体構成体と、前記第１の半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記下層絶縁膜下に前記第１の半導体構成体の外部接続用電極に接続されて設けられた下層配線と、前記第１、第２の半導体構成体の周囲における前記下層絶縁膜上に設けられた絶縁層と、前記第２の半導体構成体および前記絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記第２の半導体構成体の外部接続用電極に接続されて設けられた上層配線とを備えていることを特徴とするものである。
請求項２に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第１の半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とするものである。
請求項３に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第２の半導体構成体は前記第１の半導体構成体上に接着層を介して接着されていることを特徴とするものである。
請求項４に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第２の半導体構成体は前記上層絶縁膜下に接着層を介して接着されていることを特徴とするものである。
請求項５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記第１、第２の半導体構成体の平面サイズおよび厚さが同じであることを特徴とするものである。
請求項６に記載の発明に係る半導体装置は、請求項５に記載の発明において、前記第１、第２の半導体構成体は、前記半導体基板上に形成される絶縁層および導電層の順序が同一で、層の数が同一であることを特徴とするものである。
請求項７に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線と前記上層配線とは前記絶縁層に設けられた貫通孔内に設けられた上下導通部を介して接続されていることを特徴とするものである。
請求項８に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記絶縁層は下層絶縁層と上層絶縁層とからなり、前記下層絶縁層と前記上層絶縁層との間に、中間下層配線、中間上層配線およびそれらを接続する上下導通部を有する回路基板が設けられ、前記下層配線は前記中間下層配線に接続され、前記上層配線は前記中間上層配線に接続されていることを特徴とするものである。
請求項９に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられていることを特徴とするものである。
請求項１０に記載の発明に係る半導体装置は、請求項９に記載の発明において、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられていることを特徴とするものである。
請求項１１に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記絶縁層内において前記下層絶縁膜と前記上層絶縁膜との間に電子部品が前記下層配線または前記上層配線に接続されて設けられていることを特徴とするものである。
請求項１２に記載の発明に係る半導体装置は、請求項１１に記載の発明において、前記電子部品の厚さは前記第１、第２の半導体構成体の合計厚さと同様であることを特徴とするものである。
請求項１３に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記下層配線および前記上層配線は多層構造を有することを特徴とするものである。
請求項１４に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた封止膜を有することを特徴とするものである。
請求項１５に記載の発明に係る半導体装置は、請求項１に記載の発明において、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた接着層を有することを特徴とするものである。 According to a first aspect of the present invention, there is provided a semiconductor device including a first semiconductor structure having a semiconductor substrate and a plurality of external connection electrodes provided under the semiconductor substrate, and the first semiconductor structure. A second semiconductor structure having a semiconductor substrate and a plurality of external connection electrodes provided on the semiconductor substrate, a lower insulating film provided under and around the first semiconductor structure, Provided on the lower insulating film in the periphery of the first and second semiconductor structures, and the lower layer wiring connected to the external connection electrode of the first semiconductor structure below the lower insulating film An insulating layer; an upper insulating film provided on the second semiconductor structure and the insulating layer; and an external connection electrode of the second semiconductor structure provided on the upper insulating film. With upper-layer wiring It is an butterfly.
A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the first semiconductor structure is bonded to the lower insulating film via an adhesive layer. Is.
According to a third aspect of the present invention, in the semiconductor device according to the first aspect, the second semiconductor structure is bonded onto the first semiconductor structure via an adhesive layer. It is a feature.
According to a fourth aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein the second semiconductor structure is bonded under the upper insulating film via an adhesive layer. Is.
A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to the first aspect, wherein the first and second semiconductor structural bodies have the same planar size and thickness. .
A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to the fifth aspect of the present invention, wherein the first and second semiconductor constituents have an order of an insulating layer and a conductive layer formed on the semiconductor substrate. They are the same and have the same number of layers.
A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the first aspect, wherein the lower layer wiring and the upper layer wiring are connected via a vertical conduction portion provided in a through hole provided in the insulating layer. It is characterized by being connected.
The semiconductor device according to an eighth aspect of the present invention is the semiconductor device according to the first aspect, wherein the insulating layer includes a lower insulating layer and an upper insulating layer, and the insulating layer is between the lower insulating layer and the upper insulating layer. A circuit board having an intermediate lower layer wiring, an intermediate upper layer wiring, and a vertical conduction portion connecting them, the lower layer wiring is connected to the intermediate lower layer wiring, and the upper layer wiring is connected to the intermediate upper layer wiring It is characterized by.
According to a ninth aspect of the present invention, in the semiconductor device according to the first aspect of the present invention, an opening is provided in a portion corresponding to the connection pad portion of the lower layer wiring under the lower insulating film including the lower layer wiring. A lower overcoat film is provided.
A semiconductor device according to a tenth aspect of the present invention is the semiconductor device according to the ninth aspect, wherein a solder ball is connected to the connection pad portion of the lower layer wiring in and below the opening of the lower overcoat film. It is characterized by that.
The semiconductor device according to an eleventh aspect is the semiconductor device according to the first aspect, wherein an electronic component is disposed between the lower insulating film and the upper insulating film between the lower insulating film and the upper insulating film in the insulating layer. It is connected and provided.
A semiconductor device according to a twelfth aspect of the present invention is the semiconductor device according to the eleventh aspect, wherein the thickness of the electronic component is the same as the total thickness of the first and second semiconductor structures. To do.
A semiconductor device according to a thirteenth aspect of the present invention is the semiconductor device according to the first aspect, wherein the lower layer wiring and the upper layer wiring have a multilayer structure.
A semiconductor device according to a fourteenth aspect of the present invention is the semiconductor device according to the first aspect, wherein the semiconductor structure has a sealing film provided between the external connection electrodes under the semiconductor substrate. It is a feature.
A semiconductor device according to a fifteenth aspect of the present invention is the semiconductor device according to the first aspect, wherein the semiconductor structure includes an adhesive layer provided between the external connection electrodes under the semiconductor substrate. It is what.

この発明によれば、下層絶縁膜、絶縁層および上層絶縁膜からなる絶縁材内に第１、第２の半導体構成体を積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。 According to the present invention, since the first and second semiconductor constituents are stacked and embedded in the insulating material composed of the lower insulating film, the insulating layer, and the upper insulating film, compared with the case where one semiconductor constituent is embedded. Thus, the mounting density can be increased.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜１を備えている。下層絶縁膜１の上面中央部には第１の半導体構成体２ａがエポキシ系樹脂等からなる下層接着層３を介してフェースダウン方式で搭載されている。この場合、下層絶縁膜１の平面サイズは第１の半導体構成体２ａの平面サイズよりも大きくなっている。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device is provided with a planar rectangular lower layer insulating film 1 made of epoxy resin, polyimide resin, glass cloth base epoxy resin or the like. A first semiconductor structure 2a is mounted on the center of the upper surface of the lower insulating film 1 in a face-down manner via a lower adhesive layer 3 made of epoxy resin or the like. In this case, the planar size of the lower insulating film 1 is larger than the planar size of the first semiconductor structure 2a.

第１の半導体構成体２ａの上面には第２の半導体構成体２ｂがエポキシ系樹脂等からなる中間接着層４を介してフェースアップ方式で搭載されている。この場合、第１、第２の半導体構成体２ａ、２ｂは、その平面サイズ、厚さおよび基本的な構成が同じであり、一般的にはＣＳＰと呼ばれるものである。ここで、基本的な構成とは、後述する半導体基板上に形成される絶縁層および配線、該配線上に形成される外部接続用電極等の順序および層の数が同一であることを意味する。また、形成後の反り防止のためには、夫々の半導体基板の平面サイズ、厚さを含め、該半導体基板上に形成される絶縁層、配線、外部接続用電極等の厚さも同一であることが望ましい。 On the upper surface of the first semiconductor structure 2a, the second semiconductor structure 2b is mounted in a face-up manner via an intermediate adhesive layer 4 made of epoxy resin or the like. In this case, the first and second semiconductor structures 2a and 2b have the same planar size, thickness and basic structure, and are generally called CSP. Here, the basic configuration means that the order and the number of layers, such as an insulating layer and wiring formed on a semiconductor substrate, which will be described later, and external connection electrodes formed on the wiring are the same. . In addition, in order to prevent warping after formation, the thickness of the insulating layer, wiring, external connection electrode, etc. formed on the semiconductor substrate, including the planar size and thickness of each semiconductor substrate, should be the same. Is desirable.

第１、第２の半導体構成体２ａ、２ｂは平面方形状のシリコン基板（半導体基板）５ａ、５ｂを備えている。シリコン基板５ａ、５ｂの平面サイズは同じとなっている。シリコン基板５ａの下面およびシリコン基板５ｂの上面には所定の機能の集積回路（図示せず）が設けられ、下面周辺部および上面周辺部にはアルミニウム系金属等からなる複数の接続パッド６ａ、６ｂが集積回路に接続されて設けられている。 The first and second semiconductor constructs 2a and 2b include planar rectangular silicon substrates (semiconductor substrates) 5a and 5b. The planar sizes of the silicon substrates 5a and 5b are the same. An integrated circuit (not shown) having a predetermined function is provided on the lower surface of the silicon substrate 5a and the upper surface of the silicon substrate 5b, and a plurality of connection pads 6a, 6b made of aluminum-based metal or the like are provided on the lower surface periphery and the upper surface periphery. Are connected to the integrated circuit.

接続パッド６ａを含むシリコン基板５ａの下面および接続パッド６ｂを含むシリコン基板５ａｂ上面には酸化シリコン等からなる絶縁膜７ａ、７ｂが設けられている。絶縁膜７ａの下面および絶縁膜７ｂの上面にはポリイミド系樹脂等からなる保護膜８ａ、８ｂが設けられている。接続パッド６ａ、６ｂに対応する部分における絶縁膜７ａ、７ｂおよび保護膜８ａ、８ｂには開口部９ａ、９ｂが設けられている。 Insulating films 7a and 7b made of silicon oxide or the like are provided on the lower surface of the silicon substrate 5a including the connection pads 6a and the upper surface of the silicon substrate 5ab including the connection pads 6b. Protective films 8a and 8b made of polyimide resin or the like are provided on the lower surface of the insulating film 7a and the upper surface of the insulating film 7b. Openings 9a and 9b are provided in the insulating films 7a and 7b and the protective films 8a and 8b at portions corresponding to the connection pads 6a and 6b.

保護膜８ａの下面および保護膜８ｂの上面には配線１０ａ、１０ｂが設けられている。配線１０ａ、１０ｂは、保護膜８ａの下面および保護膜８ｂの上面に設けられた銅からなる下地金属層１１ａ、１１ｂと、下地金属層１１ａの下面および下地金属層１１ｂの上面に設けられた銅からなる上部金属層１２ａ、１２ｂとの２層構造となっている。配線１０ａ、１０ｂの一端部は、絶縁膜７ａ、７ｂおよび保護膜８ａ、８ｂの開口部９ａ、９ｂを介して接続パッド６ａ、６ｂに接続されている。 Wirings 10a and 10b are provided on the lower surface of the protective film 8a and the upper surface of the protective film 8b. The wirings 10a and 10b are made of a base metal layer 11a, 11b made of copper provided on the lower surface of the protective film 8a and the upper surface of the protective film 8b, and copper provided on the lower surface of the base metal layer 11a and the upper surface of the base metal layer 11b. It has a two-layer structure with upper metal layers 12a and 12b made of One end portions of the wirings 10a and 10b are connected to the connection pads 6a and 6b via the openings 9a and 9b of the insulating films 7a and 7b and the protective films 8a and 8b.

配線１０ａの接続パッド部下面および配線１０ｂの接続パッド部上面には銅からなる柱状電極（外部接続用電極）１３ａ、１３ｂが設けられている。配線１０ａを含む保護膜８ａの下面および配線１０ｂを含む保護膜８ｂの上面にはエポキシ系樹脂等からなる封止膜１４ａ、１４ｂがその下面および上面が柱状電極１３ａの下面および柱状電極１３ｂの上面と面一となるように設けられている。 Columnar electrodes (external connection electrodes) 13a and 13b made of copper are provided on the lower surface of the connection pad portion of the wiring 10a and the upper surface of the connection pad portion of the wiring 10b. On the lower surface of the protective film 8a including the wiring 10a and the upper surface of the protective film 8b including the wiring 10b, the sealing films 14a and 14b made of epoxy resin or the like are the lower surface and the upper surface is the lower surface of the columnar electrode 13a and the upper surface of the columnar electrode 13b. It is provided to be flush with each other.

そして、第１の半導体構成体２ａは、その柱状電極１３ａおよび封止膜１４ａの下面がエポキシ系樹脂等からなる下層接着層３を介して下層絶縁膜１の上面中央部に接着されていることにより、下層絶縁膜１の上面中央部にフェースダウン方式で搭載されている。第２の半導体構成体２ｂは、そのシリコン基板５ｂの下面がエポキシ系樹脂等からなる中間接着層４を介して第１の半導体構成体２ａのシリコン基板５ａの上面に接着されていることにより、第１の半導体構成体２ａの上面にフェースアップ方式で搭載されている。 In the first semiconductor structure 2a, the lower surfaces of the columnar electrodes 13a and the sealing film 14a are bonded to the center of the upper surface of the lower insulating film 1 via the lower bonding layer 3 made of epoxy resin or the like. Thus, it is mounted in the center of the upper surface of the lower insulating film 1 in a face-down manner. The second semiconductor structure 2b is bonded to the upper surface of the silicon substrate 5a of the first semiconductor structure 2a through the intermediate adhesive layer 4 made of an epoxy resin or the like on the lower surface of the silicon substrate 5b. The first semiconductor structure 2a is mounted on the upper surface in a face-up manner.

第１の半導体構成体２ａの柱状電極１３ａの下面中央部に対応する部分における下層絶縁膜１および下層接着層３には開口部２１が設けられている。下層絶縁膜１の下面には下層配線２２が設けられている。下層配線２２は、下層絶縁膜１の下面に設けられた銅からなる下地金属層２３と、下地金属層２３の下面に設けられた銅からなる上部金属層２４との２層構造となっている。下層配線２２の一端部は、下層絶縁膜１および下層接着層３の開口部２１を介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。 An opening 21 is provided in the lower insulating film 1 and the lower adhesive layer 3 in a portion corresponding to the center of the lower surface of the columnar electrode 13a of the first semiconductor structure 2a. A lower layer wiring 22 is provided on the lower surface of the lower insulating film 1. The lower layer wiring 22 has a two-layer structure of a base metal layer 23 made of copper provided on the lower surface of the lower insulating film 1 and an upper metal layer 24 made of copper provided on the lower surface of the base metal layer 23. . One end of the lower wiring 22 is connected to the columnar electrode 13a of the first semiconductor structure 2a through the lower insulating film 1 and the opening 21 of the lower adhesive layer 3.

下層配線２２を含む下層絶縁膜１の下面にはソルダーレジスト等からなる下層オーバーコート膜２５が設けられている。下層配線２２の接続パッド部に対応する部分における下層オーバーコート膜２５には開口部２６が設けられている。下層オーバーコート膜２５の開口部２６内およびその下方には半田ボール２７が下層配線２２の接続パッド部に接続されて設けられている。 A lower overcoat film 25 made of a solder resist or the like is provided on the lower surface of the lower insulating film 1 including the lower wiring 22. An opening 26 is provided in the lower overcoat film 25 in a portion corresponding to the connection pad portion of the lower layer wiring 22. A solder ball 27 is provided in the opening 26 of the lower overcoat film 25 and below the opening 26 so as to be connected to the connection pad portion of the lower wiring 22.

第２の半導体構成体２ｂの柱状電極１３ｂおよび封止膜１４ｂの上面にはエポキシ系樹脂等からなる上層接着層３１が設けられている。下層接着層３、中間接着層４および上層接着層３１の側面および第１、第２の半導体構成体２ａ、２ｂの側面の周囲に対応する領域の下層絶縁膜１の上面には絶縁層３２が設けられている。絶縁層３２は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。 An upper adhesive layer 31 made of an epoxy resin or the like is provided on the upper surfaces of the columnar electrodes 13b and the sealing film 14b of the second semiconductor structure 2b. An insulating layer 32 is formed on the upper surface of the lower insulating film 1 in the region corresponding to the side surfaces of the lower adhesive layer 3, the intermediate adhesive layer 4 and the upper adhesive layer 31, and the periphery of the side surfaces of the first and second semiconductor constructs 2a and 2b. Is provided. The insulating layer 32 is made of an epoxy resin, a polyimide resin, a glass cloth base epoxy resin, or the like.

上層接着層３１および絶縁層３２の上面には上層絶縁膜３３が設けられている。上層絶縁膜３３は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。第２の半導体構成体２ｂの柱状電極１３ｂの上面中央部に対応する部分における上層絶縁膜３３および上層接着層３１には開口部３４が設けられている。 An upper insulating film 33 is provided on the upper surface of the upper adhesive layer 31 and the insulating layer 32. The upper insulating film 33 is made of an epoxy resin, a polyimide resin, a glass cloth base epoxy resin, or the like. An opening 34 is provided in the upper insulating film 33 and the upper adhesive layer 31 in a portion corresponding to the central portion of the upper surface of the columnar electrode 13b of the second semiconductor structure 2b.

上層絶縁膜３３の上面には上層配線３５が設けられている。上層配線３５は、上層絶縁膜３３の上面に設けられた銅からなる下地金属層３６と、下地金属層３６の上面に設けられた銅からなる上部金属層３７との２層構造となっている。上層配線３５の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。 An upper layer wiring 35 is provided on the upper surface of the upper layer insulating film 33. The upper layer wiring 35 has a two-layer structure of a base metal layer 36 made of copper provided on the upper surface of the upper layer insulating film 33 and an upper metal layer 37 made of copper provided on the upper surface of the base metal layer 36. . One end of the upper layer wiring 35 is connected to the columnar electrode 13b of the second semiconductor structure 2b through the upper layer insulating film 33 and the opening 34 of the upper layer adhesive layer 31.

上層配線３５を含む上層絶縁膜３３の上面にはソルダーレジスト等からなる上層オーバーコート膜３８が設けられている。上層配線３５の接続パッド部に対応する部分における上層オーバーコート膜３８には開口部３９が設けられている。 An upper overcoat film 38 made of a solder resist or the like is provided on the upper surface of the upper insulating film 33 including the upper wiring 35. An opening 39 is provided in the upper overcoat film 38 in a portion corresponding to the connection pad portion of the upper wiring 35.

下層配線２２の少なくとも一部と上層配線３５の少なくとも一部とは、下層絶縁膜１、絶縁層３２および上層絶縁膜３３の所定の箇所に設けられた貫通孔４１の内壁面に設けられた上下導通部４２を介して接続されている。上下導通部４２は、貫通孔４１の内壁面に設けられた銅等からなる下地金属層４３と、下地金属層４３の内面に設けられた銅からなる上部金属層４４との２層構造となっている。上下導通部４２内にはソルダーレジスト等からなる充填材４５が充填されている。 At least a part of the lower layer wiring 22 and at least a part of the upper layer wiring 35 are upper and lower provided on the inner wall surface of the through-hole 41 provided at predetermined locations of the lower insulating film 1, the insulating layer 32 and the upper insulating film 33. It is connected via the conduction part 42. The vertical conduction portion 42 has a two-layer structure of a base metal layer 43 made of copper or the like provided on the inner wall surface of the through hole 41 and an upper metal layer 44 made of copper provided on the inner surface of the base metal layer 43. ing. The vertical conduction part 42 is filled with a filler 45 made of solder resist or the like.

以上のように、この半導体装置では、下層絶縁膜１、絶縁層３２および上層絶縁膜３３からなる絶縁材内に第１、第２の半導体構成体２ａ、２ｂを積層して埋め込んでいるので、１つの半導体構成体を埋め込む場合と比較して、実装密度を大きくすることができる。なお、上記説明では、第１、第２の半導体構成体２ａ、２ｂの平面サイズおよび厚さが同じとしたが、これに限らず、第１、第２の半導体構成体２ａ、２ｂの平面サイズあるいは厚さが互いに異なるようにしてもよい。 As described above, in this semiconductor device, the first and second semiconductor constructs 2a and 2b are stacked and embedded in the insulating material including the lower insulating film 1, the insulating layer 32, and the upper insulating film 33. Compared with the case where one semiconductor structure is embedded, the mounting density can be increased. In the above description, the planar size and thickness of the first and second semiconductor structural bodies 2a and 2b are the same. However, the planar size of the first and second semiconductor structural bodies 2a and 2b is not limited to this. Alternatively, the thicknesses may be different from each other.

次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、銅箔からなる第１のベース板５１の上面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる下層絶縁膜１が形成されたものを準備する。この場合、この準備したもののサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、下層絶縁膜１中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。 Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 2, prepared is one in which a lower insulating film 1 made of an epoxy resin, a polyimide resin, a glass cloth base epoxy resin, or the like is formed on the upper surface of a first base plate 51 made of copper foil. To do. In this case, the size of the prepared device is such that a plurality of completed semiconductor devices shown in FIG. 1 can be formed. Further, the thermosetting resin made of epoxy resin or the like in the lower insulating film 1 has already been cured.

また、第１の半導体構成体２ａを準備する。この第１の半導体構成体２ａは、ウエハ状態のシリコン基板５ａ下に集積回路（図示せず）、アルミニウム系金属等からなる接続パッド６ａ、酸化シリコン等からなる絶縁膜７ａ、ポリイミド系樹脂等からなる保護膜８ａ、配線１０ａ（銅からなる下地金属層１１ａおよび銅からなる上部金属層１２ａ）、銅からなる柱状電極１３ａおよびエポキシ系樹脂等からなる封止膜１４ａを形成した後、ダイシングにより個片化することにより得られる。 Also, the first semiconductor structure 2a is prepared. The first semiconductor structure 2a is formed of an integrated circuit (not shown), a connection pad 6a made of an aluminum metal, an insulating film 7a made of silicon oxide, a polyimide resin, etc. under a silicon substrate 5a in a wafer state. After forming a protective film 8a, a wiring 10a (a base metal layer 11a made of copper and an upper metal layer 12a made of copper), a columnar electrode 13a made of copper and a sealing film 14a made of an epoxy resin, etc. It is obtained by singulation.

次に、下層絶縁膜１の上面の第１の半導体構成体搭載領域に、第１の半導体構成体２ａの柱状電極１３ａおよび封止膜１４ａの下面をエポキシ系樹脂等からなる下層接着層３を介して接着することにより、第１の半導体構成体２ａをフェースダウン方式で搭載する。この場合、下層絶縁膜１の上面の第１の半導体構成体搭載領域に、ＮＣＰ(Non-Conductive Paste)といわれる接着材を印刷法やディスペンサ等を用いて、またはＮＣＦ(Non-Conductive Film)といわれる接着シートを予め供給しておき、加熱加圧により第１の半導体構成体２ａを下層絶縁膜１に固着する。 Next, in the first semiconductor structure mounting region on the upper surface of the lower insulating film 1, the lower layer adhesive layer 3 made of epoxy resin or the like is formed on the lower surface of the columnar electrode 13a and the sealing film 14a of the first semiconductor structure 2a. The first semiconductor structure 2a is mounted in a face-down manner by adhering via the interface. In this case, an adhesive called NCP (Non-Conductive Paste) is used for the first semiconductor component mounting region on the upper surface of the lower insulating film 1 by using a printing method, a dispenser, or the like, or NCF (Non-Conductive Film). An adhesive sheet is supplied in advance, and the first semiconductor structure 2a is fixed to the lower insulating film 1 by heating and pressing.

次に、図３に示すように、銅箔からなる第２のベース板５２の下面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる上層絶縁膜３３が形成され、上層絶縁膜３３の下面の第２の半導体構成体搭載領域に、第２の半導体構成体２ｂの柱状電極１３ｂおよび封止膜１４ｂの上面をエポキシ系樹脂等からなる上層接着層３１を介して接着することにより、第２の半導体構成体２ｂがフェースアップ方式で搭載されたものを準備する。 Next, as shown in FIG. 3, an upper insulating film 33 made of an epoxy resin, a polyimide resin, a glass cloth base epoxy resin, or the like is formed on the lower surface of the second base plate 52 made of copper foil, and the upper insulating layer is formed. The upper surface of the columnar electrode 13b of the second semiconductor structure 2b and the upper surface of the sealing film 14b are bonded to the second semiconductor structure mounting region on the lower surface of the film 33 through the upper adhesive layer 31 made of epoxy resin or the like. Thus, a semiconductor device in which the second semiconductor structure 2b is mounted in a face-up manner is prepared.

この場合も、この準備したもののサイズは、図１に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、上層絶縁膜３３中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。さらに、上層絶縁膜３３の下面の第２の半導体構成体搭載領域に、ＮＣＰといわれる接着材を印刷法やディスペンサ等を用いて、またはＮＣＦといわれる接着シートを予め供給しておき、加熱加圧により第２の半導体構成体２ｂを上層絶縁膜３３に固着する。 Also in this case, the size of the prepared one is such that a plurality of completed semiconductor devices shown in FIG. 1 can be formed. Further, the thermosetting resin made of epoxy resin or the like in the upper insulating film 33 has already been cured. Further, an adhesive material called NCP is supplied in advance to the second semiconductor structure mounting region on the lower surface of the upper insulating film 33 by using a printing method, a dispenser, or the like, or an adhesive sheet called NCF is supplied in advance and heated and pressed. As a result, the second semiconductor structure 2 b is fixed to the upper insulating film 33.

次に、図４に示すように、下層接着層３を含む第１の半導体構成体２ａの周囲における下層絶縁膜１の上面に格子状の絶縁層形成用シート３２ａをピン等で位置決めしながら配置する。絶縁層形成用シート３２ａは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部５３を形成したものである。この場合、絶縁層形成用シート３２ａの開口部５３のサイズは第１の半導体構成体２ａのサイズよりもやや大きくなっている。このため、絶縁層形成用シート３２ａと第１の半導体構成体２ａとの間には隙間５４が形成されている。 Next, as shown in FIG. 4, a lattice-shaped insulating layer forming sheet 32a is arranged on the upper surface of the lower insulating film 1 around the first semiconductor structure 2a including the lower adhesive layer 3 while being positioned with pins or the like. To do. The insulating layer forming sheet 32a is formed by impregnating a base material made of glass cloth or the like with a thermosetting resin made of epoxy resin or the like, making the thermosetting resin semi-cured into a sheet shape, and punching or the like. A rectangular opening 53 is formed. In this case, the size of the opening 53 of the insulating layer forming sheet 32a is slightly larger than the size of the first semiconductor structure 2a. For this reason, a gap 54 is formed between the insulating layer forming sheet 32a and the first semiconductor structure 2a.

次に、第１の半導体構成体２ａのシリコン基板５ａの上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材４ａを塗布する。次に、絶縁層形成用シート３２ａの開口部５３内に、第２のベース板５２下に搭載された上層接着層３１を含む第２の半導体構成体２ｂをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。 Next, a liquid adhesive 4a made of epoxy resin or the like is applied to the upper surface of the silicon substrate 5a of the first semiconductor structure 2a using a dispenser or the like. Next, the second semiconductor structure 2b including the upper adhesive layer 31 mounted under the second base plate 52 is positioned and inserted into the opening 53 of the insulating layer forming sheet 32a with pins or the like. The upper insulating film 33 formed under the second base plate 52 is disposed on the upper surface of the insulating layer forming sheet 32a.

次に、図５に示すように、一対の加熱加圧板５５、５６を用いて上下から絶縁層形成用シート３２ａおよび接着材４ａを加熱加圧する。この加熱加圧により、接着材４ａが流動して第１の半導体構成体２ａのシリコン基板５ａの上面全体に拡散され、その後の冷却により固化して、第１の半導体構成体２ａのシリコン基板５ａの上面に中間接着層４を介して第２の半導体構成体２ｂのシリコン基板５ｂの下面が接着される。 Next, as shown in FIG. 5, the insulating layer forming sheet 32 a and the adhesive 4 a are heated and pressed from above and below using a pair of heating and pressing plates 55 and 56. By this heating and pressing, the adhesive 4a flows and is diffused over the entire upper surface of the silicon substrate 5a of the first semiconductor structure 2a, and is solidified by subsequent cooling, so that the silicon substrate 5a of the first semiconductor structure 2a. The lower surface of the silicon substrate 5b of the second semiconductor structure 2b is bonded to the upper surface of the second semiconductor structure 2b via the intermediate adhesive layer 4.

また、このとき、絶縁層形成用シート３２ａ中の熱硬化性樹脂が流動して図４に示す隙間５３に充填され、その後の冷却により固化して、下層接着層３、中間接着層４および上層接着層３１の側面および第１、の側面の周囲に対応する領域の下層絶縁膜１の上面に絶縁層３２が形成され、且つ、絶縁層３２の上面に上層絶縁膜３３が形成される。この場合、下層絶縁膜１および上層絶縁膜３３は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されてもほとんど変形しない。 Further, at this time, the thermosetting resin in the insulating layer forming sheet 32a flows and fills the gap 53 shown in FIG. 4 and solidifies by subsequent cooling, so that the lower adhesive layer 3, the intermediate adhesive layer 4 and the upper layer are solidified. An insulating layer 32 is formed on the upper surface of the lower insulating film 1 in a region corresponding to the side surface of the adhesive layer 31 and the periphery of the first side surface, and an upper insulating film 33 is formed on the upper surface of the insulating layer 32. In this case, the lower-layer insulating film 1 and the upper-layer insulating film 33 are hardly deformed even when heated and pressurized because the thermosetting resin is cured in advance.

中間接着層４は、ＮＣＰのような場合で説明したが、ＮＣＦといわれるような接着シートとしてもよい。なお、、一対の加熱加圧板５５、５６を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂が第１、第２の半導体構成体２ａ、２ｂのシリコン基板５ａ、５ｂ間に十分に回り込むことができれば、中間接着層４は省略してもよい。 The intermediate adhesive layer 4 has been described in the case of NCP, but may be an adhesive sheet called NCF. In the heating and pressing step using the pair of heating and pressing plates 55 and 56, the fluidized thermosetting resin in the insulating layer forming sheet 32a is the silicon of the first and second semiconductor constructs 2a and 2b. The intermediate adhesive layer 4 may be omitted as long as it can sufficiently wrap around the substrates 5a and 5b.

次に、第１、第２のベース板５１、５２をエッチング液を用いたウェットエッチングにより除去すると、図６に示すように、下層絶縁膜１の下面全体が露出され、且つ、上層絶縁膜３３の上面全体が露出される。この状態では、第１、第２のベース板５１、５２を除去しても、下層絶縁膜１、絶縁層３２および上層絶縁膜３３の存在により、強度を十分に確保することができる。 Next, when the first and second base plates 51 and 52 are removed by wet etching using an etching solution, the entire lower surface of the lower insulating film 1 is exposed and the upper insulating film 33 is exposed as shown in FIG. The entire top surface of is exposed. In this state, even if the first and second base plates 51 and 52 are removed, sufficient strength can be ensured by the presence of the lower insulating film 1, the insulating layer 32, and the upper insulating film 33.

次に、図７に示すように、第１の半導体構成体２ａの柱状電極１３ａの下面中央部に対応する部分における下層絶縁膜１および下層接着層３に、レーザビームの照射によるレーザ加工により、開口部２１を形成する。また、第２の半導体構成体２ｂの柱状電極１３ｂの上面中央部に対応する部分における上層絶縁膜３３および上層接着層３１に、レーザビームの照射によるレーザ加工により、開口部３４を形成する。さらに、下層絶縁膜１、前記杖下層３２および上層絶縁膜３３の所定の箇所に、メカニカルドリルを用いて、貫通孔４１を形成する。 Next, as shown in FIG. 7, the lower insulating film 1 and the lower adhesive layer 3 in the portion corresponding to the center of the lower surface of the columnar electrode 13a of the first semiconductor structure 2a are subjected to laser processing by laser beam irradiation. Opening 21 is formed. In addition, an opening 34 is formed in the upper insulating film 33 and the upper adhesive layer 31 in a portion corresponding to the center of the upper surface of the columnar electrode 13b of the second semiconductor structure 2b by laser processing by laser beam irradiation. Further, through holes 41 are formed at predetermined locations of the lower insulating film 1, the lower cane layer 32 and the upper insulating film 33 using a mechanical drill.

次に、図８に示すように、下層絶縁膜１および下層接着層３の開口部２１を介して露出された第１の半導体構成体２ａの柱状電極１３ａの下面を含む下層絶縁膜１の下面全体と上層絶縁膜３３および上層接着層３１の開口部３４を介して露出された第２の半導体構成体２ｂの柱状電極１３ｂの上面を含む上層絶縁膜３３の上面全体と貫通孔４１の内壁面とに、銅の無電解メッキ等により、下地金属層２３、３６、４３を形成する。 Next, as shown in FIG. 8, the lower surface of the lower insulating film 1 including the lower surface of the columnar electrode 13a of the first semiconductor structure 2a exposed through the opening 21 of the lower insulating film 1 and the lower adhesive layer 3. The entire upper surface of the upper insulating film 33 including the upper surface of the columnar electrode 13b of the second semiconductor structure 2b exposed through the opening 34 of the upper insulating film 33 and the upper adhesive layer 31, and the inner wall surface of the through hole 41 Then, the base metal layers 23, 36, 43 are formed by electroless plating of copper or the like.

次に、下地金属層２３、３６、４３をメッキ電流路とした銅の電解メッキを行なうことにより、下地金属層２３、３６、４３の表面に上部金属層２４、３７、４４を形成する。次に、フォトリソグラフィ法により、上部金属層２４、３７、４４および下地金属層２３、３６、４３をパターニングすると、図９に示すようになる。 Next, the upper metal layers 24, 37, 44 are formed on the surfaces of the base metal layers 23, 36, 43 by performing electrolytic plating of copper using the base metal layers 23, 36, 43 as a plating current path. Next, when the upper metal layers 24, 37, and 44 and the base metal layers 23, 36, and 43 are patterned by photolithography, the result is as shown in FIG.

すなわち、下層絶縁膜１の下面に、下地金属層２３および上部金属層２４からなる２層構造の下層配線２２が形成される。また、上層絶縁膜３３の上面に、下地金属層３６および上部金属層３７からなる２層構造の上層配線３５が形成される。さらに、貫通孔４１の内壁面に、下地金属層４３および上部金属層４４からなる２層構造の上下導通部４２が形成される。 That is, a lower layer wiring 22 having a two-layer structure including a base metal layer 23 and an upper metal layer 24 is formed on the lower surface of the lower insulating film 1. Further, an upper wiring 35 having a two-layer structure including a base metal layer 36 and an upper metal layer 37 is formed on the upper surface of the upper insulating film 33. Further, a vertical conduction portion 42 having a two-layer structure including a base metal layer 43 and an upper metal layer 44 is formed on the inner wall surface of the through hole 41.

次に、図１０に示すように、下層配線２２を含む下層絶縁膜１の下面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる下層オーバーコート膜２５を形成する。また、上層配線３５を含む上層絶縁膜３３の上面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる上層オーバーコート膜３８を形成する。この状態では、上下導通部４２内にソルダーレジスト等からなる充填材４５が充填されている。 Next, as shown in FIG. 10, a lower overcoat film 25 made of a solder resist or the like is formed on the lower surface of the lower insulating film 1 including the lower wiring 22 by a screen printing method, a spin coating method, or the like. Further, an upper overcoat film 38 made of a solder resist or the like is formed on the upper surface of the upper insulating film 33 including the upper wiring 35 by a screen printing method, a spin coating method, or the like. In this state, the upper and lower conductive portions 42 are filled with a filler 45 made of solder resist or the like.

次に、下層配線２２の接続パッド部に対応する部分における下層オーバーコート膜２５に、レーザビームの照射によるレーザ加工により、開口部２６を形成する。また、上層配線３５の接続パッド部に対応する部分における上層オーバーコート膜３８に、レーザビームの照射によるレーザ加工により、開口部３９を形成する。 Next, an opening 26 is formed in the lower overcoat film 25 at a portion corresponding to the connection pad portion of the lower layer wiring 22 by laser processing by laser beam irradiation. In addition, an opening 39 is formed in the upper overcoat film 38 in a portion corresponding to the connection pad portion of the upper wiring 35 by laser processing by laser beam irradiation.

次に、下層オーバーコート膜２５の開口部２６内およびその下方に半田ボール２７を下層配線２２の接続パッド部に接続させて形成する。次に、互いに隣接する第１、第２の半導体構成体２ａ、２ｂ間において、下層オーバーコート膜２５、下層絶縁膜１、絶縁層３２、上層絶縁膜３３および上層オーバーコート膜３８を切断すると、図１に示す半導体装置が複数個得られる。 Next, a solder ball 27 is formed in the opening 26 of the lower overcoat film 25 and below it by connecting it to the connection pad portion of the lower wiring 22. Next, when the lower overcoat film 25, the lower insulating film 1, the insulating layer 32, the upper insulating film 33, and the upper overcoat film 38 are cut between the first and second semiconductor structures 2a and 2b adjacent to each other, A plurality of semiconductor devices shown in FIG. 1 are obtained.

ところで、図８に示す工程において、下地金属層２３、３６、４３を形成した後に、図１１に示すようにしてもよい。すなわち、下地金属層２３の下面および下地金属層３６の上面にメッキレジスト膜６１、６２をパターン形成する。この場合、上部金属層２４、３７形成領域に対応する部分におけるメッキレジスト膜６１、６２には開口部６３、６４が形成されている。 By the way, in the process shown in FIG. 8, after forming the base metal layers 23, 36, 43, it may be as shown in FIG. That is, the plating resist films 61 and 62 are pattern-formed on the lower surface of the base metal layer 23 and the upper surface of the base metal layer 36. In this case, openings 63 and 64 are formed in the plating resist films 61 and 62 in the portions corresponding to the regions where the upper metal layers 24 and 37 are formed.

次に、下地金属層２３、３６、４３をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜６１の開口部６３内の下地金属層２３の下面に上部金属層２４を形成し、またメッキレジスト膜６２の開口部６４内の下地金属層３６の上面に上部金属層３７を形成し、さらに下地金属層４３の表面に上部金属層４４を形成する。 Next, the upper metal layer 24 is formed on the lower surface of the base metal layer 23 in the opening 63 of the plating resist film 61 by performing copper electroplating using the base metal layers 23, 36, and 43 as a plating current path. Further, the upper metal layer 37 is formed on the upper surface of the base metal layer 36 in the opening 64 of the plating resist film 62, and the upper metal layer 44 is further formed on the surface of the base metal layer 43.

次に、メッキレジスト膜６１、６２を剥離し、次いで、上部金属層２４、３７をマスクとして下地金属層２３、３６の不要な部分をエッチングして除去すると、図９に示すように、上部金属層２４上にのみ下地金属層２３が残存され、また上部金属層３７下にのみ下地金属層３６が残存され、さらに上部金属層４４下に下地金属層４３が残存される。 Next, the plating resist films 61 and 62 are peeled off, and then unnecessary portions of the base metal layers 23 and 36 are removed by etching using the upper metal layers 24 and 37 as a mask, as shown in FIG. The base metal layer 23 remains only on the layer 24, the base metal layer 36 remains only below the upper metal layer 37, and the base metal layer 43 remains below the upper metal layer 44.

（第２実施形態）
図１２はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、上下導通部４２を有せず、その代わりに、第１、第２の半導体構成体２ａ、２ｂの周囲に方形枠状で両面配線構造の回路基板７１を配置した点である。 (Second Embodiment)
FIG. 12 is a sectional view of a semiconductor device as a second embodiment of the present invention. This semiconductor device differs greatly from the semiconductor device shown in FIG. 1 in that it does not have the vertical conduction portion 42, but instead has a rectangular frame shape around the first and second semiconductor constructs 2a and 2b. The circuit board 71 having a wiring structure is disposed.

すなわち、回路基板７１は、ガラス布基材エポキシ樹脂等からなる方形枠状の絶縁基板７２を備えている。絶縁基板７２の下面には銅箔からなる中間下層配線７３が設けられ、上面には銅箔からなる中間上層配線７４が設けられている。中間下層配線７３と中間上層配線７４とは、絶縁基板７２の内部に設けられた導電性ペースト等からなる上下導通部７５を介して接続されている。 That is, the circuit board 71 includes a rectangular frame-shaped insulating substrate 72 made of a glass cloth base epoxy resin or the like. An intermediate lower layer wiring 73 made of copper foil is provided on the lower surface of the insulating substrate 72, and an intermediate upper layer wiring 74 made of copper foil is provided on the upper surface. The middle lower layer wiring 73 and the middle upper layer wiring 74 are connected via a vertical conduction part 75 made of a conductive paste or the like provided inside the insulating substrate 72.

そして、回路基板７１は第１、第２の半導体構成体２ａ、２ｂの周囲に間隔をおいて配置され、回路基板７１と下層絶縁膜１との間および回路基板７１と第１の半導体構成体２ａとの間には下層絶縁層７６が設けられ、回路基板７１と上層絶縁膜３３との間および回路基板７１と第２の半導体構成体２ｂとの間には上層絶縁層７７が設けられている。すなわち、回路基板７１は、下層絶縁層７６と上層絶縁層７７との間に埋め込まれている。 The circuit board 71 is arranged around the first and second semiconductor structural bodies 2a and 2b with a space therebetween, between the circuit board 71 and the lower insulating film 1, and between the circuit board 71 and the first semiconductor structural body. 2a, a lower insulating layer 76 is provided, and an upper insulating layer 77 is provided between the circuit board 71 and the upper insulating film 33 and between the circuit board 71 and the second semiconductor structure 2b. Yes. That is, the circuit board 71 is embedded between the lower insulating layer 76 and the upper insulating layer 77.

下層絶縁膜１の下面に設けられた下層配線２２は、下層絶縁膜１および下層絶縁層７６に設けられた開口部７８を介して中間下層配線７３の接続パッド部に接続されている。上層絶縁膜３３の上面に設けられた上層配線３５は、上層絶縁膜３３および上層絶縁層７７に設けられた開口部７９を介して中間上層配線７４の接続パッド部に接続されている。 The lower wiring 22 provided on the lower surface of the lower insulating film 1 is connected to the connection pad portion of the intermediate lower wiring 73 through the opening 78 provided in the lower insulating film 1 and the lower insulating layer 76. The upper layer wiring 35 provided on the upper surface of the upper layer insulating film 33 is connected to a connection pad portion of the intermediate upper layer wiring 74 through an opening 79 provided in the upper layer insulating film 33 and the upper layer insulating layer 77.

次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１３に示すように、第１の半導体構成体２ａの周囲における下層絶縁膜１の上面に格子状の下層絶縁層形成用シート７６ａをピン等で位置決めしながら配置する。下層絶縁層形成用シート７６ａは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部８１を形成したものである。 Next, an example of a method for manufacturing this semiconductor device will be described. In this case, in the process as shown in FIG. 4, as shown in FIG. 13, a lattice-shaped lower insulating layer forming sheet 76a is formed on the upper surface of the lower insulating film 1 around the first semiconductor structure 2a with pins or the like. Position while positioning. The lower insulating layer forming sheet 76a is formed by impregnating a base material made of glass cloth or the like with a thermosetting resin made of epoxy resin or the like, making the thermosetting resin semi-cured into a sheet shape, and punching or the like. A rectangular opening 81 is formed.

次に、下層絶縁層形成用シート７６ａの上面に格子状の回路基板７１をピン等で位置決めしながら配置する。この場合、回路基板７１はガラス布エポキシ樹脂等からなる格子状の絶縁基板７２を備えている。したがって、格子状の絶縁基板７２には複数の方形状の開口部８２が形成されている。絶縁基板７２中のエポキシ樹脂等からなる熱硬化性樹脂は既に硬化されている。 Next, the lattice-like circuit board 71 is disposed on the upper surface of the lower insulating layer forming sheet 76a while being positioned with pins or the like. In this case, the circuit board 71 includes a grid-like insulating substrate 72 made of glass cloth epoxy resin or the like. Therefore, a plurality of rectangular openings 82 are formed in the grid-like insulating substrate 72. The thermosetting resin made of epoxy resin or the like in the insulating substrate 72 has already been cured.

次に、回路基板７１の上面に格子状の上層絶縁層形成用シート７７ａをピン等で位置決めしながら配置する。上層絶縁層形成用シート７７ａは、下層絶縁層形成用シート７６ａと同一であり、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部８３を形成したものである。 Next, the lattice-shaped upper insulating layer forming sheet 77a is arranged on the upper surface of the circuit board 71 while being positioned with pins or the like. The upper insulating layer forming sheet 77a is the same as the lower insulating layer forming sheet 76a. A base material made of glass cloth or the like is impregnated with a thermosetting resin made of epoxy resin or the like, and the thermosetting resin is semi-cured. A plurality of rectangular openings 83 are formed by punching or the like.

次に、第１の半導体構成体２ａのシリコン基板５ａの上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材４ａを塗布する。次に、回路基板７１および上層絶縁層形成用シート７７ａの開口部８２、８３内に、第２のベース板５２下に搭載された上層接着層３１を含む第２の半導体構成体２ｂをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。 Next, a liquid adhesive 4a made of epoxy resin or the like is applied to the upper surface of the silicon substrate 5a of the first semiconductor structure 2a using a dispenser or the like. Next, the second semiconductor structure 2b including the upper adhesive layer 31 mounted under the second base plate 52 in the openings 82 and 83 of the circuit board 71 and the upper insulating layer forming sheet 77a is pinned or the like. Then, the upper insulating film 33 formed under the second base plate 52 is disposed on the upper surface of the insulating layer forming sheet 32a while being positioned and inserted.

次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程（ただし、貫通孔４１形成工程および上下導通部４２形成工程は除く、また切断工程で回路基板７１を切断する）を経ると、図１２に示す半導体装置が複数個得られる。この場合、上下導通部４２を備えていないので、メカニカルドリルによる貫通孔４１の形成を行なう必要はない。 Next, heat and pressure are applied from above and below using a pair of heating and pressurizing plates (not shown), and thereafter, the same process as in the first embodiment (however, the through hole 41 forming process and the vertical conducting part 42 forming process) And the circuit board 71 is cut in the cutting step), a plurality of semiconductor devices shown in FIG. 12 are obtained. In this case, since the vertical conduction part 42 is not provided, it is not necessary to form the through hole 41 with a mechanical drill.

（第３実施形態）
図１４はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、絶縁層３２内において第１、第２の半導体構成体２ａ、２ｂの横に第３の半導体構成体（電子部品）２ｃを配置した点である。この場合、第３の半導体構成体２ｃにおいて、第１、第２の半導体構成体２ａ、２ｂと大きく異なる点は、シリコン基板５ｃの厚さが第１、第２の半導体構成体２ａ、２ｂのシリコン基板５ａ、５ｂの厚さよりも厚くなっている点である。 (Third embodiment)
FIG. 14 is a sectional view of a semiconductor device as a third embodiment of the present invention. This semiconductor device differs greatly from the semiconductor device shown in FIG. 1 in that a third semiconductor structure (electronic component) 2c is disposed beside the first and second semiconductor structures 2a and 2b in the insulating layer 32. This is the point. In this case, the third semiconductor structure 2c differs greatly from the first and second semiconductor structures 2a and 2b in that the thickness of the silicon substrate 5c is the same as that of the first and second semiconductor structures 2a and 2b. This is that it is thicker than the thickness of the silicon substrates 5a and 5b.

すなわち、第３の半導体構成体２ｃは、第２の半導体構成体２ｂと同様に、シリコン基板５ｃ上に集積回路（図示せず）、アルミニウム系金属等からなる接続パッド６ｃ、酸化シリコン等からなる絶縁膜７ｃ、ポリイミド系樹脂等からなる保護膜８ｃ、配線１０ｃ（銅からなる下地金属層１１ｃおよび銅からなる上部金属層１２ｃ）、銅からなる柱状電極１３ｃおよびエポキシ系樹脂等からなる封止膜１４ｃが設けられた構造となっており、構造的には、シリコン基板５ｃの厚さが第２の半導体構成体２ｂのシリコン基板５ｂの厚さよりも厚くなっている点が異なるだけである。 That is, the third semiconductor structure 2c is formed of an integrated circuit (not shown), a connection pad 6c made of an aluminum-based metal, silicon oxide, etc. on the silicon substrate 5c, similarly to the second semiconductor structure 2b. Insulating film 7c, protective film 8c made of polyimide resin, wiring 10c (base metal layer 11c made of copper and upper metal layer 12c made of copper), columnar electrode 13c made of copper, sealing film made of epoxy resin, etc. 14c is provided, which is structurally different in that the thickness of the silicon substrate 5c is thicker than the thickness of the silicon substrate 5b of the second semiconductor structure 2b.

そして、第３の半導体構成体２ｃのシリコン基板５ｃの下面は下層接着層８４を介して下層絶縁膜１の上面に接着されている。第３の半導体構成体２ｃの柱状電極１３ｃおよび封止膜１４ｃの上面は上層接着層８５を介して上層絶縁膜３３の下面に接着されている。少なくとも一部の上層配線３５の一端部は、上層絶縁膜３３および上層接着層８５に設けられた開口部８６を介して第３の半導体構成体２ｃの柱状電極１３ｃの上面に接続されている。この場合、第３の半導体構成体２ｃ、下層接着層８４および上層接着層８５の合計厚さは、第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となっている。 The lower surface of the silicon substrate 5 c of the third semiconductor structure 2 c is bonded to the upper surface of the lower insulating film 1 through the lower bonding layer 84. The upper surfaces of the columnar electrodes 13 c and the sealing film 14 c of the third semiconductor structure 2 c are bonded to the lower surface of the upper insulating film 33 through the upper adhesive layer 85. At least one end of the upper wiring 35 is connected to the upper surface of the columnar electrode 13c of the third semiconductor structure 2c through an opening 86 provided in the upper insulating film 33 and the upper adhesive layer 85. In this case, the total thickness of the third semiconductor structure 2c, the lower layer adhesive layer 84, and the upper layer adhesive layer 85 is equal to the first and second semiconductor structures 2a, 2b, the lower layer adhesive layer 3, the intermediate adhesive layer 4, and the upper layer. The total thickness of the adhesive layer 31 is the same.

次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１５に示すように、絶縁層形成用シート３２ａの開口部５３内に、上層絶縁膜３３の下面に上層接着層３１、８５を介して接着された第２、第３の半導体構成体２ｂ、２ｃをピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。この場合、第３の半導体構成体２ｃのシリコン基板５ｃの下面には、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材８４ａが予め塗布されている。 Next, an example of a method for manufacturing this semiconductor device will be described. In this case, in the process shown in FIG. 4, as shown in FIG. 15, the lower layer of the upper insulating film 33 is bonded to the lower surface of the upper insulating film 33 through the upper adhesive layers 31 and 85 as shown in FIG. While the second and third semiconductor structures 2b and 2c are positioned and inserted with pins or the like, the upper insulating film 33 formed under the second base plate 52 is formed on the upper surface of the insulating layer forming sheet 32a. Deploy. In this case, a liquid adhesive 84a made of epoxy resin or the like is applied in advance to the lower surface of the silicon substrate 5c of the third semiconductor structure 2c using a dispenser or the like.

次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程を経ると、図１４に示す半導体装置が複数個得られる。ここで、第３の半導体構成体２ｃ、下層接着層８４および上層接着層８５の合計厚さが第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となるようにしているので、第１、第２の半導体構成体２ａ、２ｂに対する加圧と第３の半導体構成体２ｃに対する加圧とを同じとすることができる。 Next, heat and pressure are applied from above and below using a pair of heat and pressure plates (not shown), and a plurality of semiconductor devices shown in FIG. 14 are obtained through the same process as in the first embodiment. . Here, the total thickness of the third semiconductor structure 2c, the lower layer adhesive layer 84, and the upper layer bond layer 85 is the first, second semiconductor structures 2a, 2b, the lower layer bond layer 3, the intermediate bond layer 4, and the upper layer bond. Since the total thickness of the layers 31 is the same, the pressure applied to the first and second semiconductor structures 2a and 2b and the pressure applied to the third semiconductor structure 2c can be made the same.

また、下層接着層８４は、第３の半導体構成体２ｃのシリコン基板５ｃの下面を下地絶縁膜１の上面に確実に接着させるためのものである。したがって、一対の加熱加圧板を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂が第３の半導体構成体２ｃのシリコン基板５ｃと下地絶縁膜１との間に十分に回り込むことができれば、下層接着層８４は省略してもよい。 The lower adhesive layer 84 is for reliably bonding the lower surface of the silicon substrate 5 c of the third semiconductor structure 2 c to the upper surface of the base insulating film 1. Therefore, in the heating and pressing step using the pair of heating and pressing plates, the fluidized thermosetting resin in the insulating layer forming sheet 32 a is formed between the silicon substrate 5 c of the third semiconductor structure 2 c and the base insulating film 1. The lower adhesive layer 84 may be omitted if it can be sufficiently wrapped around.

（第４実施形態）
図１６はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１４に示す半導体装置と異なる点は、絶縁層３２内において第１、第２の半導体構成体２ａ、２ｂの横に、第３の半導体構成体２ｃの代わりに、コンデンサや抵抗等からなるチップ部品（電子部品）９１を配置した点である。 (Fourth embodiment)
FIG. 16 is a sectional view of a semiconductor device as a fourth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 14 in that, in the insulating layer 32, next to the first and second semiconductor structures 2a and 2b, instead of the third semiconductor structure 2c, a capacitor or This is that a chip component (electronic component) 91 made of a resistor or the like is arranged.

この場合、チップ部品９１の下面は下層接着層８４を介して下層絶縁膜１の上面に接着されている。チップ部品９１の上面は上層接着層８５を介して上層絶縁膜３３の下面に接着されている。所定の２本の上層配線３５の一端部は、上層絶縁膜３３および上層接着層８５に設けられた開口部８６を介してチップ部品９１の両電極９２に接続されている。そして、チップ部品９１、下層接着層８４および上層接着層８５の合計厚さは、第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となっている。 In this case, the lower surface of the chip component 91 is bonded to the upper surface of the lower insulating film 1 via the lower bonding layer 84. The upper surface of the chip component 91 is bonded to the lower surface of the upper insulating film 33 via the upper adhesive layer 85. One end portions of the predetermined two upper layer wirings 35 are connected to both electrodes 92 of the chip component 91 through an opening 86 provided in the upper layer insulating film 33 and the upper layer adhesive layer 85. The total thickness of the chip component 91, the lower layer adhesive layer 84, and the upper layer adhesive layer 85 is the sum of the first and second semiconductor constructs 2a and 2b, the lower layer adhesive layer 3, the intermediate adhesive layer 4, and the upper layer adhesive layer 31. It is the same as the thickness.

次に、この半導体装置の製造方法の一例について説明する。この場合、図４に示すような工程において、図１７に示すように、絶縁層形成用シート３２ａの開口部５３内に、上層絶縁膜３３の下面に上層接着層３１、８５を介して接着された第２の半導体構成体２ｂおよびチップ部品９１をピン等で位置決めして挿入しながら、絶縁層形成用シート３２ａの上面に、第２のベース板５２下に形成された上層絶縁膜３３を配置する。この場合、チップ部品９１の下面には、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材８４ａが予め塗布されている。 Next, an example of a method for manufacturing this semiconductor device will be described. In this case, in the step shown in FIG. 4, as shown in FIG. 17, the lower layer of the upper insulating film 33 is bonded to the lower surface of the upper insulating film 33 through the upper adhesive layers 31 and 85 as shown in FIG. The upper insulating film 33 formed below the second base plate 52 is disposed on the upper surface of the insulating layer forming sheet 32a while positioning and inserting the second semiconductor structure 2b and the chip component 91 with pins or the like. To do. In this case, a liquid adhesive 84a made of epoxy resin or the like is applied in advance to the lower surface of the chip component 91 using a dispenser or the like.

次に、一対の加熱加圧板（図示せず）を用いて上下から加熱加圧し、以下、上記第１実施形態の場合と同様の工程を経ると、図１６に示す半導体装置が複数個得られる。ここで、チップ部品９１、下層接着層８４および上層接着層８５の合計厚さが第１、第２の半導体構成体２ａ、２ｂ、下層接着層３、中間接着層４および上層接着層３１の合計厚さと同一となるようにしているので、第１、第２の半導体構成体２ａ、２ｂに対する加圧とチップ部品９１に対する加圧とを同じとすることができる。 Next, by applying heat and pressure from above and below using a pair of heat and pressure plates (not shown) and performing the same process as in the case of the first embodiment, a plurality of semiconductor devices shown in FIG. 16 are obtained. . Here, the total thickness of the chip component 91, the lower layer adhesive layer 84, and the upper layer adhesive layer 85 is the sum of the first and second semiconductor constructs 2a, 2b, the lower layer adhesive layer 3, the intermediate adhesive layer 4, and the upper layer adhesive layer 31. Since the thickness is the same, the pressure applied to the first and second semiconductor components 2a and 2b and the pressure applied to the chip component 91 can be made the same.

また、下層接着層８４は、チップ部品９１の下面を下地絶縁膜１の上面に確実に接着させるためのものである。したがって、一対の加熱加圧板を用いた加熱加圧工程において、絶縁層形成用シート３２ａ中の流動化した熱硬化性樹脂がチップ部品９１と下地絶縁膜１との間に十分に回り込むことができれば、下層接着層８４は省略してもよい。 The lower adhesive layer 84 is for securely bonding the lower surface of the chip component 91 to the upper surface of the base insulating film 1. Therefore, if the fluidized thermosetting resin in the insulating layer forming sheet 32a can sufficiently wrap around between the chip component 91 and the base insulating film 1 in the heating and pressing step using the pair of heating and pressing plates. The lower adhesive layer 84 may be omitted.

（第５実施形態）
図１８はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、下層配線および上層配線を２層配線構造とした点である。すなわち、第１の下層絶縁膜１Ａの下面に設けられた第１の下層配線２２Ａの一端部は、第１の下層絶縁膜１Ａおよび下層接着層３に設けられた開口部２１Ａを介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。 (Fifth embodiment)
FIG. 18 is a sectional view of a semiconductor device as a fifth embodiment of the present invention. This semiconductor device differs greatly from the semiconductor device shown in FIG. 1 in that the lower layer wiring and the upper layer wiring have a two-layer wiring structure. That is, one end portion of the first lower layer wiring 22A provided on the lower surface of the first lower layer insulating film 1A is first through the opening 21A provided in the first lower layer insulating film 1A and the lower layer adhesive layer 3. Connected to the columnar electrode 13a of the semiconductor structure 2a.

第１の下層配線２２Ａを含む第１の下層絶縁膜１Ａの下面には、第１の下層絶縁膜１Ａと同一の材料からなる第２の下層絶縁膜１Ｂが設けられている。第２の下層絶縁膜１Ｂの下面に設けられた第２の下層配線２２Ｂの一端部は、第２の下層絶縁膜１Ｂに設けられた開口部２１Ｂを介して第１の下層配線２２Ａの接続パッド部に接続されている。第２の下層配線２２Ｂを含む第２の下層絶縁膜１Ｂの下面には下層オーバーコート膜２５が設けられている。下層オーバーコート膜２５の開口部２６内およびその下方には半田ボール２７が第２の下層配線２２Ｂの接続パッド部に接続されて設けられている。 A second lower insulating film 1B made of the same material as that of the first lower insulating film 1A is provided on the lower surface of the first lower insulating film 1A including the first lower wiring 22A. One end portion of the second lower layer wiring 22B provided on the lower surface of the second lower layer insulating film 1B is connected to the connection pad of the first lower layer wiring 22A via the opening 21B provided in the second lower layer insulating film 1B. Connected to the department. A lower overcoat film 25 is provided on the lower surface of the second lower insulating film 1B including the second lower wiring 22B. Solder balls 27 are provided in and below the opening 26 of the lower overcoat film 25 so as to be connected to the connection pad portion of the second lower wiring 22B.

第１の上層絶縁膜３３Ａの上面に設けられた第１の上層配線３５Ａの一端部は、第１の上層絶縁膜３３Ａおよび上層接着層３１に設けられた開口部３４Ａを介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。第１の上層配線３５Ａを含む第１の上層絶縁膜３３Ａの上面には、第１の上層絶縁膜３３Ａと同一の材料からなる第２の上層絶縁膜３３Ｂが設けられている。 One end of the first upper-layer wiring 35A provided on the upper surface of the first upper-layer insulating film 33A is connected to the second semiconductor via the opening 34A provided in the first upper-layer insulating film 33A and the upper-layer adhesive layer 31. It is connected to the columnar electrode 13b of the structure 2b. A second upper layer insulating film 33B made of the same material as the first upper layer insulating film 33A is provided on the upper surface of the first upper layer insulating film 33A including the first upper layer wiring 35A.

第２の上層絶縁膜３３Ｂの上面に設けられた第２の上層配線３５Ｂの一端部は、第２の上層絶縁膜３３Ｂに設けられた開口部３４Ｂを介して第１の上層配線３５Ａの接続パッド部に接続されている。第２の上層配線３５Ｂを含む第２の上層絶縁膜３３Ｂの上面には上層オーバーコート膜３８が設けられている。第２の上層配線３５Ｂの接続パッド部に対応する部分における上層オーバーコート膜３８には開口部３９が設けられている。なお、下層配線および上層配線は３層以上の配線構造としてもよい。 One end portion of the second upper layer wiring 35B provided on the upper surface of the second upper layer insulating film 33B is connected to the connection pad of the first upper layer wiring 35A through the opening 34B provided in the second upper layer insulating film 33B. Connected to the department. An upper overcoat film 38 is provided on the upper surface of the second upper insulating film 33B including the second upper wiring 35B. An opening 39 is provided in the upper overcoat film 38 in a portion corresponding to the connection pad portion of the second upper layer wiring 35B. The lower layer wiring and the upper layer wiring may have a wiring structure of three or more layers.

（第６実施形態）
図１９はこの発明の第６実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、第１、第２の半導体構成体２ａ、２ｂが封止膜１４ａ、１４ｂを備えていない点である。したがって、この場合、第１の半導体構成体２ａの配線１０ａおよび柱状電極１３ａを含む保護膜８ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜１および下層接着層３の開口部２１を介して第１の半導体構成体２ａの柱状電極１３ａに接続されている。 (Sixth embodiment)
FIG. 19 is a sectional view of a semiconductor device as a sixth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that the first and second semiconductor structures 2a and 2b do not include the sealing films 14a and 14b. Therefore, in this case, the lower surface of the protective film 8 a including the wiring 10 a and the columnar electrode 13 a of the first semiconductor structure 2 a is bonded to the center of the upper surface of the lower insulating film 1 through the lower bonding layer 3. One end of the lower wiring 22 is connected to the columnar electrode 13a of the first semiconductor structure 2a through the lower insulating film 1 and the opening 21 of the lower adhesive layer 3.

また、第２の半導体構成体２ｂの配線１０ｂおよび柱状電極１３ｂを含む保護膜８ｂの上面は上層接着層３を１介して上層絶縁膜３３の下面中央部に接着されている。そして、下層配線２２の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの柱状電極１３ｂに接続されている。 Further, the upper surface of the protective film 8b including the wiring 10b and the columnar electrode 13b of the second semiconductor structure 2b is bonded to the center of the lower surface of the upper insulating film 33 through the upper adhesive layer 3. One end of the lower wiring 22 is connected to the columnar electrode 13b of the second semiconductor structure 2b through the upper insulating film 33 and the opening 34 of the upper adhesive layer 31.

（第７実施形態）
図２０はこの発明の第７実施形態としての半導体装置の断面図を示す。この半導体装置において、図１９に示す半導体装置と異なる点は、第１、第２の半導体構成体２ａ、２ｂがさらに柱状電極１３ａ、１３ｂを備えていない点である。したがって、この場合、第１の半導体構成体２ａの配線１０ａを含む保護膜８ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜２２および下層接着層３の開口部２１を介して第１の半導体構成体２ａの配線１０ａの接続パッド部（外部接続用電極）に接続されている。 (Seventh embodiment)
FIG. 20 is a sectional view of a semiconductor device as a seventh embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 19 in that the first and second semiconductor constructs 2a and 2b do not further include columnar electrodes 13a and 13b. Therefore, in this case, the lower surface of the protective film 8 a including the wiring 10 a of the first semiconductor structure 2 a is bonded to the center of the upper surface of the lower insulating film 1 through the lower bonding layer 3. Then, one end of the lower wiring 22 is connected to the connection pad portion (external connection electrode) of the wiring 10a of the first semiconductor structure 2a through the lower insulating film 22 and the opening 21 of the lower adhesive layer 3. Yes.

また、第２の半導体構成体２ｂの配線１０ｂを含む保護膜８ｂの下面は上層接着層３１を介して上層絶縁膜３３の下面中央部に接着されている。そして、上層配線３５の一端部は、上層絶縁膜３３および上層接着層３１の開口部３４を介して第２の半導体構成体２ｂの配線１０ｂの接続パッド部（外部接続用電極）に接続されている。 Further, the lower surface of the protective film 8 b including the wiring 10 b of the second semiconductor structure 2 b is bonded to the center of the lower surface of the upper insulating film 33 through the upper adhesive layer 31. Then, one end of the upper wiring 35 is connected to the connection pad portion (external connection electrode) of the wiring 10b of the second semiconductor structure 2b through the upper insulating film 33 and the opening 34 of the upper adhesive layer 31. Yes.

（第８実施形態）
図２１はこの発明の第８実施形態としての半導体装置の断面図を示す。この半導体装置において、図２０に示す半導体装置と異なる点は、第１の半導体構成体２ａの配線１０ａを含む保護膜８ａの下面および第２の半導体構成体２ｂの配線１０ｂを含む保護膜８ｂの上面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用保護膜９３ａ、９３ｂを設けた点である。 (Eighth embodiment)
FIG. 21 is a sectional view of a semiconductor device as an eighth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 20 in that the lower surface of the protective film 8a including the wiring 10a of the first semiconductor structure 2a and the protective film 8b including the wiring 10b of the second semiconductor structure 2b. This is that protective films 93a and 93b for preventing static electricity made of an insulating material such as polyimide resin or epoxy resin are provided on the upper surface.

したがって、この場合、第１の半導体構成体２ａの静電気防止用保護膜９３ａの下面は下層接着層３を介して下層絶縁膜１の上面中央部に接着されている。そして、下層配線２２の一端部は、下層絶縁膜２２、下層接着層３および静電気防止用保護膜９３ａの開口部２１を介して第１の半導体構成体２ａの配線１０ａの接続パッド部に接続されている。 Therefore, in this case, the lower surface of the antistatic protective film 93 a of the first semiconductor structure 2 a is bonded to the center of the upper surface of the lower insulating film 1 through the lower bonding layer 3. One end of the lower wiring 22 is connected to the connection pad portion of the wiring 10a of the first semiconductor structure 2a through the lower insulating film 22, the lower adhesive layer 3, and the opening 21 of the antistatic protective film 93a. ing.

また、第２の半導体構成体２ｂの静電気防止用保護膜９３ｂの下面は上層接着層３１を介して上層絶縁膜３３の下面中央部に接着されている。そして、上層配線３５の一端部は、上層絶縁膜３３、上層接着層３１および静電気防止用保護膜９３ｂの開口部３４を介して第２の半導体構成体２ｂの配線１０ｂの接続パッド部に接続されている。 The lower surface of the antistatic protective film 93 b of the second semiconductor structure 2 b is bonded to the center of the lower surface of the upper insulating film 33 through the upper adhesive layer 31. One end of the upper wiring 35 is connected to the connection pad portion of the wiring 10b of the second semiconductor structure 2b through the upper insulating film 33, the upper adhesive layer 31, and the opening 34 of the antistatic protective film 93b. ing.

ところで、第１、第２の半導体構成体２ａ、２ｂを下層絶縁膜１上および上層絶縁膜３３下に搭載する前においては、静電気防止用保護膜９３ａ、９３ｂには開口部２１、３４は形成されていない。そして、開口部２１、３４を有しない静電気防止用保護膜９３ａ、９３ｂは、それ自体がウエハ状態のシリコン基板５ａ下およびシリコン基板５ｂ上に形成された時点から第１、第２の半導体構成体２ａ、２ｂが下層絶縁膜１上および上層絶縁膜３３下に搭載される時点までにおいて、シリコン基板５ａ下およびシリコン基板５ｂ上に形成された集積回路を静電気から保護するものである。 By the way, before the first and second semiconductor structures 2a and 2b are mounted on the lower insulating film 1 and the upper insulating film 33, the openings 21 and 34 are formed in the antistatic protective films 93a and 93b. It has not been. The antistatic protective films 93a and 93b that do not have the openings 21 and 34 are first and second semiconductor structures from the time when they are formed under the silicon substrate 5a and the silicon substrate 5b in the wafer state. Up to the time when 2a and 2b are mounted on the lower insulating film 1 and the upper insulating film 33, the integrated circuits formed under the silicon substrate 5a and the silicon substrate 5b are protected from static electricity.

なお、上記各実施形態では、第１、第２の半導体構成体２ａ、２ｂの基本的な構成が同じである場合について説明したが、これ限定されるものではない。例えば、図１および図１９〜図２１に示す各種の半導体構成体において、第１、第２の半導体構成体２ａ、２ｂの基本的な構成が互いに異なるようにしてもよい。 In each of the above embodiments, the case where the basic configurations of the first and second semiconductor structures 2a and 2b are the same has been described. However, the present invention is not limited to this. For example, in the various semiconductor structures shown in FIGS. 1 and 19 to 21, the basic structures of the first and second semiconductor structures 2 a and 2 b may be different from each other.

この発明の第１実施形態としての半導体装置の断面図。1 is a cross-sectional view of a semiconductor device as a first embodiment of the present invention. 図１に示す半導体装置の製造方法の一例において、当初の工程の断面図。Sectional drawing of the initial process in an example of the manufacturing method of the semiconductor device shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１に示す半導体装置の製造方法の他の例において、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in the other example of the manufacturing method of the semiconductor device shown in FIG. この発明の第２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 2nd Embodiment of this invention. 図１２に示す半導体装置の製造方法の一例において、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in an example of the manufacturing method of the semiconductor device shown in FIG. この発明の第３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 3rd Embodiment of this invention. 図１４に示す半導体装置の製造方法の一例において、所定の工程の断面図。FIG. 15 is a cross-sectional view of a predetermined step in the example of the method for manufacturing the semiconductor device shown in FIG. 14. この発明の第４実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 4th Embodiment of this invention. 図１６に示す半導体装置の製造方法の一例において、所定の工程の断面図。FIG. 17 is a cross-sectional view of a predetermined step in the example of the method for manufacturing the semiconductor device shown in FIG. 16. この発明の第５実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 5th Embodiment of this invention. この発明の第６実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 6th Embodiment of this invention. この発明の第７実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 7th Embodiment of this invention. この発明の第８実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 8th Embodiment of this invention.

Explanation of symbols

１下層絶縁膜
２ａ第１の半導体構成体
２ｂ第１の半導体構成体
３下層接着層
４中間接着層
５ａ、５ｂシリコン基板
６ａ、６ｂ接続パッド
７ａ、７ｂ絶縁膜
８ａ、８ｂ保護膜
１０ａ、１０ｂ配線
１３ａ、１３ｂ柱状電極
１４ａ、１４ｂ封止膜
２２下層配線
２５下層オーバーコート膜
２７半田ボール
３１上層接着層
３２絶縁層
３３上層絶縁膜
３５上層配線
４１貫通孔
４２上下導通部 DESCRIPTION OF SYMBOLS 1 Lower insulating film 2a 1st semiconductor structure 2b 1st semiconductor structure 3 Lower layer adhesive layer 4 Intermediate adhesive layer 5a, 5b Silicon substrate 6a, 6b Connection pad 7a, 7b Insulating film 8a, 8b Protective film 10a, 10b Wiring 13a, 13b Columnar electrodes 14a, 14b Sealing film 22 Lower layer wiring 25 Lower layer overcoat film 27 Solder ball 31 Upper layer adhesive layer 32 Insulating layer 33 Upper layer insulating film 35 Upper layer wiring 41 Through hole 42 Vertical conduction part

Claims

A first semiconductor structure having a semiconductor substrate and a plurality of external connection electrodes provided under the semiconductor substrate, and provided on the first semiconductor structure, and provided on the semiconductor substrate and the semiconductor substrate A second semiconductor structure having a plurality of external connection electrodes; a lower insulating film provided under and around the first semiconductor structure; and the first semiconductor structure under the lower insulating film. A lower layer wiring connected to an external connection electrode; an insulating layer provided on the lower insulating film around the first and second semiconductor structures; the second semiconductor structure; and A semiconductor comprising: an upper insulating film provided on an insulating layer; and an upper wiring provided on the upper insulating film and connected to an external connection electrode of the second semiconductor structure apparatus.

2. The semiconductor device according to claim 1, wherein the first semiconductor structure is bonded onto the lower insulating film via an adhesive layer.

2. The semiconductor device according to claim 1, wherein the second semiconductor structure is bonded to the first semiconductor structure via an adhesive layer.

2. The semiconductor device according to claim 1, wherein the second semiconductor structure is bonded under the upper insulating film via an adhesive layer.

2. The semiconductor device according to claim 1, wherein the planar size and thickness of the first and second semiconductor structural bodies are the same.

The invention according to claim 5 is characterized in that the first and second semiconductor structures have the same order of insulating layers and conductive layers formed on the semiconductor substrate and the same number of layers. A semiconductor device.

2. The semiconductor device according to claim 1, wherein the lower layer wiring and the upper layer wiring are connected through a vertical conduction portion provided in a through hole provided in the insulating layer.

In the first aspect of the present invention, the insulating layer includes a lower insulating layer and an upper insulating layer, and an intermediate lower layer wiring, an intermediate upper layer wiring, and them are connected between the lower insulating layer and the upper insulating layer. A semiconductor device comprising a circuit board having a vertical conduction portion, wherein the lower layer wiring is connected to the intermediate lower layer wiring, and the upper layer wiring is connected to the intermediate upper layer wiring.

The invention according to claim 1, wherein a lower overcoat film having an opening in a portion corresponding to a connection pad portion of the lower layer wiring is provided under the lower insulating film including the lower layer wiring. Semiconductor device.

10. The semiconductor device according to claim 9, wherein a solder ball is provided in and below the opening of the lower overcoat film so as to be connected to the connection pad portion of the lower wiring.

The invention according to claim 1, wherein an electronic component is provided in the insulating layer between the lower insulating film and the upper insulating film so as to be connected to the lower wiring or the upper wiring. Semiconductor device.

12. The semiconductor device according to claim 11, wherein a thickness of the electronic component is the same as a total thickness of the first and second semiconductor structures.

2. The semiconductor device according to claim 1, wherein the lower layer wiring and the upper layer wiring have a multilayer structure.

2. The semiconductor device according to claim 1, wherein the semiconductor structure includes a sealing film provided between the external connection electrodes under the semiconductor substrate.

2. The semiconductor device according to claim 1, wherein the semiconductor structure includes an adhesive layer provided between the external connection electrodes under the semiconductor substrate.