JP2009260082A - 静電気保護回路 - Google Patents

Abstract

【課題】回路面積を小型化することができ、しかも、ＭＯＳトランジスタのゲート酸化膜を静電気サージから保護することができる静電気保護回路を提供する。
【解決手段】静電気保護回路は、通常動作時に同一の電圧で駆動される、電源分離された複数の電源系統を持ち、異なる電源系統で動作する第１および第２の回路間で信号の授受が行われる半導体装置で用いられるものであり、信号の授受が行われる信号線上に挿入された保護回路を備えている。保護回路は、直列に接続された、しきい値が負である２つのネイティブＭＯＳトランジスタであり、２つのネイティブＭＯＳトランジスタのゲートは、それぞれ第１および第２の回路の高電位電源に接続されており、ゲート酸化膜が、第１および第２の回路を構成するＭＯＳトランジスタのゲート酸化膜よりも厚く形成されている。
【選択図】図２

Description

本発明は、異なる電源系統で動作する回路間で互いに信号の授受が行われる場合、そのインタフェイス部を構成するＭＯＳトランジスタのゲート酸化膜が静電気サージによって破壊されることを防止する静電気保護回路に関するものである。

特許文献１では、２種類以上の電源系を有する半導体装置において、分離された電源系で動作する回路間で互いに信号の授受が行われる場合、静電気サージの入力によって、互いの電源線に大きな電位差が生じた際に、信号線（信号配線）の電位が高電位側に追従して上昇することで、インタフェイス部の入力回路を構成するＭＯＳトランジスタのゲート酸化膜が破壊されることを防ぐ保護回路が示されている。

特許文献１に開示された保護回路を図５に示す。同図には、信号線Ｓ１１と右側の電源系の２つの電源線Ｖｓｓ２およびＶｄｄ２との間の電位差が過度に大きくなった際に動作する静電保護回路ＨＫ３，ＨＫ４が配置されている。これにより、信号線Ｓ１１の電位の過大な上昇を抑え、入力回路４４を構成するＭＯＳトランジスタのゲート電位が過度に上昇してゲート酸化膜が破壊されることを防ぐ構成となっている。

また、特許文献１に開示されている別の保護回路を図６に示す。同図には、左右の電源系の各電源線ｖｄｄ１、ｖｓｓ１、ｖｄｄ２、ｖｓｓ２間にＰＭＯＳトランジスタＴ１〜Ｔ４を挿入した保護回路ＨＫ５が配置されている。これにより、高電位側と低電位側の各電源線間に静電気サージの流入があった場合に、信号線Ｓ１１−電源線間に過度の電位差が生じることを防ぐ構成となっている。

また、図７に示すように、２種類の電源系統を備え、互いに信号の授受を行う回路間において、ｖｄｄ１−ｖｓｓ１間、ｖｄｄ２−ｖｓｓ２間、ｖｓｓ１−ｖｓｓ２間および信号線とｖｓｓ２間に保護回路を持つ静電気保護回路も知られている。この静電気保護回路は、各電源配線間への静電気サージの流入に対して電流の逃げ道となるパスを構成し、静電気破壊を防止する回路として用いられている。

ここで、図７の静電気保護回路において、内部回路１２のインバータを構成するＭＯＳトランジスタのゲートがｖｓｓ１（０Ｖ）に接続され、ｖｄｄ２が接地（０Ｖ）された状態でｖｄｄ１に静電気サージが流入した場合の動作を考える。

静電気サージによる電流Ｉｅｓｄは、図７中に矢印で示された複数の経路を経由してｖｄｄ２のグランドに逃がされる。図７では、保護回路１６，２０を介して電流Ｉｅｓｄ１が流れ、内部回路１２のＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）および保護回路２１を介して電流Ｉｅｓｄ２が流れ、これらの電流Ｉｅｓｄ１，２が合成され、保護回路１８を介してｖｄｄ２のグランドに流れる。

また、この際に保護回路１６，１８，２０，２１を含む各経路上の抵抗成分により、静電気サージによる電位Ｖｅｓｄ１に電圧降下が生じる。ｖｄｄ１の電位がＶｅｓｄ１まで上昇すると、内部回路１２のＰＭＯＳがオン状態であるために、信号の授受を行うノード１の電位がＶｅｓｄ１から抵抗成分の分だけ降下したＶｅｓｄ２まで上昇し、内部回路１４のＰＭＯＳのゲート酸化膜に過大な電圧が印加される虞がある。

そのため、十分な駆動力を持つ保護回路２１をノード１とｖｓｓ２との間に配置することにより、上記ＰＭＯＳのオン抵抗と保護回路２１の駆動力によってノード１の電位（Ｖｅｓｄ２）が決定され、内部回路１４のＰＭＯＳのゲート酸化膜にかかる電圧値を抑える構成となっている。

特開平９−１７２１４６号公報

前述の従来技術において、信号の授受を行うための信号線の電位上昇に伴う、第２の電源系（ｖｄｄ２−ｖｓｓ２系統）で動作する内部回路の入力インバータを構成するＰＭＯＳおよびＮＭＯＳのゲート酸化膜にかかる電圧負荷を軽減し、ゲート酸化膜破壊を防ぐための構成として、図５の場合、ＨＫ３およびＨＫ４、図６ではＨＫ５、図７では保護回路２１という静電気保護回路が用いられている。

近年、半導体装置の製造プロセスの微細化が進み、ＭＯＳトランジスタのゲート酸化膜が薄く形成されている。従って、異なる電源系統で動作する回路間で信号の授受を行う信号線の電位上昇を抑えるため、従来技術の構成では上記のような保護回路に大きい駆動力が期待される。そのため、各保護回路のサイズが大きくなり、回路面積の増大につながっている。

また、図５のＨＫ３，ＨＫ４および図７の保護回路２１については、ＭＯＳトランジスタの寄生バイポーラ動作を用いた保護回路が使用されることが多く、動作のためには保護回路のＭＯＳトランジスタのドレイン−ソース間に、ある程度の電位差が必要となる。この際、信号線の電位の上昇が保護回路の動作には十分ではなく、保護回路動作前にゲート酸化膜の静電破壊が発生したり、通常動作時よりも大きな電圧が長い時間印加されたりすることによって、ＭＯＳトランジスタに負荷を与える虞がある。

本発明の目的は、前記従来技術の問題点を解消し、回路面積を小型化することができ、しかも、ＭＯＳトランジスタのゲート酸化膜を静電気サージから保護することができる静電気保護回路を提供することにある。

上記目的を達成するために、本発明は、通常動作時に同一の電圧で駆動される、電源分離された複数の電源系統を持ち、異なる電源系統で動作する第１および第２の回路間で信号の授受が行われる半導体装置で用いられる静電気保護回路であって、
前記信号の授受が行われる信号線上に挿入された保護回路を備え、
前記保護回路は、直列に接続された、しきい値が負である２つのネイティブＭＯＳトランジスタであり、前記２つのネイティブＭＯＳトランジスタのゲートは、それぞれ前記第１および第２の回路の高電位電源に接続されており、ゲート酸化膜が、前記第１および第２の回路を構成するＭＯＳトランジスタのゲート酸化膜よりも厚く形成されていることを特徴とする静電気保護回路を提供するものである。

本発明によれば、保護回路は、直列に接続された２つのネイティブＮＭＯＳという簡単な構成なので、回路を小型化することができる。また、保護回路を構成するＭＯＳデバイスは、ゲート酸化膜が厚く形成されているので、静電気サージによって破壊されづらい。しかも、２つのネイティブＮＭＯＳを異なる電源系統の高電位電源に接続していることで、異なる基準−印加の組み合わせの静電気サージ流入に対応することができ、通常動作の妨げにもならない。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の静電気保護回路を詳細に説明する。

図１は、本発明の静電気保護回路の構成を表すブロック概念図である。同図は、電源分離された２つの電源系統を持ち、各々の電源系統で動作する回路間で信号の授受が行われる半導体装置１０に本発明の静電気保護回路を適用したものである。

図１中、左側には、第１の電源系統（高電位電源ｖｄｄ１および低電位電源ｖｓｓ１）で動作する内部回路（出力回路）１２が示され、同右側には、第２の電源系統（高電位電源ｖｄｄ２および低電位電源ｖｓｓ２）で動作する内部回路（入力回路）１４が示されている。第１および第２の電源系統は互いに電源分離されているが、通常動作時には同一電圧で駆動される。

静電気保護回路は、第１の電源系統の高電位電源ｖｄｄ１と低電位電源ｖｓｓ１との間に接続された保護回路１６と、第２の電源系統の高電位電源ｖｄｄ２と低電位電源ｖｓｓ２との間に接続された保護回路１８と、低電位電源ｖｓｓ１と低電位電源ｖｓｓ２との間に接続された保護回路２０と、第１の内部回路１２と第２の内部回路１４との間で信号の授受が行われる信号線２４上に挿入された保護回路２２とによって構成されている。

ここで、半導体装置１０は、ゲート酸化膜の厚さが異なる、２種類以上のＭＯＳデバイス（例えば、ＭＯＳトランジスタ）を用いるプロセスで製造されるものである。例えば、内部回路１２，１４を構成するＭＯＳデバイスは、静電気サージ流入時にゲート酸化膜破壊が引き起こされやすい薄膜で形成されているが、保護回路２２を構成するＭＯＳデバイスは、厚膜のゲート酸化膜で形成されている。

保護回路２２は、通常動作時には、内部回路（出力回路）１２の駆動力を落とすことはない。すなわち、保護回路２２は、通常動作時には、内部回路１２と内部回路１４との間の信号の授受に何ら影響を与えない。一方、保護回路２２は、静電気サージ流入時には、内部回路１２と内部回路１４のインタフェイス部を構成するＭＯＳデバイスのゲート酸化膜が破壊されることを防止する。

保護回路１６，１８，２０は、図７に示す従来の静電気保護回路で用いられているものと同じものである。保護回路１６は、静電気サージ流入によってｖｄｄ１とｖｓｓ１の電位差が大きくなりすぎるのを防止する。同様に、保護回路１８は、ｖｄｄ２とｖｓｓ２の電位差が大きくなりすぎるのを防止する。保護回路２０は、ｖｓｓ１とｖｓｓ２の電位差が大きく成りすぎるのを防止する。

一方、保護回路２２は、静電気サージ流入時に、内部回路１２と内部回路１４とを接続する信号線を遮断し、内部回路１２，１４を構成するＭＯＳトランジスタのゲート酸化膜に静電気サージによる高電位が印加されるのを防止する。

保護回路２２は信号線を遮断するという簡単な構成なので、回路を小型化することができる。また、保護回路２２を構成するＭＯＳデバイスは、ゲート酸化膜が厚く形成されているので、静電気サージによって破壊されづらい。しかも、２つのネイティブＮＭＯＳを異なる電源系統の高電位電源に接続していることで、異なる基準−印加の組み合わせの静電気サージ流入に対応することができ、通常動作の妨げにもならない。

次に、本発明の静電気保護回路１０の具体例を挙げて説明する。

図２は、図１に示す静電気保護回路の構成を表す一例の概略図である。同図には、内部回路１２，１４のインタフェイス部としてＣＭＯＳ型のインバータが示されている。インバータは、高電位電源ｖｄｄと低電位電源ｖｓｓとの間に直列に接続されたＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２６と、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２８と、によって構成されている。

保護回路２２は、内部回路１２のインバータの出力と、内部回路１４のインバータの入力と、の間を接続する信号線上に直列に接続された２つのネイティブＮＭＯＳ３０，３２によって構成されている。図２中、左側のネイティブＮＭＯＳ３０のゲートは、第１の電源系統の高電位電源ｖｄｄ１に接続され、同右側のネイティブＮＭＯＳ３２のゲートは第２の電源系統の高電位電源ｖｄｄ２に接続されている。

ネイティブＮＭＯＳ３０，３２は、内部回路１２，１４を構成するＰＭＯＳ２６やＮＭＯＳ２８と比べてゲート酸化膜が厚く、静電気に対する耐圧が高いものである。図２では、膜厚の違いを表現する目的で、ネイティブＮＭＯＳ３０，３２のゲートは二重線で示されている。また、ネイティブＮＭＯＳ３０，３２は、しきい値が負であり、高電位電源ｖｄｄおよび低電位電源ｖｓｓが通常の電位であれば、常にオン状態となる。

従って、図２に示す静電気保護回路１０では、通常動作時は、保護回路２２の２つのネイティブＮＭＯＳ３０，３２が常にオン状態であり、前述の通り、内部回路（出力回路）１２の駆動力を落とすことはない。

次に、静電気サージの流入があった場合について考える。図２の構成で最もインタフェイス部のインバータに電圧負荷がかかる可能性がある場合は、例えば、以下の２つの場合が考えられる。
（１）ｖｄｄ２を基準（接地）ノードとし、ｖｄｄ１に静電気サージが流入する場合
（２）ｖｄｄ１を基準（接地）ノードとし、ｖｄｄ２に静電気サージが流入する場合

まず、（１）の場合について、図２に示す静電気保護回路１０の動作を説明する。

以下の説明において、内部回路１２のインバータの出力が接続されている信号線２４をノード１、ネイティブＮＭＯＳ３０，３２の間の信号線をノード２、内部回路１４のインバータの入力が接続されている信号線２４をノード３とする。

図３に示すように、内部回路１２のインバータの入力電位がｖｓｓ１＜ｖｄｄ１であるとすると、ＰＭＯＳ２６（Ｐ１）はオン状態、ＮＭＯＳ２８（Ｎ１）はオフ状態であり、ノード１はｖｄｄ１と同じＶｅｓｄの電位となっている。また、第１の内部回路１２側のネイティブＮＭＯＳ３０（ＮａＮ１）のゲートにはＶｅｓｄという最も高い電位が与えられており、常にオン状態にあるから、ノード２もＶｅｓｄの電位となっている。

一方、内部回路１４側のネイティブＮＭＯＳ３２（ＮａＮ２）のゲートは接地されている（０Ｖ）。前述の通り、ノード２の電位はＶｅｓｄという十分に高い電位になっているから、ネイティブＮＭＯＳ３２のオン／オフは、ノード３の電位により決定される。

しかし、ここで、静電気サージの流入前は全てのノード１〜３の電位が０Ｖであったとすると、ノード３の電位がネイティブＮＭＯＳ３２のしきい値の絶対値分だけ上昇した時点でネイティブＮＭＯＳ３２はオン状態からオフ状態に変わる。そのため、ノード３の電位は、ネイティブＮＭＯＳ３２のしきい値の絶対値分までは上昇するが、静電気サージによる電位Ｖｅｓｄにまでは上昇しない。

以上のことから、ネイティブＮＭＯＳ３０，３２が挿入されていない場合には、Ｖｅｓｄの電位が内部回路１４のＰＭＯＳ２６（Ｐ２）のゲート酸化膜に印加されていたものが、ネイティブＮＭＯＳ３０，３２を挿入したことにより、電圧負荷が減少されたことになる。

ここで、内部回路１４のＰＭＯＳ２６のゲート酸化膜に印加される電圧は減少されたが、同様の電位ＶｅｓｄがネイティブＮＭＯＳ３２のゲート酸化膜に印加されている。しかし、ネイティブＮＭＯＳ３２のゲート酸化膜は、内部回路１４を構成するＰＭＯＳ２６のゲート酸化膜よりも厚い。そのため、ネイティブＮＭＯＳ３２のゲート酸化膜は静電気サージによる電位Ｖｅｓｄに対して十分な耐性を持っている。

続いて、（２）の場合について、図２に示す静電気保護回路１０の動作を説明する。

図４に示すように、内部回路１２の入力電位をｖｄｄ１（０Ｖ）とし、ノード３には、最も負荷が大きくなるｖｄｄ２と同電位のＶｅｓｄが与えられているとする。内部回路１４側のネイティブＮＭＯＳ３２（ＮａＮ２）のゲートには電位Ｖｅｓｄが与えられているため、ネイティブＮＭＯＳ３２は常にオン状態となり、ノード２も電位Ｖｅｓｄまで上昇する。

一方、内部回路１２側のネイティブＮＭＯＳ３０のゲートは接地されている（０Ｖ）。ノード２の電位は、Ｖｅｓｄという十分に大きな電位であるため、ネイティブＮＭＯＳ３０のオン／オフはノード１の電位により決定される。

ここで、（１）の場合と同様に、静電気サージの流入前は全てのノード１〜３の電位が０Ｖであったとすると、ノード１の電位がネイティブＮＭＯＳ３０のしきい値の絶対値分だけ大きくなった時点でネイティブＮＭＯＳ３０はオン状態からオフ状態に変わる。そのため、ノード１の電位は、ネイティブＮＭＯＳ３０のしきい値の絶対値分までは上昇するが、静電気サージによる電位Ｖｅｓｄにまでは上昇しない。

以上のことから、ネイティブＮＭＯＳ３０，３２が挿入されていない場合には、Ｖｅｓｄの電位が内部回路１２のＰＭＯＳ２６（Ｐ１）のゲート酸化膜に印加されていたものが、ネイティブＮＭＯＳ３０，３２を挿入したことにより、電圧負荷が減少されたことになる。

（２）の場合も、ネイティブＮＭＯＳ３０，３２のゲート酸化膜は、内部回路１２のＰＭＯＳ２６のゲート酸化膜よりも厚い。そのため、ネイティブＮＭＯＳ３０のゲート酸化膜は静電気サージによる電位Ｖｅｓｄに対して十分な耐性を持っている。

上記（１）および（２）の場合のように、内部回路１２，１４を構成するＭＯＳトランジスタのゲート酸化膜破壊が生じる可能性が最も高い場合であっても、信号線２４上にネイティブＮＭＯＳ３０，３２を挿入することによって、そのリスクを回避できる。

なお、保護回路１６，１８，２０は、基本的に、静電気サージ流入時に、電位の高い方から電位の低い方に向かって静電気サージによる電流を逃がす。これらの保護回路の構成や作用は公知であるから、その詳細な説明は省略する。

内部回路１２が出力回路で、内部回路１４が入力回路の例を挙げて説明したが、内部回路１４が出力回路で、内部回路１２が入力回路の場合も同様である。また、内部回路１２，１４のインタフェイス部としてインバータを例示したが、これも限定されず、どのような回路であっても同様である。さらに、２つの電源系統の間での信号の授受を例示したが、３つ以上の電源系統がある場合も同様である。

本発明は、基本的に以上のようなものである。
以上、本発明の静電気保護回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の静電気保護回路の構成を表すブロック概念図である。 図１に示す静電気保護回路の構成を表す一例の概略図である。 図２に示す静電気保護回路の静電気サージ流入時の動作を表す概念図である。 図２に示す静電気保護回路の静電気サージ流入時の動作を表す概念図である。 従来の静電気保護回路の構成を表す一例の概略図である。 従来の静電気保護回路の構成を表す一例の概略図である。 従来の静電気保護回路の構成を表す一例のブロック概念図である。

符号の説明

１０ 半導体装置
１２、１４ 内部回路
１６、１８、２０、２２ 保護回路
２４ 信号線
２６ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
２８ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
３０，３２ ネイティブＮＭＯＳ

Claims (1)

1. 通常動作時に同一の電圧で駆動される、電源分離された複数の電源系統を持ち、異なる電源系統で動作する第１および第２の回路間で信号の授受が行われる半導体装置で用いられる静電気保護回路であって、
   前記信号の授受が行われる信号線上に挿入された保護回路を備え、
   前記保護回路は、直列に接続された、しきい値が負である２つのネイティブＭＯＳトランジスタであり、前記２つのネイティブＭＯＳトランジスタのゲートは、それぞれ前記第１および第２の回路の高電位電源に接続されており、ゲート酸化膜が、前記第１および第２の回路を構成するＭＯＳトランジスタのゲート酸化膜よりも厚く形成されていることを特徴とする静電気保護回路。

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