JP2009244841A

JP2009244841A - 電気泳動表示装置とその駆動方法、及び電子機器

Info

Publication number: JP2009244841A
Application number: JP2008247701A
Authority: JP
Inventors: Toshimichi Yamada; 利道山田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-03-14
Filing date: 2008-09-26
Publication date: 2009-10-22
Also published as: KR20090098739A; US20090231268A1

Abstract

【課題】電源投入直後に所定の画像を表示させることができる電気泳動表示装置とその駆動方法を提供する。
【解決手段】本発明の電気泳動表示装置は、表示部を構成する画素４０が、Ｐ−ＭＯＳトランジスタ７１１のチャネル幅がＰ−ＭＯＳトランジスタ７３１のチャネル幅よりも大きく、Ｎ−ＭＯＳトランジスタ７２１のチャネル幅がＮ−ＭＯＳトランジスタ７４１のチャネル幅よりも小さくされた第１の画素４０１と、Ｐ−ＭＯＳトランジスタ７１２のチャネル幅がＰ−ＭＯＳトランジスタ７３２のチャネル幅よりも小さく、Ｎ−ＭＯＳトランジスタ７２２のチャネル幅がＮ−ＭＯＳトランジスタ７４２のチャネル幅よりも大きくされた第２の画素のいずれかであることを特徴とする。
【選択図】図２

Description

本発明は、電気泳動表示装置とその駆動方法、及び電子機器に関するものである。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成である。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示するものであった。
特開２００３−８４３１４号公報

特許文献１記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたＳＲＡＭ（画素ＳＲＡＭ回路）に、白黒二値のいずれかを電位（ハイレベル／ローレベル）として記憶する。そして、記憶された電位に基づく電圧をマイクロカプセルに印加することで表示を行う。また、電気泳動表示装置は、表示体であるマイクロカプセル自体が保持性（記憶性）を有しており、表示動作の後に電力供給を停止することで、電力を消費せずに画像を保持することができる。

電源を停止する画像保持期間を設けた場合には、表示画像を更新する際に、画素ＳＲＡＭ回路に電源を再投入する必要がある。画素ＳＲＡＭ回路では電源の遮断によって記憶内容が失われており、さらには電源が投入された瞬間はＳＲＡＭの状態が二値どちらの状態になるかも不明である。これは、ＳＲＡＭの状態が回路の寄生容量や電源の立ち上がり方などに影響されるためである。
そのため、電源投入直後の状態でそのまま画像を表示させることはできず、表示させる画像データを改めて画素ＳＲＡＭ回路に転送しなければならなかった。

本発明は、上記従来技術の問題点に鑑み成されたものであって、電源投入直後に所定の画像を表示させることができる電気泳動表示装置とその駆動方法を提供することを目的としている。

本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間よりも短く、若しくは前記転送インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間よりも長く、又は両方の前記関係を満たす第１の画素と、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間よりも長く、若しくは前記転送インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間よりも短く、又は両方の前記関係を満たす第２の画素と、のいずれかであることを特徴とする。

本発明において表示部の構成画素とされる上記第１の画素及び第２の画素は、それぞれに備えられたラッチ回路において、トランジスタのゲート容量充電時間の長短が特定の関係となるように設定されている。これにより、第１の画素では、電源オフ状態のラッチ回路に電源を投入すると、このラッチ回路は必ずローレベルの電位を保持した状態（転送インバータのＰ−ＭＯＳトランジスタ及び帰還インバータのＮ−ＭＯＳトランジスタがオンした状態）で安定する。一方、第２の画素では、電源の投入後に、ハイレベルの電位を保持した状態（転送インバータのＮ−ＭＯＳトランジスタ及び帰還インバータのＰ−ＭＯＳトランジスタがオンした状態）で安定する。
すなわち、本発明の電気泳動表示装置では、表示部に電源を投入すると、表示部の各画素は、所定の画像信号を書き込まれたのと同様の状態となる。したがって、上記第１及び第２の画素を、例えば特定の画像を形成するように配置すれば、電源の投入後瞬時に特定の画像を表示させることができる。
また上記の画像表示動作には、画像信号の転送が不要であるため、駆動回路を停止させた状態で実行することができ、電力をほとんど消費しないという利点も得られる。

また本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル幅が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル幅よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル幅が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル幅よりも小さい第１の画素と、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル幅が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル幅よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル幅が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル幅よりも大きい第２の画素と、のいずれかであることを特徴とする。

本発明において表示部の構成画素とされる上記第１の画素及び第２の画素は、それぞれに備えられたラッチ回路において、トランジスタのチャネル幅の大小が特定の関係となるように設定されている。これにより、第１の画素では、電源オフ状態のラッチ回路に電源を投入すると、このラッチ回路は必ずローレベルの電位を保持した状態（転送インバータのＰ−ＭＯＳトランジスタ及び帰還インバータのＮ−ＭＯＳトランジスタがオンした状態）で安定する。一方、第２の画素では、電源の投入後に、ハイレベルの電位を保持した状態（転送インバータのＮ−ＭＯＳトランジスタ及び帰還インバータのＰ−ＭＯＳトランジスタがオンした状態）で安定する。
すなわち、本発明の電気泳動表示装置では、表示部に電源を投入すると、表示部の各画素は、所定の画像信号を書き込まれたのと同様の状態となる。したがって、上記第１及び第２の画素を、例えば特定の画像を形成するように配置すれば、電源の投入後瞬時に特定の画像を表示させることができる。
また上記の画像表示動作には、画像信号の転送が不要であるため、駆動回路を停止させた状態で実行することができ、電力をほとんど消費しないという利点も得られる。

また本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル長よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル長が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル長よりも大きい第１の画素と、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル長よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル長が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル長よりも小さい第２の画素と、のいずれかであることを特徴とする。

この構成においても、上記第１及び第２の画素は、ラッチ回路のトランジスタのチャネル長の差異に基づくゲート容量の充電時間の差異によって電源の投入後に必ず所定の電位状態で安定するようになるので、先の構成と同様の作用効果を得ることができる。

また本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート数が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート数よりも少なく、前記転送インバータのＮ−ＭＯＳトランジスタのゲート数が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート数よりも多い第１の画素と、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート数が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート数よりも多く、前記転送インバータのＮ−ＭＯＳトランジスタのゲート数が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート数よりも少ない第２の画素と、のいずれかであることを特徴とする。

この構成においても、上記第１及び第２の画素は、ラッチ回路のトランジスタのゲート数の差異に基づくゲート容量の充電時間の差異によって電源の投入後に必ず所定の電位状態で安定するようになるので、先の構成と同様の作用効果を得ることができる。

また本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのＬＤＤ長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのＬＤＤ長よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのＬＤＤ長が前記帰還インバータのＮ−ＭＯＳトランジスタのＬＤＤ長よりも大きい第１の画素と、前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのＬＤＤ長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのＬＤＤ長よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのＬＤＤ長が前記帰還インバータのＮ−ＭＯＳトランジスタのＬＤＤ長よりも小さい第２の画素と、のいずれかであることを特徴とする。

この構成においても、上記第１及び第２の画素は、ラッチ回路のトランジスタのＬＤＤ長の差異に基づくゲート容量の充電時間の差異によって電源の投入後に必ず所定の電位状態で安定するようになるので、先の構成と同様の作用効果を得ることができる。

また、本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の転送インバータの入力端子に一方の電極を接続されたキャパシタを有する第１の画素と、前記ラッチ回路の帰還インバータの入力端子に一方の電極を接続されたキャパシタを有する第２の画素と、のいずれかであることを特徴とする。
この構成においても、上記第１及び第２の画素は、電源の投入後に必ず所定の電位状態で安定するようになるので、先の構成と同様の作用効果を得ることができる。

また本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、前記表示部の少なくとも一部の領域の複数の前記画素が、前記ラッチ回路の帰還インバータと高電位電源線との間に介挿された抵抗素子を有する第１の画素と、前記ラッチ回路の転送インバータと高電位電源線との間に介挿された抵抗素子を有する第２の画素と、のいずれかであることを特徴とする。

この構成においても、上記第１及び第２の画素は、抵抗による充電電流の差異によってインバータを構成するトランジスタのゲート容量の充電時間に差が生じ、これにより電源の投入後に必ず所定の電位状態で安定するようになるので、先の構成と同様の作用効果を得ることができる。

前記キャパシタの他方の電極が前記ラッチ回路の低電位電源端子とともに低電位電源線に接続されていることが好ましい。この構成によれば、キャパシタ用の配線を設ける必要が無いため、高精細の画素を備えた電気泳動表示装置にも容易に適用することができる。

前記表示部の前記領域が、前記第１の画素と前記第２の画素のいずれか一方のみで構成されていてもよい。
このような構成とすれば、電源投入後の表示部において、第１又は第２の画素が配置された領域のすべての画素が同一階調の画像信号を保持したのと同様の状態となる。そして、この状態を利用すれば、画像の消去を極めて少ない電力消費で行うことが可能である。
さらに、前記表示部のすべての前記画素が、前記第１の画素と前記第２の画素のいずれか一方のみで構成されていてもよい。
このような構成とすれば、電源投入後の表示部において、すべての画素が同一階調の画像信号を保持したのと同様の状態となる。そして、この状態を利用すれば、表示部全体の画像の消去を極めて少ない電力消費で行うことが可能である。

前記画素ごとに、前記ラッチ回路と前記画素電極との間に接続されるとともに、前記表示部に設けられた第１及び第２の制御線と接続されたスイッチ回路が設けられている構成としてもよい。
このような構成とすれば、第１及び第２の制御線に入力する電位の制御によって表示態様（反転表示や全白、全黒表示等）を制御できるため、表示部の制御性を高めることができる。

前記ラッチ回路に電源を投入する動作と、前記ラッチ回路に対する画像信号の入力を行うことなく前記電気泳動素子への電圧印加を行う動作とを実行する初期画像表示期間を有することが好ましい。
このような初期画像表示期間を有する構成とすることで、電力をほとんど消費せずに特定の画像を表示させることができる電気泳動表示装置となる。

前記表示部を駆動制御する制御部と、前記制御部に接続されるとともに電源電圧を監視する電源電圧監視回路とを備えており、前記制御部が、前記電源電圧監視回路から出力される警告信号に基づいて、前記表示部への電源供給を停止するステップを含むスタンバイ化ステップと、前記表示部に電源を投入するとともに、前記電気泳動素子に対する電圧印加を行う初期画像表示ステップと、を実行する構成とすることもできる。
この構成によれば、電源電圧が低下したときに表示部に警告用の画像（初期画像）を表示することができる電気泳動表示装置となる。本発明による初期画像表示動作にはほとんど電力を消費しないため、電源電圧が低下していてもほぼ確実に警告用の画像を表示させることが可能である。

前記スタンバイ化ステップが、前記制御部の一部の回路への電源供給を停止するステップを含むことが好ましい。
この構成によれば、電源電圧が低下したときに、制御部における消費電力を節約することができるので、警告用の画像を表示するための電力を確保しやすくなる。

次に、本発明の電気泳動表示装置の駆動方法は、先のいずれかに記載の電気泳動表示装置の駆動方法であって、電源オフ状態の前記ラッチ回路に電源を供給するとともに、前記画素電極を介して前記電気泳動素子に電圧を印加することで、前記表示部に初期画像を表示する初期画像表示ステップを有することを特徴とする。
このような駆動方法とすることで、第１及び第２の画素の特性を利用して、電力をほとんど消費せずに特定の画像を表示させることができる。

前記初期画像表示ステップを、前記電気泳動表示装置の起動時に実行することもできる。
すなわち、本発明の駆動方法では、電気泳動表示装置の起動時に特定の画像（ロゴなど）を、電源投入直後に瞬時に表示することが可能である。

少なくとも前記ラッチ回路を電源オフ状態とする期間と、前記表示部に画像データを転送して前記画像データに基づく画像を表示させる画像表示期間との間に、前記初期画像表示ステップを実行することもできる。
このような駆動方法とすれば、表示部の画像を更新する際に、表示部に予め設定されている画像を表示させることができる。例えば、表示部を第１又は第２の画素のみで構成していれば、画像更新動作における画像消去を極めて少ない電力消費で実行することができる。

前記電気泳動表示装置に、電源電圧を監視する電源電圧監視回路が設けられており、前記初期画像表示ステップを、前記電源電圧監視回路によって前記電源電圧が所定値を下回ったことが検知されたときに実行し、前記表示部に警告用の画像を表示することもできる。
このような駆動方法とすれば、電源電圧が低下したときに、制御部における消費電力を節約することができるので、警告用の画像を表示することができる。

前記初期画像表示ステップに先立って、前記電気泳動表示装置の一部の回路への電源供給を停止するステップを有することが好ましい。
この駆動方法によれば、警告用の画像を表示するための電力を確保しやすくなる。

次に、本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、低消費電力で機能性に優れた表示手段を具備した電子機器を提供することができる。

以下、図面を用いて本発明の一実施の形態であるアクティブマトリクス方式の電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

（第１の実施形態）
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、表示部５に設けられた画素４０の回路構成図である。本実施形態の電気泳動表示装置１００では、表示部５が、図２（ａ）に示す第１の画素４０１及び図２（ｂ）に示す第２の画素４０２のいずれか一方、あるいは両方が混在して構成される。
なお、後段の実施例では、第１の画素４０１の具体的な構成について図２１及び図２２を参照しつつ詳細に説明している。

まず、第１の画素４０１は、図２（ａ）に示すように、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路７０１と、電気泳動素子３２と、画素電極３５と、共通電極３７とを備えて構成されている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。第１の画素４０１は、ラッチ回路７０１により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。

駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０１のデータ入力端子Ｎ１に接続されている。ラッチ回路７０１のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。

ラッチ回路７０１は、転送インバータ７０１ｔと帰還インバータ７０１ｆとを備えている。転送インバータ７０１ｔ及び帰還インバータ７０１ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０１ｔと帰還インバータ７０１ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。

転送インバータ７０１ｔは、Ｐ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１１とＮ−ＭＯＳトランジスタ７２１とを有する。Ｐ−ＭＯＳトランジスタ７１１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｎ−ＭＯＳトランジスタ７２１のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｐ−ＭＯＳトランジスタ７１１及びＮ−ＭＯＳトランジスタ７２１のゲート端子（転送インバータ７０１ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０１ｆの出力端子）に接続されている。

帰還インバータ７０１ｆは、Ｐ−ＭＯＳトランジスタ７３１とＮ−ＭＯＳトランジスタ７４１とを有する。Ｐ−ＭＯＳトランジスタ７３１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｎ−ＭＯＳトランジスタ７４１のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｐ−ＭＯＳトランジスタ７３１及びＮ−ＭＯＳトランジスタ７４１のゲート端子（帰還インバータ７０１ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０１ｔの出力端子）と接続されている。

上記構成のラッチ回路７０１において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０１のデータ出力端子Ｎ２から、ローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０１にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
そして、データ出力端子Ｎ２から出力された電位が画素電極３５に入力される。一方、共通電極３７には、共通電極配線５５（図１）を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。

第１の画素４０１では、ラッチ回路７０１におけるＰ−ＭＯＳトランジスタ同士、Ｎ−ＭＯＳトランジスタ同士のチャネル幅の大小関係が、所定の関係となるように規定されている。
具体的には、図２（ａ）に示すように、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１のチャネル幅Ｗｔｐが、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１のチャネル幅Ｗｆｐよりも大きい幅とされ、かつ、転送インバータ７０１ｔのＮ−ＭＯＳトランジスタ７２１のチャネル幅Ｗｔｎが、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１のチャネル幅Ｗｆｎよりも小さい幅とされている。

一方、第２の画素４０２は、図２（ｂ）に示すように、第１の画素４０１のラッチ回路７０１に代えて、ラッチ回路７０２を備えた構成であり、その他の構成は第１の画素４０１と共通である。
ラッチ回路７０２は、いずれもＣ−ＭＯＳインバータである転送インバータ７０２ｔと帰還インバータ７０２ｆとを、ループ接続した構成である。
転送インバータ７０２ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳトランジスタ７１２とＮ−ＭＯＳトランジスタ７２２とを有している。帰還インバータ７０２ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３２とＮ−ＭＯＳトランジスタ７４２とを有している。
ラッチ回路７０２に画像信号（画素データ）を入力したときの動作は、ラッチ回路７０１と同様である。

第２の画素４０２においても、ラッチ回路７０２におけるＰ−ＭＯＳトランジスタ同士、Ｎ−ＭＯＳトランジスタ同士のチャネル幅の大小関係が、所定の関係となるように規定されている。
具体的には、図２（ｂ）に示すように、転送インバータ７０２ｔのＰ−ＭＯＳトランジスタ７１２のチャネル幅Ｗｔｐが、帰還インバータ７０２ｆのＰ−ＭＯＳトランジスタ７３２のチャネル幅Ｗｆｐよりも小さい幅とされ、かつ、転送インバータ７０２ｔのＮ−ＭＯＳトランジスタ７２２のチャネル幅Ｗｔｎが、帰還インバータ７０２ｆのＮ−ＭＯＳトランジスタ７４２のチャネル幅Ｗｆｎよりも大きい幅とされている。

図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。

素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ａｌ（アルミニウム）などにより形成された電気泳動素子３２に電圧を印加する電極である。なお、図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、駆動用ＴＦＴ４１、ラッチ回路７０１、７０２などが形成されている。

一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。

図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、駆動用ＴＦＴ４１を介してラッチ回路７０１、７０２のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０１、７０２に画像信号を電位として記憶させる。これにより、ラッチ回路７０１、７０２のデータ出力端子Ｎ２から画素電極３５に画像信号に対応する電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。

図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。

以上の構成を備えた電気泳動表示装置１００では、表示部５を構成する第１の画素４０１及び第２の画素４０２が、電源投入後に所定の初期化状態（所定の電位を保持した状態）となるラッチ回路７０１、７０２をそれぞれ備えたものとなっている。

まず、第１の画素４０１の電源投入後の動作について説明する。
ラッチ回路７０１に電源電圧が供給されると、高電位電源端子ＰＨに高電位電源線５０の電位Ｖｄｄが供給され、低電位電源端子ＰＬに低電位電源線４９の電位Ｖｓｓが供給される。そうすると、高電位電源端子ＰＨに接続されたＰ−ＭＯＳトランジスタ７１１のソース端子及びＰ−ＭＯＳトランジスタ７３１のソース端子の電位は、いずれも電位Ｖｄｄとなる。

ここで本実施形態では、図２（ａ）に示すように、Ｐ−ＭＯＳトランジスタ７１１のチャネル幅Ｗｔｐが、Ｐ−ＭＯＳトランジスタ７３１のチャネル幅Ｗｆｐよりも大きく形成されている。したがって、Ｐ−ＭＯＳトランジスタ７３１よりもＰ−ＭＯＳトランジスタ７１１の方がチャネル抵抗が小さく、流れる電流が多くなるので、Ｐ−ＭＯＳトランジスタ７１１のゲート容量は、Ｐ−ＭＯＳトランジスタ７３１のゲート容量よりも短時間に充電される。これにより、Ｐ−ＭＯＳトランジスタ７１１の状態が、Ｐ−ＭＯＳトランジスタ７３１よりも先に規定される（オン状態となる）。

一方、低電位電源端子ＰＬに接続されたＮ−ＭＯＳトランジスタ７２１のソース端子及びＮ−ＭＯＳトランジスタ７４１のソース端子はいずれも電位Ｖｓｓとなるが、本実施形態では、図２（ａ）に示すように、Ｎ−ＭＯＳトランジスタ７２１のチャネル幅Ｗｔｎが、Ｎ−ＭＯＳトランジスタ７４１のチャネル幅Ｗｆｎよりも小さく形成されている。
したがって、ラッチ回路７０１の低電位電源端子ＰＬ側では、Ｎ−ＭＯＳトランジスタ７４１のゲート容量の方がＮ−ＭＯＳトランジスタ７２１のゲート容量よりも短時間に充電されるので、Ｎ−ＭＯＳトランジスタ７４１の状態が先に規定される（オン状態となる）。

以上から、電源投入後のラッチ回路７０１は、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１と、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１とがオンした状態で安定する。すなわち、ラッチ回路７０１は、データ入力端子Ｎ１がローレベルの状態で安定し、駆動用ＴＦＴ４１を介してローレベルの画像信号（画素データ「０」）が書き込まれたのと同様の状態となる。

次に、第２の画素４０２の電源投入後の動作について説明する。
第２の画素４０２のラッチ回路７０２では、電源が投入されると、高電位電源端子ＰＨに接続されたＰ−ＭＯＳトランジスタ７１２のソース端子及びＰ−ＭＯＳトランジスタ７３２のソース端子の電位がいずれも電位Ｖｄｄとなる。そして、図２（ｂ）に示すように、Ｐ−ＭＯＳトランジスタ７１２のチャネル幅Ｗｔｐは、Ｐ−ＭＯＳトランジスタ７３２のチャネル幅Ｗｆｐよりも小さいので、Ｐ−ＭＯＳトランジスタ７３２のゲート容量の方が短時間に充電される。
これにより、Ｐ−ＭＯＳトランジスタ７３２の状態がＰ−ＭＯＳトランジスタ７１２よりも先に規定される（オン状態となる）。

一方、低電位電源端子ＰＬに接続されたＮ−ＭＯＳトランジスタ７２２のソース端子及びＮ−ＭＯＳトランジスタ７４２のソース端子はいずれも電位Ｖｓｓとなる。そして、図２（ｂ）に示すように、Ｎ−ＭＯＳトランジスタ７２２のチャネル幅Ｗｔｎは、Ｎ−ＭＯＳトランジスタ７４２のチャネル幅Ｗｆｎよりも大きいので、ラッチ回路７０１の低電位電源端子ＰＬ側では、Ｎ−ＭＯＳトランジスタ７２２のゲート容量の方が短時間に充電される。
これにより、Ｎ−ＭＯＳトランジスタ７２２の状態がＮ−ＭＯＳトランジスタ７４２よりも先に規定される（オン状態となる）。

以上から、電源投入後のラッチ回路７０２は、転送インバータ７０２ｔのＮ−ＭＯＳトランジスタ７２２と、帰還インバータ７０２ｆのＰ−ＭＯＳトランジスタ７３２とがオンした状態で安定する。すなわち、ラッチ回路７０２は、データ入力端子Ｎ１がハイレベルの状態で安定し、駆動用ＴＦＴ４１を介してハイレベルの画像信号（画素データ「１」）が書き込まれたのと同様の状態となる。
なお、各トランジスタにおけるチャネル幅以外の構成は、製造バラツキ分を除いて同様であるものとして説明している。

このように、本実施形態の電気泳動表示装置１００に備えられた第１及び第２の画素４０１、４０２は、電源投入時に必ず所定の電位（画像信号）を保持した状態で安定する。したがって、表示部５の特定位置に第１の画素４０１又は第２の画素４０２を配置することで、所定の画像データが書き込まれたのと同様の初期化状態を、電源投入によって表示部５に形成することができる。そして、この初期化状態の表示部５において、共通電極３７に電位を入力して電気泳動素子３２を駆動すれば、第１の画素４０１と第２の画素４０２の配列に基づく画像を表示部５に表示させることができる。

よって、本実施形態の電気泳動表示装置１００によれば、特定の画素４０のみを例えば第１の画素４０１とし、他の画素４０を第２の画素４０２とすることで、電源投入時に所定の画像（ロゴ等）を表示させたり、所定の条件を満たす場合に警告画像を表示させることができる。
また、表示部５の全体を第１の画素４０１又は第２の画素４０２により構成すれば、表示部全体を全黒表示又は全白表示することができるので、画像消去動作と同様の動作を実行することができる。
なお、初期化状態を利用した駆動方法の具体例については後段で詳細に説明する。

［第１変形例；第１実施形態］
また、上記実施形態では、イニシャル時におけるラッチ回路の記憶内容を定めるために、トランジスタのチャネル幅を利用したが、同様にチャネル抵抗を変えることが可能な他の構成を採用しても良い。
具体的には、図２（ａ）において、Ｐ−ＭＯＳトランジスタ７１１のチャネル長さを、Ｐ−ＭＯＳトランジスタ７３１のチャネル長さよりも短く形成する。これにより、Ｐ−ＭＯＳトランジスタ７３１よりもＰ−ＭＯＳトランジスタ７１１の方がチャネル抵抗が小さく、流れる電流が多くなるので、Ｐ−ＭＯＳトランジスタ７１１のゲート容量は、Ｐ−ＭＯＳトランジスタ７３１のゲート容量よりも短時間に充電される。よって、Ｐ−ＭＯＳトランジスタ７１１の状態が、Ｐ−ＭＯＳトランジスタ７３１よりも先に規定される（オン状態となる）。
また、Ｎ−ＭＯＳトランジスタ７２１のチャネル長さを、Ｎ−ＭＯＳトランジスタ７４１のチャネル長さよりも長く形成する。これにより、Ｎ−ＭＯＳトランジスタ７４１のゲート容量がＮ−ＭＯＳトランジスタ７２１のゲート容量よりも短時間に充電されるので、Ｎ−ＭＯＳトランジスタ７４１の状態がＮ−ＭＯＳトランジスタ７２１よりも先に規定される。
以上により、ラッチ回路７０１を所定の電位を保持した状態に安定させることができる。

同様に、図２（ｂ）において、Ｐ−ＭＯＳトランジスタ７１２のチャネル長さを、Ｐ−ＭＯＳトランジスタ７３２のチャネル長さよりも長く形成するとともに、Ｎ−ＭＯＳトランジスタ７２２のチャネル長さを、Ｎ−ＭＯＳトランジスタ７４２のチャネル長さよりも短く形成する。これにより、上記と同様にラッチ回路７０２を、所定の電位を保持した状態に安定させることができる。したがって、この構成であっても、上記実施形態と同様な作用効果を得ることができる。
なお、各トランジスタにおけるチャネル長さ以外の構成は、同様であるものとして説明している。また、この構成の具体的なトランジスタ構造等は、後段の実施例において図２１及び図２３を参照して詳細に説明する。

［第２変形例；第１実施形態］
さらに、イニシャル時におけるラッチ回路の記憶内容を定めるために、ラッチ回路を構成するＰ−ＭＯＳトランジスタのゲート数（チャネル数）を異ならせてもよい。

具体的には、図２（ａ）において、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１を例えばダブルゲート構造とし、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１を例えばトリプルゲート構造とする。これにより、Ｐ−ＭＯＳトランジスタ７３１よりもＰ−ＭＯＳトランジスタ７１１の方がチャネル抵抗が小さく、流れる電流が多くなるので、Ｐ−ＭＯＳトランジスタ７１１のゲート容量は、Ｐ−ＭＯＳトランジスタ７３１のゲート容量よりも短時間に充電される。
よって、Ｐ−ＭＯＳトランジスタ７１１の状態が、Ｐ−ＭＯＳトランジスタ７３１よりも先に規定される（オン状態となる）。

また、Ｎ−ＭＯＳトランジスタ７２１をトリプルゲート構造とする一方、Ｎ−ＭＯＳトランジスタ７４１をダブルゲート構造とする。これにより、Ｎ−ＭＯＳトランジスタ７４１のゲート容量がＮ−ＭＯＳトランジスタ７２１のゲート容量よりも短時間に充電されるようになり、Ｎ−ＭＯＳトランジスタ７４１の状態がＮ−ＭＯＳトランジスタ７２１よりも先に規定される。
以上により、第１の画素４０１のラッチ回路７０１を所定の電位を保持した状態に安定させることができる。

同様に、図２（ｂ）において、Ｐ−ＭＯＳトランジスタ７１２を例えばトリプルゲート構造、Ｐ−ＭＯＳトランジスタ７３２を例えばダブルゲート構造とする。また、Ｎ−ＭＯＳトランジスタ７２２を例えばダブルゲート構造、Ｎ−ＭＯＳトランジスタ７４２を例えばトリプルゲート構造とする。
これにより、上記と同様に第２の画素４０２のラッチ回路７０２を所定の電位を保持した状態に安定させることができる。したがって、この構成であっても、上記実施形態と同様な作用効果を得ることができる。

なお、各トランジスタにおけるゲート数以外の構成は、同様であるものとして説明している。
また、各トランジスタにおけるゲート数は、ダブルゲート構造とトリプルゲート構造とに限定されるものではなく、ゲート数の大小関係が上記の関係を満たすのであれば、シングルゲート構造又は４ゲート以上のマルチゲート構造を採用してもよい。
また、この構成における具体的なトランジスタ構造等については、後段の実施例において図２１及び図２４を参照して詳細に説明する。

［第３変形例；第１実施形態］
またさらに、イニシャル時におけるラッチ回路の記憶内容を定めるために、ラッチ回路を構成するトランジスタのＬＤＤ（Lightly Doped Drain）構造を利用してもよい。
この構成では、図２（ａ）において、ラッチ回路を構成する各トランジスタのチャネル領域とソース／ドレイン領域との間に低濃度不純物領域であるＬＤＤ領域が形成される。

そして、Ｐ−ＭＯＳトランジスタ７１１のＬＤＤ長（ＬＤＤ領域のキャリア移動方向の長さ）を、Ｐ−ＭＯＳトランジスタ７３１のＬＤＤ長よりも小さく（短く）する。これにより、Ｐ−ＭＯＳトランジスタ７３１よりもＰ−ＭＯＳトランジスタ７１１の方がＬＤＤ領域の抵抗が小さくなり、流れる電流が多くなるので、Ｐ−ＭＯＳトランジスタ７１１のゲート容量は、Ｐ−ＭＯＳトランジスタ７３１のゲート容量よりも短時間に充電される。
よって、Ｐ−ＭＯＳトランジスタ７１１の状態が、Ｐ−ＭＯＳトランジスタ７３１よりも先に規定される（オン状態となる）。

また、Ｎ−ＭＯＳトランジスタ７２１のＬＤＤ長を、Ｎ−ＭＯＳトランジスタ７４１のＬＤＤ長よりも大きく（長く）する。これにより、Ｎ−ＭＯＳトランジスタ７４１のゲート容量がＮ−ＭＯＳトランジスタ７２１のゲート容量よりも短時間に充電されるので、Ｎ−ＭＯＳトランジスタ７４１の状態がＮ−ＭＯＳトランジスタ７２１よりも先に規定される。
以上により、第１の画素４０１のラッチ回路７０１を所定の電位を保持した状態に安定させることができる。

同様に、図２（ｂ）において、Ｐ−ＭＯＳトランジスタ７１２のＬＤＤ長をＰ−ＭＯＳトランジスタ７３２のＬＤＤ長よりも大きく（長く）するとともに、Ｎ−ＭＯＳトランジスタ７２２のＬＤＤ長をＮ−ＭＯＳトランジスタ７４２のＬＤＤ長よりも小さく（短く）する。これにより、上記と同様に第２の画素４０２のラッチ回路７０２を所定の電位を保持した状態に安定させることができる。したがって、この構成であっても、上記実施形態と同様な作用効果を得ることができる。
なお、各トランジスタにおけるＬＤＤ長以外の構成は、同様であるものとして説明している。
また、この構成の具体的なトランジスタ構造等は、後段の実施例において図２１及び図２５を参照して詳細に説明する。

［第５変形例；第１実施形態］
以上に説明した第１実施形態及びその変形例では、トランジスタのゲート容量充電時間を調整するための構成についてそれぞれ説明したが、ゲート容量充電時間を調整するための構成が混在していてもよい。
例えば、第１実施形態に係るチャネル幅によりゲート容量充電時間を調整する構成と、第１変形例に係るチャネル長によるゲート容量充電時間を調整する構成を混在させてもよい。

つまり、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１のチャネル幅を、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１のチャネル幅よりも大きくするとともに、Ｐ−ＭＯＳトランジスタ７１１のチャネル長を、Ｐ−ＭＯＳトランジスタ７３１のチャネル長よりも小さくする。

また、転送インバータ７０１ｔのＮ−ＭＯＳトランジスタ７２１のチャネル幅を帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４２のチャネル幅よりも小さく、かつＮ−ＭＯＳトランジスタ７２１のチャネル長をＮ−ＭＯＳトランジスタ７４２のチャネル長よりも大きくする。
このように第１実施形態及び変形例に係る構成を混在させた場合であっても、上記実施形態と同様な作用効果を得ることができる。

［第６変形例；第１実施形態］
さらに、第１実施形態とその変形例の構成を混在させる場合において、ゲート容量充電時間を延長又は短縮する作用が相反する組み合わせを採用してもよい。

例えば、第１実施形態に係るチャネル幅によりゲート容量充電時間を調整する構成と、第１変形例に係るチャネル長によるゲート容量充電時間を調整する構成を混在させる場合に、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１のチャネル幅を、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１のチャネル幅よりも大きくする一方で、Ｐ−ＭＯＳトランジスタ７１１のチャネル長を、Ｐ−ＭＯＳトランジスタ７３１のチャネル長よりも大きくする。

また、転送インバータ７０１ｔのＮ−ＭＯＳトランジスタ７２１のチャネル幅を帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４２のチャネル幅よりも小さくする一方で、Ｎ−ＭＯＳトランジスタ７２１のチャネル長をＮ−ＭＯＳトランジスタ７４２のチャネル長よりも小さくする。

このような構成とした場合には、チャネル長を異ならせることによるゲート容量充電時間の調整作用は、チャネル幅を異ならせることによるゲート容量充電時間の調整作用を打ち消すように作用する。そうすると、例えばゲート長の変更によってゲート容量充電時間を微調整することが可能になるので、より高精度にゲート容量充電時間を調整することができる。したがって、本変形例によれば、より安定的に上記実施形態の作用効果を得られるようになる。

（第２の実施形態）
次に、本発明の第２の実施形態について、図６を参照して説明する。
本実施形態の電気泳動表示装置２００は、図１に示した第１実施形態に係る電気泳動表示装置１００と同様の基本構成を備えている。電気泳動表示装置２００は、表示部５を構成する画素４０に適用できる第１及び第２の画素として、図６に示す第１の画素５０１及び第２の画素５０２を備えている点で第１実施形態と異なる。
したがって以下では、第１及び第２の画素５０１、５０２について詳細に説明し、第１実施形態と共通する部分については適宜省略する。また、図６において、図２と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

まず、第１の画素５０１は、図６（ａ）に示すように、画素スイッチング素子である駆動用ＴＦＴ４１と、ラッチ回路８０１と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。ラッチ回路８０１は、転送インバータ８０１ｔと帰還インバータ８０１ｆとをループ接続した構成である。
なお、後段の実施例において、図２１及び図２６を参照して第１の画素５０１の具体的な構成について詳細に説明している。

転送インバータ８０１ｔは、Ｐ−ＭＯＳトランジスタ８１１と、Ｎ−ＭＯＳトランジスタ８２１と、キャパシタＣ１とを有する。Ｐ−ＭＯＳトランジスタ８１１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｎ−ＭＯＳトランジスタ８２１のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｐ−ＭＯＳトランジスタ８１１及びＮ−ＭＯＳトランジスタ８２１のゲート端子はいずれもデータ入力端子Ｎ１に接続されている。
キャパシタＣ１の一方の電極はデータ入力端子Ｎ１（転送インバータ８０１ｔの入力端子）に接続され、他方の電極は低電位電源端子ＰＬ（Ｎ−ＭＯＳトランジスタ８２１のソース端子）に接続されている。

帰還インバータ８０１ｆは、Ｐ−ＭＯＳトランジスタ８３１とＮ−ＭＯＳトランジスタ８４１とを有する。Ｐ−ＭＯＳトランジスタ８３１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｎ−ＭＯＳトランジスタ８４１のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｐ−ＭＯＳトランジスタ８３１及びＮ−ＭＯＳトランジスタ８４１のゲート端子はいずれもデータ出力端子Ｎ２に接続されている。

第１の画素５０１は、第１の実施形態に係る第１の画素４０１と同様に動作する。
第１の画素５０１のラッチ回路８０１に電源電圧を供給すると、高電位電源端子ＰＨに接続されたＰ−ＭＯＳトランジスタ８１１のソース端子及びＰ−ＭＯＳトランジスタ８３１のソース端子の電位は、いずれも電位Ｖｄｄとなる。また、低電位電源端子ＰＬに接続されたＮ−ＭＯＳトランジスタ８２１のソース端子及びＮ−ＭＯＳトランジスタ８４１のソース端子はいずれも電位Ｖｓｓとなる。

ここで、本実施形態では、図６（ａ）に示すように、ラッチ回路８０１に設けられたキャパシタＣ１が、Ｎ−ＭＯＳトランジスタ８２１のゲート容量に対して並列に接続されている。そのため、ラッチ回路８０１に供給された電源電圧によって各トランジスタのゲート容量を充電する際には、Ｎ−ＭＯＳトランジスタ８２１のゲート容量の充電が遅くなる。
そうすると、Ｎ−ＭＯＳトランジスタ８４１のゲート容量と、Ｐ−ＭＯＳトランジスタ８１１のゲート容量の充電が、Ｎ−ＭＯＳトランジスタ８２１のゲート容量の充電よりも先に終了する。これにより、Ｐ−ＭＯＳトランジスタ８１１及びＮ−ＭＯＳトランジスタ８４１の状態がＮ−ＭＯＳトランジスタ８２１よりも先に規定される（オン状態となる）。

以上から、電源投入後のラッチ回路８０１は、転送インバータ８０１ｔのＰ−ＭＯＳトランジスタ８１１と、帰還インバータ８０１ｆのＮ−ＭＯＳトランジスタ８４１とがオンした状態で安定する。すなわち、ラッチ回路８０１は、データ入力端子Ｎ１がローレベルの状態で安定し、駆動用ＴＦＴ４１を介してローレベルの画像信号（画素データ「０」）が書き込まれたのと同様の状態となる。

次に、第２の画素５０２は、図６（ｂ）に示すように、駆動用ＴＦＴ４１と、ラッチ回路８０２と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。ラッチ回路８０２は、転送インバータ８０２ｔと帰還インバータ８０２ｆとをループ接続した構成である。

転送インバータ８０２ｔは、Ｐ−ＭＯＳトランジスタ８１２とＮ−ＭＯＳトランジスタ８２２とを有する。Ｐ−ＭＯＳトランジスタ８１２のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ８２２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ８１２及びＮ−ＭＯＳトランジスタ８２２のドレイン端子はいずれもデータ出力端子Ｎ２に接続され、ゲート端子はいずれもデータ入力端子Ｎ１に接続されている。

帰還インバータ８０２ｆは、Ｐ−ＭＯＳトランジスタ８３２と、Ｎ−ＭＯＳトランジスタ８４２と、キャパシタＣ２とを有する。
Ｐ−ＭＯＳトランジスタ８３２のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ８４２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ８３２及びＮ−ＭＯＳトランジスタ８４２のドレイン端子はいずれもデータ入力端子Ｎ１に接続され、ゲート端子はいずれもデータ出力端子Ｎ２に接続されている。
キャパシタＣ２の一方の電極はデータ出力端子Ｎ２（帰還インバータ８０２ｆの入力端子）に接続され、他方の電極は低電位電源端子ＰＬ（Ｎ−ＭＯＳトランジスタ８４２のソース端子）に接続されている。

第２の画素５０２は、第１の実施形態に係る第２の画素４０２と同様に動作する。
第２の画素５０２のラッチ回路８０２に電源電圧を供給すると、高電位電源端子ＰＨに接続されたＰ−ＭＯＳトランジスタ８１２のソース端子及びＰ−ＭＯＳトランジスタ８３２のソース端子の電位は、いずれも電位Ｖｄｄとなる。また、低電位電源端子ＰＬに接続されたＮ−ＭＯＳトランジスタ８２２のソース端子及びＮ−ＭＯＳトランジスタ８４２のソース端子はいずれも電位Ｖｓｓとなる。

ここで、本実施形態では、図６（ｂ）に示すように、ラッチ回路８０２に設けられたキャパシタＣ２が、Ｎ−ＭＯＳトランジスタ８４２のゲート容量に対して並列に接続されている。そのため、ラッチ回路８０２に供給された電源電圧によって各トランジスタのゲート容量を充電する際には、Ｎ−ＭＯＳトランジスタ８４２のゲート容量の充電が遅くなる。
そうすると、Ｎ−ＭＯＳトランジスタ８２２のゲート容量と、Ｐ−ＭＯＳトランジスタ８３２のゲート容量の充電が、Ｎ−ＭＯＳトランジスタ８４２のゲート容量の充電よりも先に終了する。これにより、Ｐ−ＭＯＳトランジスタ８３２及びＮ−ＭＯＳトランジスタ８２２の状態がＮ−ＭＯＳトランジスタ８４２よりも先に規定される（オン状態となる）。なお、上記の説明において、各トランジスタにおけるスイッチング周波数などの特性は、製造バラツキ分を除いて同一であるものとして説明している。

以上から、電源投入後のラッチ回路８０２は、転送インバータ８０２ｔのＮ−ＭＯＳトランジスタ８２２と、帰還インバータ８０２ｆのＰ−ＭＯＳトランジスタ８３２とがオンした状態で安定する。すなわち、ラッチ回路８０２は、データ入力端子Ｎ１がハイレベルの状態で安定し、駆動用ＴＦＴ４１を介してハイレベルの画像信号（画素データ「１」）が書き込まれたのと同様の状態となる。

以上詳細に説明したように、第１の画素５０１及び第２の画素５０２は、第１実施形態に係る第１の画素４０１及び第２の画素４０２と同様に、電源投入時に必ず所定の電位（画像信号）を保持した状態で安定する。
したがって、表示部５の特定位置に第１の画素５０１又は第２の画素５０２を配置することで、所定の画像データが書き込まれたのと同様の初期化状態を、電源投入によって表示部５に形成することができる。そして、この初期化状態の表示部５において、共通電極３７に電位を入力すれば、第１の画素５０１と第２の画素５０２の配列に基づく画像を表示させることができる。

そして、本実施形態の電気泳動表示装置２００によれば、特定の画素４０のみを例えば第１の画素５０１とし、他の画素４０を第２の画素５０２とすることで、電源投入時に所定の画像（ロゴ等）を表示したり、所定の条件を満たす場合に警告画像を表示することができる。
また、表示部５の全体を第１の画素５０１又は第２の画素５０２により構成すれば、表示部全体を全黒表示又は全白表示することができるので、画像消去動作と同様の動作を実行することができる。
なお、初期化状態を利用した駆動方法の具体例については後段で詳細に説明する。

なお、以上に説明した第１の実施形態では第１及び第２の画素４０１、４０２により表示部５を構成し、第２の実施形態では第１及び第２の画素５０１、５０２により表示部５を構成することとしたが、表示部５を第１実施形態に係る第１の画素４０１と、第２実施形態に係る第２の画素５０２とにより構成してもよい。あるいは、第１実施形態に係る第２の画素４０２と、第２実施形態に係る第１の画素５０１とを組み合わせてもよい。

また、第２の実施形態では、キャパシタＣ１，Ｃ２は、低電位電源端子ＰＬと接続されていたが、高電位電源端子ＰＨに接続する構成であっても良い。
この場合、図６（ａ）においては、キャパシタＣ１を、データ入力端子Ｎ１と高電位電源端子ＰＨとの間に接続する。これにより、キャパシタＣ１がＰ−ＭＯＳトランジスタ８１１のゲート容量に対して並列に接続されることになり、当該トランジスタにおけるゲート容量の充電が遅くなるため、Ｐ−ＭＯＳトランジスタ８３１及びＮ−ＭＯＳトランジスタ８２１の状態が先に規定される（オン状態となる）。

同様に、図６（ｂ）においては、キャパシタＣ２を、データ出力端子Ｎ２と高電位電源端子ＰＨとの間に接続する。これにより、キャパシタＣ２がＰ−ＭＯＳトランジスタ８３２のゲート容量に対して並列に接続されることになり、当該トランジスタにおけるゲート容量の充電が遅くなるため、Ｐ−ＭＯＳトランジスタ８１２及びＮ−ＭＯＳトランジスタ８４２の状態が先に規定される（オン状態となる）
この構成であっても、上記実施形態と同様な作用効果を得ることができる。

［変形例；第２実施形態］
また、上記実施形態では、イニシャル時におけるラッチ回路の記憶内容を定めるために、キャパシタを付加した構成としたが、同様にゲート容量の充電時間を変えることが可能な他の構成を採用しても良い。
具体的には、図６（ａ）において、キャパシタＣ１ではなく、抵抗素子を付加した構成を採用してもよい。図２７（ａ）には、抵抗素子Ｒ１を有するラッチ回路８０１Ａを備えた第１の画素５０１Ａの回路図が示されている。

図６（ａ）では、ラッチ回路８０１のデータ入力端子Ｎ１と低電位電源端子ＰＬとの間にキャパシタＣ１を接続しているのに対して、図２７（ａ）に示す第１の画素５０１Ａでは、ラッチ回路８０１ＡのＰ−ＭＯＳトランジスタ８３１のソース端子と、高電位電源端子ＰＨとの間に、抵抗素子Ｒ１が介挿されている。

この構成によれば、抵抗素子Ｒ１の作用によって、高電位電源端子ＰＨからＰ−ＭＯＳトランジスタ８３１に流れる電流が、高電位電源端子ＰＨからＰ−ＭＯＳトランジスタ８１１に流れる電流よりも小さくなる。これにより、Ｐ−ＭＯＳトランジスタ８１１のゲート容量は、Ｐ−ＭＯＳトランジスタ８３１のゲート容量よりも短時間に充電されることとなる。したがって、Ｐ−ＭＯＳトランジスタ８１１の状態は、Ｐ−ＭＯＳトランジスタ８３１よりも先に規定される（オン状態となる）。

同様に、図６（ｂ）に示した第２の画素に対応する構成では、図２７（ａ）の抵抗素子Ｒ１に代えて、Ｐ−ＭＯＳトランジスタ８１１のソース端子と高電位電源端子ＰＨとの間に抵抗素子を接続する。
このような構成とすることで、高電位電源端子ＰＨからＰ−ＭＯＳトランジスタ８１１に流れる電流が、高電位電源端子ＰＨからＰ−ＭＯＳトランジスタ８３１に流れる電流よりも少なくなるので、Ｐ−ＭＯＳトランジスタ８３１の状態がＰ−ＭＯＳトランジスタ８１１よりも先に規定される。これにより、上記実施形態と同様な作用効果を得ることができる。
なお、各トランジスタにおける抵抗素子以外の構成は、同様であるものとして説明している。
また、この構成の具体的なトランジスタ構造や配線構造は、後段の実施例において図２１及び図２７（ｂ）を参照して詳細に説明する。

（駆動方法）
次に、上述した第１及び第２の実施形態の電気泳動表示装置１００、２００の駆動方法について図面を参照しつつ詳細に説明する。
先に記載のように、第１及び第２の実施形態に係る電気泳動表示装置１００、２００、及びそれらの実施形態に係る変形例の電気泳動表示装置は、同等の機能を具備している。したがって、以下の駆動方法の説明では、第１実施形態に係る電気泳動表示装置１００を用いた駆動方法についてのみ説明することとする。

［第１の駆動方法（初期化状態を利用した画像表示）］
まず、初期化状態を利用して画像の表示を行う場合について、図７から図９を参照して説明する。
図７は、第１の駆動方法に係るフローチャートを示す図である。図８は、図７に示すステップを含むタイミングチャートである。図９は、第１の駆動方法による表示部５の状態変化を示す図である。

第１の駆動方法は、電気泳動表示装置１００の起動シーケンスの一部を構成するものであり、より詳しくは、電気泳動表示装置１００の起動時に、表示部５に予め形成されているロゴ画像を表示させる動作を実行するものである。

まず、第１の駆動方法が適用される電気泳動表示装置の表示部５には、図９に示すように、第１の画素４０１からなる画素４０と、第２の画素４０２からなる画素４０とが混在しており、第１及び第２の画素４０１、４０２により特定のロゴ画像を形成するように配置されている。なお、図９に示す表示部５は、第１及び第２の画素４０１、４０２の配置態様を例示するものに過ぎない。

図９において、第１の画素４０１は、矩形の記号で示したラッチ回路７０１と、逆Ｌ形の記号で示した電気泳動素子３２とによって示されている。また第２の画素４０２は、丸形の記号で示したラッチ回路７０２と、逆Ｌ形の記号で示した電気泳動素子３２とによって示されている。
そして、図９（ｃ）に示すように、黒塗りの画素として示す第１の画素４０１が、表示部５に黒色文字のロゴ画像「ＬＯＧＯ」を形成するように配置されており、白抜きの画素として示す第２の画素４０２が、第１の画素４０１以外の領域に背景として配置されている。

図７に示すように、第１の駆動方法は、初期画像表示ステップＳＴ１１と、電源オフステップＳＴ１２とを有する。
初期画像表示ステップＳＴ１１（初期画像表示期間）は、ラッチ回路７０１、７０２を電源オン状態とすることでラッチ回路７０１、７０２を初期化するメモリ初期化ステップＳＴ１１Ａと、共通電極３７に所定のパルスを入力することで表示部５に予め形成されている初期画像を表示する画像表示ステップＳＴ１１Ｂとを含む。

図８には、初期画像表示ステップＳＴ１１を含む一連の動作に係るタイミングチャートが示されている。また図８には、図９に示す第１の画素４０１及び第２の画素４０２における端子や電極の電位が示されている。すなわち、高電位電源線５０（高電位電源端子ＰＨ）の電位Ｖｄｄと、低電位電源線４９（低電位電源端子ＰＬ）の電位Ｖｓｓと、第１の画素４０１に属するラッチ回路７０１のデータ入力端子Ｎ１の電位Ｎ１ａと、第２の画素４０２に属するラッチ回路７０２のデータ入力端子Ｎ１の電位Ｎ１ｂと、共通電極３７の電位Ｖcomと、第１の画素４０１に属する画素電極３５の電位Ｖａと、第２の画素４０２に属する画素電極３５の電位Ｖｂと、が示されている。

以下、第１の駆動方法について詳細に説明する。
まず、図８に示す電源オフ期間ＳＴ０では、電気泳動表示装置１００が電源オフ状態であり、画素４０に接続された各配線はハイインピーダンス状態（Ｈｉ−Ｚ）となっている。したがって、第１の画素４０１及び第２の画素４０２のラッチ回路７０１、７０２は電源オフ状態であり、それらの記憶内容は失われている。図９（ａ）では、ラッチ回路７０１、７０２が電源オフ状態であることを示すために、これらを点線の記号で表示した。

なお、かかる電源オフ状態における電気泳動素子３２の状態は、電源オフ状態に移行する直前の動作により決定されるため不定であるが、本例では、図９（ａ）に示すように、表示部５の全体が白表示（全白表示）されているものとする。ただし電源オフ期間ＳＴ０における表示部５の状態は任意であり、表示部５の全体が黒表示やグレー表示されていてもよく、画像が表示された状態であってもよい。

次に、電気泳動表示装置１００を電源オン状態とし、コントローラ６３等に電源を供給することで起動シーケンスを実行する。これにより、起動シーケンスに含まれる初期画像表示ステップＳＴ１１が実行される。
まず、メモリ初期化ステップＳＴ１１Ａでは、図８に示すように、高電位電源線５０及び低電位電源線４９に所定の電源電位（ハイレベル電位ＶＨ；例えば１５Ｖ、ローレベル電位ＶＬ；例えば０Ｖ）が入力され、ラッチ回路７０１、７０２が電源オン状態とされる。

ここで、本実施形態の電気泳動表示装置１００では、上述したように、第１の画素４０１及び第２の画素４０２のラッチ回路７０１、７０２は、電源電圧の供給によってそれぞれ所定の電位状態に安定するように設計されている。
したがって、図８に示すように、第１の画素４０１は、ラッチ回路７０１のデータ入力端子Ｎ１の電位Ｎ１ａがローレベル電位ＶＬ（Ｖｓｓ）である状態に初期化される。また、第２の画素４０２は、ラッチ回路７０２のデータ入力端子Ｎ１の電位Ｎ１ｂがハイレベル電位ＶＨ（Ｖｄｄ）である状態に初期化される。

図９（ｂ）には、上記の初期化状態にある第１及び第２の画素４０１、４０２が概念的に示されている。同図において、第１の画素４０１のラッチ回路７０１は黒塗りの矩形の記号で示され、第２の画素４０２のラッチ回路７０２は白抜きの丸形の記号で示されている。
なお、ラッチ回路７０１にローレベル電位ＶＬを保持した状態は、第１の画素４０１を黒表示する際のラッチ回路７０１の電位状態に一致するため、図９（ｂ）ではラッチ回路７０１を示す記号を黒塗りとして概念的に示した。また、ラッチ回路７０２にハイレベル電位ＶＨを保持した状態は、第２の画素４０２を白表示する際のラッチ回路７０２の電位状態に一致するため、ラッチ回路７０２を示す記号を白抜きとして概念的に示した。

また図８に示すように、ラッチ回路７０１、７０２のデータ出力端子Ｎ２は、それぞれ対応する画素電極３５と接続されているので、上記の初期化状態において第１の画素４０１に属する画素電極３５の電位Ｖａはハイレベル電位ＶＨとなり、第２の画素４０２に属する画素電極３５の電位Ｖｂはローレベル電位ＶＬとなる。しかし、メモリ初期化ステップＳＴ１１Ａが実行される期間では共通電極３７がハイインピーダンス状態であるため、電気泳動素子３２は駆動されず、表示部５は全白表示のままである。

また、メモリ初期化ステップＳＴ１１Ａでは、ラッチ回路７０１、７０２に接続された高電位電源線５０及び低電位電源線４９は駆動されるが、走査線駆動回路６１やデータ線駆動回路６２は駆動されないため、画素４０（４０１、４０２）に接続された走査線６６やデータ線６８、共通電極配線５５（Ｖcom）はいずれもハイインピーダンス状態を維持している。

次に、画像表示ステップＳＴ１１Ｂでは、共通電源変調回路６４が駆動され、図８に示すように共通電極３７に対して矩形波状のパルスが入力される。このパルスは、ハイレベル電位ＶＨ（例えば１５Ｖ）とローレベル電位ＶＬ（例えば０Ｖ）とを周期的に繰り返すものであり、パルス幅は例えば１０〜５００ｍｓ程度である。

そして、共通電極３７に上記パルスが入力されると、共通電極３７がローレベル電位ＶＬである期間において、第１の画素４０１の画素電極３５（Ｖａ；ハイレベル電位ＶＨ）と共通電極３７と間に電位差が生じ、この電位差によって電気泳動素子３２が駆動される。これにより、図５（ｂ）に示したように、第１の画素４０１が黒表示される。
一方、共通電極３７がハイレベル電位ＶＨである期間には、第２の画素４０２の画素電極３５（Ｖｂ；ローレベル電位ＶＬ）と共通電極３７との間に電位差が生じ、この電位差によって電気泳動素子３２が駆動される。これにより、図５（ａ）に示したように、第２の画素４０２が白表示される。
このようにして、図９（ｃ）に示すように、白表示の第２の画素４０２を背景とする黒表示の第１の画素４０１からなるロゴ画像「ＬＯＧＯ」が表示部５に表示される。

その後、電源オフステップＳＴ１２において、図８に示すように、画素４０（４０１、４０２）に接続された各配線がハイインピーダンス状態とされる。これにより、電力を消費することなく表示部５のロゴ画像を保持する。
以上により、起動シーケンスにおける初期画像表示動作（ロゴ画像表示動作）が完了する。その後、残りの起動シーケンスの実行が終了したならば、外部から入力される画像データや内部メモリに保持された画像データを表示部５に表示する通常の画像表示動作モードに移行する。

以上に説明した第１の駆動方法によれば、表示部５を構成する画素４０（４０１、４０２）のラッチ回路７０１、７０２に電源を投入するのみで、表示部５をロゴ画像に対応する画像データを保持した状態とすることができるので、電気泳動表示装置１００の電源オン直後に共通電極３７を駆動するのみで表示部５にロゴ画像を素早く表示することができる。
また、ロゴ画像表示のために走査線駆動回路６１やデータ線駆動回路６２を駆動する必要がないので、極めて低い消費電力でロゴ画像を表示でき、電池電源の電気泳動表示装置に好適に用いることができる。
さらに、電源オン直後にロゴ画像が表示されるため、ロゴ画像を表示する期間を利用して各種回路の初期化動作やメモリからの画像データの読み込みを行うこともできる。また、ロゴ画像を用いて装置起動中である旨やデータ読込中である旨をユーザーに知らせることもできる。

［第２の駆動方法（初期化状態を利用した警告表示）］
次に、初期化状態を利用して画像の表示を行う他の例について、図１０から図１２を参照して説明する。
図１０は、第２の駆動方法に係るフローチャートを示す図である。図１１は、図１０に対応するタイミングチャートである。図１１は、第１の駆動方法における図８に対応する図であり、図１１に示す各部の電位は図８と同様である。図１２は、第２の駆動方法による表示部５の状態変化を示す説明図である。

第２の駆動方法は、電気泳動表示装置１００における警告表示シーケンスを構成するものである。すなわち、電気泳動表示装置１００の稼働時において電池残量が低下した場合等に、表示部５に予め形成されている警告画像を表示させる動作を実行するものである。

第２の駆動方法が適用される電気泳動表示装置１００には、図１に示すように、コントローラ６３に接続された電源電圧監視回路６５が設けられる。また、表示部５には、図１２に示すように、第１の画素４０１からなる画素４０と、第２の画素４０２からなる画素４０とが混在しており、第１及び第２の画素４０１、４０２により特定の警告画像を形成するように配置されている。具体的には、図１２（ｃ）に示すように、黒塗りの画素として示す第１の画素４０１が、表示部５に黒色の警告画像（空の電池の画像）を形成するように配置されており、白抜きの画素として示す第２の画素４０２が、第１の画素４０１以外の領域に背景として配置されている。
なお、図１２において、第１及び第２の画素４０１、４０２は、図９と同様にラッチ回路７０１又はラッチ回路７０２と、電気泳動素子３２とを用いて示している。

図１０に示すように、第２の駆動方法は、電池残量警告の有無を判定するステップＳＴ２０を有しており、ステップＳＴ２０の判定結果に基づいてステップＳＴ２１〜２３とステップＳＴ５０のいずれかが実行される。ステップＳＴ２１〜２３は警告表示動作において実行されるステップであり、ステップＳＴ５０は通常の表示動作において実行されるステップである。
警告表示動作に係るステップは、電気泳動表示装置１００をスタンバイモードに移行させるスタンバイ化ステップＳＴ２１と、警告用の画像として用意されている初期画像を表示する初期画像表示ステップＳＴ２２と、電気泳動表示装置の電源を遮断する電源停止ステップＳＴ２３とからなる。

以下、第２の駆動方法について詳細に説明する。
第２の駆動方法において、図１０に示すステップＳＴ２０は、電源電圧監視回路６５からコントローラ６３への割り込み信号の入力により実行される。すなわち、電池残量を監視している電源電圧監視回路６５から電池残量の低下を示す警告信号がコントローラ６３に入力されると、コントローラ６３は、通常表示動作を行うステップＳＴ５０ではなく、警告画像を表示するステップＳＴ２１〜ＳＴ２３を実行する。

警告画像を表示する動作では、まず、スタンバイ化ステップＳＴ２１が実行される。
スタンバイ化ステップＳＴ２１は、各駆動回路の電源をオフ状態とするステップＳＴ２１Ａと、コントローラ６３の一部を停止させるステップＳＴ２１Ｂとを含む。
まず、ステップＳＴ２１Ａでは、走査線駆動回路６１及びデータ線駆動回路６２を電源オフ状態とするとともに、画素４０に電源電圧を供給する高電位電源線５０及び低電位電源線４９を電気的に切断する。すなわち、電池残量低下の警告信号が入力された後に、表示部５において電力を消費しないように、電源供給が停止される。これにより、図１１に示すように、画素４０に接続された各配線はハイインピーダンス状態となる。

次に、ステップＳＴ２１Ｂでは、コントローラ６３を構成する回路のうち、以降の動作（警告表示）で使用されたり、復帰動作に使用される回路以外のものを停止させる。例えば、表示部５に転送する画像データを生成するフレームメモリやその制御回路、画像データの演算処理を行う回路等を停止させる。また場合によっては電源電圧監視回路６５を停止させてもよい。これにより、コントローラ６３における電力消費を抑え、警告画像表示に用いる電源を確保しやすくなる。

なお、第２の駆動方法において、後段の初期画像表示ステップＳＴ２２における警告画像表示を確実に行えるだけの電池残量を確保できる場合には、スタンバイ化ステップＳＴ２１を設けなくても構わない。ただし、この場合にも、画素４０のラッチ回路７０１、７０２を初期化状態とするために、高電位電源線５０及び低電位電源線４９のハイインピーダンス化を少なくとも一度実行しなければならない。

次に、初期画像表示ステップＳＴ２２が実行される。
初期画像表示ステップＳＴ２２は、図１０に示すように、ラッチ回路７０１、７０２を電源オン状態とするメモリ初期化ステップＳＴ２２Ａと、共通電極３７に所定のパルスを入力する画像表示ステップＳＴ２２Ｂとが実行される。図１１には、初期画像表示ステップＳＴ２２を含む一連の動作におけるタイミングチャートが示されている。

初期画像表示ステップＳＴ２２における具体的な動作は、第１の駆動方法における初期画像表示ステップＳＴ１１と同様である。
まず、メモリ初期化ステップＳＴ２２Ａでは、図１１及び図１２に示すように、スタンバイ化ステップＳＴ２１で電源オフ状態とされたラッチ回路７０１、７０２への電源供給が再開される。これにより、図１２（ｂ）に示すように、ラッチ回路７０１、７０２が、それぞれ所定の電位（画像信号）を保持した初期化状態となる。
続いて、初期画像表示ステップＳＴ２２Ｂでは、共通電極３７に矩形波状のパルスが入力される。これにより、図１２（ｃ）に示すように、各々の画素４０（４０１、４０２）の電気泳動素子３２が駆動され、第１の画素４０１は黒表示、第２の画素４０２は白表示となる。その結果、表示部５に警告画像が表示される。

表示部５に警告画像が表示されたならば、電源停止ステップＳＴ２３が実行される。
電源停止ステップＳＴ２３では、電気泳動表示装置１００の電源が停止される。これにより、図１１に示すように、画素４０（４０１、４０２）に接続された各配線がハイインピーダンス状態とされる。初期画像表示ステップＳＴ２２において表示部５に表示された警告画像は、電気泳動素子３２の記憶性によってその表示状態を保持する。

以上に説明したように、第２の駆動方法では、電源電圧が低下したときに、表示部５に予め形成されている初期画像である警告画像を表示する。そして、この警告画像表示は、走査線駆動回路６１やデータ線駆動回路６２を駆動することなく実行することができるので、表示動作における消費電力は極めて低い。よって、残量が低下した電池であってもほぼ確実に表示動作を実行させることができる。

なお、第２の駆動方法は、無線による電力駆動や太陽電池駆動の電気泳動表示装置にも好適に用いることができる。これらの駆動方式の場合、電源のパワーが小さく、しかも電源供給が突然停止するが、電気泳動表示装置に搭載された電源に十分な容量のキャパシタを搭載しておくことで、確実な警告画像表示が可能である。

また、初期画像表示ステップＳＴ２２に先立ってスタンバイ化ステップＳＴ２１を実行すれば、警告表示に不要な回路の電力消費を抑えることができるので、警告画像表示のための電源を確保しやすくなり、警告画像表示の確実性をさらに高めることができる。

［第３の駆動方法（初期化状態を利用した画像消去）］
次に、初期化状態を利用して画像の消去を行う例について、図１３から図１６を参照して説明する。
図１３は、第３の駆動方法に係るフローチャートを示す図である。図１４は、図１３に対応するタイミングチャートである。図１５は、第３の駆動方法による表示部５の状態変化を示す説明図である。

第３の駆動方法は、電気泳動表示装置１００における画像更新シーケンスを構成するものである。すなわち、表示部５に表示されている画像を消去する動作と、表示が消去された表示部５に対して新たな画像データに基づく画像を表示させる動作とを実行するものである。

第３の駆動方法が適用される電気泳動表示装置１００の表示部５は、図１５（ｂ）に示すように、白抜きの画素として示す第２の画素４０２が、表示部５の全体に配置されている構成である。なお、図１５において、第２の画素４０２は、図９と同様にラッチ回路７０２と電気泳動素子３２とを用いて示している。

また本実施形態では、表示部５が第２の画素４０２のみで構成され、画像消去ステップＳＴ３１の実行により表示部５が白消去（全白表示）される場合について説明するが、第１の画素４０１のみで構成されていてもよいのはもちろんである。第１の画素４０１のみで表示部５を構成した場合、画像消去ステップＳＴ３１において表示部５が黒消去（全黒表示）される。

図１３に示すように、第３の駆動方法は、表示部５の画像を消去する画像消去ステップＳＴ３１と、表示部５に新たな画像を表示する更新画像表示ステップＳＴ３２（画像表示期間）と、表示部５に接続された各回路の電源をオフ状態とする電源オフステップＳＴ３３とを含む。

図１４には、上記の各ステップＳＴ３１〜３３を含む一連の動作に係るタイミングチャートが示されている。また図１４には、図１５に示す画素４０（第２の画素４０２）のうちから選択した２つの画素４０Ａ、４０Ｂにおける端子や電極の電位が示されている。具体的には、高電位電源線５０（高電位電源端子ＰＨ）の電位Ｖｄｄと、低電位電源線４９（低電位電源端子ＰＬ）の電位Ｖｓｓと、画素４０Ａに接続されたデータ線６８の電位Ｄ_Ａと、画素４０Ｂに接続されたデータ線６８の電位Ｄ_Ｂと、画素４０Ａに属するラッチ回路７０２のデータ入力端子Ｎ１の電位Ｎ１Ａと、画素４０Ｂに属するラッチ回路７０２のデータ入力端子Ｎ１の電位Ｎ１Ｂと、共通電極３７の電位Ｖcomと、画素４０Ａに属する画素電極３５の電位Ｖ_Ａと、画素４０Ｂに属する画素電極３５の電位Ｖ_Ｂと、が示されている。

以下、第３の駆動方法について詳細に説明する。
まず、図１４に示す電源オフ期間ＳＴ３０では、表示部５に接続された各回路が電源オフ状態とされ、画素４０に接続された各配線はハイインピーダンス状態となっている。すなわち、前フレームにおいて表示部５に表示された画像を保持している状態である。

そして、画像更新動作が開始されると、画像消去ステップＳＴ３１が実行される。この画像消去ステップＳＴ３１は、本発明に係る初期画像表示ステップであり、メモリ初期化ステップＳＴ３１Ａと、白色画像表示ステップＳＴ３１Ｂとを含む。
画像消去ステップＳＴ３１における具体的な動作は、先に説明した第１の駆動方法における初期画像表示ステップＳＴ１１や第２の駆動方法における初期画像表示ステップＳＴ２２と同様である。

画像消去ステップＳＴ３１では、まず、メモリ初期化ステップＳＴ３１Ａが実行される。
メモリ初期化ステップＳＴ３１Ａでは、図１４に示すように、高電位電源線５０及び低電位電源線４９に所定の電源電位（ハイレベル電位ＶＨ；例えば１５Ｖ、ローレベル電位ＶＬ；例えば０Ｖ）が入力され、画素４０のラッチ回路７０２が電源オン状態となる。これにより、図１４に示すように、すべての画素４０のラッチ回路７０２は、データ入力端子Ｎ１の電位（Ｎ１Ａ、Ｎ１Ｂ）がハイレベル電位ＶＨである状態に初期化される。

図１５（ａ）には、上記の初期化状態にある画素４０が概念的に示されている。すなわち、各画素４０の電気泳動素子３２は、電源オフ期間ＳＴ３０における表示状態（図では縞状の模様）を保持しているが、すべての画素４０のラッチ回路７０２は、一様にハイレベル電位ＶＨ（Ｖｄｄ）を保持した状態となっている。なお、表示部５の表示が変化しないのはメモリ初期化ステップＳＴ３１Ａの期間において共通電極３７がハイインピーダンス状態とされているからである。

次に、画像表示ステップＳＴ３１Ｂでは、図１４に示すように、共通電極３７に対して、ハイレベル電位ＶＨ（例えば１５Ｖ）とローレベル電位ＶＬ（例えば０Ｖ）とを周期的に繰り返す矩形波状のパルスが入力される。これにより、共通電極３７がハイレベル電位ＶＨである期間に、画素４０の画素電極３５（Ｖ_Ａ、Ｖ_Ｂ；ローレベル電位ＶＬ）と共通電極３７との間に電位差が生じ、この電位差によって電気泳動素子３２が駆動される。その結果、図１５（ｂ）に示すように、すべての画素４０が白表示され、白表示の画素４０によって表示部５の画像が消去される（全白消去）。
なお、白色画像表示ステップＳＴ３１Ｂにおいて、表示部５のすべての画素電極３５はローレベル電位ＶＬであるから、当該期間において共通電極３７に入力する信号は矩形波状のパルスである必要はなく、ハイレベル電位ＶＨの定電位信号であってもよい。

表示部５の画像が消去されたならば、更新画像表示ステップＳＴ３２が実行される。更新画像表示ステップＳＴ３２は、図１３に示すように、電源オンステップＳＴ３２Ａと、画像信号入力ステップＳＴ３２Ｂと、画像表示ステップＳＴ３２Ｃとを含む。

まず、電源オンステップＳＴ３２Ａでは、走査線駆動回路６１及びデータ線駆動回路６２に電源電圧が供給され、各回路がオン状態とされる。また画素４０の各配線が駆動回路において電気的に接続され、信号入力可能な状態とされる。具体的には、走査線６６及びデータ線６８にそれぞれローレベル（Ｌ；例えば０Ｖ）が入力される。

また、このステップにおいて、高電位電源線５０の電位Ｖｄｄが、初期画像表示ステップＳＴ３１Ｂにおけるハイレベル電位ＶＨから、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）に降圧される。
これにより、ラッチ回路７０２の保持電圧（電位Ｎ１Ａ、Ｎ１Ｂ）もハイレベル電位ＶＨから画像信号入力用のハイレベル電位ＶＭに低下するので、データ線駆動回路６２を低電圧（５Ｖ）で駆動してもラッチ回路７０２に対して画像信号を書き込めるようになる。

次に、画像信号入力ステップＳＴ３２Ｂでは、走査線６６に選択信号（７Ｖのハイレベル）が入力される。これにより、選択された走査線６６に属する画素４０の駆動用ＴＦＴ４１がオンされ、選択された画素４０に接続されたデータ線６８からラッチ回路７０２に、表示画像に応じた画像信号が入力される。ラッチ回路７０２は入力された画像信号を記憶する。

図１５に示す画素４０Ａのラッチ回路７０２にはローレベル（Ｌ）の画像信号が入力され、データ入力端子Ｎ１の電位Ｎ１Ａがローレベル電位ＶＬとなる。また、画素４０Ａのラッチ回路７０２のデータ出力端子Ｎ２と接続された画素電極３５の電位Ｖ_Ａがハイレベル電位ＶＭとなる。
一方、画素４０Ｂのラッチ回路７０２にはハイレベル（Ｈ）の画像信号が入力され、データ入力端子Ｎ１の電位Ｎ１Ｂがハイレベル電位ＶＭとなる。また、画素４０Ｂのラッチ回路７０２のデータ出力端子Ｎ２と接続された画素電極３５の電位Ｖ_Ｂがローレベル電位ＶＬとなる。

このようにしてすべての画素４０に画像信号が入力されたならば、画像表示ステップＳＴ３２Ｃが実行される。
画像表示ステップＳＴ３２Ｃでは、高電位電源線５０の電位Ｖｄｄが、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）から、画像表示用のハイレベル電位ＶＨ（例えば１５Ｖ）に引き上げられる。低電位電源線４９の電位はローレベル電位ＶＬ（例えば０Ｖ）のままである。
これにより、画素４０Ａにおいて、ラッチ回路７０２のデータ出力端子Ｎ２から出力される電位がハイレベル電位ＶＨに上昇し、画素電極３５の電位Ｖ_Ａもハイレベル電位ＶＨに上昇する。
なお、画素４０Ｂにおいて画素電極３５の電位Ｖ_Ｂ（ローレベル電位ＶＬ）は変動しない。

また、共通電極３７に対して、ハイレベル電位ＶＨ（例えば１５Ｖ）とローレベル電位ＶＬ（例えば０Ｖ）とを周期的に繰り返す矩形波状のパルスが入力される。
画素４０Ａでは、画素電極３５の電位Ｖ_Ａはハイレベル電位ＶＨであるから、共通電極３７がローレベル電位ＶＬである期間に、画素電極３５と共通電極３７との電位差によって電気泳動素子３２が駆動され、図１５（ｃ）に示すように黒表示される。
一方、画素４０Ｂでは、画素電極３５の電位Ｖ_Ｂはローレベル電位ＶＬであるから、共通電極３７がハイレベル電位ＶＨである期間に、画素電極３５と共通電極３７との電位差によって電気泳動素子３２が駆動され、図１５（ｃ）に示すように白表示される。
このようにして、図１５（ｃ）に示すように、各画素４０に書き込まれた画像信号に基づく画像（図では円形模様）が表示部５に表示される。

その後、電源オフステップＳＴ３３が実行され、図１４に示すように、画素４０に接続された各配線がハイインピーダンス状態とされる。これにより、電力を消費することなく表示部５の画像を保持する。

以上に説明したように、第３の駆動方法によれば、表示部５のすべてのラッチ回路７０２を電源オフ状態とした後、再度電源を投入し、共通電極３７を駆動するのみで、表示部５のすべての画素４０を白表示し、表示画像を消去することができる。
そして、画像消去動作に際して、走査線駆動回路６１及びデータ線駆動回路６２を動作させる必要がないため、極めて少ない電力消費により画像消去を行うことができる。したがって、電気泳動表示装置１００の稼働時の消費電力を低く抑えることができる。

（第３の実施形態）
図１６は、本発明の第３の実施形態に係る電気泳動表示装置３００の概略構成図である。図１７は、電気泳動表示装置３００に備えられた画素４３０の回路構成図である。
先の第１及び第２の実施形態及びそれらの変形例では、ラッチ回路７０１等のデータ出力端子Ｎ２に画素電極３５が直接接続されている構成の画素４０を備えた電気泳動表示装置について説明したが、本発明に係る電気泳動表示装置の画素構造としては、図１７に示す画素４３０も採用することができる。
なお、図１６及び図１７において、先の実施形態で参照した各図と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

電気泳動表示装置３００は、図１６に示すように、複数の画素４３０が配列された表示部５を備えており、表示部５の周辺に、走査線駆動回路６１、データ線駆動回路６２、コントローラ６３、及び共通電源変調回路６４が配置されている。表示部５には、走査線６６、データ線６８、共通電極配線５５に加えて、共通電源変調回路６４から延びる第１の制御線９１及び第２の制御線９２が延在している。

図１７に示す画素４３０は、駆動用ＴＦＴ４１と、ラッチ回路９００と、スイッチ回路８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４３０には、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０と、第１の制御線９１と、第２の制御線９２と、が接続されている。

ラッチ回路９００は、第１及び第２の実施形態とそれらの変形例に係るラッチ回路により構成される。すなわち、図２及び図６、図２７に示したラッチ回路７０１、７０２、８０１、８０２、８０１Ａ等により構成される。
ラッチ回路９００をラッチ回路７０１、８０１、８０１Ａのいずれかと同様の構成とすれば、画素４３０は、先の実施形態における第１の画素４０１又は５０１、５０１Ａと同様に動作するものとなる。一方、ラッチ回路９００をラッチ回路７０２、８０２のいずれかと同様の構成とすれば、画素４３０は、第２の画素４０２又は５０２と同様に動作するものとなる。

スイッチ回路８０は、ラッチ回路９００と画素電極３５との間に介挿されており、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを有している。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とを有している。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８１のゲート端子はラッチ回路９００のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子はラッチ回路９００のデータ出力端子Ｎ２に接続されている。

第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とを有している。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８３のゲート端子はラッチ回路９００のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子はラッチ回路９００のデータ入力端子Ｎ１に接続されている。

上記構成を備えた本実施形態の電気泳動表示装置３００において表示部５に画像を表示させるには、駆動用ＴＦＴ４１を介してラッチ回路９００のデータ入力端子Ｎ１に画像信号を入力し、ラッチ回路９００に画像信号を電位として記憶させる。すると、ラッチ回路９００のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から画像信号に対応する電位が出力され、スイッチ回路８０に入力される。

例えば、高電位電源線５０の電位Ｖｄｄがハイレベル電位ＶＨ、低電位電源線４９の電位Ｖｓｓがローレベル電位ＶＬであるとすると、ラッチ回路９００がローレベルの画像信号を保持している場合、データ入力端子Ｎ１はローレベル電位ＶＬ（Ｖｓｓ）、データ出力端子Ｎ２はハイレベル電位ＶＨ（Ｖｄｄ）となるので、スイッチ回路８０の第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１と画素電極３５とが接続される。これにより、第１の制御線９１の電位Ｓ１（例えばハイレベル電位ＶＨ）が画素電極３５に画像表示用の電位として入力される。

一方、ラッチ回路９００がハイレベルの画像信号を保持している場合、データ入力端子Ｎ１はハイレベル電位ＶＨ（Ｖｄｄ）、データ出力端子Ｎ２はローレベル電位ＶＬ（Ｖｓｓ）となるので、スイッチ回路８０の第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２と画素電極３５とが接続される。これにより、第２の制御線９２の電位Ｓ２（例えばローレベル電位ＶＬ）が画素電極３５に画像表示用の電位として入力される。

そして、共通電極３７に例えばハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形波状のパルスを入力することで、画素電極３５と共通電極３７との電位差に基づいて画素４３０を黒表示又は白表示することができる。

本実施形態の電気泳動表示装置３００では、ラッチ回路９００が、第１及び第２実施形態に係るラッチ回路７０１、７０２、８０１、８０２のいずれかにより構成されるものであるから、第１及び第２の実施形態に係る電気泳動表示装置１００、２００と同様の作用効果を得ることができる。
すなわち、特定の画素のみを例えばラッチ回路７０１（８０１）を備えた画素４３０（第１の画素）とし、他の画素をラッチ回路７０２（８０２）を備えた画素４３０（第２の画素）とすることで、電源投入時に所定の画像（ロゴ等）を表示したり、所定の条件を満たす場合に警告画像を表示することができる。また、表示部５の全体を上記の第１の画素又は第２の画素により構成すれば、電源投入時に表示部全体を全黒表示又は全白表示することができるので、画像消去動作と同様の動作を実行することができる。

なお、本実施形態の場合、画素電極３５に入力される電位は、スイッチ回路８０により選択された第１の制御線９１又は第２の制御線９２の電位である。そのため、ラッチ回路９００を初期化状態とした後に表示部５に初期画像を表示させるには、第１及び第２の制御線９１、９２に電位を入力する必要がある。
つまり、第１の駆動方法における画像表示ステップＳＴ１１Ｂや、第２の駆動方法における画像表示ステップＳＴ２２Ｂ、第３の駆動方法における画像表示ステップＳＴ３１Ｂにおいて、共通電極３７への信号入力とともに、第１及び第２の制御線９１、９２への電位入力を行う必要がある。

また、本実施形態の電気泳動表示装置３００では、ラッチ回路９００と画素電極３５との間に、スイッチ回路８０が介在しているので、スイッチ回路８０に接続された第１及び第２の制御線９１、９２の電位を操作することにより、ラッチ回路９００の保持電位によらない表示部５の表示制御を行うことができる。
例えば、第１及び第２の制御線９１、９２に入力するハイレベル電位ＶＨとローレベル電位ＶＬを入れ替え、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスを入力することで、表示部５の表示画像を反転させて表示することができる。
また、第１及び第２の制御線９１、９２を操作することにより表示部５の消去動作を行うこともできる。すなわち、第１及び第２の制御線９１、９２の双方にハイレベル電位ＶＨを入力し、共通電極３７にローレベル電位ＶＬを入力すれば、表示部５を全面黒表示により消去することができる。あるいは、第１及び第２の制御線９１、９２の双方にローレベル電位ＶＬを入力し、共通電極３７にハイレベル電位ＶＨを入力すれば、表示部５を全面白表示により消去することができる。

（電子機器）
次に、先の実施形態に係る電気泳動表示装置１００（２００、３００）を、電子機器に適用した場合について説明する。
図１８は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、先の実施形態に係る電気泳動表示装置１００（２００、３００）からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。

図１９は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、先の実施形態に係る電気泳動表示装置１００（２００、３００）を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図２０は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、画像表示部に本発明に係る電気泳動表示装置１００（２００、３００）が採用されているので、省電力性に優れた高機能の画像表示部を備える電子機器となっている。
なお、図１８から図２０に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の画像表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

以下、実施例により本発明をさらに詳細に説明する。
図２１は、本発明の実施例に係る電気泳動表示装置における１画素の配線レイアウト図である。
なお、図２１は、画素レイアウトの基本構成を示すものであり、後段の第１〜第６実施例に係る画素回路では、図２１に示すラッチ回路７０に代えて、図２２〜２７に示すラッチ回路が採用される。

図２１に示す画素４０には、駆動用ＴＦＴ４１と、ラッチ回路７０と、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０とが設けられている。
なお、図２１に示す各配線等は、層間絶縁膜を介して積層された複数の配線層のいずれかに形成されている。以下の説明では、ＴＦＴを構成する半導体層が形成された配線層を「半導体形成層」、走査線６６やゲート電極が形成された配線層を「ゲート配線層」、データ線６８、ソース電極及びドレイン電極が形成された配線層を「ソース配線層」と称することがある。

駆動用ＴＦＴ４１は、矩形状の半導体層４１ａと、平面視略Ｕ形のゲート電極４１ｂと、データ線６８から分岐された２本のソース電極４１ｃ、４１ｄと、半導体層４１ａ上から画素４０の中央側へ延びるドレイン電極４１ｅとを有している。

ゲート電極４１ｂは、Ｕ形の２本の腕部において半導体層４１ａと平面視で重なる位置に形成されている。ゲート電極４１ｂの一方の腕部の先端からは接続部４１ｆが延出されている。接続部４１ｆは、図示上下方向に延在する走査線６６の近傍まで延びている。接続部４１ｆの先端部には、接続部４１ｆ（ゲート電極４１ｂ）と走査線６６とを接続する平面視矩形状の中継層６６ａが形成されている。中継層６６ａはコンタクトホールＨ１を介して接続部４１ｆと接続され、コンタクトホールＨ２を介して走査線６６と接続されている。

ソース電極４１ｃ、４１ｄは、図示左右方向に延在するデータ線６８から画素４０の内側（図示上方）に向かって分岐され、ゲート電極４１ｂの図示左側及び右側で半導体層４１ａと平面視で重なる位置まで延出されている。ソース電極４１ｃ、４１ｄと半導体層４１ａとは、それぞれが重なる位置に形成されたコンタクトホールＨ３、Ｈ４を介して接続されている。

ドレイン電極４１ｅは、半導体層４１ａと平面視で重なる位置に形成されたコンタクトホールＨ５を介して半導体層４１ａと接続されている。またドレイン電極４１ｅは、半導体層４１ａから離れた側の先端部に形成されたコンタクトホールＨ６を介して接続配線７８に接続されている。接続配線７８は、駆動用ＴＦＴ４１とラッチ回路７０とを接続する配線である。

ラッチ回路７０は、転送インバータ７０ｔと、帰還インバータ７０ｆとを有する。図２１に示すラッチ回路７０では、図示上側に転送インバータ７０ｔが配置され、図示下側に帰還インバータ７０ｆが配置されている。

ラッチ回路７０は、第１実施形態に係るラッチ回路７０１、７０２、及び第２実施形態に係るラッチ回路８０１、８０２、並びにこれらの実施形態の変形例に係るラッチ回路に対応する。
また、転送インバータ７０ｔは、第１実施形態に係る転送インバータ７０１ｔ、７０２ｔ、及び第２実施形態に係る転送インバータ８０１ｔ、８０２ｔ、並びにこれらの実施形態の変形例に係る転送インバータに対応する。
さらに、帰還インバータ７０ｆは、第１実施形態に係る帰還インバータ７０１ｆ、７０２ｆ、及び第２実施形態に係る帰還インバータ８０１ｆ、８０２ｆ、並びにこれらの実施形態の変形例に係る帰還インバータに対応する。

転送インバータ７０ｔは、半導体層７５ｔと、ゲート電極７６ｔと、ドレイン電極７７ｔとを備えており、これらの構成部材により構成されたＰ−ＭＯＳトランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。
また、転送インバータ７０ｔには、高電位電源線５０と接続された電源配線５０ａと、低電位電源線４９と接続された電源配線４９ａとが接続されている。

Ｐ−ＭＯＳトランジスタ７１は、第１実施形態に係るＰ−ＭＯＳトランジスタ７１１、７１２、及び第２実施形態に係るＰ−ＭＯＳトランジスタ８１１、８１２、並びにこれらの実施形態の変形例に係るＰ−ＭＯＳトランジスタに対応する。Ｎ−ＭＯＳトランジスタ７２は、第１実施形態に係るＮ−ＭＯＳトランジスタ７２１、７２２、及び第２実施形態に係るＮ−ＭＯＳトランジスタ８２１、８２２、並びにこれらの実施形態の変形例に係るＮ−ＭＯＳトランジスタに対応する。

一方、帰還インバータ７０ｆは、半導体層７５ｆと、ゲート電極７６ｆと、ドレイン電極７７ｆとを備えており、これらの構成部材により構成されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。
また、帰還インバータ７０ｆには、高電位電源線５０と接続された電源配線５０ｂと、低電位電源線４９と接続された電源配線４９ａとが接続されている。

Ｐ−ＭＯＳトランジスタ７３は、第１実施形態に係るＰ−ＭＯＳトランジスタ７３１、７３２、及び第２実施形態に係るＰ−ＭＯＳトランジスタ８３１、８３２、並びにこれらの実施形態の変形例に係るＰ−ＭＯＳトランジスタに対応する。Ｎ−ＭＯＳトランジスタ７４は、第１実施形態に係るＮ−ＭＯＳトランジスタ７４１、７４２、及び第２実施形態に係るＮ−ＭＯＳトランジスタ８４１、８４２、並びにこれらの実施形態の変形例に係るＮ−ＭＯＳトランジスタに対応する。

まず、転送インバータ７０ｔについて詳細に説明する。
転送インバータ７０ｔの半導体層７５ｔは、平面視略Ｕ形の２つの部位を、Ｕ形の腕部先端において連結した略Ｗ形に形成されている。半導体層７５ｔのうち図示上側のＵ形の部位がダブルゲート構造のＰ−ＭＯＳトランジスタ７１を構成し、図示下側のＵ形の部位がダブルゲート構造のＮ−ＭＯＳトランジスタ７２を構成している。

ゲート電極７６ｔは、半導体層７５ｔの４本の腕部を横断して図示上下方向に延びている。半導体層７５ｔとゲート電極７６ｔとが交差する４箇所に、Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のチャネル領域それぞれ２つずつ形成されている。ゲート電極７６ｔの帰還インバータ７０ｆ側の先端部には、コンタクトホールＨ１７が形成されている。コンタクトホールＨ１７を介してゲート電極７６ｔと帰還インバータ７０ｆのドレイン電極７７ｆ（出力端子）とが接続されている。

半導体層７５ｔの図示上端側の腕部先端にコンタクトホールＨ７が形成されている。コンタクトホールＨ７を介して半導体層７５ｔ（Ｐ−ＭＯＳトランジスタ７１のソース端子）と電源配線５０ａとが接続されている。電源配線５０ａは、コンタクトホールＨ７の形成位置から高電位電源線５０側へ延びており、高電位電源線５０と重なる位置に形成されたコンタクトホールＨ１０を介して高電位電源線５０と接続されている。

半導体層７５ｔの中央部側端にコンタクトホールＨ８が形成されている。コンタクトホールＨ８を介して半導体層７５ｔ（Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のドレイン端子）とドレイン電極７７ｔとが接続されている。ドレイン電極７７ｔは、コンタクトホールＨ８の形成位置から半導体層７５の外側に直線状に延びており、その先端部に拡幅された領域を有する。ドレイン電極７７ｔ先端の拡幅された領域には、コンタクトホールＨ１２が形成されており、コンタクトホールＨ１２を介して図示略の画素電極３５とドレイン電極７７ｔとが接続されている。また、ドレイン電極７７ｔの直線状の部位にはコンタクトホールＨ１１が形成されている。コンタクトホールＨ１１を介して、ドレイン電極７７ｔと帰還インバータ７０ｆのゲート電極７６ｆとが接続されている。

半導体層７５ｔの下端側の腕部先端にコンタクトホールＨ９が形成されている。コンタクトホールＨ９を介して半導体層７５ｔ（Ｎ−ＭＯＳトランジスタ７２のソース端子）と電源配線４９ａとが接続されている。電源配線４９ａは、コンタクトホールＨ９の形成位置から低電位電源線４９へ延びており、低電位電源線４９と重なる位置に形成されたコンタクトホールＨ１３を介して低電位電源線４９と接続されている。

次に、帰還インバータ７０ｆについて詳細に説明する。
半導体層７５ｆは、平面視略Ｕ形の２つの領域を連結した略Ｗ形に形成されており、その腕部の先端部にはコンタクトホールＨ１４、Ｈ１５、Ｈ１６が形成されている。半導体層７５ｆのうち、図示上側のＵ形の領域がダブルゲート構造のＮ−ＭＯＳトランジスタ７４を構成し、図示下側のＵ形の領域がダブルゲート構造Ｐ−ＭＯＳトランジスタ７３を構成している。

ゲート電極７６ｆは、半導体層７５ｆの４本の腕部を横断して図示上下方向に延びている。半導体層７５ｆとゲート電極７６ｆとが交差する４箇所に、Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のチャネル領域それぞれ２つずつ形成されている。ゲート電極７６ｆは、転送インバータ７０ｔ側に延出され、その先端において転送インバータ７０ｔのドレイン電極７７ｔ（出力端子）と接続されている。

半導体層７５ｆの図示上端側のコンタクトホールＨ１４を介して半導体層７５ｆ（Ｎ−ＭＯＳトランジスタ７４のソース端子）と電源配線４９ａとが接続されている。電源配線４９ａは、平面視Ｌ形に形成されており、コンタクトホールＨ１４は、電源配線４９ａの屈曲部に形成されている。

半導体層７５ｆの図示中央部のコンタクトホールＨ１５を介して、半導体層７５ｆ（Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のドレイン端子）と、ドレイン電極７７ｆ及び接続配線７８とが接続されている。
ドレイン電極７７ｆは、コンタクトホールＨ１５の形成位置から転送インバータ７０ｔ側へ延出されており、その先端部に形成されたコンタクトホールＨ１７を介して転送インバータ７０ｔのゲート電極７６ｔ（入力端子）と接続されている。接続配線７８は、コンタクトホールＨ１５の形成位置から駆動用ＴＦＴ４１側へ延出され、その先端部に形成されたコンタクトホールＨ６を介して駆動用ＴＦＴ４１のドレイン電極４１ｅと接続されている。

なお、本実施形態では、ドレイン電極７７ｆがソース配線層に形成され、接続配線７８がゲート配線層に形成されている。この場合、コンタクトホールＨ１５は、平面的に重なる位置に形成された２つのコンタクトホールを含む。
すなわち、ゲート配線層と半導体形成層との間の層間絶縁膜を貫通して形成され、接続配線７８と半導体層７５ｆとを接続する下層側コンタクトホールと、ソース配線層とゲート配線層との間の層間絶縁膜を貫通して形成され、ドレイン電極７７ｆと接続配線７８とを接続する上層側コンタクトホールとを含むものとなる。
一方、ドレイン電極７７ｆと接続配線７８と駆動用ＴＦＴ４１のドレイン電極４１ｅとは、ソース配線層に形成された単一の配線として形成することもできる。この場合には、コンタクトホールＨ１５はソース配線層から半導体形成層に達する１つのコンタクトホールである。

コンタクトホールＨ１６を介して半導体層７５ｆ（Ｐ−ＭＯＳトランジスタ７３のソース端子）と電源配線５０ｂとが接続されている。電源配線５０ｂは高電位電源線５０へ延びており、高電位電源線５０と重なる位置に形成されたコンタクトホールＨ１７を介して高電位電源線５０と接続されている。

次に、以上の構成を備えた画素４０に適用されるラッチ回路の詳細な構成について、第１実施例〜第６実施例として図２２から図２７を参照しつつ説明する。

（第１実施例）
第１実施例は、先に記載の第１実施形態に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２２は、第１実施例に係るラッチ回路７０１の要部を示す平面図であり、かかるラッチ回路７０１は、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２２には、図２（ａ）に示したラッチ回路７０１のうち、転送インバータ７０１ｔ及び帰還インバータ７０１ｆのみが示されている。また、図２２では、図２（ａ）の回路配置に対応させてラッチ回路を表示しているため、帰還インバータ７０１ｆは、図２１に対して１８０°回転した状態で表示されている。

転送インバータ７０１ｔは、半導体層７５ｔと、ゲート電極７６ｔとを有している。半導体層７５ｔのうち、図示上側の略Ｕ形の部位がＰ−ＭＯＳトランジスタ７１１を構成し、図示下側の略Ｕ形の部位がＮ−ＭＯＳトランジスタ７２１を構成している。本実施例では、半導体層７５ｔにおけるＵ形の腕部の幅（太さ）が部位により異なっており、Ｐ−ＭＯＳトランジスタ７１１を構成する部位における半導体層７５ｔの幅Ｗｐ１が、Ｎ−ＭＯＳトランジスタ７２１を構成する部位における半導体層７５ｔの幅Ｗｎ１よりも大きくなっている。

帰還インバータ７０１ｆは、半導体層７５ｆと、ゲート電極７６ｆとを有している。半導体層７５ｆのうち、図示上側の略Ｕ形の部位がＰ−ＭＯＳトランジスタ７３１を構成し、図示下側の略Ｕ形の部位がＮ−ＭＯＳトランジスタ７４１を構成している。本実施例では、半導体層７５ｆにおけるＵ形の腕部の幅（太さ）が部位により異なっており、Ｐ−ＭＯＳトランジスタ７３１を構成する部位における半導体層７５ｆの幅Ｗｐ２は、Ｎ−ＭＯＳトランジスタ７４１を構成する部位における半導体層７５ｆの幅Ｗｎ２よりも小さい。

そして、Ｐ−ＭＯＳトランジスタ７１１の半導体層７５ｔの幅Ｗｐ１は、Ｎ−ＭＯＳトランジスタ７４１の半導体層７５ｆの幅Ｗｎ２に略等しく、Ｎ−ＭＯＳトランジスタ７２１の半導体層７５ｔの幅Ｗｎ１は、Ｐ−ＭＯＳトランジスタ７３１の半導体層７５ｆの幅Ｗｐ２に略等しい。

したがって、本実施例のラッチ回路７０１では、Ｐ−ＭＯＳトランジスタ７１１のチャネル幅Ｗｐ１がＰ−ＭＯＳトランジスタ７３１のチャネル幅Ｗｐ２よりも大きく、Ｎ−ＭＯＳトランジスタ７２１のチャネル幅Ｗｎ１がＮ−ＭＯＳトランジスタ７４１のチャネル幅Ｗｎ２よりも小さくなっている。

また、図２２には、ラッチ回路７０１における電気的接続構造も簡略化して示されている。半導体層７５ｔ、７５ｆ上に形成されたコンタクトホールＨ７〜Ｈ９、Ｈ１４〜Ｈ１６は、図２１に示したように、電源配線やドレイン電極と半導体層との接続部である。

コンタクトホールＨ７、Ｈ１６を介してラッチ回路７０１に高電位Ｖｄｄが供給され、コンタクトホールＨ９、Ｈ１４を介してラッチ回路７０１に低電位Ｖｓｓが供給される。コンタクトホールＨ８を介して転送インバータ７０１ｔの出力端子と帰還インバータ７０１ｆの入力端子とが接続され、コンタクトホールＨ１５を介して帰還インバータ７０１ｆの出力端子と転送インバータ７０１ｔの入力端子とが接続されている。
なお、上記の接続構造は以下の実施例２〜６においても同様であり、後段の実施例では図示を省略している。

以上、詳細に説明したように、先の第１実施形態に係るラッチ回路７０１は、図２２に示すように半導体層７５ｔ、７５ｆの幅を、部位により異ならせることで容易に実現することができる。また、図示は省略するが、図２（ｂ）に示した第２の画素４０２についても、半導体層７５ｔ、７５ｆの幅を調整するのみで容易に実現できる。
なお、Ｐ−ＭＯＳトランジスタ同士、Ｎ−ＭＯＳトランジスタ同士のチャネル幅の大小が上記した関係を満たすのであれば、チャネル幅Ｗｐ１とチャネル幅Ｗｎ２とが互いに異なる幅であってもよく、チャネル幅Ｗｎ１とチャネル幅Ｗｎ２とが互いに異なる幅であってもよい。

（第２実施例）
第２実施例は、先に記載の第１実施形態の第１変形例に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２３は、第２実施例に係るラッチ回路７０１の要部を示す平面図であり、かかるラッチ回路７０１は、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２３は、先の第１実施例に係る図２２に対応する図であり、図２２と共通の構成要素については同一の符号を付して詳細な説明を省略する。

本実施例のラッチ回路７０１では、転送インバータ７０１ｔの半導体層７５ｔ、及び帰還インバータ７０１ｆの半導体層７５ｆのそれぞれの幅は一様であるが、ゲート電極７６ｔ、７６ｆの幅が、部位により異ならされた構成となっている。

すなわち、転送インバータ７０１ｔのゲート電極７６ｔでは、Ｐ−ＭＯＳトランジスタ７１１を構成する部位における幅Ｌｐ１が、Ｎ−ＭＯＳトランジスタ７２１を構成する部位における幅Ｌｎ１よりも狭くなっている。一方、帰還インバータ７０１ｆのゲート電極７６ｆでは、Ｐ−ＭＯＳトランジスタ７３１を構成する部位における幅Ｌｐ２が、Ｎ−ＭＯＳトランジスタ７４１を構成する部位における幅Ｌｎ２によりも広くなっている。
そして、Ｐ−ＭＯＳトランジスタ７１１のゲート電極７６ｔの幅Ｌｐ１は、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１のゲート電極７６ｆの幅Ｌｎ２に略等しく、Ｎ−ＭＯＳトランジスタ７２１のゲート電極７６ｔの幅Ｌｎ１は、Ｐ−ＭＯＳトランジスタ７３１のゲート電極７６ｆの幅Ｌｐ２に略等しい。

したがって、本実施例のラッチ回路７０１では、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１のチャネル長（ゲート電極７６ｔと交差する位置における半導体層７５ｔのキャリア移動方向の長さ）Ｌｐ１が、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１のチャネル長Ｌｐ２よりも小さく、転送インバータ７０１ｔのＮ−ＭＯＳトランジスタ７２１のチャネル長Ｌｎ１が、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１のチャネル長Ｌｎ２よりも大きくなっている。

以上、詳細に説明したように、先の第１実施形態の第１変形例に係るラッチ回路７０１は、図２３に示すようにゲート電極７６ｔ、７６ｆの幅を部位により異ならせることで容易に実現することができる。また、図示は省略するが、図２（ｂ）に示した第２の画素４０２についても、ゲート電極７６ｔ、７６ｆの幅を調整するのみで容易に実現できる。
なお、Ｐ−ＭＯＳトランジスタ同士、Ｎ−ＭＯＳトランジスタ同士のチャネル長の大小が、上記した関係を満たすのであれば、チャネル長Ｌｐ１とチャネル長Ｌｎ２とが互いに異なる長さであってもよく、チャネル長Ｌｎ１とチャネル長Ｌｎ２とが互いに異なる長さであってもよい。

（第３実施例）
第３実施例は、先に記載の第１実施形態の第２変形例に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２４は、第３実施例に係るラッチ回路７０１の要部を示す平面図であり、かかるラッチ回路７０１は、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２４は、先の第１実施例に係る図２２に対応する図であり、図２２と共通の構成要素については同一の符号を付して詳細な説明を省略する。

本実施例のラッチ回路７０１では、転送インバータ７０１ｔ及び帰還インバータ７０１ｆがゲート数の異なるトランジスタを備えた構成となっている。すなわち、転送インバータ７０１ｔは、ダブルゲート構造のＰ−ＭＯＳトランジスタ７１１と、トリプルゲート構造のＮ−ＭＯＳトランジスタ７２１とを備えており、帰還インバータ７０１ｆは、トリプルゲート構造のＰ−ＭＯＳトランジスタ７３１と、ダブルゲート構造のＮ−ＭＯＳトランジスタ７４１とを備えている。

転送インバータ７０１ｔの半導体層７５ｔは、図示上下方向に延びる矩形状のゲート電極７６ｔをジグザグに横切る蛇行形状を成している。半導体層７５ｔのうち図示上側の略Ｕ形の部位がＰ−ＭＯＳトランジスタ７１１を構成し、図示下側の略Ｓ形の部位がＮ−ＭＯＳトランジスタ７２１を構成している。
帰還インバータ７０１ｆの半導体層７５ｆも半導体層７５ｔと同様の蛇行形状を成している。半導体層７５ｆのうち図示上側の略Ｓ形の部位がＰ−ＭＯＳトランジスタ７３１を構成し、図示下側の略Ｕ形の部位がＮ−ＭＯＳトランジスタ７４１を構成している。

以上、詳細に説明したように、先の第１実施形態の第２変形例に係るラッチ回路７０１は、図２４に示すように半導体層７５ｔ、７５ｆの形状を変更し、ゲート電極７６ｔ、７６ｆと交差する位置の数を異ならせることで容易に実現することができる。また、図示は省略するが、図２（ｂ）に示した第２の画素４０２についても、半導体層７５ｔ、７５ｆの形状を変更するのみで容易に実現できる。
なお、ダブルゲート構造、トリプルゲート構造以外のシングル／マルチゲート構造のトランジスタであっても、本実施例と同様に半導体層７５ｔ、７５ｆの形状を変更するのみで容易に実現できる。

（第４実施例）
第４実施例は、先に記載の第１実施形態の第３変形例に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２５は、第４実施例に係るラッチ回路７０１の要部を示す平面図であり、かかるラッチ回路７０１は、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２５は、先の第１実施例に係る図２２に対応する図であり、図２２と共通の構成要素については同一の符号を付して詳細な説明を省略する。

本実施例のラッチ回路７０１では、転送インバータ７０１ｔ及び帰還インバータ７０１ｆを構成するトランジスタのチャネル幅及びチャネル長は同一であるが、トランジスタに形成されたＬＤＤ領域（低濃度不純物領域）のキャリア移動方向における長さが、トランジスタに応じて異ならされた構成となっている。

転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１では、半導体層７５ｔのゲート電極７６ｔと重なる領域（チャネル領域）の両側に、ＬＤＤ領域７５Ｌ１が形成されている。Ｎ−ＭＯＳトランジスタ７２１では、半導体層７５ｔのチャネル領域の両側に、ＬＤＤ領域７５Ｌ２が形成されている。Ｐ−ＭＯＳトランジスタ７１１のＬＤＤ領域７５Ｌ１のキャリア移動方向の長さ（ＬＤＤ長）ＬＤｐ１は、Ｎ−ＭＯＳトランジスタ７２１のＬＤＤ長ＬＤｎ１よりも小さく形成されている。

一方、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１では、半導体層７５ｆのチャネル領域の両側に、ＬＤＤ領域７５Ｌ３が形成されている。Ｎ−ＭＯＳトランジスタ７４１では、半導体層７５ｆのチャネル領域の両側に、ＬＤＤ領域７５Ｌ４が形成されている。Ｐ−ＭＯＳトランジスタ７３１のＬＤＤ長ＬＤｐ２は、Ｎ−ＭＯＳトランジスタ７４１のＬＤＤ長ＬＤｎ２よりも小さく形成されている。

そして、Ｐ−ＭＯＳトランジスタ７１１のＬＤＤ長ＬＤｐ１は、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１のＬＤＤ長ＬＤｎ２に略等しく、Ｎ−ＭＯＳトランジスタ７２１のＬＤＤ長ＬＤｎ１は、Ｐ−ＭＯＳトランジスタ７３１のＬＤＤ長ＬＤｐ２に略等しい。

したがって、本実施例のラッチ回路７０１では、転送インバータ７０１ｔのＰ−ＭＯＳトランジスタ７１１のＬＤＤ長ＬＤｐ１が、帰還インバータ７０１ｆのＰ−ＭＯＳトランジスタ７３１のＬＤＤ長ＬＤｐ２よりも小さく、転送インバータ７０１ｔのＮ−ＭＯＳトランジスタ７２１のＬＤＤ長ＬＤｎ１が、帰還インバータ７０１ｆのＮ−ＭＯＳトランジスタ７４１のＬＤＤ長ＬＤｎ２よりも大きくなっている。

以上、詳細に説明したように、先の第１実施形態の第３変形例に係るラッチ回路７０１は、図２５に示すように、各インバータの半導体層７５ｔ、７５ｆにおける不純物注入領域の調整により容易に実現することができる。また、図示は省略するが、図２（ｂ）に示した第２の画素４０２についても、不純物注入領域を調整するのみで容易に実現できる。
なお、Ｐ−ＭＯＳトランジスタ同士、Ｎ−ＭＯＳトランジスタ同士のＬＤＤ長の大小が、上記した関係を満たすのであれば、ＬＤＤ長ＬＤｐ１とＬＤＤ長ＬＤｎ２とが互いに異なる長さであってもよく、ＬＤＤ長ＬＤｎ１とＬＤＤ長ＬＤｎ２とが互いに異なる長さであってもよい。

（第５実施例）
第５実施例は、先に記載の第２実施形態に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２６は、第５実施例に係るラッチ回路８０１の要部を示す平面図であり、かかるラッチ回路８０１は、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２６は、先の第１実施例に係る図２２に対応する図であり、図２２と共通の構成要素については同一の符号を付して詳細な説明を省略する。

本実施例のラッチ回路８０１では、帰還インバータ８０１ｆのドレイン電極７７ｆを一方の電極とするキャパシタＣ１が設けられている。すなわち、帰還インバータ７０１ｆの半導体層７５ｆとコンタクトホールＨ１５を介して接続されたドレイン電極７７ｆと平面視で重なる位置に、容量電極７９が形成されている。図２１に示したように、ドレイン電極７７ｆは転送インバータ７０ｔのゲート電極７６ｔに接続されているので、キャパシタＣ１は、転送インバータ８０１ｔの入力端子及び帰還インバータ８０１ｆの出力端子に接続されていることになる。
なお、図２６では、図面を見やすくするためにドレイン電極７７ｆの延在方向を変更して表示している。

容量電極７９は、図２１に示した低電位電源線４９と接続されており、動作時は低電位Ｖｓｓに保持される。画素の近傍に他の定電位配線が形成されている場合には、容量電極７９をこの定電位配線と接続してもよい。
また、容量電極７９は、本実施例の場合、ドレイン電極７７ｆがソース配線層に形成されているので、ゲート配線層又は半導体形成層に形成することができる。容量電極７９をゲート配線層に形成する場合には、ゲート電極７６ｔ、７６ｆを形成する工程でこれらの電極と同時に形成することができる。一方、半導体形成層に形成する場合には、半導体層７５ｔ、７５ｆを形成する工程で同時に形成することができる。容量電極７９に半導体膜を用いる場合には、半導体層７５ｔ、７５ｆの高濃度不純物領域と同様に高濃度の不純物を注入して導電性を高めた膜とする。

なお、図２１に示したように、帰還インバータ８０１ｆの出力端子には、ドレイン電極７７ｆのほか、接続配線７８が接続されているので、キャパシタＣ１を接続配線７８を利用して形成してもよい。すなわち、容量電極７９は、接続配線７８と平面視で重なる位置に形成してもよい。このように接続配線７８を一方の電極とする場合、接続配線７８はゲート配線層に形成されているので、容量電極７９は、ソース配線層あるいは半導体形成層に形成すればよい。

以上、詳細に説明したように、第２実施形態に係るラッチ回路８０１は、図２６に示すように、複数の配線層が積層された構造を利用して容量電極７９を形成することで容易に実現することができる。また、図示は省略するが、図６（ｂ）に示した第２の画素５０２のラッチ回路８０２についても、転送インバータ８０１ｔのドレイン電極７７ｔを一方の電極とするキャパシタＣ２を形成することで容易に実現できる。

（第６実施例）
第６実施例は、先に記載の第２実施形態の変形例に係る電気泳動表示装置の具体的な画素構成を示すものである。
図２７（ｂ）は、第６実施例に係るラッチ回路８０１Ａの要部を示す平面図であり、かかるラッチ回路８０１Ａは、図２１に示したラッチ回路７０に代えて用いられる。
なお、図２７（ｂ）は、先の第１実施例に係る図２２に対応する図であり、図２２と共通の構成要素については同一の符号を付して詳細な説明を省略する。

本実施例のラッチ回路８０１Ａでは、帰還インバータ８０１ｆに高電位Ｖｄｄを供給する電源配線５０ｂに抵抗素子Ｒ１が設けられている。本実施例の場合、抵抗素子Ｒ１は、電源配線５０ｂの線幅を部分的に狭くするとともに、この狭幅の配線を蛇行形状に配置して形成されている。すなわち、電源配線５０ｂの線幅を狭くすることで配線抵抗を増加させ、さらに蛇行させて配置することで狭幅部分の配線長を大きくすることで、所望の抵抗値を有する抵抗素子Ｒ１を形成している。

以上、詳細に説明したように、第２実施形態の変形例に係るラッチ回路８０１Ａは、図２７（ｂ）に示すように、帰還インバータ８０１ｆに接続された電源配線５０ｂの平面形状を変更することで容易に実現することができる。また、図示は省略するが、第２の画素５０２のラッチ回路８０２に対応する構成のラッチ回路とする場合には、転送インバータ８０１ｔに高電位Ｖｄｄを供給する電源配線５０ａに、同様の抵抗素子を形成すればよい。

第１実施形態に係る電気泳動表示装置の概略構成図。第１及び第２の画素の回路構成図。実施形態に係る電気泳動表示装置の部分断面図。マイクロカプセルの模式断面図。電気泳動素子の動作説明図。第２実施形態に係る第１及び第２の画素の回路構成図。第１の駆動方法を示すフローチャート。第１の駆動方法におけるタイミングチャート。第１の駆動方法による表示部の状態変化を示す説明図。第２の駆動方法を示すフローチャート。第２の駆動方法におけるタイミングチャート。第２の駆動方法による表示部の状態変化を示す説明図。第３の駆動方法を示すフローチャート。第３の駆動方法におけるタイミングチャート。第３の駆動方法による表示部の状態変化を示す説明図。第３実施形態に係る電気泳動表示装置の概略構成図。第３実施形態に係る画素の回路構成図。電子機器の一例である腕時計を示す図。電子機器の一例である電子ペーパーを示す図。電子機器の一例である電子ノートを示す図。実施例に係る画素の平面図。第１実施例に係るラッチ回路の平面図。第２実施例に係るラッチ回路の平面図。第３実施例に係るラッチ回路の平面図。第４実施例に係るラッチ回路の平面図。第５実施例に係るラッチ回路の平面図。第６実施例に係るラッチ回路の回路図及び平面図。

符号の説明

１００，２００，３００電気泳動表示装置、５表示部、３２電気泳動素子、３５画素電極、３７共通電極、４０，４３０，４０Ａ，４０Ｂ画素、４０１，５０１，５０１Ａ第１の画素、４０２，５０２第２の画素、４１駆動用ＴＦＴ（画素スイッチング素子）、４９低電位電源線、５０高電位電源線、６２データ線駆動回路、６３コントローラ（制御部）、６４共通電源変調回路、６５電源電圧監視回路、７０，７０１，７０２，８０１，８０２，９００，８０１Ａラッチ回路、８０スイッチ回路、９１第１の制御線、９２第２の制御線、７１，７３，８１，８３，７１１，７１２，７３１，７３２，８１１，８１２，８３１，８３２Ｐ−ＭＯＳトランジスタ、７２，７４，８２，８４，７２１，７２２，７４１，７４２，８２１，８２２，８４１，８４２Ｎ−ＭＯＳトランジスタ、Ｃ１，Ｃ２キャパシタ、Ｒ１抵抗素子

Claims

一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間よりも短く、若しくは前記転送インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間よりも長く、又は両方の前記関係を満たす第１の画素と、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート容量充電時間よりも長く、若しくは前記転送インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート容量充電時間よりも短く、又は両方の前記関係を満たす第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル幅が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル幅よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル幅が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル幅よりも小さい第１の画素と、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル幅が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル幅よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル幅が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル幅よりも大きい第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル長よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル長が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル長よりも大きい第１の画素と、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのチャネル長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのチャネル長よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのチャネル長が前記帰還インバータのＮ−ＭＯＳトランジスタのチャネル長よりも小さい第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート数が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート数よりも少なく、前記転送インバータのＮ−ＭＯＳトランジスタのゲート数が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート数よりも多い第１の画素と、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのゲート数が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのゲート数よりも多く、前記転送インバータのＮ−ＭＯＳトランジスタのゲート数が前記帰還インバータのＮ−ＭＯＳトランジスタのゲート数よりも少ない第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのＬＤＤ長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのＬＤＤ長よりも小さく、前記転送インバータのＮ−ＭＯＳトランジスタのＬＤＤ長が前記帰還インバータのＮ−ＭＯＳトランジスタのＬＤＤ長よりも大きい第１の画素と、
前記ラッチ回路の転送インバータのＰ−ＭＯＳトランジスタのＬＤＤ長が前記ラッチ回路の帰還インバータのＰ−ＭＯＳトランジスタのＬＤＤ長よりも大きく、前記転送インバータのＮ−ＭＯＳトランジスタのＬＤＤ長が前記帰還インバータのＮ−ＭＯＳトランジスタのＬＤＤ長よりも小さい第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の転送インバータの入力端子に一方の電極を接続されたキャパシタを有する第１の画素と、
前記ラッチ回路の帰還インバータの入力端子に一方の電極を接続されたキャパシタを有する第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたラッチ回路とを備えた電気泳動表示装置であって、
前記表示部の少なくとも一部の領域の複数の前記画素が、
前記ラッチ回路の帰還インバータと高電位電源線との間に介挿された抵抗素子を有する第１の画素と、
前記ラッチ回路の転送インバータの高電位電源線との間に介挿された抵抗素子を有する第２の画素と、
のいずれかであることを特徴とする電気泳動表示装置。
前記キャパシタの他方の電極が前記ラッチ回路の低電位電源端子とともに低電位電源線に接続されていることを特徴とする請求項６に記載の電気泳動表示装置。
前記表示部の前記領域が、前記第１の画素と前記第２の画素のいずれか一方のみで構成されていることを特徴とする請求項１から８のいずれか１項に記載の電気泳動表示装置。
前記画素ごとに、前記ラッチ回路と前記画素電極との間に接続されるとともに、前記表示部に設けられた第１及び第２の制御線と接続されたスイッチ回路が設けられていることを特徴とする請求項１から９のいずれか１項に記載の電気泳動表示装置。
前記ラッチ回路に電源を投入する動作と、前記ラッチ回路に対する画像信号の入力を行うことなく前記電気泳動素子への電圧印加を行う動作とを実行する初期画像表示期間を有することを特徴とする請求項１から１０のいずれか１項に記載の電気泳動表示装置。
前記表示部を駆動制御する制御部と、前記制御部に接続されるとともに電源電圧を監視する電源電圧監視回路とを備えており、
前記制御部が、前記電源電圧監視回路から出力される警告信号に基づいて、
前記表示部への電源供給を停止するステップを含むスタンバイ化ステップと、
前記表示部に電源を投入するとともに、前記電気泳動素子に対する電圧印加を行う初期画像表示ステップと、
を実行することを特徴とする請求項１から１１のいずれか１項に記載の電気泳動表示装置。
前記スタンバイ化ステップが、前記制御部の一部の回路への電源供給を停止するステップを含むことを特徴とする請求項１２に記載の電気泳動表示装置。
請求項１から１３のいずれか１項に記載の電気泳動表示装置の駆動方法であって、
電源オフ状態の前記ラッチ回路に電源を供給するとともに、前記画素電極を介して前記電気泳動素子に電圧を印加することで、前記表示部に初期画像を表示する初期画像表示ステップを有することを特徴とする電気泳動表示装置の駆動方法。
前記初期画像表示ステップを、前記電気泳動表示装置の起動時に実行することを特徴とする請求項１４に記載の電気泳動表示装置の駆動方法。
少なくとも前記ラッチ回路を電源オフ状態とする期間と、前記表示部に画像データを転送して前記画像データに基づく画像を表示させる画像表示期間との間に、前記初期画像表示ステップを実行することを特徴とする請求項１４に記載の電気泳動表示装置の駆動方法。
前記電気泳動表示装置に、電源電圧を監視する電源電圧監視回路が設けられており、
前記初期画像表示ステップを、前記電源電圧監視回路によって前記電源電圧が所定値を下回ったことが検知されたときに実行し、前記表示部に警告用の画像を表示することを特徴とする請求項１４に記載の電気泳動表示装置の駆動方法。
前記初期画像表示ステップに先立って、
前記電気泳動表示装置の一部の回路への電源供給を停止するステップを有することを特徴とする請求項１７に記載の電気泳動表示装置の駆動方法。
請求項１から１３のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。