JP2009111401A - 積層半導体チップパッケージ - Google Patents

Abstract

【課題】ＰＣＢやテープを使用せずリードフレームのみを使用することにより、多ビットメモリの容量を増やす手段を提供する。
【解決手段】積層パッケージ１００は、リードフレーム、第１積層チップ３０、及び第２積層チップ４０を有する。リードフレームは、第１、第２チップ３０、４０にそれぞれ対応する第１、第２リード群５０、６０を有し、第１、第２チップ３０、４０を外部素子と電気的に連結するための複数の外部接続端子２０を有する。第１、第２チップ３０、４０は、それぞれの共通電極パッド３２ａ、４２ａ及び独立電極パッド３２ｂ、４２ｂを有し、第１、第２リード群５０、６０は、それぞれの共通リード及び独立リードを有する。
【選択図】図３

Description

本発明は、半導体チップパッケージ技術に関するもので、より詳しくは複数のＩ/Ｏピンを有する積層チップパッケージ及びこれに適したリードフレームに関するものである。

半導体集積回路（ＩＣ）チップは、回路基板上に実装するためにパッケージ素子として組み立てられる。従来、パッケージ素子は、回路基板にチップを電気的に接続し、物理的に接合するために媒介体を用いた。このために、一般に、媒介体としてリードフレームが用いられた。

半導体パッケージ素子のチップ実装密度を高めるために、リードフレームの両面に半導体ＩＣチップを実装しても良い。従来の半導体パッケージは、ダイパッド及び多数の導電性リードを有するリードフレームを使用した。半導体ＩＣチップは、接着剤によってダイパッドに物理的に接合され、金属ボンディングワイヤーによって導電性リードに電気的に連結される。ＩＣチップとボンディングワイヤーは、エポキシ樹脂で封止されて成形されることにより、パッケージ本体を形成し、チップを外部から保護する。リードの外側、すなわちパッケージ成形体から突出した外部リードは、折曲されて回路基板に実装されるようになっている。

チップ積層技術の発展は、ＤＲＡＭのようなメモリ製品の実装密度を高めるために、２つの中央パッド型ＬＯＣ(Lead-On-Chip)リードフレームを使用するのに至った。この技術を適用したパッケージは、ＤＤＰ(Dual Die Package)の一種で、リードフレームを使用するため多層配線構造を使用することができない。従って、テープやＰＣＢ(Printed Circuit Board)を使用するパッケージより、多くの入出力端を必要とする。また、多ビット（high bit）構造を具現するのに設計上多くの制約がある。

このような問題点を解決するために、一部のメーカは、従来のパッケージ構造を修正し、ＰＣＢやテープ型の導電性配線パターンをリードフレームに貼付けることもある。しかしながら、かかる修正された構造は、リードフレーム製作の難しさ、コスト上昇及び他の技術的な制約のため、産業上広く受け入れられることができなかった。

例えば、メモリ容量が２ＭＸ３２、４ＭＸ３２ＳＲＡＭｓのようなＸ３２ビット構成の製品は、Ｘ３２チップを設計することにより、ＴＳＯＰ（８６ピンＩ/Ｏ）またはＦＢＧＡ技術に適用して生産している。一部の半導体メーカは、ＰＣＢやテープに、２つのＸ１６ビットチップ及び基板ルーティング技術を用いることにより、Ｘ３２ＭＣＰパッケージを生産している。しかしながら、２つのＸ１６チップをリードフレームに適用して多ビット構成（例えば、Ｘ３２）を生産したメーカはまだいないのが実情である。

本発明の好ましい実施形態は、別度のＰＣＢやテープを使用せずリードフレームのみを使用することにより、多ビットメモリの容量を増やすことができる。
また、好ましい実施形態は、従来の手段を利用して高容量及び多ビット構造の積層パッケージの形成方法を提供することができ、新たな設備投資の要求を避けることができる。

本発明の一実施形態によれば、積層半導体チップパッケージは、第１、第２積層チップと連結されたリードフレームを有する。リードフレームは、第１、第２半導体チップをそれぞれ外部接続端子に連結するために、第１、第２リード群を有する。第１、第２チップは、各々の共通電極パッド及び独立電極パッドを有する。同様に、第１、第２リード群は、各々の共通リード及び独立リードを有する。共通リードと共通電極パッドは、アドレス信号及び制御信号と結合される。一方、独立リードと独立電極パッドは、データ信号と結合される。第１リード群の共通リードは、上記のように結合されたアドレス信号及び制御信号の伝播のために、それぞれ第２リード群の共通リードと連結される。連結されたリードは、アドレス信号及び制御信号を伝達するために、それぞれ外部接続端子のいずれかを介して結合される。第１リード群の独立リードと第２リード群の独立リードは、複数の外部接続端子のうち異なる端子に、独立的に連結される。第１、第２半導体チップは、背中合わせになって共通リードに対称構造に配置されている。

本発明の特に好ましい実施形態において、２つのメモリ素子は、２つのＬＯＣ型リードフレームにより具体化される。この積層パッケージは、メモリ容量及びビット構成を増やすことができる。例えば、２つのＸ１６メモリチップを積層し、Ｘ３２パッケージ素子を提供することができる。各々の半導体チップは、互いにミラー型構造の共通電極パッドを有する。パッケージ素子に含まれる上、下部半導体チップの一部の電極パッドは、パッケージ内で同じ順序に配列される。一実施形態において、電極パッドのミラー型配列は、上部チップに対して下部チップの電極パッドの製造時、金属オプション(metal option)を用いることにより行なう。他の実施形態において、ワイヤーボンディングオプションは、上、下部チップに適用する電極パッドの配列を形成するのに用いられる。さらに他の実施形態によれば、積層体内の複数の半導体チップは、同一機能を有する。他の実施形態において、チップは異なる機能を有しても良い。

本発明の他の実施形態によれば、積層半導体チップパッケージは、複数の積層された半導体チップ及びリードフレームを有する。リードフレームは、複数のチップにそれぞれ対応する複数のリード群を有する。複数の外部接続端子は、半導体チップを外部と電気的に連結する。特に実施形態において、半導体チップは、チップの活性面の中央部に電極パッドが配置された中央パッド型チップである。電極パッドは、共通電極パッド及び独立電極パッドを有する。リード群は、それぞれの半導体チップの活性面上に配置され、活性面に貼付けられる。各々のリード群は、共通リード及び独立リードを有する。共通リードと共通電極パッドは、第１、第２半導体チップに対してアドレス信号及び制御信号を伝達するためのものである。独立リードと独立電極パッドは、第１、第２半導体チップに対して入出力データを伝達するためのものである。複数のリード群のそれぞれの共通リードは、互いに連結され、複数の外部接続端子のうち同一外部接続端子に結合される。第１、第２半導体チップは、背中合わせになって、共通リードに対して対称構造に配置されている。

本発明の好ましい実施形態によれば、従来のリードフレーム技術を用いて多ビットＩＣを形成することができる。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態による積層半導体チップパッケージの平面図で、図２及び図３は、それぞれ図１の線２-２、線３-３に沿って切断した断面図である。この実施形態において、積層パッケージ１００は、パッケージ本体１０から突出した８６個の外部リード２０を有する８６-ピンパッケージを有する。外部リード２０は、パッケージ本体１０内の半導体ＩＣチップを外部回路(図示せず)と電気的に連結するためのものである。パッケージ本体１０は、例えば、ＥＭＣ(Epoxy Molding Compound)のプラスチック成形体から構成される。外部リード２０は、例えば、鉄-合金または銅-合金から成る。このリードは、積層パッケージ１００を外部素子、例えば回路基板に実装するのに適した形状(gull-wing shape)に折曲されている。

図２に示したように、積層パッケージ１００は、第１半導体チップ３０及び第２半導体チップ４０を有する。第１半導体チップ３０は、積層体の上側に配置されているので「上部半導体チップ」という。一方、第２半導体チップ４０は、積層体の下側に配置されているので「下部半導体チップ」という。一実施形態において、上、下部半導体チップは、同一機能及び構造を有しても良い。他の実施形態において、上、下部半導体チップは、異なる機能を有しても良い。上、下部半導体チップが互いに異なる機能を有する場合であっても、本発明による積層パッケージの具現が可能なピン構成対応性は、存在するべきである。上、下部半導体チップが同一タイプの場合、積層パッケージ１００をＤＤＰ（Dual Die Pad）パッケージという。また、上、下部半導体チップが異なる機能を有する場合、積層パッケージ１００をＭＣＰ（Multi-Chip Package）という。

上、下部半導体チップの活性面には、それぞれ複数の電極パッド３２、４２が形成されている。上、下部半導体チップ３０、４０は、鉄-合金または銅-合金のリードフレームにより機械的に支持され、電気的に連結される。リードフレームは、外部リード２０、第１リード群５０、及び第２リード群６０を有する。第１、第２リード群５０、６０は、パッケージ本体１０内に封止されるので「内部リード」という。

第１リード群５０は、金属ワイヤー７０により上部半導体チップ３０の電極パッド３２と電気的に連結される。一方、第２リード群６０は、金属ワイヤー８０により下部半導体チップ４０の電極パッド４２と電気的に連結される。この実施形態において、金属ワイヤー７０、８０は、半導体チップ３０、４０とリード群５０、６０とを電気的に連結する。他の実施形態において、金属バンプは、半導体チップ３０、４０とリード群５０、６０とを電気的に連結する。金属バンプ（図示せず）は、各々の電極パッド３２、４２上に形成することができる。この実施形態では、リード群５０、６０の先端を金属バンプ上に位置させて、熱圧着することができる。

図３を参照すれば、上部半導体チップ３０は第１リード群５０に対応し、下部半導体チップ４０は第２リード群６０に対応する。第１、第２リード群５０、６０は、対応する半導体チップの活性面上に配置され、各々の半導体チップの電極パッド３２、４２と電気的に連結されるＬＯＣ（Lead On Chip）構造である。この実施形態において、このリードフレームと半導体チップとの対応関係をＬＯＣ構造という。

ところが、本発明の範囲は、ＬＯＣ構造に限定されるものではない。例えば、他の実施形態において、上、下部チップ３０、４０は、リードフレームのダイパッドの両面に貼付けられ、第１、第２リード群は、従来のリードフレームのダイパッドから離れて配置されるということは、当業者が容易に理解することができる。従って、詳細な説明及び図面は省略する。

図２及び図３に示したように、活性面の中央部に近いリード群５０、６０の部分は、ＬＯＣテープ７５、８５により活性面に貼付けられる。図面に示したように、第１リード群５０は、パッケージ本体１０内で形成され、外部リード２０と一体化されている。第２リード群６０は、パッケージ本体１０の外壁と近い部分に第１リード群５０と電気的に連結されている。第１リード群５０と第２リード群６０との電気的連結は、例えば、はんだ付け、圧着ボンディング、リフロー等の従来の方法によりなされる。

図４を参照すれば、上、下部半導体チップ３０、４０は、電極パッド３２、４２がそれぞれの半導体チップの活性面３５、４５の中央部に配置されている中央パッド型チップであることが好ましい。しかしながら、他の実施形態では、電極パッド３２、４２が活性面３５、４５の周辺に沿って配置された周辺パッド型チップであっても良い。周辺パッド型タイプのパッケージの構造は、ここでは説明しない。

上、下部半導体チップ３０、４０は、それぞれ共通電極パッド３２ａ、４２ａ及び独立電極パッド３２ｂ、４２ｂを有する。上部半導体チップ３０の共通電極パッド３２ａは、第１リード群５０の共通リード５２ａに対応し、独立電極パッド３２ｂは、第１リード群５０の独立リード５２ｂに対応する。同様に、下部半導体チップ４０の共通電極パッド４２ａは、第２リード群６０の共通リード６２ａに対応し、独立電極パッド４２ｂは、第２リード群６０の独立リード６２ｂに対応する。

共通電極パッド３２ａ、４２ａと共通リード５２ａ、６２ａは、各々の上、下部半導体チップ３０、４０に対してアドレス信号及び制御信号を伝達するのに使用される。独立電極パッド３２ｂ、４２ｂと独立リード５２ｂ、６２ｂは、各々の上、下部半導体チップ３０、４０に対してデータ信号を伝達するのに使用される。半導体チップ３０、４０の電源信号は、共通リードにより伝達される。ここで「共通」とは、外部リード２０との共通連結によって伝達されたそれぞれの同一信号を共有するために、上、下部半導体チップ３０、４０に電極パッド及びリードが、共通に連結されていることを意味する。これに対して、「独立」とは、それぞれの上、下部半導体チップ３０、４０に対して電極パッド及びリードが独立的に、個別的に連結され、外部リード２０の各端子を分離することを意味する。

図３に示したように、共通電極パッド３２ａ、４２ａは、上、下部半導体チップ３０、４０のそれぞれの活性面３５、４５に形成される。各々の上、下部半導体チップの共通電極パッドは、図３に示したようにパッケージ内において同一順序に配列されている。例えば、上、下部半導体チップ３０、４０が、互いにミラー型構造の電極パッドに形成されていると、ミラー型パッド配列のチップが裏面を介して貼り付けられる場合、上、下部半導体チップの共通電極パッド３２ａ、４２ａは、パッケージ内において同一順序に配列されている。パッケージ内において同一順序の共通電極パッドを有する実施形態は、以下の３つの方法のうち少なくともいずれか１つの方法により得ることができる。

第一に、図４に示したように、下部半導体チップ４０の共通電極パッド４２ａが、上部半導体チップとパッド構造が同一である。例えば、上部半導体チップ３０の共通電極パッド３２ａが、（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）順に配列されている時、これと同じ電極パッド構造の下部半導体チップを使用すると、下部半導体チップ４０の共通電極パッド４２ａは、（ｇ’）（ｆ’）（ｅ’）（ｄ’）（ｃ’）（ｂ’）（ａ’）の順に配列される。しかしながら、本発明の実施形態において、下部半導体チップ４０の共通電極パッド４２ａの配列は、例えば、製造時、金属オプション処理により変更することができる。このような下部半導体チップ４０の製造時、共通電極パッド４２ａは、上部半導体チップの共通電極パッド３２ａに対してミラー型構造の信号配列となるように配線することができる。特に、本実施形態において、下部半導体チップの共通電極パッド４２ａは、（ａ’）（ｂ’）（ｃ’）（ｄ’）（ｅ’）（ｆ’）（ｇ’）の順に形成することができる。共通電極パッドの順序を変更することにより、共通電極パッドに連結される共通リード５２ａ、６２ａ（図３参照）を、同一の外部リードに共通に容易に接続することができる。

第二に、図５に示したように他の実施形態によれば、半導体チップの活性面に、上部半導体チップ３０のため形成された電極パッド配列３２ａ、３２ｂと、下部半導体チップ４０のために形成された電極パッド配列４２ａ、４２ｂとを、配置することも可能である。このようなチップが上部半導体チップ３０として使われる場合、電極パッド３２ａ、３２ｂと対応するリードを金属ワイヤーにより電気的に連結することができる。チップが下部半導体チップ４０として使われる場合、電極パッド４２ａ、４２ｂとリードを金属ワイヤーにより電気的に連結することができる。この実施形態は、以前の実施形態の金属オプションに比べて、上、下部半導体チップのミラーパッド配列のために、ワイヤーボンディングオプションを用いて実現される。

第三に、図６に示したように、下部半導体チップ４０に適した電極パッド配列を有するチップを専用で生産することによって、上、下部半導体チップの共通電極パッドをパッケージ本体内で同一順序に配列することができる。この実施形態において、下部半導体チップ４０の電極パッド４２ａは、上部半導体チップ３０の電極パッド３２ａとミラー型構造にすることができ、パッド配列を変更することなく、組立工程に使用することができる。

本実施形態の積層半導体チップパッケージにおいて、上、下部半導体チップ３０、４０は、それぞれの活性面が外側に向くように、背中合わせに貼付けることができる。例えば、図２及び図３において、上部半導体チップ３０の活性面３５は、上向きになるのに対して、下部半導体チップ４０の活性面４５は、下向きになるように配置されている。図３の中心線９０を基準にして、上部半導体チップ３０の大部分は中心線の左側に配置され、下部半導体チップ４０の大部分は中心線の右側に配置されている。上、下部半導体チップ３０、４０のオフセットは、共通電極パッド３２ａ、４２ａがパッケージ本体の垂直方向に対して略同じ位置に配置されるようにする。

図７は、例えば、ＴＳＯＰ（４００ｍｉｌ×８７５ｍｉｌ）構造及び０．０５のピンピッチを有する８６ピンの同期ＤＲＡＭ装置の形成のために、本発明の実施形態によって製造された装置７００の平面図である。

図７に示したように、リード１７〜２７及び６０〜７０は、「共通リード」であり、他のリードは「独立リード」である。共通リードは、例えば、ＷＥ/（write enable）、ＣＡＳ/（column address strobe）、ＲＡＳ/（row address strobe）、ＣＳ/（chip select）、ＢＡ０-１（bank select address）、Ａ０-９（address）、ＣＫＥ（clock enable）、及びＣＬＫ（system clock）のようなアドレス信号と制御信号の伝達のために使用される。独立リードは、例えば、ＤＱＭ０-３（data input/output mask）、ＤＱ０-３１（data input/output）、Ｖ_ＤＤ/Ｖ_ＳＳ（power supply/ground）、及びＶ_ＤＤＱ/Ｖ_ＳＳＱ（data output power/ground）のような電源信号と入出力データの伝達のために使用される。独立リードは、共通リードの両側に配置されている。本実施形態において、データ信号ＤＱ０-１５のためのリードは、共通リードの一側のチップの一端面に配置され、データ信号ＤＱ１６-３１のためのリードは、チップの他端面に配置されている。これは、データ信号ＤＱ０-１５のための独立リードは、上部半導体チップ３０にのみ独立的に連結され、データ信号ＤＱ１６-３１のためのリードは、下部半導体チップ４０にのみ独立的に連結されていることを意味する。従って、Ｘ１６ＳＤＲＡＭのような半導体チップ２個を本 実施形態によって積層することにより、Ｘ３２ＳＤＲＡＭ積層パッケージ素子を製造する。本実施形態において、電源信号は独立リードに沿って伝達される。他の実施形態において、共通リードは少なくとも幾つかの電源信号を伝達するのに使用される。

図８及び図９は、本発明の好ましい実施形態による上、下部半導体チップ３０、４０を電気的に連結するために使用された上、下部リードフレームを示す平面図である。

図８及び図９に示したように、上、下部リードフレーム８００、９００は、それぞれ共通リード５２ａ、６２ａを有する。上部リードフレーム８００の独立リード５２ｂと下部リードフレーム９００の独立リード６２ｂは、共通リード５２ａ、６２ａに対して対称構造に配列されている。他の実施形態において、ダミーリード１４０は、下部リードフレームの独立リード６２ｂと同じ構造で、上部リードフレームに形成することができる。また、上部リードフレームは、図８で破線により示したようにダミーリードを省略することができる。同様に、ダミーリード１５０は、上部リードフレームの独立リード５２ｂと同じ構造で、下部リードフレームに形成することができる。また、ダミーリードは、図９で破線により示したように省略される。ダミーリードの形成は、樹脂パッケージ本体１１０（二点鎖線）の形成に使用される成形工程に応じて決まる。

本発明の一実施形態による複数のピン積層パッケージ素子は、パッケージ本体の中心を基準にして、上部半導体チップと下部半導体チップが左右対称にずれて配置されている。従って、成形本体を形成する時、不完全成形やボイド等が発生しないように注意を払うべきである。また、ダイボンディング工程時、上、下部半導体チップの裏面を貼付ける場合、上、下部半導体チップを正確に整列する。特別の実施形態において、チップは、上、下部リードフレームの所定位置に整列キー１２０、１３０により配置することもできる。

発明の効果
本発明の実施形態によれば、高容量の多ビットメモリは、ＰＣＢまたはテープを使用することなく、リードフレームを使用して得ることができる。また、リードフレームの多ビット積層パッケージ素子は、ＰＣＢやテープのような別度の製造工程または設備投資の要求なく実現することができる。

本発明の一実施形態による積層半導体チップパッケージの平面図。 図１の線２-２に沿って切断した積層半導体チップパッケージの断面図。 図１の線３-３に沿って切断した積層半導体チップパッケージの断面図。 本発明の実施形態による積層パッケージに使用するのに適した電極パッド構造を有する半導体チップの平面図。 本発明の実施形態による積層パッケージに使用するのに適した他の電極パッド構造を有する半導体チップの平面図。 本発明の他の実施形態による積層パッケージに使用するのに適した電極パッド構造を有する半導体チップの平面図。 本発明の特定実施形態による複数のピンを示す積層パッケージの断面図。 本発明の実施形態による積層パッケージにおいて、上部リードフレームの構造を示す部分平面概略図。 本発明の実施形態による積層パッケージにおいて、下部リードフレームの構造を示す部分平面概略図。

符号の説明

１０ パッケージ本体
２０ 外部リード
３０ 上部半導体チップ
３２、４２ 電極パッド
３２ａ、４２ａ 共通電極パッド
３２ｂ、４２ｂ 独立電極パッド
４０ 下部半導体チップ
５０ 第１リード群
６０ 第２リード群
５２ａ、６２ａ 共通リード
５２ｂ、６２ｂ 独立リード
７０、８０ 金属ワイヤー
７５、８５ ＬＯＣテープ
９０ 中心線
１００ 積層半導体チップパッケージ

Claims (10)

1. 第１半導体チップと、
   前記第１半導体チップの裏面と対向する裏面を有する第２半導体チップと、
   前記第１半導体チップ及び前記第２半導体チップを外部と連結するために、外部接続端子と電気的に接続するリードフレームとを備える積層半導体チップパッケージであって、
   前記リードフレームは、前記第１半導体チップに対応する第１リード群及び前記第２半導体チップに対応する第２リード群を有し、
   前記第１半導体チップと前記第２半導体チップは、それぞれの共通電極パッド及び独立電極パッドを有し、
   前記第１リード群と前記第２リード群は、それぞれの共通リード及び独立リードを有し、
   前記共通リードと前記共通電極パッドは、アドレス信号及び制御信号を伝達し、
   前記独立リードと前記独立電極パッドは、データ信号を伝達し、
   前記第１リード群のうち少なくとも１つの共通リードと前記第２リード群のうち少なくとも１つの共通リードは、複数の外部接続端子の共通端子を介して共有信号を伝達するために連結され、
   前記第１リード群の独立リードと前記第２リード群の独立リードは、前記外部接続端子のそれぞれの端子を介して個別信号を伝達し、
   前記第１半導体チップと前記第２半導体チップは、それぞれの前記共通電極パッドが重畳されて位置するように互いにずらして配置されていることを特徴とする積層半導体チップパッケージ。
2. 前記第１半導体チップの裏面は、前記第２半導体チップの裏面に貼付けられ、前記第１、２半導体チップは、電極パッドが外側に向く活性面を有することを特徴とする請求項１に記載の積層半導体チップパッケージ。
3. 前記第１リード群は、前記第１半導体チップの活性面上に位置されて貼付けられ、前記第２リード群は、前記第２半導体チップの活性面上に位置されて貼付けられることを特徴とする請求項１に記載の積層半導体チップパッケージ。
4. 前記第１半導体チップと前記第２半導体チップはそれぞれの活性面を有し、電極パッドは前記活性面の中央部に配置されていることを特徴とする請求項１または３に記載の積層半導体チップパッケージ。
5. 前記第１、第２リード群とそれぞれの前記第１、第２半導体チップとを電気的に連結する金属ワイヤーを有することを特徴とする請求項１に記載の積層半導体チップパッケージ。
6. 前記第１、第２リード群とそれぞれの前記第１、第２半導体チップとを電気的に連結する金属バンプを有することを特徴とする請求項１に記載の積層半導体チップパッケージ。
7. 前記第１リード群は、前記第２リード群の独立リードに対応する構造のダミーリードを有し、前記ダミーリードは、前記第２リード群の独立リードに対応する位置に配置されることを特徴とする請求項１に記載の積層半導体チップパッケージ。
8. 前記第２リード群は、前記第１リード群の独立リードに対応する構造のダミーリードを有し、前記ダミーリードは、前記第１リード群の独立リードに対応する位置に配置されることを特徴とする請求項１または７に記載の積層半導体チップパッケージ。
9. 前記第１、第２半導体チップは、Ｘ１６メモリ素子を有し、前記パッケージは、Ｘ３２素子を形成することを特徴とする請求項１に記載の積層半導体チップパッケージ。
10. 前記第１、第２リード群の少なくとも一部の共通リードは、前記第１、第２半導体チップに電源信号を伝達することを特徴とする請求項１に記載の積層半導体チップパッケージ。

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