JP2009199695A - 抵抗変化メモリ装置 - Google Patents

Abstract

【課題】メモリセルの不良対策を容易化した抵抗変化メモリ装置を提供する。
【解決手段】複数の第１の配線と、前記第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルとを備えたメモリセルアレイを有する抵抗変化メモリ装置において、前記メモリセルアレイは、前記第１及び第２の配線が共に第１の電位に設定された待機状態と、前記第２の配線が前記第１の電位より高い第２の電位に設定されたスタンバイ状態と、選択された第１及び第２の配線がそれぞれ前記第２及び第１の電位に設定されて選択メモリセルの読み出し又は書き込みが行われるアクセス状態とを有する。
【選択図】図２４

Description

この発明は、可変抵抗素子の抵抗値状態を不揮発に記憶するメモリセルを用いた抵抗変化メモリ装置に係り、特にそのメモリセル不良対策技術に関する。

電圧、電流や熱などで記録層の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲｅＲＡＭ）がＮＡＮＤフラッシュメモリの後継候補として注目されている。ＲｅＲＡＭは、メモリの微細化に向いていると同時にクロスポイントセルを構成することができ、更に三次元的にセルアレイを積層して大容量化することも容易である。

特に、ユニポーラ型のＲｅＲＡＭは、印加電圧値とその印加時間の制御により、高抵抗状態と低抵抗状態の設定が可能である（例えば、非特許文献１参照）。

しかし、ＲｅＲＡＭは、大容量化するとセルの不良が増加する可能性がある。通常、ＲｅＲＡＭのメモリセルのアクセス素子としてはダイオードが用いられ、その順方向バイアスと逆方向バイアスの差を利用してセル選択が行われる。この場合、あるクロスポイントセルでリークが発生すると、その不良セルの属するワード線やビット線に沿った他のセルでもバイアス関係の逆転が起こる可能性あり、不良セルの影響は大きい。特にこれは、三次元セルアレイの大容量ＲｅＲＡＭを実用化しようとするときに、大きな問題点となる。
Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、メモリセルの不良対策を容易化した抵抗変化メモリ装置を提供することを目的とする。

この発明の一態様による抵抗変化メモリ装置は、
複数の第１の配線と、前記第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルとを備えたメモリセルアレイを有する抵抗変化メモリ装置において、
前記メモリセルアレイは、前記第１及び第２の配線が共に第１の電位に設定された待機状態と、前記第２の配線が前記第１の電位より高い第２の電位に設定されたスタンバイ状態と、選択された第１及び第２の配線がそれぞれ前記第２及び第１の電位に設定されて選択メモリセルの読み出し又は書き込みが行われるアクセス状態とを有することを特徴とする。

この発明の他の態様による抵抗変化メモリ装置は、
複数の第１の配線、前記第１の配線と交差する複数の第２の配線及び、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルを備えたメモリセルアレイと、
前記メモリセルアレイの第２の配線に接続されて、メモリセルのダイオードが逆バイアスとされたスタンバイ状態においてダイオードの耐圧不良のメモリセルが属する第２の配線を不良として検知してこれをフローティングの不使用状態に設定するための不良検知回路とを有することを特徴とする。

この発明によると、メモリセルの不良対策を容易化した抵抗変化メモリ装置を提供することができる。

ＲｅＲＡＭを用いて大容量のファイルメモリを構成した場合、ファイルメモリは完全良品である必要はなく、信頼性良く利用できる部分をメモリ領域として利用できれば実用上問題ない。この際に不良セルの影響を確実に回避できることが重要となる。また、メモリ装置内にエラーがあったとしてもこれをスペアセルで置き換えて読み出すことができるリダンダンシー技術も重要になる。

以下の実施の形態では、ＲｅＲＡＭのクロスポイントセルで不良が生じた場合に、その不良セルを含むメモリ領域を正常セルのアクセスに影響を与えないように切り離し、更に正常なメモリ領域と置き換えることが容易にできるようにする。

以下、図面を参照して実施の形態を説明する。

［３Ｄセルアレイ構成］
図１は、一実施の形態による ＲｅＲＡＭの三次元（３Ｄ）セルアレイブロック１と、その下地半導体基板に形成される読み出し／書き込み回路２の部分の模式的な分解斜視図である。ここでは一つのセルアレイブロック１を示すが、実際にはこのようなセルアレイブロック１が更にマトリクス配列される。

セルアレイブロック１は、例えば４層のセルアレイＭＡ０〜ＭＡ３により構成される。各層セルアレイは、図２に示すように、第１の配線（以下、ワード線という）ＷＬとこれと交差する第２の配線（以下、ビット線という）ＢＬとの各クロスポイントにメモリセルＭＣを配置して構成される。メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤｉの直列接続により構成される。この実施の形態では、ダイオードＤｉは、ワード線ＷＬ側がアノードとなる極性で接続されるが、逆にダイオードＤｉのカソード側をワード線ＷＬとする態様も実施可能である。

図１のセルアレイブロック１では、各層間でビット線ＢＬ及びワード線ＷＬを共有している。即ち、第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の間でワード線ＷＬ０１を共有し、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の間でワード線ＷＬ２３を共有している。また、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の間でビット線ＢＬ１２を共有している。第１層セルアレイＭＡ０と第４層セルアレイＭＡ３のビット線ＢＬ０とＢＬ３は共有相手がないので、単独になる。なお、ビット線ＢＬ０とＢＬ３は同時に使用されることはないので、これらを共通化して例えばビット線ＢＬ０３とすることもできる。

読み出し／書き込み回路２は、セルアレイブロック１のビット線両端側の２辺に沿って配列された２列のセンスアンプアレイ２４ａ，２４ｂを有する。ビット線ＢＬは、その両端部で交互に垂直ビア配線３２により引き出されて、ビット線選択回路（デコーダ／マルチプレクサ）２４ａ，２４ｂを介し、アレイバス２３ａ，２３ｂを介してセンスアンプアレイ２２ａ，２２ｂに接続される。センスアンプアレイ２２ａ，２２ｂに挟まれて、データバス２１ａが設けられる。

データバス２１ａは、その両端部でこれと直交するデータバス２１ｂにつながる。さらにこれらのデータバス２１ｂの外側にワード線デコーダ／マルチプレクサ２５ａ，２５ｂが配置される。セルアレイブロック１のワード線ＷＬは、その両端で交互に垂直ビア配線３１により引き出されて、ワード線デコーダ／マルチプレクサ２５ａ，２５ｂに接続される。

なお以下の説明では、メモリセルＭＣは、可変抵抗素子ＶＲが高抵抗状態をデータ“０”の安定状態とし、この状態のセルに電圧を印加して得られる低抵抗状態をデータ“１”とする。データ“１”状態のセルに電圧を印加すると、大きなセル電流によるジュール加熱が行われ、データ“０”の高抵抗状態にリセットすることができるものとする。

読み出し／書き込み回路２の詳細は、後述する。

［メモリセル選択状態設定法］
このような３Ｄセルアレイ構成のＲｅＲＡＭにおけるメモリセルの選択状態の設定法を、図４及び図５を用いて説明する。図４は、セルアレイ層間の関係を示し、図５は同一セルアレイ層内の関係を示している。

前述のように、ビット線ＢＬとワード線ＷＬは各層で共有する。破線で囲まれた一つのセルを選択するには、選択セルの属するワード線ＷＬとビット線ＢＬを相対的に高レベル電位（例えば、電源電位）Ｖｄｄと低レベル電位（例えば接地電位）Ｖｓｓに設定する。非選択のワード線はＶｓｓに、非選択のビット線はＶｄｄに保つ。

これにより、選択ワード線と選択ビット線の交点の選択セルでのみダイオードが順バイアスとなり、セルの抵抗状態に依存して電流がワード線ＷＬからビット線ＢＬに流れる。非選択セルのダイオードは逆バイアスかアノードとカソードが同電位となり、セル電流が流れることはない。これは、３Ｄセルアレイの層間でも同一層内でも同じである。

選択セルのセル電流量をセンスアンプによって判断すれば、セルの抵抗状態であるデータ情報を読み出すことが出来る。また、ダイオードＤｉを介して可変抵抗素子ＶＲに印加される電圧や電流を用いてその抵抗状態を変化させ、電流状態変化をセンスアンプ系でモニターして情報を書き込むことが出来る。

読み出し（ｒｅａｄ）、書き込み（ｗｒｉｔｅ）ともセル電流を情報としてみるので以下の説明ではこれらを、読み出し状態で代表させる。一般にはＶｄｄ（read)＜Ｖｄｄ(write)であり読み出し時にはセルに電圧や電流が流れても抵抗状態は変化しない。すなわちディスターブをセルに与えず、ディスターブが生じるのは書き込み時に意図しないセルに電圧や電流が印加された場合である。

［不良セルとその影響］
メモリ容量が大きくなりセル数が膨大になると、３Ｄセルアレイ中のセルには不良が発生することは免れ得ない。特にダイオードは多結晶シリコンを用いて形成されるため、特性の良いダイオードを均一に作りこむことが難しく、ダイオードの逆耐圧特性が悪いものが必ず発生する。またセルの微細化が進むと、ダイオードでは不純物濃度のゆらぎが避けられず、あるパーセントで逆耐圧特性の極端に悪いものが発生する。

この様な逆耐圧が悪く逆バイアス状態でも電流をかなり流す不良セルがある時に、他のセルへの影響としてのセルアレイの状態をいくつかの場合に分けて以下に説明する。

（不良セルがセルアレイ内で一つの場合）
図６〜図８は、不良セルがセルアレイ中にひとつであるときのスタンバイ（ｓｔａｎｂｙ）状態及びリード（ｒｅａｄ）状態でリーク電流の影響を説明するための図である。これらの図で、破線で囲んだセルＤＣが、ダイオードの耐圧不良のセル（以下、これを不良セルという）である。

まずスタンバイ状態では、図６に示すように、全てのメモリセルのダイオードが逆バイアスとなるように、ワード線ＷＬはＶｓｓに、ビット線ＢＬはＶｄｄに設定される。このとき不良セルＤＣでは、ビット線ＢＬ２からワード線ＷＬ２にリーク電流が流れることになる。この結果不良セルＤＣの属するワード線ＷＬ２の電位はＶｓｓからＶｄｄに向かって変化し、ビット線ＢＬ２の電位はＶｄｄからＶｓｓに向かって変化して、それぞれＶｄｄとＶｓｓの中間の電位に落ち着く。

この不良セルＤＣの属するワード線ＷＬ２及びビット線ＢＬ２の電位変化は、不良セル以外のセルでのダイオードを順バイアスすることにはならないので、他のセルに対するディスターブはない。これは、書き込みのスタンバイ状態であるＶｄｄ（write)の場合でも変わらない。

次に、選択セルの読み出し状態での不良セルＤＣの影響を見る。具体的に、最も不良セルの影響があると思われる場合の、不良セルＤＣが属するビット線ＢＬ２上の不良セル以外のセルが選択されたときの読み出しへの影響を見る。

図７は、ビット線ＢＬ２上の不良セルＤＣ以外のセル、ここではワード線ＷＬ１上のセルＳＣが選択された場合を示している。読み出しアクセスでは選択ワード線ＷＬ１をＶｄｄに、選択ビット線ＢＬ２をＶｓｓにしたときの選択セルＳＣの電流が唯一の情報である。従って同じビット線ＢＬ２に不良セルＤＣがあると、不良セルの属するワード線ＷＬ２が非選択でＶｓｓになっていることから、選択ビット線ＢＬ２を経てセンスアンプに流れる電流Ｉ１のほかに不良セルＤＣを介してワード線ＷＬ２に流れる電流Ｉ２が加わる。

これは、選択セルＳＣのデータ状態が低抵抗状態の“１”である場合に、セル電流Ｉｃの一部がセンスアンプに流れずに不良セルＤＣからリークして、センスアンプが見るセル電流が実質的に減少することを意味する。即ち、“１”読みマージンが減少して誤読み出しをする可能性が高くなる。

書き込みの場合はセンス系で“１”とみなされるセルに加えてセルに流れる電流はリーク分増えるので、低抵抗状態になったセルに余分の電流を流すことになり、ジュール熱が余分に発生しセルの抵抗状態のバラツキを大きくする。高抵抗状態“０”の書き込みでは十分に高抵抗にならなくても電流量が減少してＢＬ２でモニターされるので不十分な高抵抗状態になる可能性がある。他セルへのディスターブは生じない。

次に図８を参照して、不良セルＤＣが属するワード線ＷＬ２上の不良セルＤＣ以外のセルＳＣが選択された場合の影響を見る。選択ワード線に不良セルＤＣがあるとその不良セルＤＣの属するビット線ＢＬ２がＶｄｄになっていることから、不良セルＤＣは電流を流すことはなく、他のセルへの影響は生じない。従って、不良セルＤＣが属するワード線ＷＬ２上の他のセルでの読み出しは、不良セルがないかのごとく行うことが出来る。

セルへの書き込みの場合も、Ｖｄｄ（ｒｅａｄ）がより高いＶｄｄ（ｗｒｉｔｅ）になるだけであり、状況は変わらない。

（不良セルがセルアレイ内で二つ以上の場合）
図９〜図１１は、独立の不良セルがセルアレイ中に二つ以上の場合のスタンバイ（ｓｔａｎｂｙ）状態及び読み出し（ｒｅａｄ）状態でリーク電流の影響を説明するための図である。ここでセルが独立であるとは、それらが同じワード線や同じビット線に属していない、という意味である。

図９〜図１１では、二つの独立不良セルＤＣ１，ＤＣ２がある場合を示しているが、これをもとに独立不良セルがｎ個の場合に一般化する。なお、同一ワード線または同一ビット線に複数の不良セルがあるときは、リーク量の大きな不良セルがひとつあると見なせるので先の検討結果から類推できる。

図９に示すように、スタンバイ状態では不良セルＤＣ１，ＤＣ２の属するワード線ＷＬ１，ＷＬ３とビット線ＢＬ１，ＢＬ３がＶｄｄとＶｓｓの中間電位になる。これらの中間電位の値によっては不良セルＤＣ１，ＤＣ２の属するワード線ＷＬ１，ＷＬ３とビット線ＢＬ１，ＢＬ３のそれぞれの交点のセルＭＣ１３，ＭＣ３１において、ダイオードが順方向バイアスされてディスターブを受ける可能性がある。

このディスターブを受ける可能性のあるセルの数は、独立不良セルの数が２である図９の場合は２である。一般には、独立不良セルの数がｎ個のとき、各々の不良セルがｎ−１個のディスターブを受ける可能性のあるセルを有するので、ｎ（ｎ−１）が新たにディスターブを受ける可能性がある。

ここでディスターブとは、セルの抵抗値が変化してデータ状態のマージンがなくなったり、最悪の場合はセルデータが逆転することである。問題となるのは、Ｖｄｄがセル書き込み時の比較的高い電位Ｖｄｄ（ｗｒｉｔｅ）の場合である。読み出しの場合は、ディスターブがないような比較的低い電位Ｖｄｄ（ｒｅａｄ）とすることができるのであまり問題はない。

図１０は、不良セルの一つＤＣ２が属するビット線ＢＬ３上で不良セル以外のセルＳＣが選択された読み出しの場合である。この選択セルＳＣの読み出しでは、まず不良セルＤＣ２において、センスアンプに流れ込むべき電流Ｉ１１に対して不良セルＤＣ２での分岐パス電流Ｉ１２が生じる。これに加えて、他の不良セルＤＣ１の属するワード線ＷＬ１がＶｄｄとＶｓｓの中間レベルになることから、ワード線ＷＬ１と選択ビット線ＢＬ３の交点セルＭＣ１３においてダイオードが順方向バイアスになり、選択ビット線ＢＬ３への電流流入Ｉ１３が生じる。

このため、書き込みの場合はこの非選択セルＭＣ１３でディスターブが生じる可能性がある。同時に、選択セルＳＣのセル電流Ｉｃとしてセンスアンプ系が見るべき電流Ｉ１１が、不要な非選択セルＭＣ１３からの流入電流Ｉ１３のために意味をなさなくなり、読み出しエラーや書き込みエラーが生じる可能性が大である。

なお、読み出しに関係しないセルについてはワード線とビット線の状態はスタンバイ状態と同じなので不良セルの属するワード線とビット線の交点のセルでディスターブを生じる可能性がある。

図１１は、不良セルの一つＤＣ１が属するワード線ＷＬ１上で不良セルＤＣ以外のセルＳＣが選択された読み出しの場合である。このとき、選択セルＳＣから選択ビット線ＢＬ２を介してセンスアンプに流れ込むべき電流Ｉ２１に対して不良セルを介しての分岐パスは生じないが、他の不良セルＤＣ２の属するワード線ＷＬ３がＶｄｄとＶｓｓの中間レベルになることから、このワード線ＷＬ３と選択ビット線ＢＬ２の交点の非選択セルＭＣ３２においてダイオードが順方向バイアスになり、選択ビット線ＢＬ２への電流流入Ｉ２２が生じる。

このためこの非選択セルＭＣ３２で書き込み時のディスターブが生じる可能性がある。同時に読み出し選択セルＳＣのセル電流Ｉｃとしてセンスアンプが見るべき電流Ｉ２１が流入電流Ｉ２２により大きくなる。従って選択セルＳＣが高抵抗の“０”でセル電流値が大きく見られ、“０”読み出しエラーが生じる可能性が大である。

また選択セルＳＣが書き込みの場合では、実質のセル電流が小さくても電流が大きくモニターされるので、低抵抗“１”書き込みで不十分な低抵抗状態になる可能性がある。高抵抗“０”書き込みではセルが高抵抗になってもモニターされる電流はリーク電流があるので書き込み完了が判定できず、電圧が印加され続けてセルの設定のバラツキが大きくなる可能性がある。

また、他の独立不良セルＤＣ２の属するビット線ＢＬ３がＶｄｄとＶｓｓの中間レベルの電位になることから選択ワード線ＷＬ１とこのビット線ＢＬ３の交点の非選択セルＭＣ１３はＶｄｄと中間電位の間でダイオードが順方向バイアスになり、書き込みでＶｄｄ(write)のときにディスターブを受ける可能性がある。なお、独立不良セルが多数ある時は、読み出しに関係しないセルについてはワード線ＷＬとビット線ＢＬの状態はスタンバイ状態と同じなので、不良セルの属するワード線ＷＬとビット線ＢＬの交点のセルでディスターブを生じる可能性がある。

［不良セル対策の手法−不良ＢＬフローティング］
次に、不良セルのリークが与える影響を局限してメモリアレイを有効利用するための方法を説明する。まず、ワード線のドライブは強力にして、ＶｓｓまたはＶｄｄへのインピーダンスが小さくなるようなワード線デコードを行なうことが必要である。次に不良セルの属するビット線を“不良ビット線”としてフローティングに設定して積極的にはドライブしないようにする。この様な設定が出来れば不良セルの影響を小さく出来る事を具体的に説明する。

図１２〜図１４は、セルアレイ内で不良セルが一つの場合に、不良ビット線をフローティングに設定した場合について、各動作状態での様子を示している。

図１２は、全ワード線ＷＬをＶｓｓ、全ビット線をＶｄｄとするスタンバイ状態である。但し不良セルＤＣが接続されたビット線（不良ビット線）ＢＬ２は、フローティングとする。この場合、ビット線ＢＬ２は逆バイアスの不良セルＤＣを介してＶｓｓに設定されたワード線ＷＬ２に引かれて、Ｖｓｓになる。しかし不良ビット線ＢＬ２がＶｓｓになっても、Ｖｓｓに設定されたワード線ＷＬとの間のセルダイオードが順方向にバイアスされることはないので、この場合不良セルＤＣの影響はどこにも現れない。

図１３は、不良ビット線ＢＬ２が選択された場合、より具体的には不良ビット線ＢＬ２と不良セルＤＣに属しないワード線ＷＬ１が選択されたアクセス状態である。この場合不良ビット線ＢＬ２はフローティングに設定され不使用にされるので、このビット線ＢＬ２上のセルは実際にはアクセス出来ないが、このときのリークの影響を検討する。

選択されたワード線ＷＬ１がＶｄｄに設定されると、選択セルＳＣを介してフローティングの不良ビット線ＢＬ２を経由して、不良セルＤＣの属するＶｓｓに設定されたワード線ＷＬ２へと電流パスが生じる。このため不良ビット線ＢＬ２はＶｓｓより浮き上がったＶｓｓ＋αの電位となる。

選択セルＳＣと不良セルＤＣ以外のセルは逆バイアス状態であり、Ｖｄｄ(read)で読み出し選択されたセルＳＣはディスターブを受けない。また、Ｖｄｄ(write)で書き込み選択された場合は、選択セルＳＣはディスターブを受けるが、この選択セルＳＣは不良ビット線上のものであり、実際には利用しないので問題は生じない。ただ余分なアクセス電流が増える。

図１４は、不良セルが属するワード線ＷＬ２と不良セルが属しないビット線ＢＬ１が選択されたアクセス状態である。この場合選択ワード線ＷＬ２のＶｄｄが不良セルＤＣを介してフローティングの不良ビット線ＢＬ２をＶｄｄに引き上げる。従って不良ビット線ＢＬ２上の不良セルＤＣ以外のセルは逆バイアス状態であり、他への影響を与えない。選択セルＳＣは正常に読み出しや書き込みが行なわれる。

次に、図１５〜図１８を参照して、セルアレイ内に二つ以上の独立不良セルがある場合について、不良セルの属するビット線を不良ビット線としてフローティングに設定することが有効であることを説明する。具体的には独立不良セルがＤＣ１，ＤＣ２の２個の場合について検討する。

図１５は、スタンバイ状態である。この場合、不良セルＤＣ１，ＤＣ２が属する、フローティングの不良ビット線は、Ｖｓｓに設定されたワード線に引かれてＶｓｓとなる。従ってどこにも順バイアスされるセルは存在せず、不良セルの影響はない。これは不良セルがいくつあっても同じである。

図１６は、不良ビット線（具体的には不良セルＤＣ２が属するビット線）ＢＬ３と不良セルに属しないワード線ＷＬ２が選択されたアクセス状態である。この場合、選択ビット線ＢＬ３は実際は不使用であるのでデータ読み出しの問題はないが、他のセルへの影響を検討する。

まず選択ワード線ＷＬ２がＶｄｄに設定されるので、この選択ワード線ＷＬ２に属する選択セルＳＣを介してフローティングの不良ビット線（選択ビット線）ＢＬ３を経由して不良セルＤＣ２の属する、Ｖｓｓに設定されたワード線ＷＬ３へと電流Ｉ３１のパスが生じる。同様に、選択ワード線ＷＬ２ともう一つの不良ビット線（非選択ビット線）ＢＬ１の交差部の非選択メモリセルＭＣ２１を介して、不良セルＤＣ１を経由して非選択ワード線ＷＬ１への電流Ｉ３２のパスが生じる。これらの電流パスにより、不良ビット線ＢＬ１はＶｓｓより浮き上がったＶｓｓ＋αの電位となる。

この場合、不良セル以外のセルは逆バイアス状態であり、問題ない。Ｖｄｄ(read)で読み出し選択されたセルＳＣもディスターブを受けない。Ｖｄｄ(write)で書き込み選択されたセルＳＣはディスターブを受けるが、実際にはこのセルは利用しなので問題は生じない。ただ余分なアクセス電流が増える。他の不良セルの属するビット線についても同様であり、不良セルの数が増加すると余分なアクセス電流がそれだけ増えることになる。

図１７は、不良セルＤＣ１の属するワード線ＷＬ１と、不良ビット線以外のビット線ＢＬ２が選択されたアクセス状態である。この場合、選択ワード線ＷＬ１のＶｄｄが不良セルＤＣ１を介してフローティングの不良ビット線ＢＬ１をＶｄｄに引き上げる。従ってこの不良ビット線ＢＬ１上の他のセルは逆バイアス状態であり、他への影響を与えない。選択セルＳＣを介して選択ビット線ＢＬ２にセル電流Ｉｃに基づく電流Ｉ４１が流れ、正常に読み出しや書き込みが行なわれる。

他の不良セルＤＣ２が属する不良ビット線ＢＬ３は、アクセスされたワード線ＷＬ１がＶｄｄに設定されるから、この選択ワード線ＷＬ１に属する非選択セルＭＣ１３を介してフローティングの不良ビット線ＢＬ３を経由して不良セルＤＣ２の属する、Ｖｓｓに設定されたワード線ＷＬ３へと電流Ｉ４２のパスが生じる。このためこの不良ビット線ＢＬ３はＶｓｓより浮き上がったＶｓｓ＋αの電位となる。しかし、選択ワード線に属するセルと不良セル以外のセルは逆バイアス状態であり、Ｖｄｄ(read)で読み出し選択されたセルはディスターブを受けない。Ｖｄｄ(write)で書き込み選択されたセルはディスターブを受けるが、実際にはこのセルは利用しないので問題は生じない。ただ余分なアクセス電流が増える。他の不良ビット線についても同様であり、不良セルの数が増加すると余分なアクセス電流がそれだけ増えることになる。

図１８は、選択ワード線と選択ビット線が共に不良セルに属しない、ＷＬ２とＢＬ２であるアクセス状態である。選択ワード線ＷＬ２から正常な選択セルＳＣを介して流れるセル電流は、選択ビット線ＢＬ２を介して電流Ｉ５２としてセンスアンプにいく。

選択ワード線ＷＬ２から非選択セルＭＣ２１，ＭＣ２３を介してＶｓｓフローティングの不良ビット線ＢＬ１，ＢＬ３に流れる電流Ｉ５１，Ｉ５３により、フローティングビット線ＢＬ１，ＢＬ３のレベルはＶｓｓ＋αとなる。これらのビット線上の正常セルはディスターブを受ける可能性があるが、ビット線が不使用となっているので問題ない。また、アクセスされたセルＳＣの読み出しも問題ない。余分なアクセス電流が増える点は変わらない。

次に、セルアレイ間での不良セルＤＣの影響を、図１９〜図２１を用いて説明する。

図１９は、全ワード線ＷＬをＶｓｓ、全ビット線ＢＬをＶｄｄとするスタンバイ状態である。不良セルＤＣの属するビット線はＶｓｓのフローティングに設定するので、不良セルＤＣの他のセルへの影響はない。

図２０は、不良セルＤＣの属するワード線を選択してＶｄｄとし、選択ビット線をＶｓｓとしたアクセス状態である。選択セルＳＣを流れるセル電流Ｉｃは、選択ビット線を流れてセンスアンプにいくので、問題はない。不良セルＤＣを介して、フローティングのビット線がＶｄｄまで充電されるが、このビット線は非選択であるので問題ない。

図２１は、不良セルＤＣの直下に隣接するセルＳＣを選択したアクセス状態である。この場合も、選択セルＳＣを流れるセル電流は選択ビット線を介してセンスアンプにいく。不良セルＤＣには電流が流れないので、他のセルへの影響はない。

ここまで、不良ビット線をフローティングに設定することが有効であることを説明した。この場合、不良セルの属するワード線を介してリーク電流が増大することもある。しかし、これによりアクセスしたセルが誤読み出しやディスターブを受けることはなく、逆に不良セルの属するワード線をフローティングにすると、他の正常なセルのアクセスに問題が生じる。このことを以下に説明する。

図２２は、二つの不良セルＤＣ１，ＤＣ２に対して、これらの属するビット線ＢＬ１，ＢＬ３をフローティングにすると同時に、これらの属するワード線ＷＬ１，ＷＬ３をもフローティングにして、ワード線ＷＬ２とビット線ＢＬ２の交点のセルＳＣが選択されたアクセス状態を示している。

このとき、選択セルＳＣの属するワード線ＷＬ２のＶｄｄから順方向バイアスとなった非選択セルＭＣ３，ＭＣ４を介してフローティングのビット線ＢＬ１，ＢＬ３がＶｄｄに引っ張られ、さらにこれを受けて不良セルＤＣ１，ＤＣ２を介してフローティングワード線ＷＬ１，ＷＬ３がＶｄｄになる。その結果、Ｖｄｄとなったワード線ＷＬ１，ＷＬ３と選択ビット線ＢＬ２との交点の非選択セルＭＣ１，ＭＣ２が擬似的アクセス状態になる。即ち選択ビット線ＢＬ２ではセルの多重選択が生じて、読み出し或いは書き込みがフェイルとなる。

図２３は、図２２と同様の不良セル状況下で不良セルＤＣ１，ＤＣ２の属するワード線ＷＬ１，ＷＬ３のみをフローティングとして、ワード線ＷＬ２とビット線ＢＬ２を選択したアクセス状態である。この場合、Ｖｄｄに設定された非選択ビット線ＢＬ１，ＢＬ３から不良セルＤＣ１，ＤＣ２を介して不良セルの属するワード線ＷＬ１，ＷＬ３がＶｄｄに設定される。従って、選択ビット線ＢＬ２上で選択セルＳＣと同時に非選択セルＭＣ１，ＭＣ２が擬似的アクセス状態となる多重選択が生じる。

以上のように、正常なセルに対する正常なアクセスを可能とするためには、アクセス時にセル電流を検出する側、即ちこの実施の形態では低レベル側のＶｓｓに設定される側のビット線についてのみ、不良が発生した場合にフローティングとすることが重要であることがわかる。

［不良セル対策回路を含む回路構成］
次に、不良セルの属するビット線を不良ビット線としてフローティング状態に設定することにより、不良セルの影響を局限する方法を実際に実現する回路システムを説明する。

まず、図２４を参照してセルアレイの状態設定法について説明する。メモリのメイン電源がオンになると、セルアレイは待機状態Ｓ０となり、ついでアクティブ状態Ｓ１が設定される。アクティブ状態Ｓ１には更に、スタンバイ（standby）状態Ｓ１１と、アクセス状態（読み出し（Read）／書き込み（Write）状態）Ｓ１２とに分けられる。

待機状態Ｓ０は、セルアレイの全てのワード線ＷＬとビット線ＢＬを共に接地電位Ｖｓｓに保持する。これはセルへの負荷がなく、不良セルでもリーク電流がない状態である。

待機状態Ｓ０に対してアクティブ状態Ｓ１は、セルへのアクセスが行われるフェーズである。このうちスタンバイ状態Ｓ１１は、全てのセルのダイオードを逆バイアスとする状態であり、いつでもアクセス動作に移れる状態である。即ち全てのワード線ＷＬはＶｓｓに、全てのビット線ＢＬは電源電位Ｖｄｄに設定される。

不良セルの検出や、不良セルが属するビット線を不良ビット線としてフローティング状態に設定し、その不良ビット線のスペアビット線への置換などの動作をこのスタンバイ状態において行う。

アクセス状態Ｓ１２では、選択されたワード線とビット線のクロスポイントセル（選択セル）でデータ読み出しや書き込みを行なう。このとき選択ワード線はＶｄｄに、選択ビット線はＶｓｓに設定する。

このアクセス状態で非選択セルの環境は３つ存在する。1つ目はスタンバイ状態と同じワード線ＷＬがＶｓｓでビット線ＢＬがＶｄｄのもの（その他セル１）、２つ目は選択セルと同じビット線ＢＬ上のセルで、ワード線ＷＬとビット線ＢＬが共にＶｓｓのもの（その他セル２）、３つ目は選択セルと同じワード線ＷＬのセルで、ワード線ＷＬとビット線ＢＬが共にＶｄｄのもの（その他セル３）である。

アクティブ状態のＶｄｄレベルは、セルデータの読み出し時は選択セルにディスターブを与えないような低めのレベルであるＶｄｄ(read)であり、書き込み時は選択セルの可変抵抗素子の抵抗値を電圧や電流による熱で変えるため高めのレベルであるＶｄｄ(write)とする。

不良セルの影響を局限するための回路を組み込む対象となる、図１に示した読み出し／書き込み回路２の具体構成をまず説明する。セルアレイのビット線方向の両端部で垂直ビア配線により基板上に降ろされたビット線は、ビット線選択回路２４（２４ａ，２４ｂ）で外部からのアドレス信号とコマンドに従って選択的に設定されてアレイバス２３（２３ａ，２３ｂ）上の信号となる。

このバス上の信号はセンスアンプアレイ２２（２２ａ，２２ｂ）に入力される。読み出し時はデータ確定をセンスアンプが行い、書き込み時はセンスアンプ系がセル電流のモニターを行いセルにデータのプログラムが完了した時点で電流を遮断する動作を行う。

センスアンプとのデータのやり取りはデータバス２１ａ，２１ｂを介して行なわれる。即ちセルアレイ直下のデータバス２１ａは、これに直交するデータバス２１ｂに２分されて、外部と接続される。

ワード線方向の両端で垂直ビア配線により基板上に降ろされたワード線はワード線デコーダ／マルチプレクサ回路２５（２５ａ，２５ｂ）に入る。この回路は外部アドレスやコマンドに従ってワード線レベルを選択的に設定する。

この実施の形態の構成の場合、ワード線はワード線デコーダ／マルチプレクサ２５ａ，２５ｂからセルアレイブロック１に到達すまでの間にデータバス２１ｂ領域の上空を通過していくことになる。これはワード線の長さが余分に必要になるが、ビット線ＢＬと共にワード線ＷＬも一本おきにセルアレイブロック１の両側から交互に引き出されるので、メリットも大きい。即ち基板への垂直ビア配線３１，３２のピッチは最小ピッチの倍で良く、配線の対称性も良いので、回路特性を各部で揃え易くかつレイアウト上もコンパクトな構成が可能となり、リソグラフィー的にも最小寸法での露光条件の設定に有利となる。

図２５は、セルアレイブロックをマトリクス配列した場合の各セルアレイブロックにおける参照セルとセンスアンプの構成法を説明するための図である。クロスポイント型の３Ｄセルアレイブロックではワード線を１本選択すると同一セルアレイ層のすべてのビット線にデータが出力される。従って、同一セルアレイ内に選択セルに対応する参照セルを設けて、同時に参照セルのワード線（参照ワード線）を選択すると、多重選択になる。

この多重選択の事態を回避するために、選択セルのあるセルアレイブロックの両隣のセルアレイブロックの参照セルを利用する。

セルアレイ層を、最下層を０番として上の層に向かって１，２，３，…と数えるものとして、セルアレイ層を偶数(e)と奇数(o)の層のグループに分け、これらにグループに共通のセンスアンプをそれぞれｅＳ／Ａ，ｏＳ／Ａとするとセンスアンプの配置は図２５のようになる。

図２５では、ビット線方向に相隣接する３つのセルアレイブロックＡ，Ｂ，Ｃを示している。一つのセルアレイブロックとその下地回路を単位モジュールとして、いま真ん中のセルアレイブロックＡのモジュール４１において、あるワード線ＷＬが選択されたものとする。このときこれに隣接する両隣のセルアレイブロックＢ，ＣのセルアレイブロックＡ側の端部の参照ワード線ＲｅｆＷＬが同時に選択されるようにする。

ワード線ＷＬにより選択される隣接する二ビット線ＢＬａ１，ＢＬａ２のメモリセルＭＣ１，ＭＣ２に着目して、具体的に説明する。一方のメモリセルＭＣ１のビット線ＢＬａ１は、そのセルアレイブロックＣ側端部を開放端とし、セルアレイブロックＢ側の端部で垂直ビア配線により、下地のセンスアンプアレイに接続される。もう一つのメモリセルＭＣ２がつながるビット線ＢＬａ２は、ＢＬａ１とは逆に、セルアレイロックＢ側端部が開放端となり、セルアレイブロックＣ側の端部で垂直ビア配線により、下地のセンスアンプアレイに接続されるようにする。

セルアレイブロックＢのセルアレイブロックＡに近い参照ワード線ＲｅｆＷＬにより選択される参照セルＲＣｂ２につながるビット線ＢＬｂ２は、セルアレイブロックＡのビット線ＢＬａ１とペアを構成して一つのセンスアンプにつながる。同様に、セルアレイブロックＣのセルアレイブロックＡに近い参照ワード線ＲｅｆＷＬにより選択される参照セルＲＣｃ１につながるビット線ＢＬｃ１が、セルアレイブロックＡのビット線ＢＬａ２とペアを構成して一つのセンスアンプにつながる。

こうして、隣接する２セルアレイＡ，Ｂの間、また隣接する２セルアレイＡ，Ｃの間で、それぞれ対応するビット線の対によりオープンビット線が構成される。

この場合、ひとつのセンスアンプアサイメントでは、上述の例の二つビット線対に対して、セルアレイブロックＡ領域下の１系統のセンスアンプｅＳ／Ａａと、このセンスアンプ系統と遠い側のセルアレイブロックＣ領域下のセルアレイブロックＡに近い側のセンスアンプｅＳ／Ａｃを同時使用する。或いはセルアレイブロックＡ領域下のもう一つの系統のセンスアンプｏＳ／Ａａと、このセンスアンプ系統と遠い側のセルアレイブロックＢ領域下のセルアレイブロックＡに近い側のセンスアンプｏＳ／Ａｂを同時使用する。

２系統あるセンスアンプいずれを使用するかは、選択されるセルが偶数セルアレイ層（ｅ）は奇数セルアレイ層（ｏ）かによる。また参照セルは、ビット線２本を共通のビット線と見なし、1ビット線おきにセルアレイの端の複数セルをまとめて作っている。更にセンスアンプとの対応によって複数のビット線分の参照セルをＭＵＸ部でまとめて構成して参照セルの電流値（参照電流値）を調整する。

ワード線とセンスアンプの以上の選択を行うために、アドレスバス４２上を転送されるモジュール選択アドレス、ワード線／参照ワード線選択アドレス及びビット線選択アドレスを含むアドレス情報が、各セルアレイブロックのコーナーに設けられたアドレススイッチ回路４３ａ，４３ｂによって取り込まれる。アドレススイッチ回路に隣接するモジュールが選択されたときに同時にそのアドレススイッチ回路がオンになる。

図２６は、一つのセルアレイブロックに着目して、アドレスバスの信号とデータ転送に関わる回路部分の関係を示している。一つのセルアレイブロックについてみると、図示のように、ワード線セレクタ４９（即ちワード線デコーダ２５の本体）、セルアレイブロックの１辺から降りてくるｎ本のビット線をｍ個のセンスアンプに選択接続するビット線選択回路２４ａ，２４ｂ、各々のセンスアンプにビット線データを転送するアレイバス２３ａ，２３ｂ、１辺当たりｍ個のセンスアンプＳ／Ａからなるセンスアンプアレイ２２ａ，２２ｂがある。

ローカルバス４５（データバス２１ａ対応）は、対峙する辺にそれぞれあるｍ個のセンスアンプからのデータを選択的に接続するゲートを介してｍビットデータを転送する。更にセルアレイブロックが選択されていれば、ローカルバス４５は、ゲート４８を介してグローバルバス４４（データバス２１ｂ対応）に接続される。ゲート４８は、非選択時にグローバルバス４４とローカルバス４５を分離して、配線容量を低減する機能を果たす。配線容量が問題にならなければこのゲート４８は不要である。

アドレスバス４２のセルアレイブロックを選択するアドレスが選択したセルアレイブロックのアドレススイッチ回路４３ａ，４３ｂはアドレスバス４２の信号をワード線セレクタ４９の両端から供給し、選択回路２４ａ，２４ｂにビット線とセンスアンプを選択接続する選択アドレス信号を供給すると同時に、センスアンプのeven側が選択されたのかodd側が選択されたのかの情報ビットを転送してどちらの辺に沿うセンスアンプをローカルバス４５に接続するかを選択する。

図２７は、一つのセルアレイブロックに着目して、アドレススイッチ回路４３ａ，４３ｂの具体構成例を示している。

アドレスバス４２のセルアレイブロックを選択するアドレスが選択したセルアレイブロックのアドレススイッチ回路４３ａ，４３ｂは、アドレスバス４２上のワード線アドレスをワード線セレクタ４９の両側から供給するためのスイッチＳＷ１と、ビット線選択回路２４ａ，２４ｂとセンスアンプを選択接続する選択アドレス信号を供給するスイッチＳＷ３及びゲートＧ１−Ｇ３と、センスアンプのeven側が選択されたのかodd側が選択されたのかの情報ビットを転送しどちらの辺に沿うセンスアンプをローカルモジュールパスに接続するかを選択するスイッチＳＷ２とを有する。

ここでスイッチＳＷ１〜ＳＷ３は、アドレスビット毎のスイッチトランジスタのまとまり（トランジスタアレイ）である。

アドレスバス４２は、セルアレイブロックを選択するモジュールアドレス（module add.）、ｅｖｅｎセンスアンプ（eＳ／Ａ）かｏｄｄセンスアンプ（ｏＳ／Ａ）かを選択するアドレス（even/odd）、参照セルの電流値を調整するために何本の参照ワード線をまとめて立ち上げるかを決める参照ワード線アドレス（Ref.WL add.）、ワード線セレクタ４９によって選択されるワード線のアドレスであって、セレクタの両端からそれぞれ入るアドレス（WL add.1/2）、ビット線マルチプレクサ回路でビット線とセンスアンプの接続を選択するアドレス（bitselect）よりなる。

図２７の右側に示すように、セルアレイブロックＡにおいてevenセンスアンプが選択されれば、セルアレイブロックＣのevenセンスアンプの選択も同時に行い、oddセンスアンプが選択されればセルアレイブロックＢのoddセンスアンプの選択も同時に行う。そこでスイッチ回路４３ａ，４３ｂは、隣接するセルアレイブロックのスイッチにも信号を送りこれも制御する。

具体的にアドレスバス４２の信号別に説明する。モジュールアドレス（module add.）はモジュールを選択するための数ビットの信号でこのビットパタンが一致したモジュールのセルアレイブロックのスイッチが作動する。ビットパタンの一致はＡＮＤゲートＧ１により検出されて、セルアレイブロック端の両側のスイッチ回路４３ａ，４３ｂが選択されて一致検出信号（match）を発生する。このmatch信号によってスイッチＳＷ１が選択されて、evenやoddが関係ないアドレス信号が取り込まれる。

ｅｖｅｎ／ｏｄｄアドレス（even/odd）は、センスアンプのeven層用かodd層用かを選択する信号である。ゲートＧ２によって、これとmatch信号とのＡＮＤをとりｏｄｄ選択信号（odd select）またはｅｖｅｎ選択信号（even select）を発生する。odd select信号は図の上側に隣接するセルアレイブロックのスイッチ回路にも入る。even select信号は下側に隣接するセルアレイブロックのスイッチ回路にも入る。

even select信号が立ち上がると、スイッチ回路４３ｂで、選択されたセルアレイブロックＡのevenセンスアンプ（ｅＳ／Ａ）周りの選択信号（e）が立ち上がる。この信号（e）はeＳ／Ａとデータバスをつなぐ信号（S/A to bus even）とビット線とセンスアンプを選択接続するアドレス信号を通過させるスイッチゲートＳＷ３をオンさせる信号として働く。信号（e）は上側の隣のセルアレイブロックＢが選択された場合にもそのeven select信号でセルアレイブロックＡが立ち上がるように、ＯＲゲートＧ３を介在させている。

odd select信号が立ち上がると、スイッチ回路４３ａで、選択されたセルアレイブロックＡのoＳ／Ａ周りの選択信号（o）が立ち上がる。この信号（o）はoＳ／Ａとデータバスをつなぐ信号（S/A to bus odd）とビット線とセンスアンプを選択接続するアドレス信号を通過させるスイッチゲートＳＷ３をオンさせる信号として働く。信号oは下側の隣のセルアレイブロックＣが選択された場合にも、セルアレイブロックＡのodd select信号でセルアレイブロックＣが立ち上がるように、ＯＲゲートＧ３を介在させている。

参照ワード線アドレス（Ref.WL add.）は選択されたセルアレイブロックの隣のセルアレイブロックの参照ワード線を何本分のワード線として立ち上げるかを指定する信号であり、センスアンプのevenまたはoddとは関係なく常に隣のセルアレイブロックの選択セルアレイブロックＡに近い側の参照ワード線を立ち上げる。このため、一致検出信号（match）によってオンするゲートスイッチＳＷ２によって、両隣のセルアレイブロックのワード線セレクタの両端の参照ワード線選択部分にも送られる。

ワード線アドレス（WL add.1/2）は二つでワード線１本を選択するアドレスビットをなす。これもセンスアンプのevenまたはoddには関係のない信号なので、一致検出信号（match）信号によってオンするゲートスイッチＳＷ１にてワード線セレクタの両端から入力され、デコードされてワード線が１本選択される。

ビット線選択アドレス（bitselect）はｎ本のビット線とｍ個のセンスアンプを選択的に接続するための情報ビットである。これは信号（e）または（o）によってオンするゲートスイッチＳＷ３を介して選択信号（n to m MUX evenまたはodd信号）としてeＳ／Ａ側またはoＳ／Ａ側のセンスアンプの選択回路（ＭＵＸ／ＤＥＣ）２４に送られて、デコードされる。

次に、図２８を参照して、不良セルがあるビット線（不良ビット線）をフローティングにしてその他のセルへの影響を局限する回路が最も関係する部分であるビット線、センスアンプとローカルバスとの接続関係を説明する。

セルアレイブロックの１辺から降りてくるｎ本のビット線と隣のセルアレイブロックの参照セルのｎ本のビット線（参照ビット線）がペアをなし、これがビット線コンタクト部５１ａ，５１ｂを介して、ビット線選択回路（ＭＵＸ／ＤＥＣ）２４に入ってくる。ひとつのセンスアンプＳ／Ａにはｎ／ｍビット線ペアが対応していて、このうちの１ペアをひとつのセンスアンプＳ／Ａに選択的に接続することになる。

一方、センスアンプＳ／Ａを共有するｎ／ｍビット線ペアは、不良セルが発生した場合の置き換えの単位となる複数のユニット５２に分けられる。複数ビット線からなるこれらのユニット５２は、スタンバイ状態でその不良検知と置き換えが行われるので、以下、スタンバイユニットという。図２８においては、スタンバイユニット５２を、基板上の読み出し／書き込み回路上でのものとして示しているが、実際はこれらにつながる３Ｄセルアレイの各層セルアレイが、スタンバイユニットに区分されたことになる。

各スタンバイユニット５２には、不良ビット線を検知し、不良ビット線を含むスタンバイユニットの全ビット線をフローティングに設定するための不良フラグ（error flag)を発生して保持する不良検知回路５３が設けられている。以下ではこの不良検知回路５３を、不良フラグ保持回路（ＦＬＧ−ＬＡＴ）と称する。不良フラグ保持回路５３は、後に詳細に説明するように、メイン電源投入後のパワーオンリセット動作として、スタンバイ状態で自動的に不良ビット線検知を行い、不良が検知されたスタンバイユニットについて不良フラグ（エラーフラグ）error flagを発生し、その全ビット線をフローティングに設定するとともに、そのスタンバイユニットをセンスアンプから切り離すという制御を行う。

ビット線選択回路２４の接続選択を行う信号がeven／odd信号である。最終的にはｎ／ｍ本の信号にデコードされてビット線ペア接続選択ゲートを介し、アレイバス２３としてセンスアンプにつながるペアデータ線にデータが転送される。選択されたビット線ペアとセンスアンプがつながり、センスアンプＳ／Ａがセンスしたデータが転送されるのがローカルバス４５である。ローカルバス４５の信号線ペア数、センスアンプＳ／Ａの数はｍ個である。

図２９は、不良フラグ保持回路（ＦＬＧ−ＬＡＴ）５３の具体的な構成例である。前述のようにスタンバイユニット５２は、ビット線と参照ビット線の複数ペアの範囲として定義されるが、ここでは説明を簡単にするため、参照ビット線は除外して示している。不良フラグ保持回路５３の主体はラッチ回路５３１である。

各スタンバイユニット５２は、メモリのメイン電源とは別に、スタンバイユニット内の全ビット線をスタンバイ状態でＶｄｄに設定するためのビット線電源回路５４を有する。不良フラグ保持回路５３は、スタンバイ状態で自動的にビット線電源回路５４により充電されたビット線の電位低下をモニターすることによって不良セルの有無を判断し、不良セルを含むユニット内のビット線をフローティング状態に設定する働きをする。

スタンバイ状態ではワード線はＶｓｓ、ビット線はＶｄｄに設定するが、逆耐圧不良のダイオードがあるセルでは、ビット線からワード線へのリークが生じビット線電源回路５４に負荷がかかる。このためビット線電源回路５４のインピーダンスを大きくしておくとビット線のレベルが極端に低下するので、不良を検知することができる。具体的にビット線電源回路５４は、電源スイッチとしてのＰＭＯＳトランジスタＭＰ１と、インピーダンスの大きい負荷として働くゲートが接地されたＰＭＯＳトランジスタＭＰ２とを直列接続して構成される。

ＰＭＯＳトランジスタＭＰ２のドレインノードＮ０は、スタンバイユニット５２の複数ビット線に共通の不良検知ノードでもあり、これはビット線選択回路（ＭＵＸ／ＤＥＣ）２４の選択信号ｓｅｌj（j=…,i-1,i,i+1,…）によりそれぞれ制御されるＰＭＯＳトランジスタＭＰ３を介して各ビット線ＢＬに接続されている。

アクセス状態にならなければ、ＰＭＯＳトランジスタＭＰ３はオンである。このＰＭＯＳトランジスタＭＰ３を介して電源回路５４のＰＭＯＳトランジスタＭＰ２のドレインノードＮ０は、ユニット内の全ビット線に接続されている。各ビット線ＢＬにはまた、リセット用ＮＭＯＳトランジスタＭＮ１が接続されている。

不良フラグ保持回路５３に与えられる制御信号ＨＳ，ｓｔｄｂｙは、パワーオンリセット動作としてメモリチップ内で自動的に発生させるものとする。信号ＨＳは、メイン電源オン後の待機時に“Ｈ”となるリセット信号である。この信号ＨＳにより、ビット線電源回路５４のＰＭＯＳトランジスタＭＰ１はオフになり、一方リセット用ＮＭＯＳトランジスタＭＮ１がオンになる。従って全ビット線がＶｓｓに設定される。

その後信号ＨＳが“Ｌ”になり、スタンバイ状態に入ると、電源回路５４がオンして、リセット用ＮＭＯＳトランジスタＭＮ１がオフになる。これにより、各ビット線が電源回路５４によりＶｄｄに充電される。このとき電源回路５４は、ビット線に電位を供給すればよいので、不良セルがなければインピーダンスが高くても正常に働く。

いずれかのビット線に不良セルがあると、リーク電流が流れて、対応するビット線の電位低下、従って検知ノードＮ０の電位低下をもたらす。このビット線電位低下を検出して、不良のスタンバイユニットのビット線をフローティングに設定するために、ラッチ回路５３１が設けられている。

ラッチ回路５３１は、待機時に、信号ＨＳによりオン制御されるＮＭＯＳトランジスタＭＮ３により、一方のノードＮ２が“Ｌ”状態にリセットされる。他方のノードＮ１は、スタンバイ時に“Ｈ”となる信号ｓｔｄｂｙによりオン制御されるＮＭＯＳトランジスタＭＮ４を介して検知ノードＮ０に接続される。

従って、スタンバイ状態になって検知ノードＮ０が“Ｌ”になると、ラッチ回路５３１が反転し、ノードＮ２が“Ｈ”となり、これが不良フラグ即ちエラーフラグ（error flag）となる。このエラーフラグは、ＯＲゲートＧ１を介してビット線電源回路５４をオフにして、不良のスタンバイユニット内の全ビット線ＢＬをフローティング状態に設定する。この状態はメイン電源がオンの間保持される。

不良フラグは同時に、スタンバイユニット内の選択ビット線をセンスアンプに接続するためのスイッチ回路５５をオフにする。即ちスタンバイユニット５２内のビット線は、アクティブ時デコーダ２４により選択されるＮＭＯＳトランジスタＭＮ２により選択されるが、その選択ビット線とセンスアンプの間には、不良フラグにより制御されるスイッチ回路５５が設けられて、不良と判定されたスタンバイユニットのビット線はセンス系と切り離されるようになっている。

スイッチ回路５５にＣＭＯＳスイッチを用いるのは、読み出しと書込みで異なるセル電流をセンス系に伝えねばならず、読み出しと書き込みで異なる要求に対してしきい値による転送ロスをなくすためである。

図３０は、センスアンプＳ／Ａの一例としての電流シンク型センスアンプ６０の具体構成を示し、図３１はその動作波形を示している。これはセル電流と参照セル電流との比較でセルに抵抗状態として記憶された情報を判定するためのセンスアンプで、1μA以下の電流比較を高速に確実に行うことができる。

センスアンプ６０の基本要素は、ゲートが共通接続されたＰＭＯＳトランジスタＭ０，Ｍ２とＮＭＯＳトランジスタＭ４により構成されるＣＭＯＳインバータと、同様にゲートが共通接続されたＰＭＯＳトランジスタＭ１，Ｍ３とＮＭＯＳトランジスタＭ５により構成されるＣＭＯＳインバータとを、その入出力を出力ノードＯＵＴ，／ＯＵＴにクロスカップルさせたラッチ回路部である。

ＰＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ２の間には、活性化用のＰＭＯＳトランジスタＭ８と電流制限用のＮＭＯＳトランジスタＭ１０を介在させている。同様に、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３の間には、活性化用のＰＭＯＳトランジスタＭ９と電流制限用のＮＭＯＳトランジスタＭ１１を介在させている。

出力ノードＯＵＴ，／ＯＵＴは、信号／ＳＥによりゲートが駆動されるＮＭＯＳトランジスタＭ７，Ｍ６を介してＶｓｓに接続されている。また、ＰＭＯＳトランジスタＭ２，Ｍ３のドレインがそれぞれ、信号ＡＣＣにより駆動されるＮＭＯＳトランジスタＭ１２，Ｍ１３を介して入力ノードＩＮ，／ＩＮに接続される。

このセンスアンプの基本動作は、次の通りである。図３１に示すように、信号／ＳＥが“Ｈ”の状態で活性化信号／ＡＣＴを下げて、ＰＭＯＳトランジスタペアＭ８，Ｍ９をオンさせてセンスアンプに電流を流す。引き続き信号ＡＣＣを立ち上げて、セルが接続されているビット線対の電流を入力ノードＩＮ，／ＩＮを通してセンスアンプに注入する。

このときの選択セルを流れる注入電流と参照セルからの注入電流との差により、線形領域から飽和領域を経て遮断されるＮＭＯＳトランジスタペアＭ６，Ｍ７のドレイン電圧差が生じる。これが、ＮＭＯＳトランジスタペアＭ４，Ｍ５により増幅されて、ラッチされる。

即ち電流差の増幅は、／ＳＥを立ち下げることによりトランジスタペアＭ６，Ｍ７が、線形領域から飽和領域を経てオフする際のわずかな電流差によって生じた飽和領域への移行のタイミング差をドレイン電圧に変換して、電流の多い側のドレイン電圧であるトランジスタＭ２−Ｍ４ペアとＭ３−Ｍ５ペアの一方のゲート電位を高くして、ＰＭＯＳトランジスタＭ０，Ｍ１の一方をオフにすることによって行なわれる。

トランジスタペアＭ１０，Ｍ１１は、共通ゲートの制御信号ｖＬＴＣにより、センス初期にゲートレベルを低くしてコンダクタンスを抑えて電源Ｖｄｄからのセンスアンプ電流を絞る働きをする。これにより、ペアトランジスタＭ１２，Ｍ１３を介して供給されるセル電流をセンスアンプの状態により強く反映させることができる。

センスアンプの初期センスによってセンスアンプのバランスが電流差データによって崩れて確定したら、図３１に示すように、ゲート信号ｖＬＴＣをＶＲＲからＶｄｄより高い電圧ＶＰＰにして、センスアンプに電源電圧Ｖｄｄを供給する。これにより、出力はＶｄｄまでフルスイングする。このとき信号ＡＣＣは立ち下げてセル電流のセンスアンプへの供給を遮断する。

微細化されたペアトランジスタのバラツキは製造工程の揺らぎによって生じるので電流パスは許される限り多くの素子の直列接続とした方がバラツキが相殺される。そこでＭ０−Ｍ１ペア、Ｍ８−Ｍ９ペア及びＭ１０−Ｍ１１ペアを入力ノードと電源Ｖｄｄの間に介在させている。

特に、ＮＭＯＳトランジスタペアＭ１０−Ｍ１１はセンスアンプの動作のフィードバックループをなすＰＭＯＳトランジスタペアＭ０−Ｍ１とペアＭ８−Ｍ９のバラツキの影響を抑える。すなわちＮＭＯＳトランジスタのコンダクタンスを抑えて、より電源Ｖｄｄ側に近いＰＭＯＳトランジスタのドレインやソースの電位を上げて、そのコンダクタンスを上げている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのコンダクタンスがそれぞれのバラツキの影響を抑える方向に作用する。

ＮＭＯＳトランジスタペアＭ１０，Ｍ１１は、信号増幅時に増幅作用を大きくし、データが確定した後は確定データのラッチを高速に行なうようにコンダクタンスを上げるべく、ゲート信号ｖＬＴＣを初期には低く、後半では高くなるように制御する。

信号ＡＣＣの立ち上げとセンス動作開始信号／ＳＥの立ち下げの時間差Ｔは、ＡＣＣ立ち上げ後のセル電流の注入が終わり、セル電流を十分反映するような入力電流になるまで待ってセンスが開始されるように、最適調整する。

図３２は、センスアンプ６０と併設されて、書き込み時に選択ビット線に接続されて書き込み制御に用いられる電流遮断回路（current cutter）７０の構成を示している。この電流遮断回路７０は、ビット線により書き込みセルのデータに応じたセル電流の変化に基づいて書き込み完了を検知し、ビット線電流を遮断するものである。

ここではメモリセルの可変抵抗素子ＶＲは、高抵抗状態が安定状態であり、これに電圧を印加すると抵抗値が変化して低抵抗状態（例えばデータ“１”）になり、低抵抗状態の素子に電流を流しジュール加熱によって高抵抗状態（例えばデータ“０”）に戻るような物質系を想定している。

図３２の電流遮断回路７０は、メモリセルのプログラム情報に従って初期状態がセットされる状態遷移回路７１と、メモリセルの抵抗値の変化に伴うセル電流を検出するための、ＮＭＯＳトランジスタＮ１３をダイオード接続した電流モニター素子７３と、このモニター素子７３による状態遷移回路７１の状態遷移に応じてメモリセルに流れる電流を遮断するように働く、ＮＭＯＳトランジスタＮ１２からなるスイッチ素子７２とを有する。

状態遷移回路７１はフリップフロップである。その二つのノードとＮＭＯＳトランジスタＮ１２のゲートとの間には、“１”書き込み時と“０”書き込み時とで共にＮＭＯＳトランジスタＮ１２を初期状態でオン、書き込み完了の状態遷移を受けてオフにするために、ＰＭＯＳトランジスタＰ１３，Ｐ１４によるスイッチ回路７４が設けられている。

書き込むべきメモリセルに直列に入るスイッチ素子７２とモニター素子７３の電流経路は、書き込み開始前は、開始信号Ｐｏｎにより制御されるＮＭＯＳトランジスタＮ１１，Ｎ１４によりメモリセルから切り離されている。なおフリップフロップ７１に流れ込む電流は小さくなるように寸法を設定して、メモリセルの可変抵抗素子に流れる電流になるべく影響を与えないようにする。

フリップフロップ７１の初期設定を行うのは、リセット用ＮＭＯＳトランジスタＮ１７，Ｎ１８に入る信号Ｒｓ０とＲｓ１である。これらの信号は信号Ｒｓに同期して発生され、信号Ｓｉｇとその反転信号Ｓｉｇ０からそれぞれ作られる。信号Ｒｓ０によってフリップフロップ７１のＮＭＯＳトランジスタＮ１５がオフし、電流モニター用ノードimoniが“Ｈ”に設定される。信号Ｒｓ１により、逆の設定ができる。

スイッチ回路７４のＰＭＯＳトランジスタＰ１３，Ｐ１４のゲートはそれぞれ、Ｓｉｇ０，Ｓｉｇにより制御される。これにより、フリップフロップ７１の初期設定に関係なくスイッチ素子７２のトランジスタＮ１２がオン状態となるように、フリップフロップ７１の“Ｈ”側のノードにそのゲートが接続される。

フリップフロップ７１が書き込むデータに従って初期設定されたあとに、メモリセルの可変抵抗素子の書き込み開始信号Ｐｏｎが“Ｈ”となり、メモリセルアレイのビット線ＢＬと電流遮断回路がつながる。

メモリセルを流れる電流は、スイッチ素子７２を通り、ノードimoniに入り、ダイオード接続されたＮＭＯＳトランジスタＮ１３（又は、ゲートが電流を制限するレベルＶｒｅｆに接続されたＮＭＯＳトランジスタでもよい）からなる電流モニター素子７３を介して、Ｖｓｓへと放電される。従って、セル電流値に応じてノードimoniのレベルは変化して、あるレベルになるとフリップフロップ７１が状態遷移し、スイッチ素子７２をオフにしてセル電流を遮断することになる。

図３３は、書き込むべきセル状態“０”（高抵抗状態）と“１”（低抵抗状態）との関係で、モニターノードimoniのレベルとスイッチ素子７２の状態を書き込み動作の初期状態（initial）と書き込み完了時（prog.完）について示した。

“０”書き込み時は、初期状態がimoni＝Ｈであり、ＰＭＯＳトランジスタＰ１３によりスイッチ素子７２はオンである。書き込む前のセル状態が“１”であれば、大きなセル電流がモニターノードimoni に流入してその“Ｈ”レベルを維持するが、やがてセルのジュール加熱でセルが高抵抗状態になると電流は減少して、ノードimoniのレベルは“Ｌ”になる。これによりフリップフロップ７１は初期設定状態から反転して、スイッチ素子７２をオフとする。

書き込み前のセルがすでに“０”状態であれば、モニターノードimoniのレベルは書き込み開始と同時に“Ｌ”になり、すぐにスイッチ素子７２をオフとする。

“１”書き込み時は、初期状態がimoni＝Ｌであり、ＰＭＯＳトランジスタＰ１４によりスイッチ素子７２はオンである。書き込み前のセル状態が“０”であれば、セル電流は小さく、当初ノードimoni は“Ｌ”レベルを維持するが、やがてセルが電圧印加で低抵抗状態になると電流は増大して、ノードimoniのレベルは“Ｈ”になる。これにより、フリップフロップ７１は初期設定状態から反転してスイッチ素子７２をオフとする。

書き込み前のセルがすでに“１”状態であれば、モニターノードimoniのレベルは書き込み開始と同時に“Ｈ”になり、すぐにスイッチ素子７２をオフとする。

次に、図３４を参照して、不良のスタンバイユニットをスペアのスタンバイユニット（以下、単にスペアユニットという）に置き換える不良救済システムを説明する。

図３４に示すように、複数のスタンバイユニット５２に対して、これと同じ構成の一つのスペアユニット５２’を用意し、これらを一つのセンスアンプ系に接続する。スタンバイユニット５２は前述のように、それぞれにビット線選択回路２４と不良フラグ保持回路５３を備える。スペアユニット５２’は、ビット線選択回路２４’と、他のスタンバイユニット５２と同様の不良フラグ保持回路５３’を備える。

スタンバイユニット５２の一つが不良セルを含む場合には、これを自動的にスペアユニット５２’に置き換える。二つ以上のスタンバイユニットが不良の場合は置き換えを行わない。またスペアユニット５２’自体が不良の場合も置き換えは行わない。

スタンバイユニットの状態を判断するのが不良フラグ（error flag)であり、スタンバイユニット５２がｍ個の場合、それぞれのフラグerror flag 0〜error flag m-1をスペアユニット５２’のスペアビット線選択回路２４’に入れて判断を行う。またスペアユニット５２’に置換された場合に、置換もとのビット線選択状態を維持するため、各スタンバイユニット５２のビット線選択回路２４からの選択信号sel dec j (ｊ= 0,…,m-1)を同様にスペアユニット５２’の選択回路２４’に入れる。

この選択回路２４’でのロジックは、スペアユニット５２’の不良フラグerror flag sが“０”（正常）であり、スタンバイユニット５２の不良フラグerror flag 0 〜m-1が一つのみが“１”（不良）である場合に、スペアユニット５２’を活性化し、置換もとのスタンバイユニット５２でのビット線選択状態を実現する、というものである。

図３５は、スペアユニット５２’における選択回路２４’の具体的なロジック回路を示す。置換信号発生回路８１は、各スタンバイユニット５２からの不良フラグerror flag 0〜m-1のうち一つのみが“１”であることを判定して置換信号replaceを出すものである。

即ち置換信号発生回路８１は、各スタンバイユニットからの不良フラグを２つずつＸＯＲ回路で一方のみが“１”であることを調べ、更にその結果を２つずつＸＯＲ回路で一方のみが“１”であることを調べる、という繰り返しにより、最後に置換信号replaceを得る。この信号が“１”であればひとつのスタンバイユニットのみが不良であることになる。

不良フラグは、不良セルの存在のみを知らせ、そのスタンバイユニットがアクセスされているのかどうかの判断を含まない。従って、各スタンバイユニットがアクセスされたことを示す信号sel dec.と不良フラグflagとから、不良フラグが立ったスタンバイユニットが実際に選択されていることを示す信号selectを発生するための選択ゲート回路８２が設けられる。

この選択ゲート回路８２では、各スタンバイユニットがアクセスされたことを示す信号sel dec.と不良フラグflagのＡＮＤをとり、これらの信号のＯＲをとって一つの選択信号selectを得る。

切り替え判定回路８３では、スペアユニットの不良フラグflag sが“０”で、置換信号replaceと選択信号selectがともに“１”の場合に、切り換え信号spare dec.onを出力して、スペアユニットの切り替えを行う。ひとつのスタンバイユニットのみが不良でも、スペアユニットが不良の場合（flag s＝“１”）と、二つ以上のスタンバイユニットが不良の場合（replace＝“０”でかつ、select＝“１”）には、信号non replaceable unitを出す。これは、不良スタンバイユニットが存在するがこれをスペアで置き換えられないことを示す。

図３６は、スタンバイユニット５２がスペアユニット５２’に置き換えられた場合に、置換もとのスタンバイユニット５２でのビット線選択状況をスペアユニット５２’に移す回路方式の例を示す。ここでは、スタンバイユニット５２の選択回路２４を構成するトランジスタ回路と、その選択状態を模写するスペアユニット５２’の選択回路２４’を構成するトランジスタ回路の接続関係を示している。

選択回路２４の各選択トランジスタのゲート入力信号はアドレスからデコードされた選択信号n to m MUX oddまたはn to m MUX even信号でｎ／ｍ本の信号線よりなる。スタンバイユニットがｋ個あればｎ／ｍｋ本ずつが各スタンバイユニットに供給されスタンバイユニットの選択を行う。各スタンバイユニットはその発生する不良フラグflagに従って各々センスアンプへのパスを作る。

スペアユニットでは各スタンバイユニットから重複のないように一つずつ選択トランジスタを選んでスペアユニットのビット線１本を選択するｋ個のトランジスタからなるビット線数分のＯＲ回路を構成している。スペアユニット各ビット線の選択ＯＲゲートのトランジスタゲートには各スタンバイユニットの選択信号線が一つずつ重複なく選ばれて接続されればよい。図の例では、お互いのビット線対応を分かりやすくするために、各スタンバイユニットの一番左側のビット線から順番に選択トランジスタを選んで対応するスペアユニットのＯＲゲートを作っている。

これにより、スペアユニットではどのスタンバイユニットが選択されても、その選択ビット線に対応するビット線が選択可能状態となる。従ってスタンバイユニットの不良フラグ信号flagが立ってセンスアンプと切り離され、切り換え信号spare dec. on信号が立つとスペアユニットがそのスタンバイユニットの代替ユニットとして働く。

切り換え信号spare dec. onは先に自動的にスタンバイユニットからの不良フラグflagなどによって発生されるとしたが、無論スタンバイユニットからのフラグ信号をモニターし複数の不良スタンバイユニットのうちの一つを選んでその選択状況に依存した切り換え信号spare dec. onを作ることが出来る。この様な切り替え回路は従来のリダンダンシシステムに見られるように、フューズ素子によって不良スタンバイユニットを恒久的に置き換える方式などでも良い。

図３７は、一つのメモリブロックが複数のスタンバイユニットと一つのスペアユニットにより構成されて複数のメモリブロックが配列されるメモリシステム構成を示している。一つのメモリブロックに対して一つのセンスアンプＳ／Ａが配置され、各メモリブロックのセンスアンプＳ／Ａはデータバスの異なるデータ線に接続される。この構成は、一つのメモリブロックが１ビットデータに対応して、メモリブロック数分のビットデータを同時に読み出し或いは書き込みするシステムということになる。

以下に、実施の形態による抵抗変化メモリ装置の特徴をまとめる。

（１）複数の第１の配線と、前記第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルとを備えたメモリセルアレイを有する抵抗変化メモリ装置において、
前記メモリセルアレイは、前記第１及び第２の配線が共に第１の電位に設定された待機状態と、前記第２の配線が前記第１の電位より高い第２の電位に設定されたスタンバイ状態と、選択された第１及び第２の配線がそれぞれ前記第２及び第１の電位に設定されて選択メモリセルの読み出し又は書き込みが行われるアクセス状態とを有する
ことを特徴とする抵抗変化メモリ装置。

（２）前記（１）に記載の抵抗変化メモリ装置は、前記スタンバイ状態において、ダイオードの耐圧不良のメモリセルが属する第２の配線から第１の配線に流れる電流を検知して、以後この検知が行われた配線をフローティングの不使用状態に設定する不良検知動作が行われる。

（３）前記（１）に記載の抵抗変化メモリ装置は、前記メモリセルアレイの第２の配線から第１の配線に流れる電流の経路に接続され、前記スタンバイ状態においてダイオードの耐圧不良のメモリセルが属する配線を不良として検知して、この検知が行われた配線をフローティングの不使用状態に設定するための不良検知回路を有する。

（４）複数の第１の配線、前記第１の配線と交差する複数の第２の配線及び、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルを備えたメモリセルアレイと、
前記メモリセルアレイの第２の配線に接続されて、メモリセルのダイオードが逆バイアスとされたスタンバイ状態においてダイオードの耐圧不良のメモリセルが属する第２の配線を不良として検知してこれをフローティングの不使用状態に設定するための不良検知回路とを有する
ことを特徴とする抵抗変化メモリ装置。

（５）前記（４）に記載の抵抗変化メモリ装置において、前記メモリセルアレイは、前記第１及び第２の配線が共に第１の電位に設定された待機状態と、前記第２の配線が前記第１の電位より高い第２の電位に設定されたスタンバイ状態と、選択された第１及び第２の配線がそれぞれ前記第２及び第１の電位に設定されて選択メモリセルの読み出し又は書き込みが行われるアクセス状態とを有する。

（６）前記（３）又は（４）に記載の抵抗変化メモリ装置において、
前記メモリセルアレイは、前記第２の配線の複数本の範囲をユニットとして複数ユニットにより構成され、
前記不良検知回路は、ユニット毎に設けられてユニット単位での不良検知を行う。

（７）前記（６）記載の抵抗変化メモリ装置は、
前記メモリセルアレイのユニット毎に設けられて、前記スタンバイ状態でユニット内の第２の配線を前記第２の電位に設定するための電源回路と、
前記メモリセルアレイのユニット毎に設けられて、ユニット内の選択された第２の配線を対応するセンスアンプに接続するためのスイッチ回路とを有し、
前記不良検知回路は、前記スタンバイ状態に先立つ待機状態でリセットされ、前記スタンバイ状態で前記第２の電位に設定された第２の配線の電位低下を検出して不良フラグを発生して保持するラッチ回路であって、その不良フラグにより対応する前記電源回路とスイッチ回路がオフ制御される。

（８）前記（６）に記載の抵抗変化メモリ装置において、
前記メモリセルアレイは、前記不良検知回路に検知出力に基づいて、不良と判定されたユニットに代わってアクセスされるスペアユニットを有する。

（９）前記（１）又は（４）に記載の抵抗変化メモリ装置において、
前記メモリセルアレイは、層間で前記第１及び第２の配線を共有して複数層積層されている。

（１０）前記（１）又は（４）に記載の抵抗変化メモリ装置は、
書き込み時に前記メモリセルアレイの選択された第２の配線に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路を更に備える。

実施の形態の３Ｄセルアレイ構成を示す図である。 同３Ｄセルアレイの各層セルアレイ等価回路を示す図である。 メモリセルの記号を示す図である。 同３Ｄセルアレイの積層方向のセル選択の設定法を示す図である。 同じく同一セルアレイ内のセル選択の設定法を示す図である。 スタンバイ時の不良セルのセルアレイ内の影響を説明するための図である。 読み出し時の不良セルのセルアレイ内の影響を説明するための図（その１）である。 読み出し時の不良セルのセルアレイ内の影響を説明するための図（その２）である。 不良セルが二つの場合のスタンバイ時のセルアレイ内の影響を説明するための図である。 同じく不良セルが二つの場合の読み出し時のセルアレイ内の影響を説明するための図（その１）である。 同じく不良セルが二つの場合の読み出し時のセルアレイ内の影響を説明するための図（その２）である。 不良ビット線をフローティング設定したときのスタンバイ時のセルアレイ内の影響を説明するための図である。 同じく不良ビット線をフローティング設定したときの読み出し時のセルアレイ内の影響を説明するための図（その１）である。 同じく不良ビット線をフローティング設定したときの読み出し時のセルアレイ内の影響を説明するための図（その２）である。 不良セルが二つの場合であって、不良ビット線をフローティング設定したときのスタンバイ時のセルアレイ内の影響を説明するための図である。 同じく不良セルが二つの場合であって、不良ビット線をフローティング設定したときの読み出し時のセルアレイ内の影響を説明するための図（その１）である。 同じく不良セルが二つの場合であって、不良ビット線をフローティング設定したときの読み出し時のセルアレイ内の影響を説明するための図（その２）である。 同じく不良セルが二つの場合であって、不良ビット線をフローティング設定したときの読み出し時のセルアレイ内の影響を説明するための図（その３）である。 不良ビット線をフローティング設定した時のスタンバイ時のセルアレイ間の影響を説明するための図である。 同じく不良ビット線をフローティング設定した時の読み出し時のセルアレイ間の影響を説明するための図（その１）である。 同じく不良ビット線をフローティング設定した時の読み出し時のセルアレイ間の影響を説明するための図（その２）である。 不良ビット線とともに不良ワード線をフローティング設定した時の読み出し時の問題を説明するための図である。 同じく不良ワード線のみをフローティング設定した時の読み出し時の問題を説明するための図である。 実施の形態のメモリの電源オン後の状態設定を説明するための図である。 隣接セルアレイブロックの参照セルを用いるセンス方式を説明するための図である。 一つのセルアレイブロックに着目したセンスアンプ周りの回路構成を示す図である。 同じくアドレス選択スイッチ回路部の具体構成を示す図である。 不良対策回路を含む複数スタンバイユニットとセンスアンプの関係を示す図である。 各スタンバイユニットに設けられる不良フラグ保持回路の構成を示す図である。 センスアンプの具体構成を示す図である。 同センスアンプの動作波形図である。 センスアンプと併設される電流遮断回路の構成を示す図である。 同電流遮断回路の動作説明図である。 スタンバイユニットとスペアユニットにより不良ユニット置換システムを説明するための図である。 不良スタンバイユニットの切り換え信号発生回路を示す図である。 不良スタンバイユニットのビット線選択状況をスペアユニットに移すための回路システムである。 複数のメモリブロックによるメモリシステムを示す図である。

符号の説明

１…セルアレイブロック、２…読み出し／書き込み回路、２１ａ，２１ｂ…データバス、２２ａ，２２ｂ…センスアンプアレイ、２３ａ，２３ｂ…アレイバス、２４ａ，２４ｂ…ビット線選択回路、２５ａ，２５ｂ…ワード線デコーダ／マルチプレクサ、３１，３２…垂直ビア配線、４１…モジュール、４２…アドレスバス、４３ａ，４３ｂ…スイッチ回路、４４，４５…データバス、５２…スタンバイユニット、５２’…スペアユニット、５３…不良検知回路（不良フラグ保持回路）、５３１…ラッチ回路、５４…ビット線電源回路、５５…スイッチ回路、６０…電流シンク型センスアンプ、７０…電流遮断回路、７１…状態遷移回路、７２…スイッチ素子、７３…電流モニター素子、７４…スイッチ回路、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、Ｄｉ…ダイオード。

Claims (5)

1. 複数の第１の配線と、前記第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルとを備えたメモリセルアレイを有する抵抗変化メモリ装置において、
   前記メモリセルアレイは、前記第１及び第２の配線が共に第１の電位に設定された待機状態と、前記第２の配線が前記第１の電位より高い第２の電位に設定されたスタンバイ状態と、選択された第１及び第２の配線がそれぞれ前記第２及び第１の電位に設定されて選択メモリセルの読み出し又は書き込みが行われるアクセス状態とを有する
   ことを特徴とする抵抗変化メモリ装置。
2. 前記メモリセルアレイの第２の配線から第１の配線に流れる電流の経路に接続され、前記スタンバイ状態においてダイオードの耐圧不良のメモリセルが配線を不良として検知して、この検知が行われた配線をフローティングの不使用状態に設定するための不良検知回路を有する
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
3. 複数の第１の配線、前記第１の配線と交差する複数の第２の配線及び、前記第１及び第２の配線の交差部に配置されて第１の配線側をアノードとするダイオードと可変抵抗素子が直列接続されたメモリセルを備えたメモリセルアレイと、
   前記メモリセルアレイの第２の配線に接続されて、メモリセルのダイオードが逆バイアスとされたスタンバイ状態においてダイオードの耐圧不良のメモリセルが属する第２の配線を不良として検知してこれをフローティングの不使用状態に設定するための不良検知回路とを有する
   ことを特徴とする抵抗変化メモリ装置。
4. 前記メモリセルアレイは、前記第２の配線の複数本の範囲をユニットとして複数ユニットにより構成され、
   前記不良検知回路は、ユニット毎に設けられてユニット単位での不良検知を行う
   ことを特徴とする請求項１又は３記載の抵抗変化メモリ装置。
5. 前記メモリセルアレイは、前記不良検知回路の検知出力に基づいて、不良と判定されたユニットに代わってアクセスされるスペアユニットを有する
   ことを特徴とする請求項４記載の抵抗変化メモリ装置。

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