JP2009193660A - 不揮発性メモリ素子の単位セル及びこれを備えた不揮発性メモリ素子 - Google Patents

Abstract

【課題】読み出し動作時、データのセンスマージンを改善させて動作信頼性を向上させることができる不揮発性メモリ素子の単位セル及びこれを備えた不揮発性メモリ素子を提供すること。
【解決手段】出力端と接地電圧端との間に接続されたアンチヒューズと、前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段とを備える。
【選択図】図２

Description

本発明は、半導体設計技術に関し、特に、不揮発性メモリ素子の単位セル、より詳細には、ワンタイムプログラマブル（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ、以下、「ＯＴＰ」とする。）単位セル及びこれを備えた不揮発性メモリ素子に関する。

ＯＴＰは、電源が遮断されてもセルに格納されたデータが消去されない不揮発性特性のため、メモリスティック、ＵＳＢドライバ、及びハードディスクに代替可能な素子であって、その適用分野が広がっている。

図１は、従来技術に係るＯＴＰ単位セルを説明するために示した等価回路図である。

同図に示すように、従来技術に係るＯＴＰ単位セルは、第１の入力端ＡとノードＢとの間に接続されたアンチヒューズＡＮＴ＿ＦＳと、ノードＢと出力端Ｅ（読み出し動作時、データが出力される出力端）との間に直列接続されたｎ−チャネルを有するトランジスタＮＭ１、ＮＭ２とからなる。

以下、従来技術に係るＯＴＰ単位セルの書き込み動作及び読み出し動作について説明する。

＜書き込み動作＞
まず、ノードＢが接地される。また、第１の入力端Ａには高電圧ＶＰＰが印加され、第２の入力端及び第３の入力端Ｃ、Ｄには各々接地電圧に相応する論理レベルＬが印加される。これにより、ＭＯＳトランジスタからなるアンチヒューズＡＮＴ＿ＦＳのゲートと基板との間には高電界が形成されて、ゲートと基板との間に形成されたゲート絶縁膜が破壊される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲートと基板とは電気的にショートする。
＜読み出し動作＞
書き込み動作が完了した後、第１の入力端Ａには電源電圧ＶＤＤが印加され、第２の入力端及び第３の入力端Ｃ、Ｄには各々電源電圧ＶＤＤに相応する論理レベルＨが印加される。これにより、第１の入力端Ａ、アンチヒューズＡＮＴ＿ＦＳ、第１のトランジスタ及び第２のトランジスタＮＭ１、ＮＭ２、出力端Ｅに繋がる電流経路が形成される。したがって、出力端Ｅには第１の入力端Ａに印加される電源電圧ＶＤＤが伝達されて検出される。

しかし、図１に示す従来技術に係るＯＴＰ単位セルでは、次のような問題が発生する。

前述したように、読み出し動作時、第１の入力端Ａから出力端Ｅに繋がる電流経路（データ経路）は、必ず直列接続された第１のトランジスタ及び第２のトランジスタＮＭ１、ＮＭ２を備える。これにより、出力端Ｅを介して検出される最終データは、第１のトランジスタ及び第２のトランジスタＮＭ１、ＮＭ２のしきい電圧の合計だけ電圧降下された状態（ＶＤＤ−２Ｖｔ、ここで、「Ｖｔ」はＮＭ１、ＮＭ２のしきい電圧）で出力される。したがって、出力端Ｅを介して感知されるデータのセンスマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）が電圧降下された分だけ低下して、誤動作が発生する。このような誤動作は、ＯＴＰ単位セルの読み出し動作の信頼性を低下させる原因となっている。

本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、読み出し動作時、データのセンスマージンを改善させて動作信頼性を向上させることができる不揮発性メモリ素子の単位セル及びこれを備えた不揮発性メモリ素子を提供することにある。

そこで、上記の目的を達成するための本発明による不揮発性メモリ素子の単位セルは、出力端と接地電圧端との間に接続されたアンチヒューズと、前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段とを備えることを特徴とする。

また、上記の目的を達成するための本発明による不揮発性メモリ素子の単位セルは、ノードと接地電圧端との間に接続されたアンチヒューズと、前記ノードと接続されて、当該ノードに書き込み電圧を伝達する第１のスイッチング手段と、前記ノードと出力端との間に接続された第２のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第３のスイッチング手段とを備えることを特徴とする。

なお、上記の目的を達成するための本発明による不揮発性メモリ素子は、複数個の単位セルがマトリックス形態に配列されたセルアレイと、前記複数個の単位セルの出力端と共通に接続された複数個のデータラインと、前記複数個のデータラインの電圧を各々反転させて出力するインバータを含む複数個の感知部とを備えることを特徴とする。

さらに、上記の目的を達成するための本発明による不揮発性メモリ素子は、不揮発性メモリ素子の複数個の単位セルがマトリックス形態に配列されたセルアレイと、前記単位セルの第１のスイッチング手段を選択制御する複数個の書き込み駆動ラインと、前記単位セルの第２のスイッチング手段を選択制御する複数個の第１の読み出し駆動ラインと、前記単位セルの出力端と接続された複数個のデータラインと、該データラインに前記読み出し電圧を伝達する複数個の第３のスイッチング手段と、該第３のスイッチング手段を共通に選択制御する第２の読み出し駆動ラインと、前記データラインの電圧を感知する複数個の感知部とを備えることを特徴とする。

さらにまた、上記の目的を達成するための本発明による不揮発性メモリ素子は、不揮発性メモリ素子の複数個の単位セルがマトリックス形態に配列されたセルアレイと、前記単位セルの第１のスイッチング手段を選択制御する複数個の書き込み駆動ラインと、前記単位セルの第２のスイッチング手段を選択制御する複数個の第１の読み出し駆動ラインと、前記単位セルの出力端と接続された複数個のデータラインと、前記単位セルの第３のスイッチング手段を共通に選択制御する第２の読み出し駆動ラインと、前記データラインの電圧を感知する複数個の感知部と、を備えることを特徴とする。

上記の構成を備える本発明によれば、次のような効果を得ることができる。

第１に、本発明によれば、アンチヒューズと接続される第１のスイッチング素子及び第２のスイッチング素子を並列接続して書き込み電圧と読み出し電圧とを互いに異なる経路でアンチヒューズに伝達できるようにすることによって、読み出し動作時、読み出し電圧の損失を従来技術に比べて最小化して、単位セルの出力端を介して感知されるデータのセンスマージンを改善させて動作信頼性を向上させることができる。

第２に、本発明によれば、単位セルから出力されるデータを感知する感知部をインバータで構成することによって、それだけ回路が単純化されて、面積及び消費電力を改善させることができる。

従来技術に係るＯＴＰ単位セルを示した等価回路図である。 本発明の第１実施形態に係る不揮発性メモリ素子の単位セルを示した等価回路図である。 図２に示す第１のスイッチング素子ＳＷ１を示した図である。 図２に示す第２のスイッチング素子ＳＷ２を示した図である。 図２に示すアンチヒューズＡＮＴ＿ＦＳを示した図である。 本発明の第１実施形態に係る不揮発性メモリ素子の単位セルの動作特性を説明するために示した図である。 本発明の第２実施形態に係る不揮発性メモリ素子の単位セルを示した等価回路図である。 本発明の第２実施形態に係る不揮発性メモリ素子の単位セルの動作特性を説明するために示した図である。 本発明の第３実施形態に係る不揮発性メモリ素子の単位セルを示した等価回路図である。 本発明の第４実施形態に係る不揮発性メモリ素子を示した等価回路図である。 本発明の第５実施形態に係る不揮発性メモリ素子を示した等価回路図である。 本発明の第６実施形態に係る不揮発性メモリ素子を示した等価回路図である。 本発明の第７実施形態に係る不揮発性メモリ素子を示した等価回路図である。 本発明の第８実施形態に係る不揮発性メモリ素子を示した等価回路図である。

以下、本発明の属する技術分野における通常の知識を有した者が本発明を更に容易に実施できるようにするために、本発明の好ましい実施形態を説明する。また、明細書の全般にわたって記述される「トランジスタ」は、ゲートに入力される制御信号に応じてスイッチング素子で動作する全ての素子を含む。例えば、接合型電界効果トランジスタＪＦＥＴと金属酸化物半導体型電界効果トランジスタＭＯＳＦＥＴを含む。また、明細書全般にわたって同じ図面符号（または、参照符号）で表記した部分は同じ要素を表わす。
（第１実施形態）
図２は、本発明の実施形態1に係る不揮発性メモリ素子の単位セルを示した等価回路図である。

同図に示すように、本発明の第１実施形態に係る不揮発性メモリ素子の単位セルは、出力端Ｃ（読み出し動作時、データが出力される端子）と接地電圧端Ｄとの間に接続されたアンチヒューズＡＮＴ＿ＦＳと、第１の入力端Ａと出力端Ｃとの間に接続された第１のスイッチング手段ＳＷ１と、第２の入力端Ｂと出力端Ｃとの間に接続された第２のスイッチング手段ＳＷ２とを備える。

図３に示すように、第１のスイッチング手段ＳＷ１は、第１の入力端Ａに入力される書き込み電圧を出力端Ｃに伝達するために、能動素子であるトランジスタからなり得る。ここで、トランジスタは、低電圧用トランジスタまたは高電圧用トランジスタでありうる。また、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有するトランジスタでありうる。望ましくは、第１のスイッチング手段ＳＷ１は、ｎ−チャネルに比べて駆動能力に優れたｐ−チャネルを有するトランジスタからなる。このとき、トランジスタのドレインは第１の入力端Ａと接続され、ソースは出力端Ｃと接続され、ゲートは第３の入力端Ｅと接続される。

図４に示すように、第２のスイッチング手段ＳＷ２は、出力端Ｃを基準として第１のスイッチング手段ＳＷ１と並列接続される。また、第２のスイッチング手段ＳＷ２は、第２の入力端Ｂに入力される読み出し電圧を出力端Ｃに伝達するために、能動素子であるトランジスタからなり得る。ここで、トランジスタは、第１のスイッチング手段ＳＷ１と同一型または相違型のチャネルを有することができる。また、トランジスタのドレインは第２の入力端Ｂと接続され、ソースは出力端Ｃと接続され、ゲートは第４の入力端Ｆと接続される。

図５に示すように、アンチヒューズＡＮＴ＿ＦＳは、能動素子であるトランジスタまたは受動素子であるキャパシタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。また、トランジスタのゲートは出力端Ｃに接続され、ドレインとソースとは互いに接続された状態（または、一体型）で接地電圧端Ｄと接続される。キャパシタの第１の端（上部電極）は出力端Ｃに接続され、第２の端（下部電極）は接地電圧端Ｄと接続される。

以下、本発明の第１実施形態に係る不揮発性メモリ素子の単位セルの書き込み及び読み出し動作について説明する。ここで、例えば、第１のスイッチング手段ＳＷ１はｐ−チャネルを有するトランジスタからなり、第２のスイッチング手段ＳＷ２はｎ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

表２及び図６を参照して説明する。ここで、図６の（ａ）は、書き込み動作時の電流経路を示した等価回路図であり、図６の（ｂ）は、読み出し動作時の電流経路を示した等価回路図である。
＜書き込み動作＞
まず、接地電圧端Ｄが接地される。また、第１の入力端Ａには高電圧ＶＰＰが印加され、第３の入力端及び第４の入力端Ｅ、Ｆには各々接地電圧に相応する論理レベルＬ（以下、「ロー」とする。）が印加される。このような条件下では、ｐ−チャネルを有するトランジスタからなる第１のスイッチング手段ＳＷ１のみがターンオンされて、第１の入力端Ａと出力端Ｃとが電気的に接続され、第２の入力端Ｂと出力端Ｃとが電気的に遮断される。これにより、高電圧ＶＰＰは、第１のスイッチング手段ＳＷ１を介してアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲートと基板との間に形成されたゲート絶縁膜を破壊させる。
＜読み出し動作＞
書き込み動作が完了した後、第２の入力端Ｂには読み出し電圧に対応する電源電圧ＶＤＤが印加され、第３の入力端及び第４の入力端Ｅ、Ｆには各々電源電圧ＶＤＤに相応する論理レベルＨ（以下、「ハイ」とする。）が印加される。このような条件下では、ｎ−チャネルを有するトランジスタからなる第２のスイッチング手段ＳＷ２のみがターンオンされて、第２の入力端Ｂと出力端Ｃとが電気的に接続され、第１の入力端Ａと出力端Ｃとが電気的に遮断される。これにより、第２の入力端Ｂ、第２のスイッチング手段ＳＷ２、及びアンチヒューズＡＮＴ＿ＦＳに繋がる電流経路が形成される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、出力端Ｃは、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄと電気的に接続され、当該出力端Ｃには接地電圧に相応するデータが出力されて感知部により感知される。
（第２実施形態）
図７は、本発明の第２実施形態に係る不揮発性メモリ素子の単位セルを示した等価回路図である。

同図に示すように、本発明の第２実施形態に係る不揮発性メモリ素子の単位セルは、第１実施形態と同様に、基本構成として第１のスイッチング手段及び第２のスイッチング手段ＳＷ１、ＳＷ２とアンチヒューズＡＮＴ＿ＦＳとを備える。また、第２実施形態に係る単位セルは、第２のスイッチング手段ＳＷ２と直列接続された第３のスイッチング手段ＳＷ３をさらに備える。これにより、第１のスイッチング手段ＳＷ１は、互いに直列接続された第２のスイッチング手段及び第３のスイッチング手段ＳＷ２、ＳＷ３と並列接続される。

第１のスイッチング手段ＳＷ１は、書き込み電圧をノードＨと接続されたアンチヒューズＡＮＴ＿ＦＳの入力端に伝達するために能動素子であるトランジスタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。このとき、トランジスタのドレインは第１の入力端Ａと接続され、ソースはノードＨと接続され、ゲートは第３の入力端Ｅと接続される。

第２のスイッチング手段ＳＷ２は、出力端ＣとノードＨとの間に接続され、第１のスイッチング手段ＳＷ１と同様に、能動素子であるトランジスタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。このとき、トランジスタのドレインは出力端Ｃと接続され、ソースはノードＨと接続され、ゲートは第４の入力端Ｆと接続される。

第３のスイッチング手段ＳＷ３は、読み出し電圧を出力端Ｃに伝達するために、第２のスイッチング手段ＳＷ２と同様に、能動素子であるトランジスタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。このとき、トランジスタのドレインは第２の入力端Ｂと接続され、ソースは出力端Ｃと接続され、ゲートは第５の入力端Ｇと接続される。

一方、第１のスイッチング手段ないし第３のスイッチング手段ＳＷ１、ＳＷ２、ＳＷ３は、互いに同一型のチャネルを有したり、相違型のチャネルを有することができる。望ましくは、第１のスイッチング手段及び第３のスイッチング手段ＳＷ１、ＳＷ３は、各々ｐ−チャネルを有し、第２のスイッチング手段ＳＷ２はｎ−チャネルを有するように形成される。

以下、本発明の第２実施形態に係る不揮発性メモリ素子の単位セルの書き込み及び読み出し動作について説明する。ここで、例えば、第１のスイッチング手段及び第３のスイッチング手段ＳＷ１、ＳＷ３はｐ−チャネルを有するトランジスタからなり、第２のスイッチング手段ＳＷ２はｎ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

表３及び図８を参照して説明する。ここで、図８の（ａ）は、書き込み動作時の電流経路を示した等価回路図であり、図８の（ｂ）は、読み出し動作時の電流経路を示した等価回路図である。
＜書き込み動作＞
まず、接地電圧端Ｄが接地される。また、第１の入力端Ａには高電圧ＶＰＰが印加され、第３の入力端及び第４の入力端Ｅ、Ｆには各々「ロー」が印加される。また、第５の入力端Ｇには「ハイ」が印加される。このような条件下では、第１のスイッチング手段ＳＷ１のみがターンオンされて、第１の入力端ＡとノードとＨが電気的に接続され、第２の入力端ＢとノードＨとが電気的に遮断される。これにより、高電圧ＶＰＰは、第１のスイッチング手段ＳＷ１を介してアンチヒューズＡＮＴ＿ＦＳに伝達されて、アンチヒューズＡＮＴ＿ＦＳのゲートと基板との間に形成されたゲート絶縁膜を破壊させる。すなわち、ゲートと基板とは電気的にショートした状態となる。
＜読み出し動作＞
書き込み動作が完了した後、第２の入力端Ｂには読み出し電圧に対応する電源電圧ＶＤＤが印加され、第３の入力端及び第４の入力端Ｅ、Ｆには各々「ハイ」が印加される。また、第５の入力端Ｇには「ロー」が印加される。このような条件下では、第２のスイッチング手段及び第３のスイッチング手段ＳＷ２、ＳＷ３がターンオンされて、第２の入力端ＢとノードＨとが電気的に接続され、第１の入力端ＡとノードＨとが電気的に遮断される。これにより、第２の入力端Ｂ、第２のスイッチング手段及び第３のスイッチング手段ＳＷ２、ＳＷ３、及びアンチヒューズＡＮＴ＿ＦＳに繋がる電流経路が形成される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、出力端Ｃは、第２のスイッチング手段ＳＷ２及びアンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄと電気的に接続され、出力端Ｃには接地電圧に相応するデータが出力されて感知部により感知される。
（第３実施形態）
図９は、本発明の第３実施形態に係る不揮発性メモリ素子の単位セルを示した等価回路図である。

同図に示すように、本発明の第３実施形態に係る不揮発性メモリ素子の単位セルは、出力端Ｃと接続された感知部ＳＡを除いた他の構成及び動作特性が第２実施形態と同様であり、したがって、それに対する構成及び動作特性は前述した内容に代えることにする。

感知部ＳＡは、読み出し動作時、出力端Ｃに出力される電圧を反転させて出力するインバータからなる。ここで、インバータは、ｐ−チャネルを有するトランジスタとｎ−チャネルを有するトランジスタとが相補的に結合されたＣＭＯＳトランジスタで構成される。さらに詳細には、ｐ−チャネルを有するトランジスタのソースとｎ−チャネルを有するトランジスタのドレインとは相互接続される。また、ゲートは相互接続される。なお、ｐ−チャネルを有するドレインは電源電圧ＶＤＤと接続され、ｎ−チャネルを有するトランジスタのソースは接地電圧ＶＳＳと接続される。

以下、前述したような構成を有する本発明の第１実施形態ないし第３実施形態に係る単位セルを備える不揮発性メモリ素子のメモリセルアレイについて説明する。
（第４実施形態）
図１０は、本発明の第４実施形態に係る不揮発性メモリ素子を示した等価回路図である。

同図に示すように、本発明の第４実施形態に係る不揮発性メモリ素子のメモリセルアレイは、マトリックス形態に配列された複数個の単位セルＵＣを備える。このとき、単位セルＵＣは、第１実施形態に係る単位セルと同様に、２個のスイッチング手段ＳＷ１、ＳＷ２と、これら２個のスイッチング手段ＳＷ１、ＳＷ２と直列接続された１個のアンチヒューズＡＮＴ＿ＦＳとを備える。例えば、単位セルＵＣにおいて、第１のスイッチング手段ＳＷ１はｐ−チャネルを有するトランジスタからなり、第２のスイッチング手段ＳＷ２はｎ−チャネルを有するトランジスタからなる。

また、本発明の第４実施形態に係る不揮発性メモリ素子のメモリセルアレイは、単位セルＵＣの第１のスイッチング手段ＳＷ１を選択するための複数個の書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎ（ここで、ｎは自然数）と、単位セルＵＣの第２のスイッチング手段ＳＷ２を選択するための複数個の読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍ（ここで、ｍは自然数）とを備える。

書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎは、行方向に伸びて、行方向に配列された単位セルＵＣの各第１のスイッチング手段ＳＷ１、すなわち、ｐ−チャネルを有するトランジスタのゲートと接続される。読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍは、書き込み駆動ラインＷＲ＿ＣＴ０〜ＷＲ＿ＣＴｎと直交するよう列方向に伸びて、列方向に配列された単位セルＵＣの各第２のスイッチング手段ＳＷ２、すなわち、ｎ−チャネルを有するトランジスタのゲートと接続される。

また、本発明の第４実施形態に係る不揮発性メモリ素子のメモリセルアレイは、読み出し動作時、読み出し電圧を各単位セルＵＣに伝達し、各単位セルＵＣから出力されるデータを感知部ＳＡ０〜ＳＡｎ（ここで、ｎは自然数）に伝達するデータラインＤＬ０〜ＤＬｎ（ここで、ｎは自然数）と、書き込み動作時、書き込み電圧を各単位セルＵＣに伝達する書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｍ（ここで、ｍは自然数）とを備える。

データラインＤＬ０〜ＤＬｎは、行方向に伸びて、行方向に配列された単位セルＵＣの各出力端と感知部ＳＡ０〜ＳＡｎの入力端とを接続する。すなわち、第２のスイッチング手段ＳＷ２、望ましくは、ｎ−チャネルを有するトランジスタのドレインと感知部ＳＡ０〜ＳＡｎの入力端とを接続する。データラインＤＬ０〜ＤＬｎは、読み出し動作時、第３のスイッチング手段ＳＷ３を介して伝達される読み出し電圧、すなわち、電源電圧ＶＤＤを第２のスイッチング手段ＳＷ２に伝達し、第２のスイッチング手段ＳＷ２から出力されるデータを当該感知部ＳＡ０〜ＳＡｎに伝達する。書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｎは、列方向に伸びて、列方向に配列された単位セルＵＣの各第１のスイッチング手段ＳＷ１、すなわち、ｐ−チャネルを有するトランジスタのドレインと接続される。書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｎは、書き込み動作時、書き込み電圧、すなわち、高電圧ＶＰＰを当該列方向に配列された全ての単位セルＵＣの第１のスイッチング手段ＳＷ１に伝達する。

また、本発明の第４実施形態に係る不揮発性メモリ素子のメモリセルアレイは、各データラインＤＬ０〜ＤＬｎ毎に１つずつ配置されて、当該データラインＤＬ０〜ＤＬｎを介して出力されるデータを感知する複数個の感知部ＳＡ０〜ＳＡｎを備える。感知部ＳＡ０〜ＳＡｎは、インバータからなるか、または差動増幅器（図１１を参照）からなり得る。望ましくは、回路が単純であり、面積及び消費電力の側面で有利なインバータを用いる。

また、本発明の第４実施形態に係る不揮発性メモリ素子のメモリセルアレイは、読み出し動作時、読み出し動作信号ＲＤ＿ＥＮに応答して読み出し電圧、すなわち、電源電圧ＶＤＤを当該データラインＤＬ０〜ＤＬｎに伝達する第３のスイッチング手段ＳＷ３を備える。このとき、第３のスイッチング手段ＳＷ３は、ｎ−チャネルまたはｐ−チャネルを有するトランジスタからなり得る。望ましくは、ｎ−チャネルに比べて相対的に駆動能力に優れたｐ−チャネルを有するトランジスタからなる。

以下、本発明の第４実施形態に係る不揮発性メモリ素子の書き込み及び読み出し動作について説明する。ここで、例えば、書き込み駆動ラインＷＲ＿ＣＴ０と読み出し駆動ラインＲＤ＿ＣＴ０とが全て接続された単位セルＵＣに対する書き込み動作及び読み出し動作について説明する。

表４を参照して説明する。
＜書き込み動作＞
まず、アンチヒューズＡＮＴ＿ＦＳの一端が接地される。また、書き込み電圧供給ラインＷＲＬ０〜ＷＲＬｎには、各々書き込み電圧、すなわち、高電圧ＶＰＰが印加される。また、書き込み駆動ラインＷＬ＿ＣＴ０には「ロー」が印加され、残りの書き込み駆動ラインＷＬ＿ＣＴ１〜ＷＬ＿ＣＴｎには「ハイ」が印加される。また、読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍには「ロー」が印加される。なお、読み出し動作信号ＲＤ＿ＥＮは「ハイ」状態で印加される。このような条件下では、第１のスイッチング手段ＳＷ１のみがターンオンされて、書き込み電圧供給ラインＷＲＬ０とアンチヒューズＡＮＴ＿ＦＳとが電気的に接続される。これにより、書き込み電圧供給ラインＷＲＬ０を介して印加された高電圧ＶＰＰは第１のスイッチング手段ＳＷ１を介してアンチヒューズＡＮＴ＿ＦＳに伝達される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲートと基板との間に形成されたゲート絶縁膜は、高電界によって破壊される。
＜読み出し動作＞
書き込み動作が完了した後、書き込み駆動ラインＷＬ＿ＣＴ０には「ハイ」が印加される。また、読み出し駆動ラインＲＤ＿ＣＴ０には「ハイ」が印加され、残りの読み出し駆動ラインＲＤ＿ＣＴ１〜ＲＤ＿ＣＴｍには「ロー」が印加される。また、読み出し動作信号ＲＤ＿ＥＮは「ロー」状態で印加される。このような条件下では、第２のスイッチング手段及び第３のスイッチング手段ＳＷ２、ＳＷ３がターンオンされて、当該データラインＤＬ０には第３のスイッチング手段ＳＷ３を介して読み出し電圧、すなわち、電源電圧ＶＤＤが伝達される。これにより、データラインＤＬ０、第２のスイッチング手段ＳＷ２、及びアンチヒューズＡＮＴ＿ＦＳに繋がる電流経路が形成される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、データラインＤＬ０は第２のスイッチング手段ＳＷ２及びアンチヒューズＡＮＴ＿ＦＳを介して接地電圧端と電気的に接続された状態となる。したがって、感知部ＳＡ０は、データラインＤＬ０から接地電圧に相応するデータを感知する。
（第５実施形態）
図１１は、本発明の第５実施形態に係る不揮発性メモリ素子を示した等価回路図である。

同図に示すように、本発明の第５実施形態に係る不揮発性メモリ素子のメモリセルアレイは、第４実施形態と同じ構成を有する。ただし、感知部ＳＡ０〜ＳＡｎがインバータからなるものではなく、差動増幅器からなる。このとき、差動増幅器は、ｐ−チャネルを有するトランジスタＰＭ１、ＰＭ２とｎ−チャネルを有するトランジスタＮＭ１、ＮＭ２、ＮＭ３とからなる。差動増幅器は、バイアス信号ＢＩＡＳにより動作され、当該データラインから出力される当該単位セルのデータと基準電圧ＶＲＥＦとを比較増幅して出力する。

感知部ＳＡ０〜ＳＡｎを除いた残りの構成要素は第４実施形態と同様であり、したがって、それに対する具体的な構成及び動作説明は、第４実施形態によって記述された内容に代えることにする。
（第６実施形態）
図１２は、本発明の第６実施形態に係る不揮発性メモリ素子を示した等価回路図である。

同図に示すように、本発明の第６実施形態に係る不揮発性メモリ素子のメモリセルアレイでは、第４実施形態とは異なり、単位セルＵＣが第３のスイッチング手段ＳＷ３を備える。すなわち、第４実施形態では、第３のスイッチング手段ＳＷ３が当該データラインＤＬ０〜ＤＬｎの終端、すなわち、感知部ＳＡ０〜ＳＡｎの入力端に接続されたが、第６実施形態では、単位セルの内部に構成される。

単位セルＵＣを除いた残りの構成要素は第４実施形態と同様であり、したがって、それに対する具体的な構成及び動作説明は第４実施形態によって記述された内容に代えることにする。
（第７実施形態）
図１３は、本発明の第７実施形態に係る不揮発性メモリ素子を示した等価回路図である。

同図に示すように、本発明の第７実施形態に係る不揮発性メモリ素子のメモリセルアレイでは、第６実施形態とは異なり、単位セルＵＣが第３のスイッチング手段ＳＷ３だけでなく、感知部ＳＡ０〜ＳＡｎをさらに備える。すなわち、第６実施形態では、感知部ＳＡ０〜ＳＡｎが当該データラインＤＬ０〜ＤＬｎの終端に配置されたが、第７実施形態では、単位セルの内部に構成される。

これにより、第７実施形態では、第６実施形態のように、行方向に配列された複数個の単位セルＵＣの出力端を共通に感知部ＳＡ０〜ＳＡｎと接続させるための複数個のデータラインＤＬ０〜ＤＬｎを必要としない。したがって、データラインを備える第５実施形態及び第６実施形態に係るメモリセルアレイ構造において発生され得るデータ損失、すなわち、データラインの抵抗値によるデータ損失を最小化して、データのセンスマージンを改善させることができる。

単位セルＵＣを除いた残りの構成要素は第４実施形態と同様であり、したがって、それに対する具体的な構成及び動作説明は第４実施形態によって記述された内容に代えることにする。
（第８実施形態）
図１４は、本発明の第８実施形態に係る不揮発性メモリ素子を示した等価回路図である。

同図に示すように、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイでは、単位セルＵＣが１個のスイッチング手段ＳＷ１と１個のアンチヒューズＡＮＴ＿ＦＳとからなる。例えば、単位セルＵＣにおいて、第１のスイッチング手段ＳＷ１はｐ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

また、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイは、行毎に１つずつ配置されて書き込み電圧、すなわち、高電圧ＶＰＰを第１のスイッチング手段ＳＷ１に伝達する複数個の第２のスイッチング手段ＳＷ２を備える。このとき、第２のスイッチング手段ＳＷ２は、ｎ−チャネルまたはｐ−チャネルを有するトランジスタからなり得、かつ、書き込み動作信号ＷＲ＿ＥＮ０〜ＷＲ＿ＥＮｎに応答して高電圧ＶＰＰを第１のスイッチング手段ＳＷ１に伝達する。

なお、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイは、単位セルＵＣの第１のスイッチング手段ＳＷ１を選択するための複数個の読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍ（ここで、ｍは自然数）を備える。読み出し駆動ラインＲＤ＿ＣＴ０〜ＲＤ＿ＣＴｍは、列方向に伸びて、列方向に配列された単位セルＵＣの各第１のスイッチング手段ＳＷ１、すなわち、ｐ−チャネルを有するトランジスタのゲートと電気的に接続される。

さらに、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイは、読み出し動作時、読み出し電圧を各単位セルＵＣの出力端（第１のスイッチング及び第２のスイッチングの接続部）Ｎに伝達し、各単位セルＵＣから出力されるデータを感知部ＳＡ０〜ＳＡｎ（ここで、ｎは自然数）に伝達する複数個のデータラインＤＬ０〜ＤＬｎ（ここで、ｎは自然数）を備える。

データラインＤＬ０〜ＤＬｎは、行方向に伸びて、行方向に配列された単位セルＵＣの各出力端と感知部ＳＡ０〜ＳＡｎの入力端とを接続する。すなわち、第１のスイッチング手段ＳＷ１、望ましくは、ｐ−チャネルを有するトランジスタのドレインと感知部ＳＡ０〜ＳＡｎの入力端とを接続する。データラインＤＬ０〜ＤＬｎは、読み出し動作時、第３のスイッチング手段ＳＷ３を介して伝達される読み出し電圧、すなわち、電源電圧ＶＤＤを第１のスイッチング手段ＳＷ１に伝達し、第１のスイッチング手段ＳＷ１から出力されるデータを当該感知部ＳＡ０〜ＳＡｎに伝達する。

また、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイは、各データラインＤＬ０〜ＤＬｎ毎に各々１つずつ配置されて、当該データラインを介して出力されるデータを感知する複数個の感知部ＳＡ０〜ＳＡｎを備える。このとき、感知部ＳＡ０〜ＳＡｎは、入力端がデータラインＤＬ０〜ＤＬｎの終端と各々接続されたインバータからなる。

また、本発明の第８実施形態に係る不揮発性メモリ素子のメモリセルアレイは、読み出し動作信号ＲＤ＿ＥＮに応答して読み出し電圧、すなわち、電源電圧ＶＤＤを当該データラインＤＬ０〜ＤＬｎに伝達する第３のスイッチング手段ＳＷ３を備える。このとき、第３のスイッチング手段ＳＷ３は、ｎ−チャネルまたはｐ−チャネルを有するトランジスタからなり得る。望ましくは、ｎ−チャネルに比べて相対的に駆動能力に優れたｐ−チャネルを有するトランジスタからなる。

以下、本発明の第８実施形態に係る不揮発性メモリ素子の書き込み動作及び読み出し動作について説明する。ここで、例えば、書き込み動作信号ＷＲ＿ＥＮ０と読み出し駆動ラインＲＤ＿ＣＴ０とによって選択される単位セルＵＣに対する書き込み動作及び読み出し動作について説明する。

表５を参照して説明する。
＜書き込み動作＞
まず、アンチヒューズＡＮＴ＿ＦＳの一端が接地される。また、書き込み動作信号ＷＲ＿ＥＮ０が「ロー」に印加され、残りの書き込み動作信号ＷＲ＿ＥＮ１〜ＷＲ＿ＥＮｎは「ハイ」に印加される。なお、読み出し駆動ラインＲＤ＿ＣＴ０には「ロー」が印加され、残りの読み出し駆動ラインＲＤ＿ＣＴ１〜ＲＤ＿ＣＴｎには「ハイ」が印加される。また、読み出し動作信号ＲＤ＿ＥＮは「ハイ」状態で印加される。これにより、書き込み電圧である高電圧ＶＰＰは、第１のスイッチング手段及び第２のスイッチング手段ＳＷ１、ＳＷ２を介してアンチヒューズＡＮＴ＿ＦＳに伝達される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲートと基板との間に形成されたゲート絶縁膜は、高電界によって破壊される。
＜読み出し動作＞
書き込み動作が完了した後、書き込み動作信号ＷＲ＿ＥＮ０が「ハイ」に印加される。また、読み出し駆動ラインＲＤ＿ＣＴ０には「ロー」が印加され、残りの読み出し駆動ラインＲＤ＿ＣＴ１〜ＲＤ＿ＣＴｍには「ハイ」が印加される。また、読み出し動作信号ＲＤ＿ＥＮは、「ロー」状態で印加される。このような条件下では、第１のスイッチング手段及び第３のスイッチング手段ＳＷ１、ＳＷ３がターンオンされて、当該データラインＤＬ０には第３のスイッチング手段ＳＷ３を介して読み出し電圧、すなわち、電源電圧ＶＤＤが伝達される。これにより、データラインＤＬ０、第１のスイッチング手段ＳＷ１、及びアンチヒューズＡＮＴ＿ＦＳに繋がる電流経路が形成される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、データラインＤＬ０は第１のスイッチング手段ＳＷ１及びアンチヒューズＡＮＴ＿ＦＳを介して接地電圧端と電気的に接続された状態となる。したがって、感知部ＳＡ０はデータラインＤＬ０から接地電圧に相応するデータを感知する。

以上で説明したように、本発明の技術的思想は好ましい実施形態において具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の第１実施形態ないし第８実施形態の組み合わせ、詳細には、単位セルと感知部との組み合わせを介して本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。

ＳＷ１〜ＳＷ３ スイッチング素子
ＡＮＴ＿ＦＳ アンチヒューズ
ＳＡ０〜ＳＡｎ 感知部

Claims (35)

1. 出力端と接地電圧端との間に接続されたアンチヒューズと、
   前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、
   前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段と、
   を備えることを特徴とする不揮発性メモリ素子の単位セル。
2. ノードと接地電圧端との間に接続されたアンチヒューズと、
   前記ノードと接続されて、前記ノードに書き込み電圧を伝達する第１のスイッチング手段と、
   前記ノードと出力端との間に接続された第２のスイッチング手段と、
   前記出力端と接続されて、前記出力端に読み出し電圧を伝達する第３のスイッチング手段と、
   を備えることを特徴とする不揮発性メモリ素子の単位セル。
3. 前記第１のスイッチング手段及び第２のスイッチング手段がトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
4. 前記第１のスイッチング手段及び第２のスイッチング手段が互いに同一型または相違型のチャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
5. 前記第１のスイッチング手段がｐ−チャネルを有するトランジスタからなり、前記第２のスイッチング手段がｎ−チャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
6. 前記アンチヒューズがトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
7. 前記アンチヒューズがキャパシタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
8. 前記第３のスイッチング手段がトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
9. 前記第１のスイッチング手段ないし第３のスイッチング手段が互いに同一型または相違型のチャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
10. 前記第１のスイッチング手段及び第３のスイッチング手段が互いに同一型のチャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
11. 前記第２のスイッチング手段及び第３のスイッチング手段が互いに相違型のチャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
12. 前記第１のスイッチング手段及び第３のスイッチング手段がｐ−チャネルを有するトランジスタからなり、第２のスイッチング手段がｎ−チャネルを有するトランジスタからなることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
13. 前記出力端にかかる電圧を感知する感知部をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子の単位セル。
14. 前記感知部が、前記出力端にかかる電圧を反転させて出力するインバータからなることを特徴とする請求項１３に記載の不揮発性メモリ素子の単位セル。
15. 前記感知部が、前記出力端にかかる電圧を感知し、かつ、増幅する差動増幅器からなることを特徴とする請求項１３に記載の不揮発性メモリ素子の単位セル。
16. 複数個の単位セルがマトリックス形態に配列されたセルアレイと、
    前記複数個の単位セルの出力端と共通に接続された複数個のデータラインと、
    前記複数個のデータラインの電圧を各々反転させて出力するインバータを含む複数個の感知部と、
    を備えることを特徴とする不揮発性メモリ素子。
17. 前記単位セルが、
    出力端と接地電圧端との間に接続されたアンチヒューズと、
    前記出力端と接続されて、前記出力端に書き込み電圧を伝達する第１のスイッチング手段と、
    前記出力端と接続されて、前記出力端に読み出し電圧を伝達する第２のスイッチング手段と、
    を備えることを特徴とする請求項１６に記載の不揮発性メモリ素子。
18. 前記複数個のデータラインと各々接続されて、前記データラインに前記読み出し電圧を伝達する複数個の第３のスイッチング手段をさらに備えることを特徴とする請求項１７に記載の不揮発性メモリ素子。
19. 前記単位セルが、
    ノードと接地電圧端との間に接続されたアンチヒューズと、
    前記ノードと接続されて、前記ノードに書き込み電圧を伝達する第１のスイッチング手段と、
    前記ノードと前記出力端との間に接続された第２のスイッチング手段と、
    前記データラインと接続されて、前記データラインに読み出し電圧を伝達する第３のスイッチング手段と、
    を備えることを特徴とする請求項１６に記載の不揮発性メモリ素子。
20. 前記第１のスイッチング手段ないし第３のスイッチング手段が互いに同一型または相違型のチャネルを有するトランジスタからなることを特徴とする請求項１８に記載の不揮発性メモリ素子。
21. 前記第１のスイッチング手段及び第３のスイッチング手段がｐ−チャネルを有するトランジスタからなり、前記第２のスイッチング手段がｎ−チャネルを有するトランジスタからなることを特徴とする請求項１８に記載の不揮発性メモリ素子。
22. 前記単位セルが、
    接地電圧端と接続されたアンチヒューズと、
    前記出力端と前記アンチヒューズとの間に接続されて、前記アンチヒューズに書き込み電圧を伝達する第１のスイッチング手段と、
    を備えることを特徴とする請求項１６に記載の不揮発性メモリ素子。
23. 前記出力端に前記書き込み電圧を伝達する複数個の第２のスイッチング手段をさらに備えることを特徴とする請求項２２に記載の不揮発性メモリ素子。
24. 前記複数個のデータラインと各々接続されて、前記データラインに前記読み出し電圧を伝達する複数個の第３のスイッチング手段をさらに備えることを特徴とする請求項２３に記載の不揮発性メモリ素子。
25. 前記第１のスイッチング手段ないし第３のスイッチング手段が互いに同一型または相違型のチャネルを有するトランジスタからなることを特徴とする請求項２４に記載の不揮発性メモリ素子。
26. 前記第１のスイッチング手段ないし第３のスイッチング手段が各々ｐ−チャネルを有するトランジスタからなることを特徴とする請求項２４に記載の不揮発性メモリ素子。
27. 前記アンチヒューズがトランジスタからなることを特徴とする請求項１７に記載の不揮発性メモリ素子。
28. 前記アンチヒューズがキャパシタからなることを特徴とする請求項１７に記載の不揮発性メモリ素子。
29. 請求項１に記載の不揮発性メモリ素子の複数個の単位セルがマトリックス形態に配列されたセルアレイと、
    前記単位セルの第１のスイッチング手段を選択制御する複数個の書き込み駆動ラインと、
    前記単位セルの第２のスイッチング手段を選択制御する複数個の第１の読み出し駆動ラインと、
    前記単位セルの出力端と接続された複数個のデータラインと、
    該データラインに前記読み出し電圧を伝達する複数個の第３のスイッチング手段と、
    該第３のスイッチング手段を共通に選択制御する第２の読み出し駆動ラインと、
    前記データラインの電圧を感知する複数個の感知部と、
    を備えることを特徴とする不揮発性メモリ素子。
30. 請求項２に記載の不揮発性メモリ素子の複数個の単位セルがマトリックス形態に配列されたセルアレイと、
    前記単位セルの第１のスイッチング手段を選択制御する複数個の書き込み駆動ラインと、
    前記単位セルの第２のスイッチング手段を選択制御する複数個の第１の読み出し駆動ラインと、
    前記単位セルの出力端と接続された複数個のデータラインと、
    前記単位セルの第３のスイッチング手段を共通に選択制御する第２の読み出し駆動ラインと、
    前記データラインの電圧を感知する複数個の感知部と、
    を備えることを特徴とする不揮発性メモリ素子。
31. 前記感知部が、前記データラインの電圧を反転させて出力するインバータを備えることを特徴とする請求項２９または３０に記載の不揮発性メモリ素子。
32. 前記感知部が、前記データラインの電圧と基準電圧との差を増幅させて出力する差動増幅器を備えることを特徴とする請求項２９または３０に記載の不揮発性メモリ素子。
33. 前記第１のスイッチング手段ないし第３のスイッチング手段が互いに同一型または相違型のチャネルを有するトランジスタからなることを特徴とする請求項２９または３０に記載の不揮発性メモリ素子。
34. 前記アンチヒューズがトランジスタからなることを特徴とする請求項２９または３０に記載の不揮発性メモリ素子。
35. 前記アンチヒューズがキャパシタからなることを特徴とする請求項２９または３０に記載の不揮発性メモリ素子。

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