JP2009188335A - 半導体装置 - Google Patents

Abstract

【課題】主たる半導体素子と温度検出用素子を備えた半導体装置において、主たる半導体素子の状態によらずに、温度検出用素子の温度特性を一定にすること。高いラッチアップ耐量を有すること。高い温度検出精度を有すること。
【解決手段】温度検出用ダイオード２２は、Ｎ^-ドリフト層２３の第１主面に設けられた第１Ｐウェル２４ｂ内のＮウェル２５内に設けられており、Ｎ^-ドリフト層２３に設けられた主たる半導体素子に対して、接合分離されている。第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度で、かつ十分に深くなっている。横方向のｎｐｎトランジスタが動作するのを抑えるため、Ｎウェル２５の側方は、第１Ｐウェル２４ｂよりも高濃度のＰ⁺高濃度領域２８により囲まれている。
【選択図】図１

Description

この発明は、主たる半導体素子と温度検出用素子を備えた半導体装置に関する。

電力のスイッチングに用いられる半導体装置では、過電流による半導体装置の熱的破壊を防ぐために、過熱保護機能を備えているのが望ましい。過熱保護機能としては、ダイオードの順特性や逆特性が温度によって変化することを利用したものが公知である。例えば、ダイオードの飽和電圧は、温度によってほぼ直線的に変化する。従って、主たる半導体素子（以下、主半導体素子とする）とともに温度検出用素子としてダイオードを設け、その飽和電圧を監視することにより、主半導体素子の温度を検知することができる（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。主半導体素子の温度が高いことを検知した場合には、その主半導体素子のゲート電圧を下げて電流を制限することにより、主半導体素子を過熱による破壊から保護することができる。

図９は、従来の半導体装置の構成を示す断面図である。図９に示すように、従来の半導体装置では、Ｎ^-ドリフト層３の第１主面に、Ｐベース領域４ａ、Ｎ⁺エミッタ（ソース）領域５、ゲート絶縁膜６、ゲート電極７およびエミッタ（ソース）電極８からなる主半導体素子１の表面構造と、Ｐ型のアノード領域（Ｐベース領域４ｂおよびＰ⁺領域９）、Ｎ⁺カソード領域１０、アノード電極（図示省略）およびカソード電極（図示省略）からなる温度検出用ダイオード２が設けられている。

また、図１０に示す半導体装置のように、主半導体素子１を構成する半導体素体の第１主面に絶縁膜１１を形成し、この絶縁膜１１上に温度検出用ダイオード２を形成するようにしたものが公知である（例えば、特許文献５参照。）。なお、本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

特開平１−１５７５７３号公報 特開２００６−３２４４１２号公報 特許第３５３８５０５号公報 特開２００６−３０２９７７号公報 特開平６−１１７９４２号公報

しかしながら、図９に示す半導体装置では、温度検出用ダイオードのアノード領域とＮ^-ドリフト層により寄生ダイオードが構成される。主半導体素子にチャネルが形成されると、このチャネルを流れる電流が寄生ダイオードにも流れる。このため、主半導体素子がオン状態であるか、オフ状態であるかということに依存して、温度検出用ダイオードの飽和電圧が変化してしまうという問題点がある。また、主半導体素子がＩＧＢＴである場合には、第２主面のＰコレクタ層、Ｎ^-ドリフト層、温度検出用ダイオードのＰ型アノード領域およびＮ⁺カソード領域により、寄生サイリスタが構成される。このＩＧＢＴがターンオフする際、Ｎ^-ドリフト層からアノード領域に少数キャリアである正孔が注入されるため、寄生サイリスタが誤動作し、ラッチアップ破壊に至る危険性がある。

一方、図１０に示す半導体装置では、ポリシリコンを用いて温度検出用ダイオードを形成するため、飽和電圧にばらつきが生じる。また、漏れ電流が非常に多いため、オン電圧の温度依存性が理論曲線から外れてしまう。これらの原因によって、主半導体素子の温度を検出する精度が低いという問題点がある。また、温度検出用ダイオードが絶縁膜上に小さく形成されるため、静電耐量が低いという問題点と、主半導体素子の温度変化に対する応答速度が遅いという問題点がある。また、製造工程が大幅に増加するという問題点がある。特に、主半導体素子がトレンチゲート型の素子である場合、一般に、ゲート電極にドープトポリシリコンが用いられるため、このドープトポリシリコンを用いて温度検出用ダイオードを形成することができない。つまり、ゲート電極とは別にポリシリコンを積層して温度検出用ダイオードを形成する必要があるため、製造工程がさらに増加するという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置を提供することを目的とする。また、ラッチアップ耐量の高い半導体装置を提供することを目的とする。さらに、温度検出精度の高い半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、主半導体素子と、この主半導体素子の温度を検出するための温度検出用素子を備えている。温度検出用素子は、主半導体素子を構成する第１導電型の第１半導体層に対してＰＮ接合により分離された領域に設けられている。さらに、第１半導体層内に第２導電型の第２半導体領域が設けられており、この第２半導体領域内に第１導電型の第３半導体領域が設けられており、この第３半導体領域内に第２導電型の第４半導体領域が設けられている。そして、温度検出用素子が、第３半導体領域をカソードおよびアノードのうちの一方とし、第４半導体領域をカソードおよびアノードのうちの他方とするダイオードであるとよい。

また、第２半導体領域が電気的にフローティングであってもよいし、主半導体素子のエミッタまたはソースと同じ電位であってもよい。また、第３半導体領域の側方が、第２半導体領域よりも高濃度の第２導電型の第５半導体領域で囲まれていてもよいし、第３半導体領域よりも深いトレンチで囲まれていてもよい。このトレンチが絶縁膜を介して導電体で埋められており、この導電体がカソードと同じ電位であってもよい。さらに、アノードおよびカソードは、ホール引き抜き用の領域により囲まれていてもよい。

この発明によれば、温度検出用素子が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されても、このチャネルを流れる電流は、温度検出用素子の温度特性に影響を及ぼさない。また、第２半導体領域によって、寄生サイリスタが動作するのを抑えることができる。また、第５半導体領域やトレンチによって、寄生サイリスタが動作するのをさらに抑えることができる。また、ホール引き抜き用の領域が温度検出用素子を囲むことによって、温度検出用素子のラッチアップ破壊を防ぐことができる。また、主半導体素子と温度検出用素子が第１半導体層に形成されることによって、主半導体素子の温度を正確に検出することができる。

本発明にかかる半導体装置によれば、主半導体素子の状態によらずに、一定の温度特性を有する温度検出用素子を備えた半導体装置が得られるという効果を奏する。また、ラッチアップ耐量の高い半導体装置が得られるという効果を奏する。さらに、温度検出精度の高い半導体装置が得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、この半導体装置１００は、第１半導体層であるＮ^-ドリフト層２３の第１主面に、第２半導体領域である第１Ｐウェル２４ｂを備えている。この第１Ｐウェル２４ｂ内には、第３半導体領域であるＮウェル２５が設けられている。温度検出用ダイオード（温度検出用素子）２２は、このＮウェル２５内に設けられている。

すなわち、Ｎウェル２５内に、第４半導体領域である高濃度のＰ⁺アノード領域２６と、高濃度のＮ⁺カソードコンタクト領域２７が設けられている。Ｐ⁺アノード領域２６には、アノード電極（Ａ）が接続されている。Ｎ⁺カソードコンタクト領域２７には、カソード電極（Ｋ）が接続されている。Ｎ⁺カソードコンタクト領域２７は、カソード領域となるＮウェル２５に対してカソード電極を低抵抗で接触させるために設けられている。また、図示省略するが、半導体装置１００は、Ｎ^-ドリフト層２３を用いて構成される主半導体素子を備えている。温度検出用ダイオード２２は、図示しない主半導体素子に対して、第１Ｐウェル２４ｂとＮウェル２５からなるＰＮ接合により分離されている。

第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に高濃度になっている。また、第１Ｐウェル２４ｂは、寄生サイリスタによるラッチアップ破壊を防ぎ得る程度に十分に深くなっている。Ｎウェル２５の側方は、第５半導体領域であるＰ⁺高濃度領域２８により囲まれている。Ｐ⁺高濃度領域２８は、第１Ｐウェル２４ｂよりも高濃度になっている。Ｐ⁺高濃度領域２８は、絶縁膜２９により被覆されている。そして、第１Ｐウェル２４ｂおよびＰ⁺高濃度領域２８は、電気的にフローティングとなっている。

また、Ｎ^-ドリフト層２３の第１主面には、第１Ｐウェル２４ｂの外側に、第１Ｐウェル２４ｂから離れて第２Ｐウェル２４ｃが設けられている。例えば、この第２Ｐウェル２４ｃは、図示しない主半導体素子のエミッタ（ソース）電位と同じ電位とされ、ホールを引き抜くダイバータを構成する。図示省略するが、例えば、半導体装置１００の平面レイアウトは、Ｐ⁺アノード領域２６を中心とする同心円状となっている。

図１に示す半導体装置１００を作製する際、図示しないガードリングを形成するときに、同時に第１Ｐウェル２４ｂを形成してもよい。また、主半導体素子のＰ型半導体領域に電極を低抵抗で接触させるためのＰ⁺コンタクト領域を形成するときに、同時にＰ⁺アノード領域２６を形成してもよい。また、主半導体素子のＮ型半導体領域に電極を低抵抗で接触させるためのＮ⁺コンタクト領域やＮ⁺エミッタ（ソース）領域を形成するときに、同時にＮ⁺カソードコンタクト領域２７を形成してもよい。そうすれば、半導体装置１００の製造プロセスを簡略化することができる。これら三つを全て採用して半導体装置１００を製造すれば、Ｎウェル２５を形成するプロセスを追加するだけでよいので、図１０に示す従来の半導体装置を製造する場合に比べて、著しく製造プロセスを簡略化することができる。

実施の形態１によれば、温度検出用ダイオード２２が主半導体素子に対して接合分離されているので、主半導体素子にチャネルが形成されて電流が流れても、温度検出用ダイオード２２の飽和電圧は影響を受けない。つまり、主半導体素子の状態によって温度検出用ダイオード２２の飽和電圧が変動するのを防ぐことができるので、主半導体素子の状態によらずに、一定の飽和電圧を有する温度検出用ダイオード２２が得られる。また、そのような温度検出用ダイオード２２を備えた半導体装置１００が得られる。

また、第１Ｐウェル２４ｂによって、寄生サイリスタが動作するのを抑えることができるので、寄生サイリスタによるラッチアップ破壊を抑制することができる。また、Ｐ⁺高濃度領域２８によって、横方向（深さ方向に交差する方向）のｎｐｎトランジスタが動作するのを抑えることができるので、横方向でラッチアップが起こるのを抑制することができる。従って、ラッチアップ耐量の高い半導体装置１００が得られる。また、温度検出用ダイオードを絶縁膜上のポリシリコンで構成する従来装置と比べて、飽和電圧のばらつきが小さく、漏れ電流が少ないので、高い温度検出精度が得られる。また、主半導体素子の温度変化に対する応答速度も速い。なお、Ｐ⁺アノード領域２６とＮ⁺カソードコンタクト領域２７を接触させてもよい。そうすれば、オン電圧のばらつきを低減させることができる。

実施の形態２．
図２は、この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図２に示すように、この半導体装置２００は、図１に示す実施の形態１の半導体装置１００において、Ｐ⁺高濃度領域２８の代わりに、Ｎウェル２５の側方をトレンチゲート構造３１で囲む構成としたものである。このトレンチゲート構造３１によって、横方向のｎｐｎトランジスタが動作するのを完全に抑えることができるので、横方向でラッチアップが起こるのを防ぐことができる。

トレンチゲート構造３１は、第１Ｐウェル２４ｂ内において、Ｎウェル２５の終端部に設けられている。トレンチゲート構造３１は、Ｎウェル２５よりも深くまで延びている。トレンチゲート構造３１の半導体に接する部分、すなわちトレンチの内周面には、酸化膜等の絶縁膜３２が設けられている。この絶縁膜３２の内側に導電体、例えばポリシリコン３３が充填されている。このポリシリコン３３は、カソードと同じ電位にされるのが望ましい。例えば、主半導体素子のゲート構造がトレンチゲート構造である場合には、主半導体素子のトレンチゲート構造を形成するときに、同時にトレンチゲート構造３１を形成してもよい。その他の構成は、実施の形態１と同様である。

実施の形態３．
図３は、この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図３に示すように、この半導体装置３００は、図１に示す構成の温度検出用ダイオード２２とその周辺構造を含めた構成のものである。ただし、第１Ｐウェル２４ｂが実施の形態１よりも横方向に延びており、ダイバータ４１のホール引き抜き領域４２を構成している。第１Ｐウェル２４ｂの、ダイバータ４１を構成する部分の表面には、高濃度のＰ⁺コンタクト領域４３が設けられている。ホール引き抜き領域４２は、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。これによって、第１Ｐウェル２４ｂがエミッタ（ソース）電位と同じ電位になり、スイッチング時の電圧変化（ｄＶ／ｄｔ）が緩やかになるので、高ｄＶ／ｄｔに起因するラッチアップが起こるのを抑制することができる。

なお、ホール引き抜き領域４２は、第１Ｐウェル２４ｂから離れて設けられた別のＰウェルで構成されていてもよい。この場合、ホール引き抜き領域４２を構成するＰウェルを主半導体素子２１のエミッタ（ソース）電位と同じ電位にし、第１Ｐウェル２４ｂを実施の形態１と同様に電気的にフローティングにしてもよい。また、ホール引き抜き領域４２を主半導体素子２１と同様のＰベース領域で構成し、このＰベース領域をエミッタ（ソース）電位と同じ電位にしてもよい。

特に限定しないが、主半導体素子２１は、プレーナゲート構造の縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）やプレーナゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）などである。主半導体素子２１がＩＧＢＴである場合には、Ｎ^-ドリフト層２３の第２主面にＰコレクタ領域４６およびコレクタ電極４７が設けられる。主半導体素子２１がＭＯＳＦＥＴである場合には、Ｎ^-ドリフト層２３の第２主面にＮドレイン領域４８およびドレイン電極４９が設けられる。Ｎ^-ドリフト層２３の第２主面側の構造については、実施の形態４〜６においても同様である。

実施の形態４．
図４は、この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図４に示すように、この半導体装置４００は、図２に示す構成の温度検出用ダイオード２２とその周辺構造を含めた構成のものである。図２に示す構成の温度検出用ダイオード２２は、Ｎウェル２５の終端部にトレンチゲート構造３１を有するので、主半導体素子２１のゲート構造がトレンチゲート構造５１である場合に適している。この場合には、主半導体素子２１のトレンチゲート構造５１を形成するときに、同時に温度検出用ダイオード２２のトレンチゲート構造３１を形成することができる。

また、ダイバータ４１のホール引き抜き領域４２は、Ｐベース領域により構成されている。ホール引き抜き領域４２は、その表面に高濃度のＰ⁺コンタクト領域４３を有し、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。なお、第１Ｐウェル２４ｂは、電気的にフローティングであってもよいし、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされてもよい。

実施の形態５．
図５は、この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。また、図６は、実施の形態５にかかる半導体装置の平面レイアウトの一例を示す平面図である。図５に示すように、この半導体装置５００は、図４に示す実施の形態４の半導体装置４００において、ダイバータ４１のホール引き抜き領域４２を、第１Ｐウェル２４ｂから離れて設けられた別のＰウェルで構成したものである。この場合、ホール引き抜き領域４２となるＰウェルの表面に高濃度のＰ⁺コンタクト領域４３が設けられ、ホール引き抜き領域４２は、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされる。第１Ｐウェル２４ｂは、電気的にフローティングであってもよいし、主半導体素子２１のエミッタ（ソース）電位と同じ電位にされてもよい。

図７は、平面レイアウトの他の例を示す平面図である。図７に示す平面レイアウトは、温度検出用ダイオード２２が複数、特に限定しないが、例えば４個設けられた場合のレイアウトである。図７に示すように、４個の温度検出用ダイオード２２を並べ、それを囲むようにダイバータのホール引き抜き領域４２が設けられる。

実施の形態６．
図８は、この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図８に示すように、この半導体装置６００は、図５に示す実施の形態５の半導体装置５００において、実施の形態３と同様に、第１Ｐウェル２４ｂを横方向に延ばしてダイバータ４１のホール引き抜き領域４２を構成したものである。これは、第１Ｐウェル２４ｂとホール引き抜き領域４２を同一パターンで形成したのと同じことである。なお、実施の形態４〜６において、トレンチゲート構造を有する主半導体素子と、トレンチゲート構造のない温度検出用ダイオード、例えば図１に示す構成の温度検出用ダイオード２２を組み合わせてもよい。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、過熱保護用の温度検出素子を備える半導体装置に有用であり、特に、ＩＧＢＴやＭＯＳＦＥＴなどのパワー半導体装置に適している。

この発明の実施の形態１にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態２にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態３にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態４にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態５にかかる半導体装置の構成を示す断面図である。 この発明の実施の形態５にかかる半導体装置の平面レイアウトの一例を示す平面図である。 この発明の実施の形態５にかかる半導体装置の平面レイアウトの他の例を示す平面図である。 この発明の実施の形態６にかかる半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の別の構成を示す断面図である。

符号の説明

２１ 主半導体素子
２２ 温度検出用素子
２３ 第１半導体層
２４ｂ 第２半導体領域
２５ 第３半導体領域
２６ 第４半導体領域
２８ 第５半導体領域
２４ｃ，４２ ホール引き抜き領域
３１ トレンチゲート構造
３２ 絶縁膜
３３ 導電体
１００，２００，３００，４００，５００，６００ 半導体装置

Claims (7)

1. 主たる半導体素子と、前記主たる半導体素子の温度を検出するための温度検出用素子を備えた半導体装置において、
   前記温度検出用素子は、前記主たる半導体素子を構成する第１導電型の第１半導体層に対してＰＮ接合により分離された領域に設けられており、
   前記第１半導体層内に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、
   前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、
   を備え、前記温度検出用素子は、前記第３半導体領域をカソードおよびアノードのうちの一方とし、前記第４半導体領域をカソードおよびアノードのうちの他方とするダイオードであることを特徴とする半導体装置。
2. 前記第２半導体領域は、電気的にフローティングであることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域の側方を囲み、かつ前記第２半導体領域よりも高濃度の第２導電型の第５半導体領域、をさらに備えることを特徴とする請求項２に記載の半導体装置。
4. 前記第２半導体領域は、前記主たる半導体素子のエミッタまたはソースと同じ電位であることを特徴とする請求項１に記載の半導体装置。
5. 前記第３半導体領域は、自身よりも深いトレンチで囲まれていることを特徴とする請求項１に記載の半導体装置。
6. 前記トレンチ内に絶縁膜を介して導電体が埋められており、前記導電体が前記カソードと同じ電位であることを特徴とする請求項５に記載の半導体装置。
7. 前記アノードおよび前記カソードは、ホール引き抜き用の領域により囲まれていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。

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