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JP2009188238A - Surface light-emitting laser and method of manufacturing the same - Google Patents

Surface light-emitting laser and method of manufacturing the same Download PDF

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JP2009188238A
JP2009188238A JP2008027542A JP2008027542A JP2009188238A JP 2009188238 A JP2009188238 A JP 2009188238A JP 2008027542 A JP2008027542 A JP 2008027542A JP 2008027542 A JP2008027542 A JP 2008027542A JP 2009188238 A JP2009188238 A JP 2009188238A
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JP
Japan
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layer
refractive index
type
index layer
reflecting mirror
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Pending
Application number
JP2008027542A
Other languages
Japanese (ja)
Inventor
Takeshi Akagawa
武志 赤川
Masayoshi Tsuji
正芳 辻
Takafumi Suzuki
尚文 鈴木
Masaru Hatakeyama
大 畠山
Kenichiro Yashiki
健一郎 屋敷
Masayoshi Fukatsu
公良 深津
Takayoshi Anami
隆由 阿南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008027542A priority Critical patent/JP2009188238A/en
Publication of JP2009188238A publication Critical patent/JP2009188238A/en
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a surface light-emitting laser which can achieve both element resistance reduction and light absorption suppression and is also adaptive to faster operation. <P>SOLUTION: The surface light-emitting laser comprises a semiconductor substrate 101, a first reflector 102 formed on the semiconductor substrate 101, an active layer 104 formed on the first reflector 102, and a second reflector 107 formed on the active layer 104 and has a high-refractive-index layer 107a and a low-refractive-index layer 107b alternately laminated a plurality of times, wherein a side surface of the second reflector 107 is made uneven and a first electrode 108 is formed so as to cover the unevenness. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、光通信や光インターコネクションの分野で用いられる面発光レーザ及びその製造方法に関する。   The present invention relates to a surface emitting laser used in the fields of optical communication and optical interconnection and a method for manufacturing the same.

光通信は長距離、大容量伝送が可能であることから、特に長距離通信では早くから広く実用に供されてきた。一般に光通信の送信装置には光源として半導体レーザが用いられており、その中で面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）は小型、低消費電力などの利点を有することから、短距離通信用の光源として利用されている。上記の利点は体積の小ささによるところが大きいが、反面、その体積の小ささに起因して一般に端面発光型レーザに比べて電気抵抗及び熱抵抗が高くなる。そのため、自己発熱が大きく、帯域制限の一要因になっている。   Since optical communication is capable of long-distance and large-capacity transmission, long-distance communication has been widely used practically from early on. Generally, a semiconductor laser is used as a light source in a transmitter for optical communication, and a vertical cavity surface emitting laser (VCSEL) has advantages such as small size and low power consumption. It is used as a light source. The above advantages are largely due to the small volume, but on the other hand, due to the small volume, the electrical resistance and thermal resistance are generally higher than those of the edge-emitting laser. For this reason, the self-heating is large, which is a factor for band limitation.

図１０は、本発明に関連するメサ直径φ（μｍ）の円状ＶＣＳＥＬの断面模式図である。この素子では、ｎ型半導体基板１上に、ｎ型ＤＢＲ層（分布ブラッグ反射鏡：Distributed Bragg reflector）２、ｎ型クラッド層３、活性層４、ｐ型クラッド層５、電流狭窄層６、ｐ型ＤＢＲ層７及びｐ側電極８が順次積層されている。ｎ型半導体基板１の裏面にはｎ側電極９が形成されている。   FIG. 10 is a schematic cross-sectional view of a circular VCSEL having a mesa diameter φ (μm) related to the present invention. In this element, on an n-type semiconductor substrate 1, an n-type DBR layer (Distributed Bragg reflector) 2, an n-type cladding layer 3, an active layer 4, a p-type cladding layer 5, a current confinement layer 6, p A type DBR layer 7 and a p-side electrode 8 are sequentially stacked. An n-side electrode 9 is formed on the back surface of the n-type semiconductor substrate 1.

ｎ型ＤＢＲ層２の一部とそれより上部の層が直径φ（μｍ）の円柱構造のメサとなっている。電流狭窄構造を構成する電流狭窄層６は、電流狭窄部形成層が一部酸化されることにより形成される。すなわち、電流狭窄層６は絶縁体であるため、中央部に形成された非酸化領域に対応する活性層４の領域に電流経路１のように集中的に電流を流すことができる。このときのｐ型ＤＢＲ層７部分の電気抵抗ＲＢは、近似的に円筒状に一様に電流が流れると考えると、ｐ型ＤＢＲ層７の層厚ｈ（μｍ）、ｐ型ＤＢＲ層７の電気抵抗率ρＢを用いて式（１）で表すことができる。

Figure 2009188238
A part of the n-type DBR layer 2 and a layer above it form a mesa having a cylindrical structure with a diameter φ (μm). The current confinement layer 6 constituting the current confinement structure is formed by partially oxidizing the current confinement portion forming layer. That is, since the current confinement layer 6 is an insulator, a current can be intensively flowed in the region of the active layer 4 corresponding to the non-oxidized region formed in the central portion as in the current path 1. Electric resistance R B of the p-type DBR layer 7 portion of this time, the approximately considered uniformly current flows through the cylindrical, thickness h of the p-type DBR layer 7 ([mu] m), p-type DBR layer 7 The electrical resistivity ρ B can be expressed by the formula (1).
Figure 2009188238

ここで、帯域向上には、自己発熱の抑制以外にも素子の低容量化が重要となる。これにはメサ面積の縮小が有効である。しかし、これは同時に電流が通過する断面積の縮小にもなるため、素子抵抗が増加する。例えば、メサ直径を１／２とした場合には、電流が通過する断面積は１／４になり、式（１）から、電気抵抗ＲＢが４倍になる。 Here, in order to improve the bandwidth, it is important to reduce the capacitance of the element in addition to suppressing self-heating. For this purpose, reduction of the mesa area is effective. However, this also reduces the cross-sectional area through which the current passes, so that the element resistance increases. For example, when the mesa diameter and 1/2, the cross-sectional area which current passes becomes 1/4, the equation (1), the electric resistance R B is quadrupled.

更に、メサ面積の縮小はコンタクト抵抗の増加にもつながる。図１０に示すように、電極コンタクトの面積は微小メサ構造によりφを小さくすることで相対的に小さくなるためである。ｐ型ＤＢＲ層７とｐ側電極８の間のコンタクト抵抗率をρＣとすると、コンタクト抵抗ＲＣは、式（２）で表すことができる。ただし、リング形状のｐ側電極８の内径をｄ（μｍ）とする。式（２）から、メサが微小になることで電極コンタクトの面積が縮小し、コンタクト抵抗ＲＣが増加する。

Figure 2009188238
Furthermore, the reduction in mesa area leads to an increase in contact resistance. This is because, as shown in FIG. 10, the area of the electrode contact becomes relatively small by reducing φ by the micro mesa structure. When the contact resistivity between the p-type DBR layer 7 and the p-side electrode 8 is ρ C , the contact resistance R C can be expressed by Expression (2). However, the inner diameter of the ring-shaped p-side electrode 8 is d (μm). From the equation (2), the area of the electrode contact is reduced and the contact resistance RC is increased when the mesa becomes minute.
Figure 2009188238

また、式（２）から、コンタクト抵抗率ρＣを小さくすることにより、コンタクト抵抗ＲＣを低減することができる。これにはｐ型ＤＢＲ層７上部のコンタクト層のドーピング濃度を高くすればよい。しかし、電気抵抗ＲＢを低減することはできないため、ｐ型ＤＢＲ層７上部のコンタクト層のドーピング濃度の増加だけでは充分に低い素子抵抗を実現することは難しい。 Further, from equation (2), by reducing the contact resistivity [rho C, it is possible to reduce the contact resistance R C. For this purpose, the doping concentration of the contact layer above the p-type DBR layer 7 may be increased. However, it is impossible to reduce the electric resistance R B, only an increase in the doping concentration of the p-type DBR layer 7 the upper portion of the contact layer and it is difficult to achieve a sufficiently low element resistance.

一方、式（１）から、電気抵抗率ρＢを小さくすることにより、電気抵抗ＲＢを低減することができる。これには円筒部分全体のドーピング濃度を高くすればよいが、光吸収を大幅に増大させるため、素子特性を悪化させ実用的ではない。 On the other hand, from equation (1), by reducing the electrical resistivity [rho B, it is possible to reduce the electric resistance R B. For this purpose, the doping concentration of the entire cylindrical portion may be increased, but the light absorption is greatly increased, which deteriorates the device characteristics and is not practical.

素子抵抗低減の他の方法として、ｐ側電極８と活性層４の間の距離を短くする方法が考えられる。例えば、図１０のｐ型ＤＢＲ層７の層数を少なくすることで、ｐ側電極８と活性層４の間の距離を短くすることができる。一方、ｐ型ＤＢＲ層７の層数低減にともない、反射率が低下する。   As another method of reducing the element resistance, a method of shortening the distance between the p-side electrode 8 and the active layer 4 can be considered. For example, the distance between the p-side electrode 8 and the active layer 4 can be shortened by reducing the number of p-type DBR layers 7 in FIG. On the other hand, the reflectivity decreases as the number of p-type DBR layers 7 decreases.

反射率の低下を回避しつつ、ｐ側電極８と活性層４の距離を小さくしたＶＣＳＥＬが非特許文献１に開示されている。これを図１１に示す。図１０のＶＣＳＥＬと同様に、各層が順次積層され、ｐ型ＤＢＲ層７が円柱構造のメサとなっており、その周囲にリング形状のｐ側電極８が配置されている。この構造では、ｐ側電極８から活性層４までの距離が小さく、素子抵抗の低減が期待される。また、ｐ型ＤＢＲ層７には電流が流れないので、ドーピング濃度を下げることができ、光吸収を抑制することもできる。   Non-Patent Document 1 discloses a VCSEL in which the distance between the p-side electrode 8 and the active layer 4 is reduced while avoiding a decrease in reflectance. This is shown in FIG. As in the VCSEL of FIG. 10, the layers are sequentially stacked, the p-type DBR layer 7 is a cylindrical mesa, and a ring-shaped p-side electrode 8 is disposed around the p-type DBR layer 7. In this structure, the distance from the p-side electrode 8 to the active layer 4 is small, and a reduction in element resistance is expected. Further, since no current flows through the p-type DBR layer 7, the doping concentration can be lowered and light absorption can be suppressed.

ところが、ｐ側電極８と活性層４との間の距離の縮小に伴い、もはや円筒状に一様に電流が流れると近似することはできなくなる。すなわち、積層方向に対して垂直な方向の電流成分、すなわち、図１１における横方向の電流成分が支配的になる。この横方向の電流経路の断面積は小さいため、図１１のＶＣＳＥＬも素子抵抗低減には有効ではない。   However, as the distance between the p-side electrode 8 and the active layer 4 decreases, it can no longer be approximated when a current flows uniformly in a cylindrical shape. That is, the current component in the direction perpendicular to the stacking direction, that is, the current component in the horizontal direction in FIG. Since the cross-sectional area of the current path in the lateral direction is small, the VCSEL in FIG. 11 is also not effective in reducing element resistance.

素子抵抗を低減する他の方法として、電流経路の増加が考えられる。例えば、図１２に示すように、図１０のＶＣＳＥＬにおけるｐ型ＤＢＲ層７の上面に形成されたｐ側電極８ａに加え、ｐ型ＤＢＲ層７の側面にｐ側電極８ｂが形成されている。これにより、電流経路１、電流経路２が並列に接続されていると考えられ、素子抵抗を低減することができる。   As another method for reducing the element resistance, an increase in the current path can be considered. For example, as shown in FIG. 12, in addition to the p-side electrode 8a formed on the upper surface of the p-type DBR layer 7 in the VCSEL of FIG. 10, a p-side electrode 8b is formed on the side surface of the p-type DBR layer 7. Thereby, it is thought that the current path 1 and the current path 2 are connected in parallel, and the element resistance can be reduced.

この原理に基づいたＶＣＳＥＬが非特許文献２に開示されている。これを図１３に示す。図１３に示すように、このＶＣＳＥＬはｎ側電極９、ＧａＡｓからなるｎ型半導体基板１上に、ｎ型ＤＢＲ層２、活性層４、電流狭窄層６及びｐ型ＤＢＲ層７が順次積層されている。ｎ型ＤＢＲ層２の一部とそれより上部の層が円柱構造のメサとなっている。更に、そのメサの周囲にｐ型ＤＢＲ層７の所定の高さまでポリイミド層１１が積層されており、ｐ側電極８がｐ型ＤＢＲ層７を覆うように形成された構造となっている。すなわち、ｐ型ＤＢＲ層７の上面だけでなく側面にもｐ側電極８が形成されているため、図１２の原理による素子抵抗の低減が期待される。   Non-patent document 2 discloses a VCSEL based on this principle. This is shown in FIG. As shown in FIG. 13, this VCSEL has an n-type DBR layer 2, an active layer 4, a current confinement layer 6 and a p-type DBR layer 7 sequentially laminated on an n-side electrode 9 and an n-type semiconductor substrate 1 made of GaAs. ing. A part of n-type DBR layer 2 and a layer above it form a mesa having a cylindrical structure. Further, a polyimide layer 11 is laminated around the mesa up to a predetermined height of the p-type DBR layer 7, and the p-side electrode 8 is formed so as to cover the p-type DBR layer 7. That is, since the p-side electrode 8 is formed not only on the upper surface but also on the side surface of the p-type DBR layer 7, a reduction in element resistance based on the principle of FIG. 12 is expected.

この非特許文献２の構造において、ｐ型ＤＢＲ層７の側面からの電流経路を有効に機能させるには、ｐ型ＤＢＲ層７の側面とｐ側電極８とのコンタクト抵抗ＲＣが充分に低いことが必要条件となるが、これは容易ではない。ｐ型ＤＢＲ層７としては、ｐ型ＧａＡｓなどからなる高屈折率層７ａとｐ型ＡｌＡｓ、ｐ型ＡｌＧａＡｓなどからなる低屈折率層７ｂとの一対を基本単位として複数積層したものが多く用いられる。ここで、Ａｌを含む低屈折率層７ｂの側面は酸化され絶縁体となるため、この層で電極コンタクトをとることはできない。従って、側面の半分程度しか電極コンタクトに寄与しないため、充分に低いコンタクト抵抗ＲＣを実現できない。多数の注入電流経路を有効に機能させるためには、ｐ型ＤＢＲ層７の側面とｐ側電極８とのコンタクト抵抗率ρＣを低減すること、更には側面のコンタクト面積を増やして、充分に低いコンタクト抵抗ＲＣを実現する必要がある。 In the structure of this non-patent document 2, the contact resistance RC between the side surface of the p-type DBR layer 7 and the p-side electrode 8 is sufficiently low in order to make the current path from the side surface of the p-type DBR layer 7 function effectively. This is a prerequisite, but this is not easy. As the p-type DBR layer 7, a layer in which a plurality of pairs of a high-refractive index layer 7a made of p-type GaAs and the like and a low-refractive index layer 7b made of p-type AlAs, p-type AlGaAs or the like is used as a basic unit is often used. . Here, since the side surface of the low refractive index layer 7b containing Al is oxidized to become an insulator, electrode contact cannot be made with this layer. Therefore, since only about half of the side surface contributes to the electrode contact, a sufficiently low contact resistance RC cannot be realized. In order to make a large number of injection current paths function effectively, the contact resistivity ρ C between the side surface of the p-type DBR layer 7 and the p-side electrode 8 is reduced, and further, the contact area of the side surface is increased. It is necessary to realize a low contact resistance RC .

コンタクト抵抗率ρＣは、ドーピング濃度を増大することで低減できる。しかしながら、ＶＣＳＥＬは、基板からメサ上部の方向に向けて順次積層して形成するため、ｐ型ＧａＡｓ高屈折率層７ａの側面とｐ側電極８とのコンタクト抵抗率ρＣを低減するためには、ｐ型ＧａＡｓ高屈折率層７ａ全体のドーピング濃度を増加しなければならないが、これは光吸収の増大を引き起こすため望ましくない。以上のように、ドーピング濃度の増加によるコンタクト抵抗率ρＣの低減と光吸収の増大とはトレードオフの関係がある。 The contact resistivity ρ C can be reduced by increasing the doping concentration. However, since the VCSEL is formed by sequentially laminating from the substrate toward the top of the mesa, in order to reduce the contact resistivity ρ C between the side surface of the p-type GaAs high refractive index layer 7a and the p-side electrode 8. The doping concentration of the entire p-type GaAs high refractive index layer 7a must be increased, which is undesirable because it causes an increase in light absorption. As described above, there is a trade-off between increased reduction and the light absorption of the contact resistivity [rho C of increased doping concentration.

そこで、図１４に示すように、コンタクト面積を拡大したＶＣＳＥＬが、特許文献１の図１に開示されている。このＶＣＳＥＬは、ｎ側電極９、ｎ型ＧａＡｓ基板１、ｎ型ＤＢＲ層２と、ノンドープＡｌＧａＡｓｎ型クラッド層３、活性層４、ノンドープＡｌＧａＡｓｐ型クラッド層５、電流狭窄層６、ｐ型ＡｌＧａＩｎＰエッチングストップ層２１からなる下部ｐ型ＤＢＲ層７Ｂと、上部ｐ型ＤＢＲ層７Ａ、ｐ型ＧａＡｓコンタクト層２２、ｐ側電極８が順次積層された構造となっている。上部ｐ型ＤＢＲ層７Ａの上面、側面及びｐ型ＡｌＧａＩｎＰエッチングストップ層２１の上にはｐ型ＧａＡｓコンタクト層２２が連続して延在している。このｐ型ＧａＡｓコンタクト層２２を介して上部ｐ型ＤＢＲ層７Ａの上面、側面及びｐ型ＡｌＧａＩｎＰエッチングストップ層２１の上に、ｐ側電極８が形成されている。この構造では、ｐ型ＧａＡｓコンタクト層２２を用いることで、実効的なコンタクト面積を拡大している。
特開２００５−８５８３６号公報 IEEE JOURNAL OF QUANTUM ELECTRONICS、２００６年９月、ＶＯＬ．４２、ＮＯ．９、ｐ．８９１ ２００６年電子情報通信学会ソサイエティ大会講演論文集、Ｃ−４−２８、２００６年９月、ｐ．２４２ Therefore, as shown in FIG. 14, a VCSEL having an enlarged contact area is disclosed in FIG. This VCSEL includes an n-side electrode 9, an n-type GaAs substrate 1, an n-type DBR layer 2, a non-doped AlGaAs n-type cladding layer 3, an active layer 4, a non-doped AlGaAs p-type cladding layer 5, a current confinement layer 6, a p-type AlGaInP etching stop. The lower p-type DBR layer 7B composed of the layer 21, the upper p-type DBR layer 7A, the p-type GaAs contact layer 22, and the p-side electrode 8 are sequentially stacked. A p-type GaAs contact layer 22 continuously extends on the upper surface and side surfaces of the upper p-type DBR layer 7A and the p-type AlGaInP etching stop layer 21. A p-side electrode 8 is formed on the upper and side surfaces of the upper p-type DBR layer 7A and the p-type AlGaInP etching stop layer 21 via the p-type GaAs contact layer 22. In this structure, the effective contact area is expanded by using the p-type GaAs contact layer 22.
JP 2005-85836 A IEEE JOURNAL OF QUANTUM ELECTRONICS, September 2006, VOL. 42, NO. 9, p. 891 2006 Proceedings of Society Conference of IEICE, C-4-28, September 2006, p. 242

しかしながら、特許文献１の構造では、上部ｐ型ＤＢＲ層７ＡにおけるＡｌを含む層が酸化されるため、それに隣接したｐ型ＧａＡｓコンタクト層２２を品質良く結晶成長することが困難である。また、図１４のような垂直形状のｐ型ＧａＡｓコンタクト層２２を形成することは難しく、一般には垂直形状ではなく、傾きをもった形状となってしまう。このため実効的なメサ直径φが大きくなり、容量が増加するので、高速化を目的とした用途への適用は困難である。   However, in the structure of Patent Document 1, since the Al-containing layer in the upper p-type DBR layer 7A is oxidized, it is difficult to grow the p-type GaAs contact layer 22 adjacent thereto with good quality. In addition, it is difficult to form the vertical p-type GaAs contact layer 22 as shown in FIG. 14, and generally, the shape is not vertical but inclined. For this reason, the effective mesa diameter φ is increased and the capacity is increased, so that it is difficult to apply to applications intended to increase the speed.

また、特許文献１の構造により増加するコンタクト面積は充分とは言えず、非特許文献２の２倍程度である。よって、コンタクト抵抗ＲＣは充分に小さい値とはならないため、上部ｐ型ＤＢＲ層７Ａの側面からの電流経路は充分に機能せず、低い素子抵抗を実現することが困難となっている。 Further, the contact area increased by the structure of Patent Document 1 is not sufficient and is about twice that of Non-Patent Document 2. Therefore, since the contact resistance RC does not become a sufficiently small value, the current path from the side surface of the upper p-type DBR layer 7A does not function sufficiently, and it is difficult to realize a low element resistance.

本発明は、このような課題を解決するためになされたものであり、素子抵抗低減と光吸収抑制を両立でき、かつ、高速化にも対応可能な面発光レーザを提供することを目的とする。   The present invention has been made to solve such a problem, and an object of the present invention is to provide a surface emitting laser that can achieve both reduction in element resistance and suppression of light absorption, and can cope with high speed. .

本発明に係る面発光レーザは、
半導体基板と、
前記半導体基板上に形成された第１の反射鏡と、
前記第１の反射鏡上に形成された活性層と、
前記活性層上に形成され、高屈折率層と低屈折率層とが交互に複数回積層された第２の反射鏡とを備えた面発光レーザであって、
前記第２の反射鏡の側面に凹凸が形成され、当該凹凸を覆うように第１の電極が形成されているものである。 The surface emitting laser according to the present invention is
A semiconductor substrate;
A first reflecting mirror formed on the semiconductor substrate;
An active layer formed on the first reflector;
A surface-emitting laser comprising a second reflecting mirror formed on the active layer and alternately laminated a plurality of high refractive index layers and low refractive index layers,
Unevenness is formed on the side surface of the second reflecting mirror, and a first electrode is formed so as to cover the unevenness.

本発明に係る面発光レーザの製造方法は、
半導体基板上に第１の反射鏡、活性層、高屈折率層と低屈折率層とを交互に複数回積層してなる第２の反射鏡を順次形成する工程と、
前記活性層及び第２の反射鏡を備えるメサを形成する工程と、
前記高屈折率層と前記低屈折率層とのいずれか一方を選択酸化する工程と、
選択酸化された部分をエッチングして前記第２の反射鏡の側面に凹凸を形成する工程と、
前記第２の反射鏡の側面を覆うように電極を形成する工程とを備えたものである。 A method for manufacturing a surface emitting laser according to the present invention includes:
Sequentially forming a first reflecting mirror, an active layer, and a second reflecting mirror in which a high refractive index layer and a low refractive index layer are alternately stacked a plurality of times on a semiconductor substrate;
Forming a mesa comprising the active layer and a second reflector;
Selectively oxidizing one of the high refractive index layer and the low refractive index layer;
Etching the selectively oxidized portion to form irregularities on the side surface of the second reflecting mirror;
Forming an electrode so as to cover a side surface of the second reflecting mirror.

本発明によれば、素子抵抗低減と光吸収抑制を両立でき、かつ、高速化にも対応可能な面発光レーザを提供することができる。   According to the present invention, it is possible to provide a surface emitting laser that can achieve both reduction in element resistance and suppression of light absorption, and can cope with high speed.

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。尚、以下の実施の形態で示す成膜方法、組成、膜厚、メサ径、酸化径、プロセス条件等は、例示であって、これに限られるものではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。   Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings. In addition, the film-forming method, composition, film thickness, mesa diameter, oxidized diameter, process conditions, and the like shown in the following embodiments are exemplifications and are not limited thereto. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.

第１の実施の形態
図１に第１の実施の形態に係るＶＣＳＥＬの断面図を示す。図１に示すように、本実施の形態に係る面発光レーザでは、ｎ型半導体基板１０１上に、高屈折率層と低屈折率層の一対を基本単位として複数積層したｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型クラッド層１０５、電流狭窄層１０６、高屈折率層１０７ａと低屈折率層１０７ｂの一対を基本単位として複数積層したｐ型ＤＢＲ層１０７が順次積層されている。ここで、ｐ型ＤＢＲ層１０７における高屈折率層１０７ａと低屈折率層１０７ｂとは積層面の面積が異なり、これによりｐ型ＤＢＲ層１０７の側面に凹凸が形成されている。この側面の凹凸を覆うようにｐ側電極１０８が形成されている。ｐ側電極１０８はレーザ光の分布範囲外に形成されている。ここでの分布範囲とは、主たるレーザ光の空間的な広がりを指している。この広がりの中心が最も高強度でそこから離れるにつれて強度が減少するような場合には、例えば最高強度の１／ｅ２程度の強度になる範囲までを主たる分布範囲と考えることができる。もちろんこの分布を考える上での対象は、主たるレーザ光のことであり、多少の散乱光を含むものではない。また、ｎ型半導体基板１０１の裏面に、ｎ側電極１０９が形成されている。なお、図１に示すように、ｐ型ＤＢＲ層１０７においては、４層の低屈折率層１０７ｂに対して５層の高屈折率層１０７ａとなっている。しかしながら、最下層の高屈折率層１０７ａは電流狭窄層１０６の非酸化領域と一対になって反射鏡の機能を発現している。 First Embodiment FIG. 1 is a cross-sectional view of a VCSEL according to a first embodiment. As shown in FIG. 1, in the surface emitting laser according to the present embodiment, an n-type DBR layer 102 in which a plurality of pairs of a high refractive index layer and a low refractive index layer are stacked as a basic unit on an n type semiconductor substrate 101, The n-type clad layer 103, the active layer 104, the p-type clad layer 105, the current confinement layer 106, and the p-type DBR layer 107, which are laminated in plural layers with a pair of high refractive index layer 107a and low refractive index layer 107b as a basic unit, are sequentially laminated. ing. Here, the high refractive index layer 107 a and the low refractive index layer 107 b in the p-type DBR layer 107 are different in the area of the laminated surface, and as a result, irregularities are formed on the side surface of the p-type DBR layer 107. A p-side electrode 108 is formed so as to cover the unevenness on the side surface. The p-side electrode 108 is formed outside the laser light distribution range. The distribution range here refers to the spatial spread of the main laser beam. In the case where the center of the spread is the highest intensity and the intensity decreases with increasing distance from the center, the main distribution range can be considered up to a range of about 1 / e 2 of the maximum intensity, for example. Of course, the object in considering this distribution is the main laser light, and does not include some scattered light. An n-side electrode 109 is formed on the back surface of the n-type semiconductor substrate 101. As shown in FIG. 1, the p-type DBR layer 107 has five high refractive index layers 107a with respect to four low refractive index layers 107b. However, the lowermost high refractive index layer 107a is paired with the non-oxidized region of the current confinement layer 106 to express the function of a reflecting mirror.

このため、ｐ型ＤＢＲ層１０７とｐ側電極１０８とのコンタクト面積が大幅に増え、コンタクト抵抗ＲＣを低減することができる。そして、複数の注入電流経路が有効に機能し、素子抵抗の大幅な低減が実現される。なお、ｐ側電極１０８がレーザ光の分布範囲内にある場合には、ｐ型ＤＢＲ層１０７とｐ側電極１０８の接触部分での光の散乱や、ｐ側電極１０８による光の吸収等の損失が考えられる。 For this reason, the contact area between the p-type DBR layer 107 and the p-side electrode 108 is greatly increased, and the contact resistance RC can be reduced. The plurality of injection current paths function effectively, and the device resistance is greatly reduced. When the p-side electrode 108 is within the laser light distribution range, light scattering at the contact portion between the p-type DBR layer 107 and the p-side electrode 108, loss of light absorption by the p-side electrode 108, etc. Can be considered.

次に、図２Ａ〜図２Ｊを参照して第１の実施の形態に係るＶＣＳＥＬの製造方法を説明する。まず、図２Ａに示すようにｎ型半導体基板１０１上に、屈折率の異なる２つの材料の一対を基本単位として複数積層したｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型クラッド層１０５、電流狭窄部形成層１０６ａ、高屈折率層１０７ａと低屈折率層１０７ｂとを一対の基本単位として複数積層したｐ型ＤＢＲ層１０７を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法もしくは分子線エピタキシー成長（ＭＢＥ：Molecular Beam Epitaxy）法により順次積層する（工程１）。   Next, a VCSEL manufacturing method according to the first embodiment will be described with reference to FIGS. 2A to 2J. First, as shown in FIG. 2A, an n-type DBR layer 102, an n-type cladding layer 103, an active layer 104, and a p-type laminated on a n-type semiconductor substrate 101 by using a plurality of layers of two materials having different refractive indexes as a basic unit. A p-type DBR layer 107 in which a clad layer 105, a current confinement portion forming layer 106a, a high refractive index layer 107a and a low refractive index layer 107b are stacked as a pair of basic units is formed by metal organic chemical vapor deposition (MOCVD). The layers are sequentially deposited by a Deposition method or a molecular beam epitaxy (MBE) method (Step 1).

各々のＤＢＲ層では、高屈折率層１０７ａ及び低屈折率層１０７ｂのそれぞれの膜厚は、これら媒質内の各々の光路長が発振波長のほぼ１／４になるように設定する。高屈折率層１０７ａ及び低屈折率層１０７ｂの膜厚の合計を、光路長が発振波長の１／２となるように設定してもよい。   In each DBR layer, the film thicknesses of the high refractive index layer 107a and the low refractive index layer 107b are set so that the respective optical path lengths in these media are approximately ¼ of the oscillation wavelength. The total thickness of the high refractive index layer 107a and the low refractive index layer 107b may be set so that the optical path length is ½ of the oscillation wavelength.

次に、ｐ型ＤＢＲ層１０７上に円形など所望の形状のエッチングマスクを形成する。このエッチングマスクの形状は、後に形成される電流狭窄層１０６の非酸化領域の形状に影響し、それが出力光の断面形状を決定する。必要に応じて楕円型などの所望の断面形状をもつ出力光を出射するようにしてもよい。   Next, an etching mask having a desired shape such as a circle is formed on the p-type DBR layer 107. The shape of this etching mask affects the shape of the non-oxidized region of the current confinement layer 106 to be formed later, which determines the cross-sectional shape of the output light. If necessary, output light having a desired cross-sectional shape such as an elliptical shape may be emitted.

次いで、エッチング工程により、図２Ｂに示すようにｎ型ＤＢＲ層１０２の表面が露出するまでエッチングを行い、円柱状構造のメサを形成する（工程２）。この工程により、ｎ型ＤＢＲ層１０２の側面が露出する。   Next, etching is performed until the surface of the n-type DBR layer 102 is exposed as shown in FIG. 2B by an etching process to form a mesa having a cylindrical structure (process 2). By this step, the side surface of the n-type DBR layer 102 is exposed.

その後、図２Ｃに示すように、ｎ型ＤＢＲ層１０２の表面からｐ型ＤＢＲ層１０７の高さまで保護できるように素子全面をエッチングマスク１１２により覆う（工程３）。このとき、形成されるエッチングマスク１１２は、素子の上面と側面で形成される量が異なり、メサ側面部分が薄く、ｎ型ＤＢＲ層１０２の上面とメサ上面が厚くなるようにする。例えば、熱ＣＶＤ（Chemical Vapor Deposition）によりＳｉＯ２からなるエッチングマスク１１２を形成することができる。 Thereafter, as shown in FIG. 2C, the entire surface of the element is covered with an etching mask 112 so as to protect from the surface of the n-type DBR layer 102 to the height of the p-type DBR layer 107 (step 3). At this time, the formed etching mask 112 is formed so that the amount formed on the upper surface and the side surface of the element is different, the mesa side surface portion is thin, and the upper surface and the mesa upper surface of the n-type DBR layer 102 are thick. For example, the etching mask 112 made of SiO 2 can be formed by thermal CVD (Chemical Vapor Deposition).

次に、エッチングマスク１１２をウェットエッチングにより一部除去する。素子上面と側面で厚さの異なっているエッチングマスク１１２を、ウェットエッチングにより等方的にエッチングすることで、メサの側面部分のエッチングマスク１１２の全てと、ｎ型ＤＢＲ層１０２上とメサ上面のエッチングマスク１１２の一部が除去される（工程４）。これにより、図２Ｄに示すように、電流狭窄部形成層１０６ａがエッチングマスク１１２ａにより保護され、ｐ型ＤＢＲ層１０７が露出する。また、メサ上部にエッチングマスク１１２ｂが一部残る。   Next, the etching mask 112 is partially removed by wet etching. Etching masks 112 having different thicknesses on the upper surface and side surfaces of the element are isotropically etched by wet etching, so that all of the etching masks 112 on the side surface portions of the mesa, the n-type DBR layer 102 and the upper surface of the mesa surface A part of the etching mask 112 is removed (step 4). Thereby, as shown in FIG. 2D, the current confinement portion forming layer 106a is protected by the etching mask 112a, and the p-type DBR layer 107 is exposed. Further, a part of the etching mask 112b remains on the top of the mesa.

次に、水蒸気雰囲気中の炉内において、高屈折率層１０７ａもしくは低屈折率層１０７ｂが酸化される温度において、所望の時間加熱する。これにより、図２Ｅに示すように、酸化部１１３が形成される（工程５）。図２Ｅでは、低屈折率層１０７ｂが酸化された場合を示している。もちろん、水蒸気雰囲気での加熱を行わず、高屈折率層１０７ａと低屈折率層１０７ｂの選択エッチング性を利用して、ｐ型ＤＢＲ層１０７の側面に所望の深さの凹部を形成してもよい。   Next, heating is performed for a desired time at a temperature at which the high refractive index layer 107a or the low refractive index layer 107b is oxidized in a furnace in a steam atmosphere. Thereby, as shown in FIG. 2E, the oxidized portion 113 is formed (step 5). FIG. 2E shows a case where the low refractive index layer 107b is oxidized. Of course, a recess having a desired depth may be formed on the side surface of the p-type DBR layer 107 by using the selective etching property of the high refractive index layer 107a and the low refractive index layer 107b without heating in a water vapor atmosphere. Good.

次に、酸化部１１３とエッチングマスク１１２ａとメサ上部のエッチングマスク１１２ｂとを除去する（工程６）。これにより、図２Ｆに示すように、ｐ型ＤＢＲ層１０７に形成された凹凸と、電流狭窄部形成層１０６ａの側面とが露出する。   Next, the oxidation portion 113, the etching mask 112a, and the etching mask 112b on the mesa are removed (step 6). Thereby, as shown in FIG. 2F, the unevenness formed in the p-type DBR layer 107 and the side surface of the current confinement portion forming layer 106a are exposed.

次に、水蒸気雰囲気中の炉内において、電流狭窄部形成層１０６ａが酸化される温度において、所望の時間加熱する。これにより、図２Ｇに示すように、電流狭窄部形成層１０６ａが円環状に選択的に酸化され、電流狭窄層１０６が形成される（工程７）。電流狭窄層１０６の中心部には所望の大きさの非酸化領域が形成される。電流狭窄層１０６は、電流を非酸化領域とほぼ同径の活性層１０４に集中して流すために設けられる。   Next, heating is performed for a desired time at a temperature at which the current confinement portion forming layer 106a is oxidized in a furnace in a steam atmosphere. As a result, as shown in FIG. 2G, the current confinement portion forming layer 106a is selectively oxidized in an annular shape to form the current confinement layer 106 (step 7). A non-oxidized region having a desired size is formed at the center of the current confinement layer 106. The current confinement layer 106 is provided to concentrate the current on the active layer 104 having the same diameter as that of the non-oxidized region.

次に、素子全面をポリイミド層１１１で覆い、ｐ型ＤＢＲ層１０７の側面が露出されるまでエッチングを行う（工程８）。これにより、図２Ｈに示すように、ｎ型ＤＢＲ層１０２の上面から電流狭窄層１０６の高さまで、メサの周囲をポリイミド層１１１が覆い、ｐ型ＤＢＲ層１０７が露出する。   Next, the entire surface of the device is covered with the polyimide layer 111, and etching is performed until the side surface of the p-type DBR layer 107 is exposed (step 8). Thus, as shown in FIG. 2H, the polyimide layer 111 covers the periphery of the mesa from the upper surface of the n-type DBR layer 102 to the height of the current confinement layer 106, and the p-type DBR layer 107 is exposed.

次に、ｐ型ＤＢＲ層１０７の上面の一部と側面に電極を形成する。まず全面にフォトレジストを塗布した後、リソグラフィにより図２Ｉに示すようにメサ上面中心部のフォトレジスト１１４のみを残す（工程９）。   Next, electrodes are formed on part of the upper surface and side surfaces of the p-type DBR layer 107. First, after applying a photoresist on the entire surface, only the photoresist 114 at the center of the mesa upper surface is left by lithography as shown in FIG. 2I (step 9).

次に、蒸着工程、スパッタ工程、メッキ工程などにより、メサ上面とｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面に金属膜を形成する。その後、フォトレジスト１１４を除去してリフトオフする（工程１０）。この金属膜形成工程により図２Ｊに示すようにｐ型ＤＢＲ層１０７の上面の中心部以外の領域、ｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面にｐ側電極１０８が形成される。   Next, a metal film is formed on the upper surface of the mesa, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111 by vapor deposition, sputtering, plating, or the like. Thereafter, the photoresist 114 is removed and lifted off (step 10). As shown in FIG. 2J, the metal film forming step forms the p-side electrode 108 in a region other than the central portion of the upper surface of the p-type DBR layer 107, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111.

続いて、蒸着工程、スパッタ工程、メッキ工程などにより、図１のようにｎ型電極１０９を形成する（工程１１）。工程１０、１１における金属膜形成工程は、複数実施してもよい。また、上記以外の金属膜形成方法でもよいし、アニール処理を加えてもよい。   Subsequently, an n-type electrode 109 is formed as shown in FIG. 1 by a vapor deposition process, a sputtering process, a plating process, etc. (process 11). A plurality of metal film forming steps in steps 10 and 11 may be performed. Further, a metal film forming method other than the above may be used, and an annealing treatment may be added.

本発明の構造において、ｐ型ＤＢＲ層１０７中の各層において、ｐ側電極１０８と接している面以外のドーピング濃度を低減し、結果として特許文献１の構造に比べて光吸収を低減できたとする。更にこのときのコンタクト面積が、特許文献１よりも大きくできたとすると、特許文献１よりも高いコンタクト抵抗率ρＣでも同等のコンタクト抵抗ＲＣを実現できることになる。仮にコンタクト抵抗率ρＣはドーピング濃度に反比例するとした場合、ドーピング濃度を低減できることになる。よって、同等のコンタクト抵抗ＲＣ、同等の素子抵抗において、ｐ型ＤＢＲ層１０７における光吸収は本実施例では特許文献１に比べて大幅に低減できると言える。 In the structure of the present invention, in each layer in the p-type DBR layer 107, the doping concentration other than the surface in contact with the p-side electrode 108 is reduced, and as a result, light absorption can be reduced as compared with the structure of Patent Document 1. . Further, if the contact area at this time can be made larger than that of Patent Document 1, even if the contact resistivity ρ C is higher than that of Patent Document 1, the equivalent contact resistance RC can be realized. If the contact resistivity ρ C is inversely proportional to the doping concentration, the doping concentration can be reduced. Therefore, it can be said that the light absorption in the p-type DBR layer 107 can be significantly reduced in this embodiment as compared with Patent Document 1 with the equivalent contact resistance R C and the equivalent element resistance.

第２の実施の形態
図３に第２の実施の形態に係るＶＣＳＥＬの断面図を示す。第２の実施の形態では、図３に示すように、ｐ型ＤＢＲ層１０７の最下部における側面の凹部がそれより上部における凹部よりも深く形成されている。そのため、ｐ側電極１０８と電流狭窄層１０６の非酸化領域までの距離が短くなり、積層方向に対して垂直な方向の成分、すなわち、図３における横方向の電流成分が少なくなる。このため、断面積が小さい電流経路が減少し、結果として電気抵抗ＲＢの低減が可能となる。また、コンタクト面積も拡大され、コンタクト抵抗ＲＣも低減できる。 Second Embodiment FIG. 3 shows a sectional view of a VCSEL according to a second embodiment. In the second embodiment, as shown in FIG. 3, the concave portion on the side surface in the lowermost portion of the p-type DBR layer 107 is formed deeper than the concave portion in the upper portion. Therefore, the distance between the p-side electrode 108 and the non-oxidized region of the current confinement layer 106 is shortened, and the component in the direction perpendicular to the stacking direction, that is, the current component in the lateral direction in FIG. Therefore, the small current path cross-sectional area is reduced, and as a result, can reduce the electric resistance R B. In addition, the contact area is enlarged, and the contact resistance RC can be reduced.

第３の実施の形態
図４に第３の実施の形態に係るＶＣＳＥＬの断面図を示す。第３の実施の形態では、ｐ型ＤＢＲ層１０７の側面の凹部の深さが、上部から下部にかけて段階的に大きくなっている。この上部から下部にかけて段階的に大きくなっている凹部内にｐ型電極１０８が形成されている。これにより、ｐ側電極１０８にレーザ光が重なることなく、ｐ側電極１０８から電流狭窄層１０６の非酸化領域までの距離が、各層において第２の実施の形態より短くなる。従って、電流の通過する距離の和が小さくなることで電気抵抗ＲＢが大幅に低減される。また、第２の実施の形態に比べて、各層ごとのコンタクト面積を拡大することができ、コンタクト抵抗ＲＣも大幅に低減される。 Third Embodiment FIG. 4 is a sectional view of a VCSEL according to a third embodiment. In the third embodiment, the depth of the concave portion on the side surface of the p-type DBR layer 107 increases stepwise from the upper part to the lower part. A p-type electrode 108 is formed in a concave portion that gradually increases from the top to the bottom. As a result, the laser beam does not overlap the p-side electrode 108, and the distance from the p-side electrode 108 to the non-oxidized region of the current confinement layer 106 is shorter in each layer than in the second embodiment. Therefore, the electrical resistance R B by the sum of the distances to the passage of current becomes smaller is significantly reduced. Compared with the second embodiment, the contact area for each layer can be increased, and the contact resistance RC is also greatly reduced.

第４の実施の形態
図５に第４の実施の形態に係るＶＣＳＥＬの断面図を示す。第４の実施の形態では、ｐ側電極１０８により、メサ上面全体が覆われている。この場合、光出力はｎ型半導体基板１０１側から出射される、いわゆる裏面出射型となる。この構成を、第４の実施の形態として図５に示す。第４の実施の形態では、メサ上面を電極１０８で覆うことでｐ型ＤＢＲ層１０７の上面と電極が接するので、ｐ型ＤＢＲ層１０７の側面の凹凸に電極を埋め込むことによる素子抵抗低減分に加えて、更にコンタクト面積を増大してコンタクト抵抗ＲＣを低減することできる。これにより、注入電流経路を更に増やすことができ、さらなる素子抵抗低減を実現できる。また、この構成はメサ上面に熱伝導率の高い金属を配置しているため、活性層１０４からの熱を効率的に放熱できる利点もある。 Fourth Embodiment FIG. 5 shows a cross-sectional view of a VCSEL according to a fourth embodiment. In the fourth embodiment, the entire mesa upper surface is covered with the p-side electrode 108. In this case, the light output is a so-called back emission type that is emitted from the n-type semiconductor substrate 101 side. This configuration is shown in FIG. 5 as a fourth embodiment. In the fourth embodiment, since the electrode is in contact with the upper surface of the p-type DBR layer 107 by covering the upper surface of the mesa with the electrode 108, the element resistance is reduced by embedding the electrode in the irregularities on the side surface of the p-type DBR layer 107. In addition, the contact area can be further increased to reduce the contact resistance RC . Thereby, the injection current path can be further increased, and further element resistance reduction can be realized. In addition, this configuration has an advantage that heat from the active layer 104 can be efficiently dissipated because a metal having high thermal conductivity is disposed on the upper surface of the mesa.

第５の実施の形態
図６に第５の実施の形態に係るＶＣＳＥＬの断面図を示す。第５の実施の形態では、ｎ型ＤＢＲ層１０２の側面にも凹凸を形成し、その側面上にｎ型電極１０９が形成されている。これにより、ｎ型ＤＢＲ層１０２におけるコンタクト面積が拡大されるため、ｎ型ＤＢＲ層１０２とｎ型電極１０９とのコンタクト抵抗ＲＣが低減される。これにより、ｎ型ＤＢＲ層１０２おいても有効に機能する電流経路を増加することができ、ｎ型ＤＢＲ層１０２において消費される素子抵抗成分を低減することができる。よって、ｐ型ＤＢＲ層１０７の側面に凹凸を形成して、ｐ側電極１０８を埋め込んだ場合の素子抵抗低減分に加えて、さらなる素子抵抗低減を実現できる。 Fifth Embodiment FIG. 6 shows a sectional view of a VCSEL according to a fifth embodiment. In the fifth embodiment, unevenness is also formed on the side surface of the n-type DBR layer 102, and the n-type electrode 109 is formed on the side surface. As a result, the contact area in the n-type DBR layer 102 is increased, so that the contact resistance RC between the n-type DBR layer 102 and the n-type electrode 109 is reduced. As a result, the current path that functions effectively also in the n-type DBR layer 102 can be increased, and the element resistance component consumed in the n-type DBR layer 102 can be reduced. Therefore, in addition to the element resistance reduction when the p-type electrode 108 is embedded by forming irregularities on the side surface of the p-type DBR layer 107, further element resistance reduction can be realized.

第６の実施の形態
上記実施の形態１〜５において、ｎ型半導体基板１０１の主面の法線方向から見て、メサを円形形状ではなく凹凸がある形状にすることができる。そのための構成を、第６の実施の形態として図７に模式図を示す。このような構成により、ｐ型ＤＢＲ層１０７の側面に接するｐ側電極１０８の接触面積を更に増加させることができる。従って、コンタクト抵抗ＲＣが低減し、さらなる素子抵抗低減が可能である。 Sixth Embodiment In the above first to fifth embodiments, the mesa can be formed in a shape having irregularities instead of a circular shape when viewed from the normal direction of the main surface of the n-type semiconductor substrate 101. FIG. 7 shows a schematic diagram of the configuration for this purpose as a sixth embodiment. With such a configuration, the contact area of the p-side electrode 108 in contact with the side surface of the p-type DBR layer 107 can be further increased. Therefore, the contact resistance RC is reduced, and the device resistance can be further reduced.

以下に本発明の第１の実施例について図面を参照して詳細に説明する。尚、以下の実施の形態で示す成膜方法、組成及び膜厚、メサ径、酸化径、プロセス条件等は、本発明の理解を容易にするための例示であって、これに限られるものではない。   Hereinafter, a first embodiment of the present invention will be described in detail with reference to the drawings. It should be noted that the film forming method, composition and film thickness, mesa diameter, oxidized diameter, process conditions, and the like shown in the following embodiments are examples for facilitating understanding of the present invention, and are not limited thereto. Absent.

図１に示すように、実施例１に係るＶＣＳＥＬでは、ＧａＡｓからなるｎ型半導体基板１０１上に、ｎ型ＧａＡｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位としてこれを３０対積層したｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、ＩｎＧａＡｓ量子井戸とＧａＡｓ障壁層からなる活性層１０４、ｐ型クラッド層１０５、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの電流狭窄層１０６、ｐ型ＧａＡｓ高屈折率層１０７ａとｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂの一対を基本単位としてこれを１９対積層したｐ型ＤＢＲ層１０７が順次積層されている。ｐ型ＧａＡｓ高屈折率層１０７ａに比べてｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂの積層面の面積が小さい。そのため、ｐ型ＤＢＲ層１０７の側面の凹部において露出したｐ型ＧａＡｓ高屈折率層１０７ａとｐ側電極１０８が接触している。また、ｎ型半導体基板１０１の下側の面にｎ型電極１０９が形成されている。 As shown in FIG. 1, the VCSEL according to the first embodiment uses a pair of an n-type GaAs layer and an n-type Al 0.9 Ga 0.1 As layer as a basic unit on an n-type semiconductor substrate 101 made of GaAs. 30 pairs of n-type DBR layer 102, n-type cladding layer 103, active layer 104 composed of InGaAs quantum well and GaAs barrier layer, p-type cladding layer 105, p-type Al 0.98 Ga 0.02 As current confinement A p-type DBR layer 107 in which 19 pairs of a layer 106, a p-type GaAs high-refractive index layer 107a and a p-type Al 0.9 Ga 0.1 As low-refractive index layer 107b as a basic unit are stacked is sequentially stacked. Yes. The p-type Al 0.9 Ga 0.1 As low-refractive index layer 107b has a smaller area than the p-type GaAs high-refractive index layer 107a. Therefore, the p-type GaAs high refractive index layer 107a exposed in the concave portion on the side surface of the p-type DBR layer 107 and the p-side electrode 108 are in contact with each other. An n-type electrode 109 is formed on the lower surface of the n-type semiconductor substrate 101.

本発明では、ｐ型ＤＢＲ層１０７の側面の凹凸上にｐ側電極１０８が形成されている。そのため、ｐ型ＤＢＲ層１０７とｐ側電極１０８とのコンタクト面積が大幅に増加し、コンタクト抵抗ＲＣが低減する。これにより、複数の注入電流経路が有効に機能するようになり、素子抵抗の大幅な低減が実現される。 In the present invention, the p-side electrode 108 is formed on the unevenness on the side surface of the p-type DBR layer 107. Therefore, the contact area between the p-type DBR layer 107 and the p-side electrode 108 is greatly increased, and the contact resistance RC is reduced. As a result, the plurality of injected current paths function effectively, and the element resistance is greatly reduced.

本実施例及び非特許文献２の構造について、素子抵抗を計算した例を図８に示す。ここで、メサ直径は１０μｍ、酸化開口径は５μｍである。素子抵抗はｐ型ＧａＡｓ高屈折率層１０７ａとｐ側電極１０８とのコンタクト抵抗ＲＣに依存する。コンタクト抵抗率ρＣが１×１０−４Ω・ｃｍ２の場合を比較すると、上記文献では素子抵抗が１００Ωであるのに対し、本発明の構造では８０Ωと大幅に低減されている。また、コンタクト抵抗率ρＣが１×１０−５Ω・ｃｍ２の場合、上記文献では素子抵抗が８０Ωであるのに対し、本発明の構造では６５Ωと約２０％も低減している。 FIG. 8 shows an example in which the element resistance is calculated for the structure of this example and Non-Patent Document 2. Here, the mesa diameter is 10 μm, and the oxidation opening diameter is 5 μm. The element resistance depends on the contact resistance RC between the p-type GaAs high refractive index layer 107 a and the p-side electrode 108. Comparing the case where the contact resistivity ρ C is 1 × 10 −4 Ω · cm 2 , the element resistance is 100 Ω in the above-mentioned document, but the structure of the present invention is greatly reduced to 80 Ω. Further, when the contact resistivity ρ C is 1 × 10 −5 Ω · cm 2 , the element resistance is 80Ω in the above document, whereas in the structure of the present invention, the resistance is 65Ω, which is about 20% lower.

一方、同じ素子抵抗を実現するために必要なコンタクト抵抗率ρＣという観点で比較すると、８０Ωの素子抵抗を実現するためには非特許文献２の構造では１×１０−５Ω・ｃｍ２という低いコンタクト抵抗率ρＣが必要である。これに対し、本発明で必要な値は１×１０−４Ω・ｃｍ２であり、約１０倍大きい値でも良い。一般に、コンタクト抵抗率ρＣは電極に接する層のドーピング濃度に依存する。従って、本発明の構造では、非特許文献２と比べ、コンタクト抵抗率ρＣが１０倍になる程度までｐ型ＤＢＲ層１０７中のｐ型ＧａＡｓ高屈折率層１０７ａのドーピングを低減しても同程度の素子抵抗ができることになる。よって、ｐ型ＤＢＲ層１０７における光吸収を低減し、効率を向上させることもできる。 On the other hand, in terms of contact resistivity ρ C necessary for realizing the same element resistance, the structure of Non-Patent Document 2 is 1 × 10 −5 Ω · cm 2 in order to realize an element resistance of 80Ω. A low contact resistivity ρ C is required. On the other hand, the value required in the present invention is 1 × 10 −4 Ω · cm 2 , and may be about 10 times larger. In general, the contact resistivity ρ C depends on the doping concentration of the layer in contact with the electrode. Therefore, in the structure of the present invention, even if the doping of the p-type GaAs high refractive index layer 107a in the p-type DBR layer 107 is reduced to the extent that the contact resistivity ρ C is 10 times that of Non-Patent Document 2, the same effect is obtained. An element resistance of the order can be achieved. Therefore, light absorption in the p-type DBR layer 107 can be reduced and efficiency can be improved.

次に、図を参照して実施例１の製造方法を説明する。尚、以下の説明は、発振波長１．１μｍとなる材質を選択している。まず、図２Ａに示すようにＧａＡｓからなるｎ型半導体基板１０１上に、ｎ型ＧａＡｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位としてこれを３０対積層したｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、ＩｎＧａＡｓ量子井戸とＧａＡｓ障壁層からなる活性層１０４、ｐ型クラッド層１０５、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの電流狭窄部形成層１０６ａ、ｐ型ＧａＡｓ層１０７ａとｐ型Ａｌ０．９Ｇａ０．１Ａｓ層１０７ｂの一対を基本単位としてこれを１９対積層したｐ型ＤＢＲ層１０７を有機金属気相成長（ＭＯＣＶＤ）法もしくは分子線エピタキシー成長（ＭＢＥ）法により順次積層する（工程１）。 Next, the manufacturing method of Example 1 is demonstrated with reference to figures. In the following description, a material having an oscillation wavelength of 1.1 μm is selected. First, as shown in FIG. 2A, 30 pairs of n-type GaAs layers and n-type Al 0.9 Ga 0.1 As layers as a basic unit are stacked on an n-type semiconductor substrate 101 made of GaAs. DBR layer 102, n-type cladding layer 103, active layer 104 composed of InGaAs quantum well and GaAs barrier layer, p-type cladding layer 105, p-type Al 0.98 Ga 0.02 As current confinement layer forming layer 106a, p-type A p-type DBR layer 107 in which 19 pairs of a GaAs layer 107a and a p-type Al 0.9 Ga 0.1 As layer 107b as a basic unit are stacked is formed by metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy growth ( MBE) is sequentially laminated (step 1).

各々のＤＢＲ層では、高屈折率層のＧａＡｓと低屈折率層のＡｌ０．９Ｇａ０．１Ａｓのそれぞれの膜厚は、これら媒質内の各々の光路長が発振波長のほぼ１／４になるように設定してある。又は、ＧａＡｓの厚みとＡｌ０．９Ｇａ０．１Ａｓの厚みの合計の膜厚（単位ＤＢＲの膜厚）を、光路長が発振波長の１／２となるように設定してもよい。 In each DBR layer, the film thicknesses of GaAs as the high refractive index layer and Al 0.9 Ga 0.1 As as the low refractive index layer are such that each optical path length in these media is approximately ¼ of the oscillation wavelength. It is set to become. Alternatively, the total film thickness of the thickness of GaAs and the thickness of Al 0.9 Ga 0.1 As (the thickness of the unit DBR) may be set so that the optical path length is ½ of the oscillation wavelength.

次に、ｐ型ＤＢＲ層１０７上に円形のエッチングマスクを形成する。このエッチングマスクの形状は、後に形成される電流狭窄層１０６の非酸化領域の形状に影響し、それが出力光の断面形状を決定する。   Next, a circular etching mask is formed on the p-type DBR layer 107. The shape of this etching mask affects the shape of the non-oxidized region of the current confinement layer 106 to be formed later, which determines the cross-sectional shape of the output light.

次いで、ドライエッチングにより、図２Ｂに示すようにｎ型ＤＢＲ層１０２の表面が露出するまでエッチングを行い、直径φを約１０μｍとした円柱状構造のメサを形成する（工程２）。この工程により、ｐ型ＤＢＲ層１０７の側面が露出する。もちろん、このメサ形成はウェットエッチングで行ってもよい。   Next, by dry etching, etching is performed until the surface of the n-type DBR layer 102 is exposed as shown in FIG. 2B, thereby forming a mesa having a columnar structure with a diameter φ of about 10 μm (step 2). By this step, the side surface of the p-type DBR layer 107 is exposed. Of course, this mesa formation may be performed by wet etching.

その後、図２Ｃに示すように、ｎ型ＤＢＲ層１０２の表面からｐ型ＤＢＲ層１０７の高さまで保護できるように素子全面をエッチングマスク１１２により覆う（工程３）。このとき、形成されるエッチングマスク１１２は、素子の上面と側面で形成される量が異なり、メサ側面部分が薄く、ｎ型ＤＢＲ層１０２の上面とメサ上面が厚くなる。   Thereafter, as shown in FIG. 2C, the entire surface of the element is covered with an etching mask 112 so as to protect from the surface of the n-type DBR layer 102 to the height of the p-type DBR layer 107 (step 3). At this time, the formed etching mask 112 differs in the amount formed on the upper surface and side surface of the element, the mesa side surface portion is thin, and the upper surface and the mesa upper surface of the n-type DBR layer 102 are thick.

次に、上記のエッチングマスク１１２をウェットエッチングにより一部除去する。素子上面と側面で厚さの異なっているエッチングマスク１１２を、ウェットエッチングにより等方的にエッチングすることで、メサの側面部分のエッチングマスク１１２の全てと、ｎ型ＤＢＲ層１０２の上とメサ上面のエッチングマスク１１２の一部が除去される（工程４）。これにより、図２Ｄに示すようにｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの電流狭窄部形成層１０６ａがエッチングマスク１１２ａにより保護され、ｐ型ＤＢＲ層１０７が露出する。また、メサ上部にエッチングマスク１１２ｂが一部残る。 Next, the etching mask 112 is partially removed by wet etching. Etching masks 112 having different thicknesses on the device upper surface and side surfaces are isotropically etched by wet etching, so that all of the etching masks 112 on the side surface portions of the mesa, the n-type DBR layer 102 and the mesa upper surface A part of the etching mask 112 is removed (step 4). Thereby, as shown in FIG. 2D, the p-type Al 0.98 Ga 0.02 As current confinement portion forming layer 106a is protected by the etching mask 112a, and the p-type DBR layer 107 is exposed. Further, a part of the etching mask 112b remains on the top of the mesa.

次に、水蒸気雰囲気中の炉内において、温度約４５０℃で約５分間加熱を行う（工程５）。これにより、図２Ｅに示すように、ｐ型ＤＢＲ層１０７におけるｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂが外周から約０．４μｍの深さで円環状に選択的に酸化される。 Next, heating is performed at a temperature of about 450 ° C. for about 5 minutes in a furnace in a steam atmosphere (step 5). As a result, as shown in FIG. 2E, the p-type Al 0.9 Ga 0.1 As low-refractive index layer 107b in the p-type DBR layer 107 is selectively oxidized in an annular shape at a depth of about 0.4 μm from the outer periphery. Is done.

次に、低屈折率層１０７ｂの酸化部１１３とエッチングマスク１１２ａとメサ上部のエッチングマスク１１２ｂとを除去する（工程６）。これにより、図２Ｆに示すように、凹凸を有するｐ型ＤＢＲ層１０７の側面と、電流狭窄部形成層１０６ａが露出する。   Next, the oxidized portion 113, the etching mask 112a, and the etching mask 112b on the mesa are removed from the low refractive index layer 107b (step 6). As a result, as shown in FIG. 2F, the side surface of the p-type DBR layer 107 having irregularities and the current confinement portion forming layer 106a are exposed.

次に、水蒸気雰囲気中の炉内において温度約４５０℃で約１０分間加熱を行う（工程７）。これにより、図２Ｇに示すように、電流狭窄部形成層１０６ａが円環状に選択的に酸化される。この酸化により、電流狭窄層１０６が形成され、その中心部には直径が約５μｍの非酸化領域が形成される。   Next, heating is performed for about 10 minutes at a temperature of about 450 ° C. in a furnace in a steam atmosphere (step 7). Thereby, as shown in FIG. 2G, the current confinement portion forming layer 106a is selectively oxidized in an annular shape. By this oxidation, a current confinement layer 106 is formed, and a non-oxidized region having a diameter of about 5 μm is formed at the center thereof.

次に、素子全面をポリイミド層１１１で覆い、ｐ型ＤＢＲ層１０７の側面が露出するまでエッチングを行う（工程８）。これによって、図２Ｈに示すように、ｎ型ＤＢＲ層１０２の上面から電流狭窄層１０６の高さまで、メサの周囲をポリイミド層１１１が覆い、ｐ型ＤＢＲ層１０７が露出する。   Next, the entire surface of the device is covered with the polyimide layer 111, and etching is performed until the side surface of the p-type DBR layer 107 is exposed (step 8). As a result, as shown in FIG. 2H, the polyimide layer 111 covers the periphery of the mesa from the upper surface of the n-type DBR layer 102 to the height of the current confinement layer 106, and the p-type DBR layer 107 is exposed.

次に、ｐ型ＤＢＲ層１０７の上面の一部と側面に電極を形成する。まず前面にフォトレジストを塗布した後、リソグラフィにより図２Ｉに示すようにメサ上面中心部のフォトレジスト１１４のみを残す（工程９）。   Next, electrodes are formed on part of the upper surface and side surfaces of the p-type DBR layer 107. First, after applying a photoresist on the front surface, only the photoresist 114 at the center of the mesa upper surface is left by lithography as shown in FIG. 2I (step 9).

次に蒸着工程、スパッタ工程、メッキ工程などにより、メサ上面とｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面にＴｉ／Ａｕ膜を形成する。その後、フォトレジスト１１４を除去してリフトオフする（工程１０）。尚、金属膜は、Ｔｉ／Ａｕに限られたものではなく、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ｎｂ／Ａｕなどを適宜選択できる。この金属膜形成の工程により、図２Ｊに示すように、ｐ型ＤＢＲ層１０７の上面の中心部以外の領域とｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面にｐ側電極１０８が形成される   Next, a Ti / Au film is formed on the upper surface of the mesa, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111 by vapor deposition, sputtering, plating, or the like. Thereafter, the photoresist 114 is removed and lifted off (step 10). The metal film is not limited to Ti / Au, and Ti / Pt / Au, Ti / Nb / Au, or the like can be appropriately selected. By this metal film formation step, as shown in FIG. 2J, a p-side electrode 108 is formed in a region other than the central portion of the upper surface of the p-type DBR layer 107, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111. Be done

続いて、蒸着工程、スパッタ工程、メッキ工程などによりＡｕＧｅ／ＡｕＮｉ膜を形成し、図１のようにｎ側電極１０９を形成する（工程１１）。尚、金属膜はＡｕＧｅ／ＡｕＮｉに限られない。   Subsequently, an AuGe / AuNi film is formed by a vapor deposition process, a sputtering process, a plating process, etc., and an n-side electrode 109 is formed as shown in FIG. 1 (process 11). The metal film is not limited to AuGe / AuNi.

このようにｎ型半導体基板上に作製した面発光レーザを１個ごともしくは所望のアレイ状（例えば１個×１０個、１００個×１００個など）に切り出して使用可能である。   Thus, the surface emitting lasers fabricated on the n-type semiconductor substrate can be cut out one by one or in a desired array (for example, 1 × 10, 100 × 100, etc.).

本発明の構造において、ｐ型ＤＢＲ層１０７中の各層において、ｐ側電極１０８と接している面以外のドーピング濃度を低減し、結果として特許文献１の構造に比べて光吸収を１／１０に低減できたとする。更にこのときのコンタクト面積が、特許文献１の１０倍の大きさにできたとすると、１０倍高いコンタクト抵抗率ρＣでも同等のコンタクト抵抗ＲＣを実現できる。仮にコンタクト抵抗率ρＣはドーピング濃度に反比例するとした場合、この場合のドーピング濃度は１／１０で良いことになる。よって、同等のコンタクト抵抗ＲＣ、同等の素子抵抗において、ｐ型ＤＢＲ層１０７における光吸収は本実施例では特許文献１に比べて１／１００に低減できると言える。このため、ｐ型ＤＢＲ層１０７における高屈折率層１０７ａと低屈折率層１０７ｂの面積の差を高屈折率層１０７ａあるいは低屈折率層１０７ｂの１層あたりの側面の面積よりも充分に大きくすることや、高屈折率層１０７ａと低屈折率層１０７ｂの面積差の各層の和が、高屈折率層１０７ａあるいは低屈折率層１０７ｂの１層あたりの側面の面積の各層の和より充分に大きくなる層数以上に電極を埋め込むことが有効である。具体的には、１．５倍以上が好ましく、３倍以上であることがさらに好ましい。このような場合、上下面のコンタクト面積が側面のコンタクト面積に比べて支配的になり、側面が電極コンタクトに寄与しなくても、低いコンタクト抵抗ＲＣを実現できる。このため、高屈折率層１０７ａもしくは低屈折率層１０７ｂの各層全体のドーピング濃度を上げる必要は必ずしもなく、電極と接している上下面のドーピング濃度を高めるだけで、充分に低いコンタクト抵抗ＲＣに到達できる。以上より、ｐ型ＤＢＲ層１０７における光吸収を低減することが可能となる。 In the structure of the present invention, in each layer in the p-type DBR layer 107, the doping concentration other than the surface in contact with the p-side electrode 108 is reduced. As a result, the light absorption is reduced to 1/10 compared with the structure of Patent Document 1. Suppose that it can be reduced. Further, if the contact area at this time is 10 times that of Patent Document 1, the equivalent contact resistance RC can be realized even with a contact resistivity ρ C that is 10 times higher. If the contact resistivity ρ C is inversely proportional to the doping concentration, the doping concentration in this case may be 1/10. Therefore, it can be said that the light absorption in the p-type DBR layer 107 can be reduced to 1/100 in the present embodiment as compared with Patent Document 1 with the equivalent contact resistance R C and the equivalent element resistance. Therefore, the difference in area between the high refractive index layer 107a and the low refractive index layer 107b in the p-type DBR layer 107 is made sufficiently larger than the area of the side surface per layer of the high refractive index layer 107a or the low refractive index layer 107b. In addition, the sum of the area differences between the high-refractive index layer 107a and the low-refractive index layer 107b is sufficiently larger than the sum of the side areas per layer of the high-refractive index layer 107a or the low-refractive index layer 107b. It is effective to embed electrodes in more layers. Specifically, 1.5 times or more is preferable, and 3 times or more is more preferable. In such a case, the contact area of the upper and lower surfaces becomes dominant as compared with the contact area of the side surface, and a low contact resistance RC can be realized even if the side surface does not contribute to the electrode contact. For this reason, it is not always necessary to increase the doping concentration of each layer of the high refractive index layer 107a or the low refractive index layer 107b, and the contact resistance R C can be sufficiently low only by increasing the doping concentration of the upper and lower surfaces in contact with the electrode. Can reach. As described above, light absorption in the p-type DBR layer 107 can be reduced.

図１を用いて、本発明の第２の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、メサ直径が１５μｍであることとｐ型ＤＢＲ層１０７における低屈折率層１０７ｂをｐ型ＧａＩｎＰ層とした点である。低屈折率層１０７ｂをｐ型ＧａＩｎＰ層とすることで、ｐ型ＤＢＲ層１０７の側面の凹凸の形成を、第１の実施例の工程５のように水蒸気雰囲気での酸化処理でなく、簡便にウェットエッチングにより行うことができる。   A VCSEL according to a second embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the mesa diameter is 15 μm and the low refractive index layer 107b in the p-type DBR layer 107 is a p-type GaInP layer. By forming the low-refractive index layer 107b as a p-type GaInP layer, the unevenness on the side surface of the p-type DBR layer 107 can be easily formed instead of the oxidation treatment in the water vapor atmosphere as in step 5 of the first embodiment. It can be performed by wet etching.

製造方法は第１の実施例の工程１において、低屈折率層１０７ｂをｐ型ＧａＩｎＰ層とすればよい。一方、高屈折率層１０７ａはｐ型ＧａＡｓ層のままである。また、工程２で形成していた円柱形状の直径を１５μｍとする。工程３、４は第１の実施例と同等の工程を実施する。工程５において水蒸気雰囲気での酸化処理を行わず、ＨＣｌ系のエッチング液でウェットエッチングを行う。ＨＣｌ系のエッチング液はＰの有無によってエッチング速度が大きく異なるので、ｐ型ＧａＩｎＰ低屈折率層１０７ｂのみを選択エッチングできる。これにより、酸化処理を行わずに、ｐ型ＤＢＲ層１０７の側面に凹凸を形成することができる。以下、第１の実施例の工程６〜１１と同等の処理を行えばよい。   In the manufacturing method, in step 1 of the first embodiment, the low refractive index layer 107b may be a p-type GaInP layer. On the other hand, the high refractive index layer 107a remains a p-type GaAs layer. The diameter of the columnar shape formed in step 2 is 15 μm. Steps 3 and 4 perform the same steps as in the first embodiment. In step 5, wet etching is performed with an HCl-based etching solution without performing oxidation in a water vapor atmosphere. Since the etching rate of the HCl-based etching solution varies greatly depending on the presence or absence of P, only the p-type GaInP low-refractive index layer 107b can be selectively etched. Thereby, unevenness can be formed on the side surface of the p-type DBR layer 107 without performing oxidation treatment. Hereinafter, the same processing as the steps 6 to 11 of the first embodiment may be performed.

図１を用いて、本発明の第３の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる主たる点は、ｎ型半導体基板１０１がＩｎＰ基板であること、ｐ型ＤＢＲ層１０７における高屈折率層１０７ａがＡｌＩｎＧａＡｓ層であること、低屈折率層１０７ｂがｐ型ＩｎＰ層であることと、電流狭窄層１０６がＡｌＡｓとＩｎＡｓとからなる超格子であること及び活性層がＧａＩｎＡｓＰ層であり、発振波長が１．５μｍであることである。更に、各高屈折率層１０７ａにおけるドーピング濃度は一様でなく、層内部よりもｐ側電極１０８との接触する表面部の方が高濃度になっている。   A VCSEL according to a third embodiment of the present invention will be described with reference to FIG. The main differences from the first embodiment are that the n-type semiconductor substrate 101 is an InP substrate, the high refractive index layer 107a in the p-type DBR layer 107 is an AlInGaAs layer, and the low refractive index layer 107b is a p-type InP. The current confinement layer 106 is a superlattice made of AlAs and InAs, and the active layer is a GaInAsP layer, and the oscillation wavelength is 1.5 μm. Furthermore, the doping concentration in each high refractive index layer 107a is not uniform, and the surface portion in contact with the p-side electrode 108 has a higher concentration than the inside of the layer.

本実施例は、ｐ型ＤＢＲ層１０７のｐ型ＡｌＩｎＧａＡｓ高屈折率層１０７ａを第２の実施例のように選択ウェットエッチングにより一部除去する。   In this embodiment, the p-type AlInGaAs high refractive index layer 107a of the p-type DBR layer 107 is partially removed by selective wet etching as in the second embodiment.

製造方法は第１の実施例の工程１において、ｎ型ＧａＡｓ基板１０１をｎ型ＩｎＰ基板１０１、「ｎ型ＧａＡｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層との一対を基本単位としてこれを３０対積層したｎ型ＤＢＲ層１０２」を「ｎ型ＡｌＩｎＧａＡｓ層とｎ型ＩｎＰ層との一対を基本単位としてこれを４０対積層したｎ型ＤＢＲ層１０２」、「ＩｎＧａＡｓ量子井戸とＧａＡｓ障壁層からなる活性層１０４」を「Ｇａ０．２２Ｉｎ０．７８Ａｓ０．８１Ｐ０．１９量子井戸とＧａ０．２５Ｉｎ０．７５Ａｓ０．５０Ｐ０．５０障壁層からなる活性層１０４」、ｐ型ＤＢＲ層１０７における高屈折率層１０７ａをｐ型ＡｌＩｎＧａＡｓ層、低屈折率層１０７ｂをｐ型ＩｎＰ層とすればよい。また、ｐ型ＩｎＰ低屈折率層１０７ｂのドーピング濃度を一様ではなく、界面のみを高くして積層する。上記活性層は、発振波長１．５μｍとなる材質である。もちろん、活性層の組成は適宜変更を加え、より短波長のＶＣＳＥＬとすることも可能であり、更に長波長のＶＣＳＥＬとすることも可能である。 In the manufacturing method of the first embodiment, the n-type GaAs substrate 101 is changed to the n-type InP substrate 101, and “a pair of the n-type GaAs layer and the n-type Al 0.9 Ga 0.1 As layer is used as a basic unit. The n-type DBR layer 102 in which 30 pairs are stacked is “an n-type DBR layer 102 in which 40 pairs are stacked with a pair of n-type AlInGaAs layer and n-type InP layer as a basic unit”, “InGaAs quantum well and GaAs barrier” The active layer 104 composed of a layer is referred to as an “active layer composed of a Ga 0.22 In 0.78 As 0.81 P 0.19 quantum well and a Ga 0.25 In 0.75 As 0.50 P 0.50 barrier layer”. 104 ”, the high refractive index layer 107a in the p-type DBR layer 107 may be a p-type AlInGaAs layer, and the low refractive index layer 107b may be a p-type InP layer. Further, the p-type InP low refractive index layer 107b is laminated with the doping concentration not uniform, but only the interface being increased. The active layer is made of a material having an oscillation wavelength of 1.5 μm. Of course, the composition of the active layer can be changed as appropriate to make a shorter wavelength VCSEL, and a longer wavelength VCSEL.

工程２〜４は第１の実施例と同様に行い、工程５において水蒸気雰囲気での酸化処理を行わず、Ｈ２ＳＯ４系あるいはＨ３ＰＯ４系のエッチング液でウェットエッチングを行う。これらの系のエッチング液によるエッチング速度はＶ族組成に大きく依存するので、ｐ型ＡｌＩｎＧａＡｓ高屈折率層１０７ａのみを選択エッチングできる。これにより、酸化処理を行わずに、ｐ型ＤＢＲ層１０７の側面の凹凸を形成できる。以下、第１の実施例の工程６〜１１と同等の処理を行えばよい。 Steps 2 to 4 are performed in the same manner as in the first embodiment. In step 5, oxidation is not performed in a water vapor atmosphere, and wet etching is performed with an H 2 SO 4 -based or H 3 PO 4 -based etching solution. Since the etching rate with these types of etching solutions largely depends on the V group composition, only the p-type AlInGaAs high refractive index layer 107a can be selectively etched. Thereby, the unevenness | corrugation of the side surface of the p-type DBR layer 107 can be formed, without performing an oxidation process. Hereinafter, the same processing as the steps 6 to 11 of the first embodiment may be performed.

本実施例では、ｐ型ＩｎＰ低屈折率層１０７ｂの界面のみ高ドーピング濃度にして積層しているが、ｐ側電極１０８と接している面のドーピング濃度を高くするだけで充分に低いコンタクト抵抗ＲＣを達成できるため、ｐ型ＩｎＰ低屈折率層１０７ｂの側面は電極コンタクトに寄与する必要は必ずしも無く、ｐ型ＩｎＰ低屈折率層１０７ｂ内部のドーピング濃度を抑えることができる。以上により、ｐ型ＤＢＲ層１０７中における光吸収を低減し、効率を向上することが可能となる。 In this embodiment, only the interface of the p-type InP low-refractive index layer 107b is stacked with a high doping concentration, but the contact resistance R is sufficiently low only by increasing the doping concentration on the surface in contact with the p-side electrode 108. Since C can be achieved, the side surface of the p-type InP low-refractive index layer 107b does not necessarily contribute to the electrode contact, and the doping concentration inside the p-type InP low-refractive index layer 107b can be suppressed. As described above, light absorption in the p-type DBR layer 107 can be reduced and efficiency can be improved.

図３を用いて、本発明の第４の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、ｐ型ＤＢＲ層１０７の最下層の低屈折率層１０７ｂのみがｐ型Ａｌ０．９８Ｇａ０．０２Ａｓ層となっている点である。それ以外の低屈折率層１０７ｂは実施例１と同様にｐ型Ａｌ０．９Ｇａ０．１Ａｓ層からなる。そのため、ｐ型ＤＢＲ層１０７の側面の凹部の深さがｐ型ＤＢＲ層１０７の上部では０．４μｍであるのに対して、下部では２μｍとなっている。すなわち、ｐ側電極１０８の下部の侵入深さが２μｍと長くなっている。そのため、ｐ側電極１０８から非酸化領域までの距離が短く、積層方向に対して垂直な方向の成分、すなわち、図３における横方向の電流成分が小さくなる。このため、断面積が小さい電流経路が減少し、結果として電気抵抗ＲＢの低減が可能となる。また、ｐ側電極１０８の下部の侵入深さが２μｍと長いことで、コンタクト面積も拡大され、コンタクト抵抗ＲＣも低減する。 A VCSEL according to a fourth embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that only the lowest refractive index layer 107b in the lowermost layer of the p-type DBR layer 107 is a p-type Al 0.98 Ga 0.02 As layer. The other low refractive index layer 107b is composed of a p-type Al 0.9 Ga 0.1 As layer as in the first embodiment. For this reason, the depth of the concave portion on the side surface of the p-type DBR layer 107 is 0.4 μm at the upper part of the p-type DBR layer 107, whereas it is 2 μm at the lower part. That is, the penetration depth under the p-side electrode 108 is as long as 2 μm. Therefore, the distance from the p-side electrode 108 to the non-oxidized region is short, and the component in the direction perpendicular to the stacking direction, that is, the current component in the lateral direction in FIG. Therefore, the small current path cross-sectional area is reduced, resulting in a possible reduction of the electric resistance R B. Further, since the penetration depth under the p-side electrode 108 is as long as 2 μm, the contact area is enlarged and the contact resistance RC is also reduced.

製造方法は第１の実施例の工程１において、ｐ型ＤＢＲ層１０７の低屈折率層１０７ｂの最下層のＡｌ組成を高濃度とし、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓ層とする。これにより、工程５の水蒸気雰囲気中の酸化処理では、Ａｌ組成が高いため、この最下層の酸化レートが速くなる。よって、この最下層の酸化部１１３は他の酸化部１１３よりも大きくなる。水蒸気雰囲気中での酸化処理を温度４５０℃で１０分間施し、工程６で酸化部１１３を除去して、工程１０で金属膜形成工程を行う。これにより、ｐ型ＤＢＲ層１０７の側面に上部での深さが０．４μｍ、最下層での深さが２μｍの凹部が形成され、この側面の凹凸上にｐ側電極１０８が埋め込まれる。その他の工程は第１の実施例と同等に行うことで、図３の構成が得られる。 In the manufacturing method, in step 1 of the first embodiment, the Al composition in the lowermost layer of the low refractive index layer 107b of the p-type DBR layer 107 is set to a high concentration to form a p-type Al 0.98 Ga 0.02 As layer. Thereby, in the oxidation treatment in the water vapor atmosphere in step 5, since the Al composition is high, the oxidation rate of the lowermost layer is increased. Therefore, the lowermost oxidized portion 113 is larger than the other oxidized portions 113. Oxidation in a water vapor atmosphere is performed at a temperature of 450 ° C. for 10 minutes, the oxidized portion 113 is removed in step 6, and a metal film forming step is performed in step 10. As a result, a recess having an upper depth of 0.4 μm and a lowermost depth of 2 μm is formed on the side surface of the p-type DBR layer 107, and the p-side electrode 108 is embedded on the unevenness of the side surface. The other steps are performed in the same manner as in the first embodiment, so that the configuration of FIG. 3 is obtained.

図４を用いて、本発明の第５の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、ｐ型ＤＢＲ層１０７の側面の凹部の深さが、上部から下部にかけて段階的に大きくなっている点である。ｐ型ＤＢＲ層１０７の側面の凹凸に埋め込んだｐ側電極１０８が上部から下部にかけて段階的に長くなることで、電極にレーザ光が重なることがない。また、埋め込まれたｐ側電極１０８から非酸化領域までの距離が、各層において第４の実施例より短くなる。従って、電流の通過する距離の和が小さくなることで電気抵抗ＲＢが大幅に低減される。また、第４の実施例に比べて、各層ごとのコンタクト面積を拡大することができ、コンタクト抵抗ＲＣも大幅に低減される。 A VCSEL according to a fifth embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the depth of the concave portion on the side surface of the p-type DBR layer 107 increases stepwise from the upper part to the lower part. Since the p-side electrode 108 embedded in the unevenness on the side surface of the p-type DBR layer 107 becomes longer stepwise from the upper part to the lower part, the laser beam does not overlap the electrode. Further, the distance from the buried p-side electrode 108 to the non-oxidized region is shorter in each layer than in the fourth embodiment. Therefore, the electrical resistance R B by the sum of the distances to the passage of current becomes smaller is significantly reduced. Compared to the fourth embodiment, the contact area for each layer can be increased, and the contact resistance RC is greatly reduced.

製造方法は第１の実施例の工程１において、ｐ型ＤＢＲ層１０７の低屈折率層１０７ｂの最下層のＡｌ組成をｐ型Ａｌ０．９８Ｇａ０．０２Ａｓ層とする。そして、上層になるにつれて段階的にＡｌ組成を下げて積層する。これにより、工程５の水蒸気雰囲気中の酸化処理では、上部にいくほどＡｌ組成が低いため、酸化レートが遅くなる。よって、酸化部１１３は下部から上部にかけて段階的に小さくなる。水蒸気雰囲気中での酸化処理を温度４５０℃で１０分間施し、工程６で酸化部１１３を除去する。工程１０で金属膜形成工程を行うことで、ｐ型ＤＢＲ層１０７の側面に最上部から最下部にかけて、深さが０．４μｍから２μｍにかけて段階的に長くなった凹部が形成される。そして、その各凹部にｐ側電極１０８が埋め込まれる。その他の工程は第１の実施例と同等に行うことで、図４の構成が得られる。 In the manufacturing method, in step 1 of the first embodiment, the lowermost Al composition of the low refractive index layer 107b of the p-type DBR layer 107 is a p-type Al 0.98 Ga 0.02 As layer. Then, as the upper layer is reached, the Al composition is lowered step by step. Thereby, in the oxidation treatment in the water vapor atmosphere in the step 5, since the Al composition is lower toward the upper part, the oxidation rate becomes slower. Therefore, the oxidation part 113 becomes smaller in steps from the lower part to the upper part. Oxidation treatment in a steam atmosphere is performed at a temperature of 450 ° C. for 10 minutes, and in step 6, the oxidized portion 113 is removed. By performing the metal film forming step in step 10, a concave portion having a stepwise length from 0.4 μm to 2 μm is formed on the side surface of the p-type DBR layer 107 from the top to the bottom. Then, the p-side electrode 108 is embedded in each recess. The other steps are performed in the same manner as in the first embodiment, so that the configuration of FIG. 4 is obtained.

図５を用いて、本発明の第６の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、ｐ側電極１０８をｐ型ＤＢＲ層１０７の側面の凹凸に埋め込むだけでなく、メサ上面全体を覆う構成にしている点である。第６の実施例では、メサ上面をｐ側電極１０８で覆うことにより、コンタクト面積が増加するので、さらなる素子抵抗低減を実現できる。また、この構成はメサ上面に熱伝導率の高い金属を配置しているため、活性層１０４からの熱を効率的に放熱できる利点もある。この場合は、光はｎ型電極１０９側から出射される。   A VCSEL according to a sixth embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the p-side electrode 108 is not only embedded in the irregularities on the side surface of the p-type DBR layer 107 but also covers the entire mesa upper surface. In the sixth embodiment, since the contact area is increased by covering the upper surface of the mesa with the p-side electrode 108, further element resistance reduction can be realized. In addition, this configuration has an advantage that heat from the active layer 104 can be efficiently radiated because a metal having high thermal conductivity is disposed on the upper surface of the mesa. In this case, light is emitted from the n-type electrode 109 side.

製造方法は第１の実施例の工程１〜８を同様に行う。続いて、工程９を実施せずに、工程１０の金属膜形成工程を施すことで、メサ上面とｐ型ＤＢＲ層１０７の側面及びポリイミド層１１１の上面をｐ側電極１０８が覆う。続いて、工程１１を行う前に、ｎ型ＧａＡｓ基板１０１の裏面に、工程９のフォトリソグラフィを施す。このとき光出射する部分のみフォトレジストを残す。次に、工程１１を行い、金属膜形成後にフォトレジストを除去してリフトオフすることで、ｎ型電極１０９が形成され、図５の構成が得られる。   In the manufacturing method, steps 1 to 8 of the first embodiment are similarly performed. Subsequently, the p-side electrode 108 covers the mesa upper surface, the side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111 by performing the metal film forming step of step 10 without performing step 9. Subsequently, before performing step 11, the photolithography of step 9 is performed on the back surface of the n-type GaAs substrate 101. At this time, the photoresist is left only in the light emitting portion. Next, Step 11 is performed, and after the metal film is formed, the photoresist is removed and lifted off, whereby the n-type electrode 109 is formed and the configuration of FIG. 5 is obtained.

図６を用いて、本発明の第７の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、ｎ型ＤＢＲ層１０２の側面の凹凸を形成し、この凹凸上にｎ側電極１０９を形成している点である。第７の実施例では、ｎ型ＤＢＲ層１０２における高屈折率層又は低屈折率層のいずれかの側面に凹部を形成して、その凹部にｎ側電極１０９５を埋め込むことで、ｎ型ＤＢＲ層１０２２におけるコンタクト面積が増えるため、ｎ型ＤＢＲ層１０２とｎ側電極１０９のコンタクト抵抗ＲＣが低減される。これにより、ｎ型ＤＢＲ層１０２でも複数の電流経路を利用することができ、ｎ型ＤＢＲ層１０２における抵抗を低減することができる。よって、さらなる素子抵抗低減を実現できる。 A VCSEL according to a seventh embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that an unevenness on the side surface of the n-type DBR layer 102 is formed, and an n-side electrode 109 is formed on the unevenness. In the seventh embodiment, the n-type DBR layer 102 is formed by forming a recess in the side surface of either the high-refractive index layer or the low-refractive index layer in the n-type DBR layer 102 and embedding the n-side electrode 1095 in the recess. Since the contact area at 1022 increases, the contact resistance RC between the n-type DBR layer 102 and the n-side electrode 109 is reduced. Thus, the n-type DBR layer 102 can also use a plurality of current paths, and the resistance in the n-type DBR layer 102 can be reduced. Therefore, further element resistance reduction can be realized.

製造方法は第１〜３の実施例におけるｐ型ＤＢＲ層１０７の側面凹凸形成方法の同様の手順を、ｎ型ＤＢＲ層１０２にも適用する。そして、第１〜３の実施例におけるｐ側電極１０８の形成方法と同様の手順をｎ側電極１０９にも適用する。   In the manufacturing method, the same procedure as the method for forming the side surface unevenness of the p-type DBR layer 107 in the first to third embodiments is applied to the n-type DBR layer 102. The same procedure as that for forming the p-side electrode 108 in the first to third embodiments is applied to the n-side electrode 109.

まず、実施例１の工程１〜２を同様に行う。続いて、工程２で形成したメサとメサ周囲（直径約１５μｍ）をエッチングマスクで覆い、ドライエッチングで更にもう一段メサを形成する。その後、工程３を同様に行うことで、素子の上面と側面で形成されるエッチングマスクの量が異なり、メサ側面部分が薄く、メサ上面と形成された２段メサの表面２段が厚くなる。   First, steps 1 and 2 of Example 1 are performed in the same manner. Subsequently, the mesa formed in step 2 and the periphery of the mesa (diameter of about 15 μm) are covered with an etching mask, and another mesa is formed by dry etching. Thereafter, Step 3 is similarly performed, so that the amount of the etching mask formed on the upper surface and the side surface of the element is different, the mesa side surface portion is thin, and the two-step mesa surface formed on the mesa upper surface is thick.

次に、上記のエッチングマスク１１２を工程４と同様にウェットエッチングにより一部除去する。素子上面と側面で厚さの異なっているエッチングマスク１１２を、ウェットエッチングにより等方的にエッチングすることで、２段メサのメサ側面部分のエッチングマスク１１２の全てと、２段のメサ上面とメサ上面のエッチングマスク１１２の一部が除去される。これにより、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの電流狭窄部形成層１０６ａがエッチングマスク１１２ａにより保護され、ｐ型ＤＢＲ層１０７とｎ型ＤＢＲ層１０２が露出され、メサ上部にエッチングマスク１１２ｂが一部残る。 Next, the etching mask 112 is partially removed by wet etching as in step 4. Etching masks 112 having different thicknesses on the upper surface and side surfaces of the element are isotropically etched by wet etching, so that all of the etching masks 112 on the side surfaces of the mesa side of the two-step mesa, the upper surface of the two-step mesa surface, and the mesa surface. A part of the etching mask 112 on the upper surface is removed. As a result, the p-type Al 0.98 Ga 0.02 As current confinement portion forming layer 106a is protected by the etching mask 112a, the p-type DBR layer 107 and the n-type DBR layer 102 are exposed, and the etching mask 112b is formed on the mesa. Some remain.

次に、工程５を同様に行う。水蒸気雰囲気中の炉内において、温度約４５０℃で約５分間加熱を行う。これにより、ｐ型ＤＢＲ層１０７におけるｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂとｎ型ＤＢＲ層１０２におけるｎ型Ａｌ０．９Ｇａ０．１Ａｓ高屈折率層が外周から約０．４μｍの深さで円環状に選択的に酸化される。 Next, the process 5 is performed similarly. Heating is performed at a temperature of about 450 ° C. for about 5 minutes in a furnace in a steam atmosphere. Thereby, the p-type Al 0.9 Ga 0.1 As low-refractive index layer 107b in the p-type DBR layer 107 and the n-type Al 0.9 Ga 0.1 As high-refractive index layer in the n-type DBR layer 102 are separated from the outer periphery. It is selectively oxidized in an annular shape at a depth of about 0.4 μm.

次に、工程６を同様に行う。ｐ型Ａｌ０．９Ｇａ０．１Ａｓ層１０７ｂ及びｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の酸化部、酸化電流狭窄部形成層保護用エッチングマスク１１２ａ、メサ上部のエッチングマスク１１２ｂを除去する。これにより、深さ約０．４μｍの凹部を有するｐ型ＤＢＲ層１０７及びｎ型ＤＢＲ層１０２と、電流狭窄部形成層１０６ａが露出する。 Next, the process 6 is performed similarly. Removal of the oxidation mask for the p-type Al 0.9 Ga 0.1 As layer 107b and the n-type Al 0.9 Ga 0.1 As layer, the oxide current confinement portion formation layer protection etching mask 112a, and the etching mask 112b above the mesa To do. As a result, the p-type DBR layer 107 and the n-type DBR layer 102 having a recess having a depth of about 0.4 μm and the current confinement portion forming layer 106a are exposed.

次に、工程７を同様に行う。水蒸気雰囲気中の炉内において温度約４５０℃で約１０分間加熱を行う。これにより、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの酸化電流狭窄部形成層１０６４が円環状に選択的に同時に酸化される。 Next, the process 7 is performed similarly. Heating is performed at a temperature of about 450 ° C. for about 10 minutes in a furnace in a steam atmosphere. Thereby, the oxidation current confinement portion forming layer 1064 of p-type Al 0.98 Ga 0.02 As is selectively oxidized simultaneously in an annular shape.

次に、工程８を同様に行う。素子全面をポリイミド層１１１で覆い、ｐ型ＤＢＲ層１０７及びｎ型ＤＢＲ層１０２の側面が露出されるまでエッチングを行う。これによって、２段メサの２段目上面から電流狭窄部形成層１０６ａの高さまで、メサの周囲をポリイミド層１１１が覆い、ｐ型ＤＢＲ層１０７とｎ型ＤＢＲ層１０２とが露出する。   Next, step 8 is performed similarly. The entire surface of the element is covered with the polyimide layer 111, and etching is performed until the side surfaces of the p-type DBR layer 107 and the n-type DBR layer 102 are exposed. As a result, the polyimide layer 111 covers the periphery of the mesa from the second step upper surface of the two-step mesa to the height of the current confinement portion forming layer 106a, and the p-type DBR layer 107 and the n-type DBR layer 102 are exposed.

次に、工程９を同様に行う。ｐ型ＤＢＲ層１０７の上面の一部と側面に電極を形成する。まず全面にフォトレジストを塗布した後、リソグラフィによりメサ上面中心部と２段メサのｎ型ＤＢＲ層１０２の周囲にフォトレジスト１１４を残す。   Next, step 9 is performed similarly. Electrodes are formed on part of the upper surface and side surfaces of the p-type DBR layer 107. First, a photoresist is applied to the entire surface, and then the photoresist 114 is left around the center of the mesa upper surface and the n-type DBR layer 102 of the two-step mesa by lithography.

次に、工程１０を同様に行う。蒸着工程、スパッタ工程、メッキ工程などにより、メサ上面とｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面にＴｉ／Ａｕを形成する。その後、フォトレジスト１１４を除去してリフトオフする。この金属膜形成の工程によりｐ型ＤＢＲ層１０７の上面の中心部以外の領域、ｐ型ＤＢＲ層１０７の側面全体及びポリイミド層１１１の上面にｐ側電極１０８が形成される。   Next, the process 10 is performed similarly. Ti / Au is formed on the upper surface of the mesa, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111 by vapor deposition, sputtering, plating, or the like. Thereafter, the photoresist 114 is removed and lifted off. By this metal film formation step, the p-side electrode 108 is formed in a region other than the central portion of the upper surface of the p-type DBR layer 107, the entire side surface of the p-type DBR layer 107, and the upper surface of the polyimide layer 111.

続いて、工程９と同様にフォトレジストを全面に塗布した後、リソグラフィにより２段メサのｎ型ＤＢＲ層１０２の周囲以外にフォトレジストを残す。   Subsequently, after applying a photoresist on the entire surface in the same manner as in Step 9, the photoresist is left by the lithography except for the periphery of the n-type DBR layer 102 of the two-step mesa.

最後に、蒸着工程、スパッタ工程、メッキ工程などにより、ｎ型ＤＢＲ層１０２の側面全体及び２段メサの上面にＡｕＧｅ／ＡｕＮｉ膜を形成する。その後、フォトレジストを除去してリフトオフする。この金属膜形成の工程によりｎ型ＤＢＲ層１０２の側面にｎ側電極１０９が形成される。以上により、図６の構成が得られる。   Finally, an AuGe / AuNi film is formed on the entire side surface of the n-type DBR layer 102 and the upper surface of the two-step mesa by an evaporation process, a sputtering process, a plating process, and the like. Thereafter, the photoresist is removed and lifted off. By this metal film formation step, an n-side electrode 109 is formed on the side surface of the n-type DBR layer 102. Thus, the configuration of FIG. 6 is obtained.

もちろん、上記金属膜形成の工程を複数実施してもよい。また、上記以外の金属形成方法でもよい。更に、アニール処理を加えてもよい。また、金属膜もＡｕＧｅ／ＡｕＮｉに限られない。更に、ｎ側電極１０９をｐ側電極１０８と同時に形成してもよい。   Of course, a plurality of steps of forming the metal film may be performed. Further, metal forming methods other than those described above may be used. Furthermore, an annealing treatment may be added. Further, the metal film is not limited to AuGe / AuNi. Further, the n-side electrode 109 may be formed simultaneously with the p-side electrode 108.

図７を用いて、本発明の第８の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、メサの形状を図７のように、ｎ型半導体基板１０１の主面の法線方向から見て、凹凸を有する形状にしている点である。第７の実施例では、素子上部から見たメサの形状を円形形状ではなく多角形形状としているので、ｐ型ＤＢＲ層１０７２の側面に接する電極面積を更に増加させることができる。これにより、コンタクト抵抗ＲＣを更に低減できるため、有効に機能する注入電流経路を更に増やすことができ、さらなる素子抵抗低減が可能である。 A VCSEL according to an eighth embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the shape of the mesa is uneven as seen from the normal direction of the main surface of the n-type semiconductor substrate 101 as shown in FIG. In the seventh embodiment, since the mesa shape as viewed from above the element is not a circular shape but a polygonal shape, the electrode area in contact with the side surface of the p-type DBR layer 1072 can be further increased. As a result, the contact resistance RC can be further reduced, so that the number of effective injection current paths can be further increased, and the device resistance can be further reduced.

製造方法は、工程２の前に使用するエッチングマスクを、ｎ型半導体基板１０１の主面の法線方向から見て、凹凸を有する形状とすればよい。続いて工程２のドライエッチングを行うことで、凹凸形状を形成できる。以後、工程３〜１１は第１の実施例と同等に行えばよい。尚、この多角形は図７の形状に限定されるものではなく、所望の形状を適用可能である。   In the manufacturing method, the etching mask used before step 2 may be formed into a shape having irregularities when viewed from the normal direction of the main surface of the n-type semiconductor substrate 101. Subsequently, an uneven shape can be formed by performing dry etching in step 2. Thereafter, steps 3 to 11 may be performed in the same manner as in the first embodiment. In addition, this polygon is not limited to the shape of FIG. 7, A desired shape is applicable.

図１を用いて、本発明の第９の実施例に係るＶＣＳＥＬを説明する。第１の実施例と異なる点は、ｐ型Ａｌ０．９８Ｇａ０．０２Ａｓの電流狭窄部形成層１０６ａとｐ型ＤＢＲ層１０７におけるｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂとのＡｌ組成の違いを利用して、製造方法を簡便にしている点である。 A VCSEL according to a ninth embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the p-type Al 0.98 Ga 0.02 As current confinement portion forming layer 106 a and the p-type Al 0.9 Ga 0.1 As low-refractive index layer in the p-type DBR layer 107. The manufacturing method is simplified by utilizing the difference in Al composition from 107b.

まず、実施例１の工程１〜２を同様に行う。続いて、エッチングマスク１１２の工程を実施せず、水蒸気雰囲気中の炉内において、温度約４５０℃で約１０分間加熱を行う（工程３）。これにより、図９Ａに示すように、ｐ型ＤＢＲ層１０７におけるｐ型Ａｌ０．９Ｇａ０．１Ａｓ低屈折率層１０７ｂとｐ型Ａｌ０．９８Ｇａ０．０２Ａｓ電流狭窄部形成層１０６ａとが同時に選択的に酸化され、前者では外周から約０．８μｍの深さで円環状に選択的に酸化され、後者では中心部に直径約５μｍの非酸化領域を残して電流狭窄層１０６が形成される。 First, steps 1 and 2 of Example 1 are performed in the same manner. Subsequently, the step of etching mask 112 is not performed, and heating is performed at a temperature of about 450 ° C. for about 10 minutes in a furnace in a steam atmosphere (step 3). Thereby, as shown in FIG. 9A, the p-type Al 0.9 Ga 0.1 As low-refractive index layer 107b and the p-type Al 0.98 Ga 0.02 As current confinement portion forming layer 106a in the p-type DBR layer 107 are formed. Are selectively oxidized in a circular shape at a depth of about 0.8 μm from the outer periphery in the former, and the current confinement layer 106 is formed in the latter, leaving a non-oxidized region having a diameter of about 5 μm in the center. It is formed.

次に、実施例１の工程８と同様に素子全面をポリイミド層１１１で覆い、ｐ型ＤＢＲ層１０７の側面が露出するまでエッチングを行う（工程４）。これによって、図９Ｂに示すように、ｎ型ＤＢＲ層１０２の上面から電流狭窄部形成層１０６の高さまで、メサの周囲をポリイミド層１１１が覆い、ｐ型ＤＢＲ層１０７が露出する。   Next, the entire surface of the device is covered with the polyimide layer 111 in the same manner as in Step 8 of Example 1, and etching is performed until the side surface of the p-type DBR layer 107 is exposed (Step 4). As a result, as shown in FIG. 9B, the polyimide layer 111 covers the periphery of the mesa from the upper surface of the n-type DBR layer 102 to the height of the current confinement portion forming layer 106, and the p-type DBR layer 107 is exposed.

次に、酸化部１１３を除去する（工程５）。これにより図２Ｈに示すように、ｎ型ＤＢＲ層１０２の上面から電流狭窄部形成層１０６ａの高さまで、メサの周囲をポリイミド層１１１が覆い、ｐ型ＤＢＲ層１０７が露出する。以後、実施例１の工程９〜１１を同様に行うことで、簡便に素子を製造することができる。   Next, the oxidation part 113 is removed (step 5). As a result, as shown in FIG. 2H, the polyimide layer 111 covers the periphery of the mesa from the upper surface of the n-type DBR layer 102 to the height of the current confinement portion forming layer 106a, and the p-type DBR layer 107 is exposed. Thereafter, steps 9 to 11 in Example 1 are similarly performed, whereby the device can be easily manufactured.

以上、第１〜第９の実施例の説明を行った。しかし、本発明は、これら実施形態に具体的に示した構成、方法に限定されるものではなく、発明の趣旨に沿うものであれば種々のバリエーションが考えられる。   The first to ninth embodiments have been described above. However, the present invention is not limited to the configurations and methods specifically shown in these embodiments, and various variations are conceivable as long as they are within the spirit of the invention.

例えば、前述の実施例においては、活性層の材料としてＧａＡｓやＩｎＧａＡｓを用いたが、本発明は、これらに限られず、ＧａＡｓ又はＡｌＧａＡｓを用いて短波長帯のＶＣＳＥＬ装置を構成することもできるし、また、ＩｎＧａＰ、ＡｌＧａＩｎＰなどの可視ＶＣＳＥＬ装置にも適用できる。更に、ＩｎＰ基板上のＩｎＧａＡｓＰや、ＧａＡｓ基板上のＧａＩｎＮＡｓ、ＧａＡｓＳｂ等を用いて長波帯の単一モードＶＣＳＥＬ装置を構成することもでき、これらのＶＣＳＥＬ装置は単一モードファイバを用いた比較的長距離の通信に非常に有効である。更には、ＧａＮ系、ＺｎＳｅ系やＩｎＧａＮ系等を用いて青色、紫外線や緑色用のＶＣＳＥＬ装置を構成することもできる。   For example, in the above-described embodiments, GaAs or InGaAs is used as the material of the active layer. However, the present invention is not limited to these, and a short wavelength band VCSEL device can be configured using GaAs or AlGaAs. Moreover, the present invention can also be applied to visible VCSEL devices such as InGaP and AlGaInP. Furthermore, long-wave single-mode VCSEL devices can also be constructed using InGaAsP on InP substrates, GaInNAs, GaAsSb, etc. on GaAs substrates, and these VCSEL devices are relatively long using single-mode fibers. It is very effective for distance communication. Furthermore, a VCSEL device for blue, ultraviolet, or green can be configured using a GaN-based, ZnSe-based, InGaN-based, or the like.

また、これらの活性層の材料に応じて、ＤＢＲ層を含めたその他の層の材料・組成や、ＤＢＲ層の周期数を含めたそれぞれの層の厚み、また、電極の材料・厚さなどを適宜選択、設定できることはいうまでもない。
また、ｎ側電極１０９は、ｎ型半導体基板１０１の裏面に形成せず、ｎ型ＤＢＲ層１０２の表面に形成してもよい。
また、図ではｎ型クラッド層１０３、ｎ型クラッド層１０３とポリイミド層１１１は異なる高さから積層されているが、これを同じ高さから積層するように構成することをしてもよい。
また、上記実施例を複数組み合わせた構成にすることもできる。更に、実施の形態及び実施例における、ｎ型とｐ型とを反転させた構成でもよい。 Depending on the material of these active layers, the material and composition of other layers including the DBR layer, the thickness of each layer including the number of periods of the DBR layer, the material and thickness of the electrode, etc. Needless to say, it can be selected and set as appropriate.
Further, the n-side electrode 109 may be formed on the surface of the n-type DBR layer 102 without being formed on the back surface of the n-type semiconductor substrate 101.
In the figure, the n-type cladding layer 103, the n-type cladding layer 103, and the polyimide layer 111 are stacked from different heights, but may be configured to be stacked from the same height.
Moreover, it can also be set as the structure which combined the said Example two or more. Furthermore, the configuration in which the n-type and the p-type in the embodiments and examples are reversed may be used.

第１の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which concerns on 1st Embodiment. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 図１のＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL of FIG. 第２の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of the VCSEL according to the second embodiment. 第３の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which concerns on 3rd Embodiment. 第４の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which concerns on 4th Embodiment. 第５の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which concerns on 5th Embodiment. 第６の実施の形態に係るＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which concerns on 6th Embodiment. 本発明と非特許文献２とにおける素子抵抗のコンタクト抵抗率ρＣ依存性を比較したグラフである。It is the graph which compared the contact resistivity (rho) C dependence of the element resistance in this invention and a nonpatent literature 2. 第９の実施例に係るＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL which concerns on a 9th Example. 第９の実施例に係るＶＣＳＥＬの製造方法を示す断面模式図である。It is a cross-sectional schematic diagram which shows the manufacturing method of VCSEL which concerns on a 9th Example. 一般的な円状ＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of a general circular VCSEL. 非特許文献１中の図１で提案されている二段メサ構造ＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of the two-stage mesa structure VCSEL proposed in FIG. ｐ型ＤＢＲ層の側面に電極を設けたＶＣＳＥＬの断面模式図である。It is a cross-sectional schematic diagram of VCSEL which provided the electrode in the side surface of the p-type DBR layer. 非特許文献２の図１に開示されたＶＣＳＥＬの断面模式図であるIt is a cross-sectional schematic diagram of the VCSEL disclosed in FIG. 特許文献１の図１に開示されたＶＣＳＥＬの断面模式図である。2 is a schematic cross-sectional view of a VCSEL disclosed in FIG. 1 of Patent Document 1. FIG.

符号の説明Explanation of symbols

１０１ ｎ型半導体基板
１０２ ｎ型ＤＢＲ層
１０３ ｎ型クラッド層
１０４ 活性層
１０５ ｐ型クラッド層
１０６ 電流狭窄層
１０６ａ 電流狭窄部形成層
１０７ ｐ型ＤＢＲ層
１０７ａ 高屈折率層
１０７ｂ 低屈折率層
１０８ ｐ側電極
１０９ ｎ側電極
１１１ ポリイミド層
１１２ エッチングマスク
１１３ 酸化部
１１４ フォトレジスト 101 n-type semiconductor substrate 102 n-type DBR layer 103 n-type cladding layer 104 active layer 105 p-type cladding layer 106 current confinement layer 106a current confinement layer formation layer 107 p-type DBR layer 107a high refractive index layer 107b low refractive index layer 108 p Side electrode 109 n-side electrode 111 Polyimide layer 112 Etching mask 113 Oxidized portion 114 Photoresist

Claims (15)

半導体基板と、
前記半導体基板上に形成された第１の反射鏡と、
前記第１の反射鏡上に形成された活性層と、
前記活性層上に形成され、高屈折率層と低屈折率層とが交互に複数回積層された第２の反射鏡とを備えた面発光レーザであって、
前記第２の反射鏡の側面に凹凸が形成され、当該凹凸を覆うように第１の電極が形成されている面発光レーザ。 A semiconductor substrate;
A first reflecting mirror formed on the semiconductor substrate;
An active layer formed on the first reflector;
A surface-emitting laser comprising a second reflecting mirror formed on the active layer and alternately laminated a plurality of high refractive index layers and low refractive index layers,
A surface-emitting laser in which irregularities are formed on a side surface of the second reflecting mirror and a first electrode is formed so as to cover the irregularities. 前記凹凸及び前記第１の電極がレーザ光の分布範囲外に形成されている請求項１に記載の面発光レーザ。   The surface emitting laser according to claim 1, wherein the unevenness and the first electrode are formed outside a laser light distribution range. 前記高屈折率層が形成された領域の面積と低屈折率層が形成された領域の面積とが異なることにより、前記第２の反射鏡の側面に前記凹凸が形成されている請求項１又は２に記載の面発光レーザ。   The unevenness is formed on a side surface of the second reflecting mirror by changing an area of the region where the high refractive index layer is formed and an area of the region where the low refractive index layer is formed. 2. The surface emitting laser according to 2. 一組の前記高屈折率層と低屈折率層との面積の差が、高屈折率層あるいは低屈折率層の１層あたりの側面の面積よりも大きいことを特長とする請求項３に記載の面型発光レーザ。   The area difference between the pair of the high refractive index layer and the low refractive index layer is larger than the area of the side surface per layer of the high refractive index layer or the low refractive index layer. Surface-emitting laser. 前記第１の電極が形成された前記凹凸における前記高屈折率層と低屈折率層の面積差の総和が、高屈折率層及び低屈折率層の側面の面積の総和の１．５倍以上となることを特長とする請求項３又は４のいずれか一項に記載の面型発光レーザ。   The sum of the area differences between the high refractive index layer and the low refractive index layer in the unevenness on which the first electrode is formed is 1.5 times or more of the total area of the side surfaces of the high refractive index layer and the low refractive index layer. The surface-emitting laser according to claim 3, wherein 前記第１の電極との接触界面における前記第２の反射鏡のドーピング濃度が、前記第２の反射鏡内部のドーピング濃度よりも高い請求項１〜５のいずれか一項に記載の面発光レーザ。   6. The surface emitting laser according to claim 1, wherein a doping concentration of the second reflecting mirror at a contact interface with the first electrode is higher than a doping concentration inside the second reflecting mirror. . 前記第２の反射鏡の側面に形成された凹部のうち、最上層の凹部よりも最下層の凹部の方がその深さが深い請求項１〜６のいずれか一項に記載の面発光レーザ。   The surface emitting laser according to any one of claims 1 to 6, wherein, of the concave portions formed on the side surface of the second reflecting mirror, the depth of the concave portion of the lowermost layer is deeper than the concave portion of the uppermost layer. . 前記第２の反射鏡の側面に形成された凹部の深さが、上層から下層に向うにつれて深くなる請求項７に記載の面発光レーザ。   The surface emitting laser according to claim 7, wherein the depth of the concave portion formed on the side surface of the second reflecting mirror becomes deeper from the upper layer toward the lower layer. 前記第１の反射鏡の側面にも凹凸が形成されており、当該側面を覆うように第２の電極が形成されている請求項１〜８のいずれか一項に記載の面発光レーザ。   The surface emitting laser according to any one of claims 1 to 8, wherein irregularities are also formed on a side surface of the first reflecting mirror, and a second electrode is formed so as to cover the side surface. 前記半導体基板の主面の法線方向から見て、前記第２の反射鏡の外周の形状が凹凸を有する請求項１〜９のいずれか一項に記載の面発光レーザ。   10. The surface emitting laser according to claim 1, wherein a shape of an outer periphery of the second reflecting mirror has irregularities when viewed from a normal direction of a main surface of the semiconductor substrate. 前記半導体基板がＧａＡｓからなり、前記低屈折率層がＡｌを含むＩＩＩ−Ｖ族半導体からなる請求項１〜１０のいずれか一項に記載の面発光レーザ。   The surface emitting laser according to claim 1, wherein the semiconductor substrate is made of GaAs, and the low refractive index layer is made of a III-V group semiconductor containing Al. 前記第２の反射鏡の最上層に形成された前記低屈折率層のＡｌ組成が、前記第２の反射鏡の最下層に形成された前記低屈折率層のＡｌ組成よりも低い請求項１１に記載の面発光レーザ。   The Al composition of the low refractive index layer formed on the uppermost layer of the second reflecting mirror is lower than the Al composition of the low refractive index layer formed on the lowermost layer of the second reflecting mirror. A surface emitting laser according to claim 1. 前記第２の反射鏡の低屈折率層のＡｌ組成が、上層から下層に向うにつれて高くなる請求項１２に記載の面発光レーザ。   The surface emitting laser according to claim 12, wherein the Al composition of the low refractive index layer of the second reflecting mirror increases as it goes from the upper layer to the lower layer. 半導体基板上に第１の反射鏡、活性層、高屈折率層と低屈折率層とを交互に複数回積層してなる第２の反射鏡を順次形成する工程と、
前記活性層及び第２の反射鏡を備えるメサを形成する工程と、
前記高屈折率層と前記低屈折率層とのいずれか一方を選択酸化する工程と、
選択酸化された部分をエッチングして前記第２の反射鏡の側面に凹凸を形成する工程と、
前記第２の反射鏡の側面を覆うように電極を形成する工程とを備えた面発光レーザの製造方法。 Sequentially forming a first reflecting mirror, an active layer, and a second reflecting mirror in which a high refractive index layer and a low refractive index layer are alternately stacked a plurality of times on a semiconductor substrate;
Forming a mesa comprising the active layer and a second reflector;
Selectively oxidizing one of the high refractive index layer and the low refractive index layer;
Etching the selectively oxidized portion to form irregularities on the side surface of the second reflecting mirror;
And a step of forming an electrode so as to cover a side surface of the second reflecting mirror. 前記電極をメッキ工程又はスパッタ工程又はアニール処理により形成する請求項１４に記載の面発光レーザの製造方法。   The method of manufacturing a surface emitting laser according to claim 14, wherein the electrode is formed by a plating process, a sputtering process, or an annealing process.
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