JP2009177774A - 信号処理装置、携帯通信端末装置及び無線通信システム - Google Patents

Abstract

【課題】ＲＦＩＣ等、制御用データを内部に保持する機能を有し、待受け時の間欠受信停止時に電力供給が停止される集積回路の動作を安定させるとともに省電力化をはかる。
【解決手段】ＲＦＩＣ部１２とは入出力バッファ回路１８０を介して接続され、待受け状態において報知情報を受信しない受信停止時にＲＦＩＣ部１２への電源供給を停止し、報知情報の受信時にＲＦＩＣ部１２へ電源供給を行なうように制御する、内部にＳＰＩを有するＡＳＩＣ部１７と、を有し、ＡＳＩＣ部１７は、入出力バッファ回路１８０電源供給の停止と連動して制御するとともに、ＲＦＩＣ部１２への電源供給を停止する前に、制御レジスタ３４からレジスタ値を取り込んでＳＰＩに保持し、電源供給を再開したときに、ＳＰＩに保持したレジスタ値をＲＦＩＣ部１２、制御レジスタ３４に転送する。
【選択図】図１

Description

本発明は、例えば、ＲＦＩＣ（Radio Frequency IC）等、制御用データを内部に保持し、待受け時の間欠受信停止時に電力供給が停止されるタイプの集積回路をシステム構成部品とする製品に用いて好適な信号処理装置、携帯通信端末装置及び無線通信システムに関するものである。

携帯電話等の携帯通信端末装置は、待受け時に報知情報を受信しない場合には、ベンダーが提供するＬＳＩのスタンバイモードまたはシャットダウンモードを使用してシステムの省電力化をはかっている（例えば、特許文献１参照）。

また、システム制御に関係する制御用データを保持する部品については、電源を落とした状態にすることなく、常に電力を供給している状態で使用し、データを保持する必要のない部品のみに電力供給を停止することで省電力化をはかることも行なわれている。今までは個別部品（ＩＣ）であったためこの必要はなかったが、ＩＣを統合化により集積化する傾向がある。その理由として、携帯電話の小型化に伴い省電力化や部品点数の削減が必須である。更に、携帯電話における電波の受信ならびに変復調を行なうアナログ高周波回路として使用されるＲＦＩＣについても、待受け時に報知情報を受信しない場合には、制御用データを内部に保持しないタイプのＲＦブロックのＩＣを用いる場合にのみＲＦＩＣへの電力供給を停止して省電力化をはかることが行なわれている。

特開２００６−２１１４３９号公報

しかしながら、一般に、制御用データを内部に保持するタイプのＲＦＩＣを用いる場合、ＲＦＩＣの電力供給を停止する処理は行っていない。このようなタイプのＲＦＩＣについても、システム上は電力供給を停止してできるだけ暗電流を少なくして省電力化をはかることがのぞましい。しかしながら、ＲＦＩＣの電力供給を停止すると、全ての制御用データが消滅してしまい、待受け時における報知情報受信時に、ＲＦＩＣに再び電力を供給したときに、制御用データを電力供給停止前の状態に復帰できなくなるといった問題があった。

このため、ＲＦＩＣの内外にバックアップ用の不揮発性メモリまたはメモリを付加し、本体側のＣＰＵによる制御の下で、ＲＦＩＣへの電源供給を停止する前に、ＲＦＩＣの制御レジスタからレジスタ値を取り込んで付加した不揮発性メモリまたはメモリに保持し、ＲＦＩＣへの電源供給を再開したときに、不揮発性メモリまたはメモリに保持したレジスタ値をＲＦＩＣの制御レジスタに転送することが考えられる。
しかしながら、電源供給が停止された場合にＲＦＩＣの素子がダメージを受け、劣化、部品寿命の短縮をきたし、場合によっては破壊等が発生することがある。また、システム管理を行うために電源がＯＮしている本体側でもＲＦＩＣから不定データを取り込むことにより動作が不安定になり、あるいは信号がふらつくため固定データより大きく電流を消費することになる。

本発明は上記した課題を解決するためになされたものであり、例えば、ＲＦＩＣ等、制御用データを内部に保持する機能を有し、待受け時の間欠受信停止時に電力供給が停止されるタイプの集積回路の動作を安定させるとともに一層の省電力化をはかった、信号処理装置、携帯通信端末装置及び無線通信システムを提供することを目的とする。

上記した課題を解決するために本発明の信号処理装置は、第１の集積回路と、前記第１の集積回路により生成される電源制御信号によって電源のＯＮ／ＯＦＦが行なわれる第２の集積回路と、前記第１と第２の集積回路の間に設けられる入出力バッファ回路と、を有し、前記第１の集積回路は、前記入出力バッファ回路を前記電源制御信号と連動して制御するように構成したものである。

また、本発明の信号処理装置において、前記第２の集積回路は、少なくとも記憶回路を有するものである。

また、本発明の信号処理装置において、前記第１の集積回路は、前記電源制御信号により前記第２の集積回路の電源をＯＦＦする前に、前記第２の集積回路が有する記憶回路から記憶内容を取り込んで内部に保持し、前記電源制御信号により前記第２の集積回路の電源をＯＮに切替えたときに、前記保持した記憶内容を前記第２の集積回路の記憶回路に転送するように構成したものである。

また、本発明の信号処理装置において、前記第１の集積回路は、前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路に対する出力をフローティング状態に設定するように構成したものである。

また、本発明の信号処理装置において、前記第１の集積回路は、前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路に対する入力が不定レベルの場合、プルアップあるいはプルダウンのいずれかに固定するスイッチを有するものである。

また、本発明の信号処理装置において、前記第１の集積回路は、前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路の出力レベルをローレベルに設定するように構成したものである。

また、本発明の信号処理装置において、前記第１の集積回路は、前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路の出力を入力に切替えるように構成したものである。

上記した課題を解決するために本発明の携帯通信端末装置は、制御レジスタを内蔵する高周波回路部と、前記高周波回路部とは入出力バッファ回路を介して接続され、待受け状態において報知情報を受信しない受信停止時に前記高周波部への電源供給を停止し、前記報知情報の受信時に前記高周波部へ電源供給を行なうように制御する、内部にシリアルパラレルインタフェースを有する制御回路部と、を有し、前記制御回路部は、前記入出力バッファ回路を前記電源供給の停止と連動して制御するとともに、前記高周波回路部への電源供給を停止する前に、前記高周波回路部の制御レジスタからレジスタ値を取り込んで前記シリアルパラレルインタフェースに保持しまたは、高周波回路部に設定した制御レジスタ内容を保持しておき、前記高周波部への電源供給を再開したときに、前記シリアルパラレルインタフェースに保持したレジスタ値を前記高周波部の制御レジスタに転送するように構成したものである。

上記した課題を解決するための本発明の無線通信システムは、携帯通信端末装置と、基地局とを有する無線通信システムであって、前記携帯通信端末装置は、制御レジスタを内蔵し、前記基地局との無線通信を行う高周波回路部と、前記高周波回路部とは入出力バッファ回路を介して接続され、前記基地局との無線通信待受け状態において報知情報を受信しない受信停止時に前記高周波部への電源供給を停止し、前記報知情報の受信時に前記高周波部へ電源供給を行なうように制御する、内部にシリアルパラレルインタフェースを有する制御回路部と、を有し、前記制御回路部は、制御ＣＰＵをさらに有し、前記制御ＣＰＵは、前記基地局との同期確立時に、以後の報知情報の受信タイミングに関する情報を取得し、当該受信タイミングを測定するタイマ機能を有し、前記制御回路部は、動作を停止あるいは低周波数により行う省電力モードを有し、前記制御ＣＰＵは、前記基地局からの報知情報待ち受け時には、前記制御回路部を前記省電力モードとし、前記タイマ機能により前記受信タイミングが近づいたことを検知すると、前記省電力モードを解除し、前記制御回路部は、前記入出力バッファ回路を前記電源供給の停止と連動して制御するとともに、前記高周波回路部への電源供給を停止する前に、前記高周波回路部の制御レジスタからレジスタ値を取り込んで前記シリアルパラレルインタフェースに保持し、または、高周波回路部に設定した制御レジスタ内容を保持しておき、前記高周波部への電源供給を再開したときに、前記シリアルパラレルインタフェースに保持したレジスタ値を前記高周波部の制御レジスタに転送する。

本発明によれば、例えば、ＲＦＩＣ等、制御用データを内部に保持する機能を有し、待受け時の間欠受信停止時に電力供給が停止されるタイプの集積回路の動作を安定させるとともに一層の省電力化をはかった、信号処理装置、携帯通信端末装置及び無線通信システムを提供することができる。

図１は、本発明の実施の形態に係る携帯通信端末装置の内部構成を示すブロック図である。ここでは、携帯通信端末装置として、携帯電話１が例示されている。
図１において、携帯電話１は、アンテナ１１を介して相手側携帯電話と信号の送受信を行うＲＦＩＣ部１２と、ＲＦＩＣ部１２で送受信される信号を処理するＡＳＩＣ部１７を備えている。ＡＳＩＣ部１７は、内部に、信号の変復調を行うベースバンド部（ＢＢ）１３と、ＣＰＵ１５と、ＲＦＩＣ部１２の送受信に要する制御用データを出力するＳＰＩ（Serial parallel Interface）制御部１６を備えている。

また、ＲＦＩＣ部１２は、内部に、ＲＦ制御部３１と、４チャンネルアナログデジタルコンバータ（ＡＤＣ：Analog Digital Converter）３２と、ＰＬＬ（Phase Locked Loop）デジタルアナログコンバータ（ＰＬＬ ＤＡＣ）３３と、電源がＯＮの場合には、ＳＰＩ制御部１６から出力された制御用データを保持する制御レジスタ３４とを備えている。

また、図１に示す携帯電話１は、さらに、プログラムを格納するメモリ２５と、液晶表示部（ＬＣＤ）１４と、音声信号のＡ／Ｄ、Ｄ／Ａ変換を行うコーデック部１８と、スピーカ２２と、マイクロフォン２３と、ユーザからの入力情報をＣＰＵ１５に与えるキー入力部１９と、を備えている。

ＲＦＩＣ部１２の制御レジスタ３４と、ＡＳＩＣ部１７とのインターフェースにはＳＰＩを用いる。また、４チャンネルアナログデジタルコンバータ３２と、ＰＬＬデジタルアナログコンバータ３３もそのインターフェースとしてＳＰＩを用いる。パラレルインターフェースでも良いが、転送量が少ない場合は、ＳＰＩが有効であり、パッケージサイズにおいても利点があるため、ここでは、ＳＰＩを用いることとする。

ＣＰＵ１５は、待ち受け時において報知情報信号を受信しない時（間欠受信における停止時）には、ＲＦＩＣ部１２への電力供給を停止させ、待ち受け時において報知情報を受信する時（間欠受信における受信時）には、ＲＦＩＣ部１２への電力供給を行うように制御する。また、ＣＰＵ１５は、ＲＦＩＣ部１２の電源をＯＦＦする前にＳＰＩを介して全ての制御レジスタ３４の値をＡＳＩＣ部１７に取り込んでおき、復帰時には、自動再設定またはＣＰＵコマンドにより自動転送を実行して待ち受け前の状態を維持する。これにより、あたかも制御データを保持していたかのような挙動が可能である。
ＣＰＵ１５による制御の具体例については、詳細は後述する。

図２は、図１に示すＲＦＩＣ部１２と、ＡＳＩＣ部１７の外部接続構成例を示す図である。
図２に示されるように、ＲＦＩＣ部１２とＡＳＩＣ部１７間の通信は、ＣＬＫ（クロック）信号、ＲＸ（データ受信）信号、ＴＸ（データ送出）信号、ＴＰＵ（Timing Process Unit）信号、シリアルＩ／Ｏ信号、およびＧＰＩＯ（General Purpose I/O：汎用入出力）信号を使う。

図２に示されるＡＳＩＣ部１７は、ＲＦＩＣとの接続のみ抽出して示したものであり、ベースバンドブロック（ＢＢ）１７１と、ＲＸブロック１７２と、ＴＸブロック１７３と、シリアルインタフェースブロック１７４と、ＴＰＵブロック１７５と、ＧＰＩＯブロック１７６が共通バス１７７経由でＣＰＵインターフェース１７８に接続され、構成される。
上記した各ブロック１７１、１７２、１７３、１７４、１７５、１７６は、ＲＦＩＣ部１２との間で、それぞれ、ＣＬＫ信号、ＲＸ信号、ＴＸ信号、ＴＰＵ信号、シリアルＩ／Ｏ信号、ＧＰＩＯ信号の送受信を行う。なお、上記したデジタル部の各ブロックには、水晶発振器（ＶＣＴＣＸＯ）１０からＰＬＬ１７９経由でＣＬＫが供給される。

なお、ＴＰＵブロック１７５は、ＣＰＵ管理下のもとで、ＢＢブロック１７１から待受け状態にあるか否かを示す情報を取得し、間欠受信における停止時には、ＲＦＩＣ部１２への電力供給を停止し、受信時には電力供給を行なうようにＷＡＫＥ−ＵＰ信号を生成してＲＦＩＣ部１２の電力制御を行なう。

図３−１、図３−２は、本発明の実施の形態に係る信号処理装置の回路構成の一例を示す図である。ここでは、ＲＦＩＣ部１２の制御レジスタ３４とＡＳＩＣ部１７のインターインタフェースとして使用される例が示されている。
なお、４チャンネルアナログデジタルコンバータ３２、ＰＬＬデジタルアナログコンバータ３３の間も同様である。

いずれも、ＡＳＩＣ部１７の制御によりＲＦＩＣ部１２への電力供給をＯＦＦした場合、両者に与える悪影響（ＲＦＩＣ部１２に与える回路部品のダメージ（劣化、破壊）、およびＡＳＩＣ部１７の不安定な動作）を回避するためになされたインターフェース上での工夫である。

図３−１（ａ）に示す回路構成によれば、ＡＳＩＣ部１７は、ＲＦＩＣ部１２の電源ＯＦＦに連動して、ＲＦＩＣ部１２出力（入出力バッファ回路（Ｉ／Ｏ ＢＵＦ）１８０に対する出力）をフローティング状態に設定している。
ここでは、入出力バッファ回路１８０には、マルチプレクサ（ＭＵＸ）１８１を介してＣＰＵ１５からのＷＡＫＥ−ＵＰコマンド、もしくはＴＰＵブロック１７５により生成されるＷＡＫＥ−ＵＰ信号が供給されており、いずれか一方により電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）として入出力バッファ回路１８０を制御することにより、当該入出力バッファ回路１８０に対する出力をハイインピーダンス状態（フローティング）に設定する。なお、ＴＰＵブロック１７５は、ＢＢブロック１７１から携帯電話１が待受け状態にあるか否かの情報を取得し、間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると一義的に上記したＷＡＫＥ−ＵＰ信号を生成する。
このことにより、ＲＦＩＣ部１２の電源供給が断たれた場合にＲＦＩＣ部１２に与えるダメージを回避できる。

一方、ＲＦＩＣ部１２入力（入出力バッファ回路１８０出力）については、消費電力低減の観点からフローティング状態をやめさせたい要求がある。このため、図３（ｂ）に示す回路構成によれば、ＲＦＩＣ部１２は、入出力バッファ回路１８０への入力が不定レベルの場合、プルアップあるいはプルダウンのいずれかに固定するスイッチ１２１、１２２を有している。
上記したスイッチ１２１、１２２は、いずれもＡＳＩＣ部１７（ＣＰＵ１５）による制御の下、電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）と、プルアップ／ダウン（ＵＰ／ＤＯＷＮ）の別を指定する信号の論理積（アンドゲート１８２）によって制御される。このことにより、入出力バッファ回路１８５に対する入力は、抵抗によりプルアップあるいはプルダウンされるため、確定レベルの信号が入力されるようになる。したがって、ＡＳＩＣ部１７にＲＦＩＣ部１２から不定レベルの信号が入力されることによる誤動作を回避することができる。

図３−２（ｃ）、図３−２（ｄ）は図３−１（ａ）に代わる代替回路構成例である。プルアップ等により何もしていない状態で出力状態がハイレベルになるものがあるが、この場合、フローティング状態、もしくはローレベルに設定する又は、入力へ切り替えることでＲＦＩＣ部１２に与えるダメージを回避することができる。

例えば、図３−２（ｃ）に示す回路構成に示すように、ＲＦＩＣ部１２の出力信号のレベルをＲＦＩＣ部１２の電源ＯＦＦに連動し、電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）がローの場合は、ローレベルになるように設定してもよい。また、図３−２（ｄ）に示す回路構成によれば、ＡＳＩＣ部１７は、ＲＦＩＣ部１２の電源ＯＦＦに連動し、入出力バッファ回路１８５の出力を入力に切替えている。通常は出力であるが、電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）がローレベルの時は、このＥＮＬＤＯに連動して入力信号に切り替わるように制御している。この場合、入出力バッファ回路１８５は、ＴＰＵブロック１７５により生成されるＷＡＫＥ−ＵＰ信号とＣＰＵ１５により供給される電源ＯＮ／ＯＦＦ制御信号の有効／無効信号（ＥＮＬＤＯ ＥＮ／ＤＩＳ）とにより制御される。すなわち、ＲＦＩＣ部１２がアクティブローであった場合、ＲＦＩＣ部のダメージを回避するために入力と出力とを切り替えることが可能である。

以上説明のように、ＡＳＩＣ部１７側でＲＦＩＣ部１２の電力供給をＯＦＦしたとき、ＡＳＩＣ部１７側では常に電力が供給されているため、ＲＦＩＣ部１２は回路部品の劣化、破壊等のダメージを受け、あるいは、ＡＳＩＣ部１７側で不定な状態が入力されることが想定されるが、本発明の実施の形態に係る信号処理装置によればこれらを回避することができる。すなわち、ＲＦＩＣ部１２の出力信号に関してはフローティング状態に設定することでＲＦＩＣ部１２にダメージを与えることなく、かつ、余分な電流が流れることなく、更に、ＲＦＩＣ部１２の入力信号に関してはＲＦＩＣ部１２側の信号レベルの変動に依存しないためＡＳＩＣ部１７側の不定信号入力による誤動作を回避できる。

図４は、図２に示したＲＦＩＣ部１２とＡＳＩＣ部１７の外部接続構成図のうち、ＳＰＩ制御部１６周辺の回路構成を示す図である。
図４に示されるように、ＡＳＩＣ部１７は、内部に制御用データを保持するレジスタ４９を備えている。ＲＦＩＣ部１２への電力供給を停止したために制御レジスタ３４に保存されていた制御用データが消滅した場合において、間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると、ＷＡＫＥ−ＵＰ信号（ＴＰＵブロック１７５により生成）、またはＷＡＫＥ−ＵＰコマンド（ＣＰＵ１５により生成）によりＡＳＩＣ部１７内部のレジスタ４９に保存されていた制御用データがＴＸ（データ送信）信号線を介して制御レジスタ３４に保存される。このようにして、一括転送が実行される。なお、ＲＦＩＣ部１２とＡＳＩＣ部１７間の通信は、ＣＳ（チップセレクト）、ＳＯ（データ送出）、ＳＩ（データ入力）、ＳＣＬＫ（クロック）により行なわれる。
図４は、電源ＯＦＦ前に、ＲＦＩＣ部にある制御レジスタ値をＳＩ（データ入力）、ＳＬＣＫ（クロック）、ＣＳ（チップセレクト）を介してＡＳＩＣ部１７へ格納する例を示す。
ＲＦＩＣより入力されたデータはシリアル・パラレル部でパラレルに変換され、ＣＰＵ制御によるセレクタで、転送状態を、ＲＦＩＣ入力選択に選ばれた場合にレジスタへ格納する手段も持つ例を示す。

なお、ＲＦＩＣ部１２へ電力供給が開始されるとレジスタ４９に保存されていた制御用データの一括転送が実行されるが、１ｍ秒も要しないため、この転送時間が他の処理に及ぼす影響は無い。例えば、２４Ｍのクロックを使用したＣＰＵ１５で、１ビットあたり４１．６ｎ秒転送に要するとした場合、ＡＳＩＣ部１７が内蔵する８ビット構成の４個のレジスタ４９で、４１．６ｎ秒×８×４＝１．３３μ秒であり、ＣＰＵ１５の処理時間が２μ秒とすれば、合計で３．３３μ秒要する。

以下、間欠受信時の携帯電話１の動作例について説明する。
図５は、携帯電話１と基地局２を含む無線通信システム１００の概念図である。
図５（ａ）に示すように、携帯電話１と基地局２とは、無線通信を行う。
図５（ａ）に示す無線通信システム１００は、例えばｉＢｕｒｓｔ（登録商標）システムであり、図５（ｂ）に示すような順序で無線通信を行う。
図５（ｂ）は、携帯電話１と基地局２との通信時のシーケンスの一例を示した図である。
図５（ｂ）に示すように、まず基地局２から無線通信を行うためのＦ（周波数）及びＴ（タイミング）情報が携帯電話１に対して送信される。ＦＴ情報を取得した携帯電話１は、基地局２との同期を行う。同期を確立した後、基地局２が送出するＰＣＨ（ページングチャネル：報知情報）を携帯電話１が受信して、通信を行う（例えば電波が最も強い）基地局を選択し、通信を行う。
報知情報は、基地局２から所定の周期で送出される（例えば、２．５６秒ごとや５．１２秒ごとなど）。携帯電話１は、報知情報を待ち受け、報知情報が送出されたときのみ受信処理を行う（具体的には、ＲＦＩＣ部１２の電源をＯＮする）。これを、本実施形態では間欠受信と称している。

図６は、携帯電話１の間欠受信時の動作例について説明するためのシーケンス図である。
上述したように、ＣＰＵ１５は、待ち受け時において報知情報信号を受信しない時（間欠受信における停止時）には、ＲＦＩＣ部１２への電力供給を停止させ、待ち受け時において報知情報を受信する時（間欠受信における受信時）には、ＲＦＩＣ部１２への電力供給を行うように制御する。
すなわち、ＣＰＵ１５は、基地局２から報知情報が送出されるタイミングの情報を、あらかじめ基地局２と通信を行うことにより入手しておく。すなわち、図６におけるＦＴ８Ｂ（周波数、タイミング情報を含む通信、携帯電話１と基地局２との同期確立のための通信）の部位において、基地局２と通信を行い。報知情報がどのタイミングで送出されるのか、の情報を取得する。報知情報が送出されるタイミングは基地局２側であらかじめ決まっているので（図６における「受信位置」のＰＣＨの位置）、ＣＰＵ１５はそのタイミングに合わせてＲＦＩＣ部１２を待機状態から復帰させるように、タイマ等により復帰時間の管理を行う。なお、携帯電話１と基地局２との同期確立のための通信（ＦＴ８Ｂ）から所定回数の報知情報送信を含む一連の通信は、所定の周期で繰り返されるように設定されている。図６では、例えば一例としてこの周期が１０秒である場合を示している。

すなわち、図６に示すように、ＣＰＵ１５は、報知情報の受信予定位置に合わせて、電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）をあらかじめ送信し、ＲＦＩＣ部１２の電源の制御を行う。これにより、携帯電話１における間欠受信が実現される。

加えて、ＣＰＵ１５を含むＡＳＩＣ部１７は、いくつかの動作モードを有してもよい。すなわち、例えば、クロック完全停止モード、クロック３２Ｋ動作モード、部分的クロック停止モード、通常モードである。
すなわち、あらかじめ基地局２から報知情報を受信するタイミングを取得しているために、ＡＳＩＣ部１７もそのタイミングに合わせて動作するようにするためのモードである。

クロック完全停止モードは、例えば、ＡＳＩＣ部１７の動作をタイマによる割り込みがあるまで完全に停止するモードである。
クロック３２Ｋモードは、ＡＳＩＣ部１７がタイマによる割り込みがあるまで、３２ＫＨｚの低周波数で動作させるモードである。
部分的クロック停止モードは、ＡＳＩＣ部１７の各構成を、高速クロックを供給して動作させるブロックと、クロック停止させるブロックとに分けて動作させるモードである。このモードも、タイマによる割り込みがあるまで続けられるようになっている。
上述した３つのモードからは、ＣＰＵ１５のタイマによる割り込み信号に応じて、通常モードへと復帰する。通常モードは、上述したような動作を行う通常動作用のモードである。

すなわち、ＣＰＵ１５は、図６に示すように、あらかじめ取得した基地局２からの報知情報の送出タイミングに合わせて、ＡＳＩＣ部１７の動作モードを適宜変更し、報知情報の送出タイミングが近づいたことをタイマからの割り込み信号によって察知すると通常動作モードへと復帰する。ＣＰＵ１５が変更するＡＳＩＣ部１７の通常モード以外のモードは、動作を完全に停止、あるいは部分的に停止、あるいは低周波数で動作というように省電力での動作を行うことができるモードである。すなわち、ＡＳＩＣ部１７が間欠動作しており、電源ＯＮ／ＯＦＦ制御信号（ＥＮＬＤＯ）がＡＳＩＣ部１７に連動して送信されるため、ＲＦＩＣ部１２も基地局２からの報知情報の送出タイミングに合わせて間欠動作することになる。これにより、携帯電話１における待ち受け時の省電力化が図られている。すなわち、上記説明した３つのモードは、ＡＳＩＣ部１７の省電力モードということができる。
なお、ＣＰＵ１５は、ＡＳＩＣ部１７とともに、上述した省電力モードにおける動作をしてもよいが、ＣＰＵ１５のみは常に通常動作をするようにしてもよい。
なお、ＣＰＵ１５によりＡＳＩＣ部１７の省電力モードから通常モードへの復帰は、報知情報の送出タイミングよりも少し早め（例えば５ｍｓ前等）であることが望ましい。これは、ＣＰＵ１５によりすべての動作の制御を行わせるためであり、ＡＳＩＣ部１７が報知情報の送出タイミングよりも少し早めに復帰されることにより、その後のＲＦＩＣ部１２の復帰もスムーズに行われるからである。

以上説明したように、本発明の実施の形態に係る信号処理装置は、例えば、図３において、第１の集積回路（ＡＳＩＣ部１７）と、前記第１の集積回路（ＡＳＩＣ部１７）により生成される電源制御信号（ＥＮＬＤＯ）によって電源のＯＮ／ＯＦＦが行なわれる第２の集積回路（ＲＦＩＣ部１２）と、前記第１と第２の集積回路（ＡＳＩＣ部１７とＲＦＩＣ部１２）の間に設けられる入出力バッファ回路１８０と、を有し、前記第１の集積回路（ＡＳＩＣ部１７）は、前記入出力バッファ回路１８０を前記電源制御信号（ＥＮＬＤＯ）と連動して制御するように構成したものである。
このように、入出力バッファ回路１８０とその周辺ロジックからなる少量のハードウェアを追加することにより、例えば、ＲＦＩＣ部１２の構成部品に、劣化、破壊等のダメージを与えることなく、また、システム管理を行うために電源がＯＮしているＡＳＩＣ部１７もＲＦＩＣ部１２から不定データを取り込むがことが無くなるため誤動作を回避できる。

また、電源制御信号を取得して以降（電源制御信号は、ＣＰＵ１５によりソフトウェア的に、あるいはＴＰＵブロック１７５によりハードウェア的に生成される）、上記した少量のハードウェアで制御を行なうため、ソフトウェア（ＣＰＵ１５）に負担をかけることなく、暗電流対策として省電力化にも貢献することができる。
なお、上記した本発明の実施の形態に係る信号処理装置によれば、電力供給が停止される側にＲＦＩＣを例示したが、ＲＦＩＣに限らず、データを内部に保持するメモリ内蔵のＩＣであれば代替可能である。

また、本実施携帯の携帯電話１は、基地局２と無線通信を行うが、同期確立後の通信待ち受け状態における報知情報（ＰＣＨ：ページングチャネル）が基地局から送出されるタイミングをあらかじめ基地局２から情報として入手しておき、当該タイミングに合わせて、ＣＰＵ１５がタイマ機能によりＡＳＩＣ部１７の動作モードを変更させる。具体的には、報知情報待ち受け状態においては、ＣＰＵ１５は、クロック完全停止モード、クロック３２Ｋモード、部分的クロック停止モードなど、ＡＳＩＣ部１７の動作を停止あるいは制限することにより省電力化を図るモードにしておき、タイマによる割り込みに応じてＡＳＩＣ部１７の動作を上述した省電力モードから通常の動作を行う通常モードへと復帰させる。そして、復帰したＡＳＩＣ部１７により、ＲＦＩＣ部１２の電源制御信号ＥＮＬＤＯによる電源ＯＮ制御を行う。したがって、本実施携帯の携帯電話１においては、基地局２からの報知情報待ち受け時において、基地局２からの報知情報送出タイミングに合わせてＡＳＩＣ部１７の省電力モードからの復帰、およびＲＦＩＣ部１２の電源ＯＮ制御を行うため、待ち受け時における強力な省電力化を図ることができる。

また、本発明の実施の形態に係る携帯通信端末装置は、例えば、図１〜図４において、制御レジスタ３４を内蔵する高周波回路部（ＲＦＩＣ部１２）と、前記高周波回路部（ＲＦＩＣ部１２）とは入出力バッファ回路（図３の１８０）を介して接続され、待受け状態において報知情報を受信しない受信停止時に前記高周波部（ＲＦＩＣ部１２）への電源供給を停止し、前記報知情報の受信時に前記高周波部へ電源供給を行なうように制御する、内部にシリアルパラレルインタフェース（図４のレジスタ４９）を有する制御回路部（ＡＳＩＣ部１７）と、を有し、前記制御回路部（ＡＳＩＣ部１７）は、前記入出力バッファ回路（図３の１８０）を前記電源供給の停止と連動して制御するとともに、前記高周波回路部（ＲＦＩＣ部１２）への電源供給を停止したときに、前記高周波回路部（ＲＦＩＣ部１２）の制御レジスタ３４からレジスタ値を取り込んで前記シリアルパラレルインタフェース（図４のレジスタ４９）に保持し、前記高周波部（ＲＦＩＣ部１２）への電源供給を再開したときに、前記シリアルパラレルインタフェース（図４のレジスタ４９）に保持したレジスタ値を前記高周波部（ＲＦＩＣ部１２）の制御レジスタ３４に転送するように構成したものである。

本発明の実施の形態に係る携帯通信端末装置によれば、例えば、ＲＦＩＣ等、制御用データを内部に保持する機能を有し、待受け時の間欠受信停止時に電力供給が停止されるタイプの集積回路の動作を安定させるとともに、携帯通信端末装置の信頼性向上に寄与し、一層の省電力化をはかることができる。

なお、実装上の制約について説明を補足すると、ＩＣを統合化により集積化する傾向があるのに反し、上記した第１の集積回路（ＡＳＩＣ部１７）と第２の集積回路（ＲＦＩＣ部１２）とを電気的に一体化することは困難である。
すなわち、半導体製造プロセスの観点から、１個の半導体ウエーハ上に上記した機能回路を形成した場合、電源の供給を別個に制御することが困難になる。つまり、いずれか一方に電源が供給されると、半導体ウエーハ上を伝播して他方の集積回路へも電源をＯＮしたことによる影響が及ぶためである。なお、１個のパッケージに、第１の集積回路と第２の集積回路を実装し、みかけ上１個の集積回路とすることは可能であるが、当該集積回路の内部では第１の集積回路と第２の集積回路とを別個に製造し、適切に配置する必要がある。

本発明の実施の形態に係る携帯通信端末装置の内部構成を示すブロック図である。 図１に示すＲＦＩＣ部とＡＳＩＣ部の外部接続構成例を示す図である。 本発明の実施の形態に係る信号処理装置の入出力バッファ回路周辺の回路構成を示す図である。 本発明の他の実施の形態に係る信号処理装置の入出力バッファ回路周辺の回路構成を示す図である。 図２に示したＲＦＩＣ部とＡＳＩＣ部の外部接続構成例のうち、ＳＰＩ制御部周辺の回路構成例を示す図である。 図５は、携帯電話と基地局を含む無線通信システムの概念図である。 図６は、携帯電話の間欠受信時の動作例について説明するためのシーケンス図である。

符号の説明

１…携帯電話、１１…アンテナ、１２…ＲＦＩＣ部、１７…ＡＳＩＣ部、１３…ベースバンド部、１５…ＣＰＵ、１６…ＳＰＩ制御部、３１…ＲＦ制御部、３２…４チャンネルＡＤＣ、３３…ＰＬＬ ＤＡＣ、３４…制御レジスタ、４９…レジスタ、１２１、１２２…スイッチ、１７１…ＢＢブロック、１７２…ＲＸブロック、１７３…ＴＸブロック、１７４…シリアルインタフェースブロック、１７５…ＴＰＵブロック１７５、１７６…ＧＰＩＯブロック、１７７…共通バス、１７８…ＣＰＵインターフェース、１８０…入出力バッファ回路（Ｉ／Ｏ ＢＵＦ）、１８１…マルチプレクサ（ＭＵＸ）、１８２…アンドゲート、２…基地局、１００…無線通信システム

Claims (9)

1. 第１の集積回路と、
   前記第１の集積回路により生成される電源制御信号によって電源のＯＮ／ＯＦＦが行なわれる第２の集積回路と、
   前記第１と第２の集積回路の間に設けられる入出力バッファ回路と、を有し、
   前記第１の集積回路は、
   前記入出力バッファ回路を前記電源制御信号と連動して制御する
   ことを特徴とする信号処理装置。
2. 前記第２の集積回路は、
   少なくとも記憶回路を有する
   ことを特徴とする請求項１に記載の信号処理装置。
3. 前記第１の集積回路は、
   前記電源制御信号により前記第２の集積回路の電源をＯＦＦする前に、前記第２の集積回路が有する記憶回路から記憶内容を取り込んで内部に保持し、前記電源制御信号により前記第２の集積回路の電源をＯＮに切替えたときに、前記保持した記憶内容を前記第２の集積回路の記憶回路に転送する
   ことを特徴とする請求項２に記載の信号処理装置。
4. 前記第１の集積回路は、
   前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路に対する出力をフローティング状態に設定する
   ことを特徴とする請求項２または請求項３に記載の信号処理装置。
5. 前記第１の集積回路は、
   前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路に対する入力が不定レベルの場合、プルアップあるいはプルダウンのいずれかに固定するスイッチを有する
   ことを特徴とする請求項２または請求項３に記載の信号処理装置。
6. 前記第１の集積回路は、
   前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路の出力レベルをローレベルに設定する
   ことを特徴とする請求項２または請求項３に記載の信号処理装置。
7. 前記第１の集積回路は、
   前記第２の集積回路の電源ＯＦＦに連動し、前記入出力バッファ回路の出力を入力に切替える
   ことを特徴とする請求項２または請求項３に記載の信号処理装置。
8. 制御レジスタを内蔵する高周波回路部と、
   前記高周波回路部とは入出力バッファ回路を介して接続され、待受け状態において報知情報を受信しない受信停止時に前記高周波部への電源供給を停止し、前記報知情報の受信時に前記高周波部へ電源供給を行なうように制御する、内部にシリアルパラレルインタフェースを有する制御回路部と、を有し、
   前記制御回路部は、
   前記入出力バッファ回路を前記電源供給の停止と連動して制御するとともに、前記高周波回路部への電源供給を停止する前に、前記高周波回路部の制御レジスタからレジスタ値を取り込んで前記シリアルパラレルインタフェースに保持し、または、高周波回路部に設定した制御レジスタ内容を保持しておき、前記高周波部への電源供給を再開したときに、前記シリアルパラレルインタフェースに保持したレジスタ値を前記高周波部の制御レジスタに転送する
   ことを特徴とする携帯通信端末装置。
9. 携帯通信端末装置と、基地局とを有する無線通信システムであって、
   前記携帯通信端末装置は、
   制御レジスタを内蔵し、前記基地局との無線通信を行う高周波回路部と、
   前記高周波回路部とは入出力バッファ回路を介して接続され、前記基地局との無線通信待受け状態において報知情報を受信しない受信停止時に前記高周波部への電源供給を停止し、前記報知情報の受信時に前記高周波部へ電源供給を行なうように制御する、内部にシリアルパラレルインタフェースを有する制御回路部と、を有し、
   前記制御回路部は、制御ＣＰＵをさらに有し、
   前記制御ＣＰＵは、前記基地局との同期確立時に、以後の報知情報の受信タイミングに関する情報を取得し、当該受信タイミングを測定するタイマ機能を有し、
   前記制御回路部は、動作を停止あるいは低周波数により行う省電力モードを有し、
   前記制御ＣＰＵは、前記基地局からの報知情報待ち受け時には、前記制御回路部を前記省電力モードとし、前記タイマ機能により前記受信タイミングが近づいたことを検知すると、前記省電力モードを解除し、
   前記制御回路部は、前記入出力バッファ回路を前記電源供給の停止と連動して制御するとともに、前記高周波回路部への電源供給を停止する前に、前記高周波回路部の制御レジスタからレジスタ値を取り込んで前記シリアルパラレルインタフェースに保持し、または、高周波回路部に設定した制御レジスタ内容を保持しておき、前記高周波部への電源供給を再開したときに、前記シリアルパラレルインタフェースに保持したレジスタ値を前記高周波部の制御レジスタに転送する
   無線通信システム。

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