JP2009171551A

JP2009171551A - Semiconductor output circuit

Info

Publication number: JP2009171551A
Application number: JP2008294518A
Authority: JP
Inventors: Akihiro Nakahara; 明宏中原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-12-21
Filing date: 2008-11-18
Publication date: 2009-07-30
Anticipated expiration: 2028-11-18
Also published as: JP5226474B2

Abstract

<P>PROBLEM TO BE SOLVED: To control the on/off of a depletion type transistor arranged as the shutdown transistor of an output transistor between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected by using the depletion type transistor having a comparatively low withstand voltage (that is, a small element area). <P>SOLUTION: This semiconductor output circuit is provided with an output transistor 102 with a source follower configuration connected between a power supply line 101 and an output terminal 103; a load 104 connected between the output terminal 103 and a power supply line 105; a depletion type transistor 108 coupled between the gate of the output transistor 102 and the output terminal 103; and a control circuit for controlling the on/off of the depletion type transistor 108 by applying, between the gate and the source thereof, a voltage smaller than a voltage between the power supply line 101 and the power supply line 105. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体出力回路に関し、特に負荷駆動をソースフォロワ構成の出力トランジスタにより行う半導体出力回路に関する。 The present invention relates to a semiconductor output circuit, and more particularly to a semiconductor output circuit that performs load driving by an output transistor having a source follower configuration.

従来、この種の半導体出力回路として，例えば特許文献１に開示されたものがある。その基本的構成は、電源ラインと負荷が接続される出力端子との間に出力トランジスタをソースフォロワとなるように接続したものである。そして、出力トランジスタの非導通状態を、出力端子の電圧変動にかかわらず保持するために、出力トランジスタのゲート・ソース間にシャットダウントランジスタを接続している。 Conventionally, as this type of semiconductor output circuit, for example, there is one disclosed in Patent Document 1. In its basic configuration, an output transistor is connected as a source follower between a power supply line and an output terminal to which a load is connected. A shutdown transistor is connected between the gate and source of the output transistor in order to maintain the non-conducting state of the output transistor regardless of voltage fluctuations at the output terminal.

しかしながら、係る構成では、シャットダウントランジスタがエンハンスメント型であるために、そのゲート・ソース間に導通バイアス用の抵抗を必要とし、出力トランジスタが非導通状態となった後もこの抵抗を介して直流電流（スタンバイ電流）が流れる。 However, in such a configuration, since the shutdown transistor is an enhancement type, a resistance for conduction bias is required between its gate and source, and even after the output transistor is turned off, a direct current ( Standby current) flows.

他の構成の半導体出力回路として、特許文献２に示されたものがあり、本回路では、シャットダウントランジスタとして、デプレーション型を用いている。 As another example of the semiconductor output circuit having the configuration, there is one disclosed in Patent Document 2. In this circuit, a depletion type is used as a shutdown transistor.

デプレーション型は、そのゲートとソースが同電位でも電流が流れるので、特許文献１で必要とする抵抗を不要としてスタンバイ電流を抑制することができ、有利である。 The depletion type is advantageous in that a current flows even when the gate and the source have the same potential. Therefore, the standby current can be suppressed by eliminating the resistance required in Patent Document 1.

特開平３−２４８６１９号公報（特許第２６４６７８６号）JP-A-3-248619 (Patent No. 2646786) 特開平６−１８８７１０号公報JP-A-6-188710

しかしながら、引用文献２では、シャットダウントランジスタとしてのデプレーショントランジスタをオンとする場合は、そのゲートに電源電圧を与え、オフとする場合は、接地電位を与えている。このため、デプレーショントランジスタのゲート・ソース間には電源電圧が印加されることになり、同トランジスタとしては高耐圧、すなわち素子面積が比較的大きいトランジスタを使用する必要がある。低耐圧の素子をもって構成したいという要望を満足することができない。 However, in the cited document 2, when a depletion transistor as a shutdown transistor is turned on, a power supply voltage is applied to its gate, and when it is turned off, a ground potential is applied. For this reason, a power supply voltage is applied between the gate and source of the depletion transistor, and it is necessary to use a transistor having a high breakdown voltage, that is, a relatively large element area. It is impossible to satisfy the demand for a low breakdown voltage element.

本発明による半導体出力回路は、第１電源ラインと負荷を介して第２電源ラインに接続される出力端子との間に接続されたソースフォロワ構成の出力トランジスタと、この出力トランジスタのゲートと出力端子との間に接続されたデプレーション型トランジスタと、このデプレーション型トランジスタのオン、オフを、そのゲート・ソース間に第１および第２電源ライン間電圧よりも小さい電圧を印加することにより制御する制御回路とを備える。 A semiconductor output circuit according to the present invention includes an output transistor having a source follower configuration connected between a first power supply line and an output terminal connected to the second power supply line via a load, and a gate and an output terminal of the output transistor. A depletion type transistor connected between the first and second power supply lines, and ON / OFF of the depletion type transistor is controlled by applying a voltage smaller than the voltage between the first and second power supply lines between the gate and the source. And a control circuit.

かくして、本発明では、デプレーション型のトランジスタのオン、オフは、電源電圧レベルでなくて、そのレベルよりも小さな電圧変化範囲で制御されることになり、比較的低耐圧の素子を使用することができる。 Thus, in the present invention, the ON / OFF of the depletion type transistor is controlled not in the power supply voltage level but in a voltage change range smaller than that level, and a relatively low breakdown voltage element is used. Can do.

そして、その制御電圧としては、第１および第２電源ラインの間の中間電圧を発生し、出力トランジスタがオンとなるときは、デプレーション型トランジスタのゲートを当該中間電圧に関連する電圧とし、一方、出力トランジスタをオフとするときは、デプレーション型トランジスタのゲート・ソース間を電気的に短絡することが好ましい。 As the control voltage, an intermediate voltage between the first and second power supply lines is generated. When the output transistor is turned on, the gate of the depletion type transistor is set to a voltage related to the intermediate voltage, When the output transistor is turned off, it is preferable to electrically short-circuit the gate and source of the depletion type transistor.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の実施の形態１を示す半導体出力回路１００であり、特に、自動車電装としての出力回路であって、第１の電源ライン１０１にはバッテリのプラス端子が接続され、第２の電源ライン１０５にはバッテリのマイナス端子が接続されて基準としてのバッテリ電圧が供給される。Ｎチャネル型のエンハンスメント型出力トランジスタ１０２は、そのドレインおよびソースが電源ライン１０１および出力端子１０３にそれぞれ接続されてソースフォロワ構成とされている。出力端子１０３と電源ライン１０５との間に負荷１０４が接続される。 FIG. 1 shows a semiconductor output circuit 100 according to the first embodiment of the present invention, in particular, an output circuit as an automobile electrical equipment. A positive terminal of a battery is connected to a first power supply line 101, and a second output circuit is shown. A battery negative terminal is connected to the power supply line 105 to supply a battery voltage as a reference. The N-channel enhancement type output transistor 102 has a source follower configuration with its drain and source connected to the power supply line 101 and the output terminal 103, respectively. A load 104 is connected between the output terminal 103 and the power supply line 105.

出力トランジスタ１０２のゲートと出力端子１０３との間にＮチャネル型のデプレーション型トランジスタ１０８がシャットダウントランジスタとして接続されている。 An N-channel depletion type transistor 108 is connected as a shutdown transistor between the gate of the output transistor 102 and the output terminal 103.

出力トランジスタ１０２のゲート電圧は、オン・オフ制御信号１０７に基づきゲートドライブ回路１０６により供給される。ゲートドライブ回路１０６は、電源ライン１０１と、電源ライン１０５に電気的に接続される電源ライン１２６との間に印加される電圧（すなわち、ほぼバッテリ電圧）で動作する。但し、電源ライン１０５および電源ライン１２６は、全体のシステムの中での接続箇所は異なっており、２Ｖ程度の電位差が生じていることもあり得る。 The gate voltage of the output transistor 102 is supplied by the gate drive circuit 106 based on the on / off control signal 107. The gate drive circuit 106 operates with a voltage (that is, approximately a battery voltage) applied between the power supply line 101 and the power supply line 126 electrically connected to the power supply line 105. However, the power supply line 105 and the power supply line 126 are connected at different locations in the entire system, and a potential difference of about 2V may occur.

電源ライン１０１と電源ライン１２６間の電圧は、動作電圧として、中間電圧生成回路１５０にさらに供給される。本回路１５０は、図２のように、制御信号１０７をゲートに受けるＮチャネル型のエンハンスメント型トランジスタ１２７、定電流素子としてのＮチャネルデプレーション型トランジスタ１１７および１２８、Ｐチャネル型のエンハンスメント型トランジスタ１１８、ならびに二つのツェナーダイオード１１６よび１１９を有し、電源ライン１０１および１２６間に図示のように接続されている。その結果、後述する中間電圧が中間電圧ライン１１２に現れる。 The voltage between the power supply line 101 and the power supply line 126 is further supplied to the intermediate voltage generation circuit 150 as an operating voltage. As shown in FIG. 2, the circuit 150 includes an N-channel enhancement type transistor 127 that receives a control signal 107 at its gate, N-channel depletion type transistors 117 and 128 as constant current elements, and a P-channel type enhancement transistor 118. , And two Zener diodes 116 and 119, which are connected between the power supply lines 101 and 126 as shown. As a result, an intermediate voltage described later appears on the intermediate voltage line 112.

制御信号１０７はさらにＣＭＯＳインバータ１１３に供給される。このインバータ１１３は、電源ライン１０１と中間電圧ライン１１２間の電圧を動作電圧として動作する。インバータ１１３の出力は、Ｐチャネル型のエンハンスメント型トランジスタ１１１に供給される。このトランジスタ１１１と出力端子１０３との間に定電流素子としてのＮチャネル型のデプレーション型トランジスタ１１０が接続されている。 The control signal 107 is further supplied to the CMOS inverter 113. The inverter 113 operates using the voltage between the power supply line 101 and the intermediate voltage line 112 as an operating voltage. The output of the inverter 113 is supplied to a P-channel enhancement type transistor 111. An N-channel depletion transistor 110 as a constant current element is connected between the transistor 111 and the output terminal 103.

そして、シャットダウントランジスタとしてのトランジスタ１０８のゲートは、トランジスタ１１０および１１１の接続点に接続されている。 The gate of the transistor 108 as a shutdown transistor is connected to the connection point of the transistors 110 and 111.

かくして、インバータ１１３ならびにトランジスタ１１０および１１１は、シャットダウントランジスタとしてのデプレーショントランジスタ１０８のゲート・ソース間電圧を制御する制御回路を構成しており、しかも、その制御範囲は、後述の説明から明らかになるように、出力トランジスタ１０２をオンする場合もオフする場合も、電源ライン１０１および１０５間の電位差よりも小さい電圧としている。そして、その電圧範囲は、電源ライン１０１の電位から中間電圧ライン１１２の電位に関連した電圧範囲までとなっている。 Thus, the inverter 113 and the transistors 110 and 111 constitute a control circuit for controlling the gate-source voltage of the depletion transistor 108 as a shutdown transistor, and the control range becomes clear from the following description. As described above, the voltage is smaller than the potential difference between the power supply lines 101 and 105 both when the output transistor 102 is turned on and when it is turned off. The voltage range is from the potential of the power supply line 101 to the voltage range related to the potential of the intermediate voltage line 112.

次に、本半導体出力回路１００の動作について詳細に説明する。ここで、半導体出力回路１００は、出力トランジスタ１０２が導通状態になり、負荷１０４に電力を供給する導通モードと、出力トランジスタ１０２が非導通状態になる非導通モードとがある。この２つのモードに分けて半導体出力回路１００の動作を説明する。 Next, the operation of the semiconductor output circuit 100 will be described in detail. Here, the semiconductor output circuit 100 has a conduction mode in which the output transistor 102 is turned on to supply power to the load 104 and a non-conduction mode in which the output transistor 102 is turned off. The operation of the semiconductor output circuit 100 will be described separately for these two modes.

まず、導通モードでは、制御信号１０７がＨｉｇｈ（ハイ）レベルとなると、ゲートドライブ１０６は出力トランジスタ１０２を導通状態とすべく駆動するが、出力トランジスタ１０２を低チャネル抵抗で導通状態とするために、その出力ノードを電源１０１の電圧を昇圧した電圧まで上昇するように動作する。 First, in the conduction mode, when the control signal 107 becomes a high (high) level, the gate drive 106 drives to bring the output transistor 102 into a conduction state, but in order to bring the output transistor 102 into a conduction state with a low channel resistance, The output node operates so as to rise to a voltage obtained by boosting the voltage of the power supply 101.

ハイレベルの制信号１０７はインバータ１１３により反転されるが、インバータ１１３は、電源ライン１０１および中間電圧ライン１１２を動作電源とするので、その出力は、中間電圧ライン１１２の電圧となり、当該電圧がトランジスタ１１１に供給される。 The high-level control signal 107 is inverted by the inverter 113. Since the inverter 113 uses the power supply line 101 and the intermediate voltage line 112 as the operation power supply, the output is the voltage of the intermediate voltage line 112, and the voltage is a transistor. 111.

このとき、中間電圧生成回路１５０（図２）では、ハイレベルの制御信号１０７により、トランジスタ１２７が導通状態となり、トランジスタ１１８の制御端子（ゲート）を電源ライン１０１の電圧からツェナーダイオード１１６の電圧降下（例えば、６Ｖ）を差し引いた電位でバイアスする。トランジスタ１１８はソースフォロワとして動作するので、その閾値電圧をＶｔｐとすると、中間電圧ライン１１２には「電源ライン１０１電圧−６Ｖ＋Ｖｔｐ」の電位が出力される。なお、ツェナーダイオード１１９は、電源ライン１０１と中間電圧ライン１１２間の電圧が６Ｖ以上に開かないようにするための保護素子として動作する。 At this time, in the intermediate voltage generation circuit 150 (FIG. 2), the transistor 127 is turned on by the high-level control signal 107, and the voltage drop of the Zener diode 116 from the voltage of the power supply line 101 to the control terminal (gate) of the transistor 118. Bias is applied at a potential obtained by subtracting (for example, 6 V). Since the transistor 118 operates as a source follower, if the threshold voltage is Vtp, a potential of “power supply line 101 voltage −6 V + Vtp” is output to the intermediate voltage line 112. Note that the Zener diode 119 operates as a protection element for preventing the voltage between the power supply line 101 and the intermediate voltage line 112 from being opened to 6 V or more.

出力トランジスタ１０２のターンオンの初期では、出力端子１０３の電圧はほぼ接地電圧であるため、中間電圧ライン１１２の電圧よりも小さい。したがって、トランジスタ１１１のトランジスタ１１０への接続側がドレイン、中間電圧ライン１１２側がソースとして働く。前述のように、このときは、トランジスタ１１１のゲートも中間電圧ライン１１２の電圧となっており、したがって、トランジスタ１１１は非導通状態となる。 At the beginning of the turn-on of the output transistor 102, the voltage at the output terminal 103 is almost the ground voltage, and thus is smaller than the voltage on the intermediate voltage line 112. Therefore, the connection side of the transistor 111 to the transistor 110 serves as a drain, and the intermediate voltage line 112 side serves as a source. As described above, at this time, the gate of the transistor 111 is also at the voltage of the intermediate voltage line 112, and thus the transistor 111 is turned off.

これにより、トランジスタ１０８の制御端子（ゲート）は、定電流素子としてのトランジスタ１１０によって出力端子１０３の電位となる。そのソースも出力端子１０３の電圧であるが、トランジスタ１０８はデプレーション型であるので、導通状態である。 Thus, the control terminal (gate) of the transistor 108 becomes the potential of the output terminal 103 by the transistor 110 as a constant current element. Although the source is also the voltage of the output terminal 103, the transistor 108 is a depletion type and thus is in a conductive state.

このため、ゲートドライブ回路１０６の出力の一部は、トランジスタ１０８を介して出力端子１０３に流れ込むことになる。しかしながら、トランジスタ１０８は、この場合、定電流特性を示しており、またドライブ回路１０６の駆動能力は十分大きいので、出力トランジスタ１０２は、そのゲート電圧が上昇し導通状態に追い込まれる。これによって、負荷１０４への電力供給が開始される。 Therefore, part of the output of the gate drive circuit 106 flows into the output terminal 103 through the transistor 108. However, the transistor 108 exhibits constant current characteristics in this case, and the drive capability of the drive circuit 106 is sufficiently large. Therefore, the output transistor 102 is driven into a conductive state as its gate voltage increases. As a result, power supply to the load 104 is started.

トランジスタ１０８の導通状態は、出力端子１０３の電位が、「中間電圧ライン１１２電位＋トランジスタ１１１のしきい値＋２Ｖ」程度に持ち上がるまで続く。 The conduction state of the transistor 108 continues until the potential of the output terminal 103 rises to about “the intermediate voltage line 112 potential + the threshold value of the transistor 111 + 2V”.

この電圧よりも出力端子１０３の電圧が高くなると、トランジスタ１１１はソースフォロワとして動作し、トランジスタ１０８にゲートには、インバータ１１３のこのときの出力電圧である中間電圧ライン１１２の電圧からトランジスタ１１１の閾値電圧だけ高い電圧が供給されることになる。これにより、トランジスタ１０８の制御端子の電圧は、そのソース電圧（すなわち、出力端子１０３電圧）よりも十分に小さくなるので、カットオフして非導通状態となる。 When the voltage of the output terminal 103 becomes higher than this voltage, the transistor 111 operates as a source follower, and the transistor 108 is connected to the gate of the transistor 108 from the voltage of the intermediate voltage line 112 that is the output voltage of the inverter 113 at this time. A voltage that is higher than the voltage is supplied. Accordingly, the voltage at the control terminal of the transistor 108 is sufficiently smaller than the source voltage (that is, the voltage at the output terminal 103), so that the transistor 108 is cut off and becomes non-conductive.

これにより、ゲートドライブ回路１０６から供給される電荷は、すべて出力トランジスタ１０２の制御端子（ゲート）へ蓄積され、その結果、出力トランジスタ１０２の制御端子の電圧は電源ライン１０１よりも十分大きな電圧になり、出力トランジスタ１０２を低抵抗にすることができる。結果、出力端子１０３の電圧は、ほぼ電源ライン１０１の電圧となる。 As a result, all charges supplied from the gate drive circuit 106 are accumulated in the control terminal (gate) of the output transistor 102, and as a result, the voltage at the control terminal of the output transistor 102 becomes sufficiently higher than that of the power supply line 101. The output transistor 102 can have a low resistance. As a result, the voltage of the output terminal 103 is almost the voltage of the power supply line 101.

次に、非導通モードでは、制御信号１０７がロウレベルとなる。ゲートドライブ回路１０６は、これによって出力トランジスタ１０２のゲートの放電を開始する。放電の代わりにその出力をハイインピーダンス状態としても良い。 Next, in the non-conduction mode, the control signal 107 is at a low level. Thus, the gate drive circuit 106 starts discharging the gate of the output transistor 102. Instead of discharging, the output may be in a high impedance state.

一方、中間電圧生成回路１５０（図２）では、ロウレベルの制御信号１０７によりトランジスタ１２７が非導通状態となり、トランジスタ１１８の制御端子を電源ライン１０１の電位にする。トランジスタ１１８も非導通状態となり、中間電圧ライン１１２は定電流素子１２８によって電源ライン１０１の電圧にプルアップされる。 On the other hand, in the intermediate voltage generation circuit 150 (FIG. 2), the transistor 127 is turned off by the low-level control signal 107 and the control terminal of the transistor 118 is set to the potential of the power supply line 101. The transistor 118 is also turned off, and the intermediate voltage line 112 is pulled up to the voltage of the power supply line 101 by the constant current element 128.

ロウレベルの制御信号１０７はインバータ１１３にも供給されており、また前述のとおり、このときの中間電圧ライン１１２の電位は電源ライン１０１と同電位となっているので、その出力信号にはハイレベルとして電源ライン１０１の電圧が出力される。 The low-level control signal 107 is also supplied to the inverter 113, and as described above, the potential of the intermediate voltage line 112 at this time is the same as that of the power supply line 101. The voltage of the power supply line 101 is output.

かくして、トランジスタ１１１は、その制御端子（ゲート）とソースは共に電源ライン１０１の電位となるため、非導通状態となる。従って、トランジスタ１０８の制御端子は、定電流素子としてのトランジスタ１１０によって出力端子１０３の電位と等しくなる。 Thus, since the control terminal (gate) and the source of the transistor 111 are both at the potential of the power supply line 101, the transistor 111 is turned off. Therefore, the control terminal of the transistor 108 becomes equal to the potential of the output terminal 103 by the transistor 110 as a constant current element.

トランジスタ１０８のゲートとソースは導電位であるが、デプレーション型であるので、導通状態となり、出力トランジスタ１０２の制御端子の電荷を出力端子１０３へ放電する。 Although the gate and the source of the transistor 108 are conductive, they are in a depletion type, so that they are in a conductive state, and the charge at the control terminal of the output transistor 102 is discharged to the output terminal 103.

出力トランジスタ１０２の制御端子の電荷が完全に放電されても、出力トランジスタ１０２の制御端子と出力端子１０３は、トランジスタ１０８によって短絡状態となっているので、出力端子１０３に電位変動が生じてもトランジスタ１０２の非導通状態は保持される。また、このとき、電源ライン１０１から出力端子１０３へ電流を流す経路はなく、スタンバイ電流は流れない。また、内部電源回路、すなわち中間電圧生成回路１５０と、インバータ１１３ならびにトランジスタ１１０および１１１でなる制御回路も、出力トランジスタ１０２のオフ時には、スタンバイ電流を流す経路は無い。 Even if the charge at the control terminal of the output transistor 102 is completely discharged, the control terminal of the output transistor 102 and the output terminal 103 are short-circuited by the transistor 108, so that even if potential fluctuation occurs at the output terminal 103, the transistor The non-conducting state of 102 is maintained. At this time, there is no path for current to flow from the power supply line 101 to the output terminal 103, and no standby current flows. In addition, the internal power supply circuit, that is, the intermediate voltage generation circuit 150, the control circuit including the inverter 113 and the transistors 110 and 111 does not have a path for flowing a standby current when the output transistor 102 is off.

以上のように、本回路１００では、出力トランジスタ１０２がオフからオンへの移行期間およびオン状態保持期間では、トランジスタ１０８のゲート・ソース間電圧は、最大でも、このときの中間電圧ライン１１２に関連する電位である「電源ライン１０１の電圧−６Ｖ＋Ｖｔｐ（トランジスタ１１８の閾値電圧）」にトランジスタ１１１の閾値電圧を加えた電圧と出力端子１０３の電圧との差となる。つまり、トランジスタ１０８のゲート・ソース間電圧は、トランジスタ１１１が非導通状態のときにはトランジスタ１１０が導通状態であることによりほぼゼロであり、トランジスタ１１１が導通状態のときには出力端子１０３の電圧からトランジスタ１１０の電圧降下分を差し引いた電圧となる。 As described above, in the circuit 100, the gate-source voltage of the transistor 108 is related to the intermediate voltage line 112 at this time at the maximum during the transition period from the off state to the on state and the on state holding period. The difference between the voltage obtained by adding the threshold voltage of the transistor 111 to the “voltage of the power supply line 101 −6 V + Vtp (the threshold voltage of the transistor 118)” that is the potential to be output and the voltage of the output terminal 103. That is, the gate-source voltage of the transistor 108 is substantially zero when the transistor 111 is in a non-conducting state due to the transistor 110 being in a conducting state, and when the transistor 111 is in a conducting state, the voltage of the transistor 110 is The voltage is obtained by subtracting the voltage drop.

一方、出力トランジスタ１０２がオンからオフへの移行期間およびオフ状態保持期間では、トランジスタ１０８のゲートおよびソース電位は互いに実質的に等しい状態とされている。すなわち、インバータ１１３ならびにトランジスタ１１０および１１１でなる制御回路は、トランジスタ１０８をオンとする場合でもオフとする場合でも、そのゲート・ソース間電圧をバッテリ電圧（電源ライン１０１−１０５間電圧）よりも小さい電圧範囲としている。したがって、トランジスタ１０８として耐圧が小さいものを使用することができる。集積回路した場合のチップ面積の縮小に寄与できる。 On the other hand, in the transition period from on to off of the output transistor 102 and the off-state holding period, the gate and source potentials of the transistor 108 are substantially equal to each other. That is, the inverter 113 and the control circuit composed of the transistors 110 and 111 have their gate-source voltage smaller than the battery voltage (voltage between the power supply lines 101-105) regardless of whether the transistor 108 is turned on or off. The voltage range. Accordingly, a transistor with a low withstand voltage can be used as the transistor 108. This contributes to a reduction in chip area when integrated circuits are used.

なお、上記の説明で、定電流素子は、適宜、抵抗で代用することができる。すなわち、所謂インピーダンス素子を用いればよい。また、回路定数に応じて、必要とする定電流素子の数、ツェナーダイオードの数や電圧も、適宜、変更されるものである。 In the above description, the constant current element can be replaced with a resistor as appropriate. That is, what is called an impedance element may be used. Further, the number of necessary constant current elements, the number of Zener diodes, and the voltage are appropriately changed according to circuit constants.

図３に本発明の実施の形態２による出力回路２００を示す。図１と同一構成部は同じ番号で示しそれらの説明は省略する。 FIG. 3 shows an output circuit 200 according to the second embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

本回路２００では、デプレーショントランジスタ１０８の制御端子（ゲート）と基板端子（バックゲート）とが共通接続されており、さらに、トランジスタ１０８と出力端子１０３との間に、定電流源としてのＮチャネル型のデプレーション型トランジスタ１０９が設けられている。定電流源（トランジスタ１０９）は、出力トランジスタ１０２のゲートとトランジスタ１０８との間に接続しても良い。 In this circuit 200, the control terminal (gate) and substrate terminal (back gate) of the depletion transistor 108 are connected in common, and an N channel as a constant current source is connected between the transistor 108 and the output terminal 103. A depletion type transistor 109 of the type is provided. The constant current source (transistor 109) may be connected between the gate of the output transistor 102 and the transistor 108.

デプレーショントランジスタは、そのゲート・ソース間電圧が所謂カットオフ電圧に達すると非導通状態となるが、素子の形状や大きさ等に依存してその実効カットオフ電圧がばらつく。そこで、本回路２００では、トランジスタ１０８の基板端子（バックゲート）の電圧もゲートと同じように制御しており、これによって、トランジスタ１０８のオフ状態を確実なものとしている。 The depletion transistor becomes non-conductive when its gate-source voltage reaches a so-called cut-off voltage, but its effective cut-off voltage varies depending on the shape and size of the element. Therefore, in this circuit 200, the voltage of the substrate terminal (back gate) of the transistor 108 is controlled in the same way as the gate, thereby ensuring the off state of the transistor 108.

また、自動車電装用途では、負荷１０４がインダクタンス成分を含んだり、ランプ等の大電流での駆動を必要としたりするため、出力トランジスタ１０２はノイズ発生の抑制の観点から、比較的ゆっくりとターンオフを行うことが好まれる。 In addition, in an automotive electrical application, the load 104 includes an inductance component or needs to be driven with a large current such as a lamp. Therefore, the output transistor 102 turns off relatively slowly from the viewpoint of suppressing noise generation. Is preferred.

したがって、定電流源としてのトランジスタ１０９を設けることで、出力トランジスタ１０２の制御端子の電荷放電を定電流で行うことができ、ターンオフ時に発生するノイズを抑制することができる。 Therefore, by providing the transistor 109 as a constant current source, the charge discharge of the control terminal of the output transistor 102 can be performed with a constant current, and noise generated at turn-off can be suppressed.

この定電流放電を確実に行うために、出力トランジスタ１０２のゲート放電をトランジスタ１０８、１０９により支配的に行うことが好ましい。そのために、ゲートドライブ回路１０６は、制御信号１０７のロウレベルに応答して、その出力をハイインピーダンス状態とすることが好ましい。 In order to reliably perform this constant current discharge, it is preferable that the gate discharge of the output transistor 102 is dominantly performed by the transistors 108 and 109. Therefore, it is preferable that the gate drive circuit 106 sets its output to a high impedance state in response to the low level of the control signal 107.

そのためのゲートドライブ回路１０６を図４に示す。本回路１０６は、チャージポンプ回路１４０、発振回路１４１、および発振回路１４１からの発振信号を適切な位相をもってチャージポンプ回路１４０に供給するインバータ１５６〜１５９を有する。 A gate drive circuit 106 for this purpose is shown in FIG. The circuit 106 includes a charge pump circuit 140, an oscillation circuit 141, and inverters 156 to 159 that supply an oscillation signal from the oscillation circuit 141 to the charge pump circuit 140 with an appropriate phase.

発振回路１４１は、ＮＡＮＤゲート１５１および四つのインバータ１５２〜１５５を有し、図示のように接続されている。チャージポンプ回路１４０は、インバータ１６０、Ｐチャネルトランジスタ１４２、Ｎチャネルトランジスタ１４３、三つのダイオード１４５〜１４７、および三つのコンデンサ１４８〜１５０を有し、図示のように接続されている。 The oscillation circuit 141 includes a NAND gate 151 and four inverters 152 to 155, which are connected as illustrated. The charge pump circuit 140 includes an inverter 160, a P-channel transistor 142, an N-channel transistor 143, three diodes 145 to 147, and three capacitors 148 to 150, which are connected as illustrated.

制御信号１０７がハイレベルの時は、発振回路１４１が発信動作を開始し、チャージポンプ回路１４０が動作して、出力トランジスタ１０２のゲートには、電源ライン１０１の電圧をほぼ３倍した電圧が供給される。インバータ１５９、コンデンサ１５０およびダイオード１４７を省略した場合は、ほぼ２倍の電圧となる。 When the control signal 107 is at a high level, the oscillation circuit 141 starts a transmission operation, the charge pump circuit 140 operates, and the voltage of the power supply line 101 is supplied to the gate of the output transistor 102 approximately three times. Is done. When the inverter 159, the capacitor 150, and the diode 147 are omitted, the voltage is almost doubled.

制御信号１０７がロウレベルとなると、発振回路１４１の発振動作は停止する。また、トランジスタ１４２が非導通状態となり、その結果、ダイオード１４７のカソード、すなわち、ゲートドライブ回路１０６の出力ノードはハイインピーダンス状態となる。 When the control signal 107 becomes low level, the oscillation operation of the oscillation circuit 141 is stopped. Further, the transistor 142 is turned off, and as a result, the cathode of the diode 147, that is, the output node of the gate drive circuit 106 is in a high impedance state.

かくして、出力トランジスタ１０２のゲート電荷の放電は、トランジスタ１０８よび１０９によって専ら行われ、その放電速度（電圧波形）を定電流源としてのデプレーショントランジスタ１０９で決めることができる。 Thus, the gate charge of the output transistor 102 is discharged exclusively by the transistors 108 and 109, and the discharge speed (voltage waveform) can be determined by the depletion transistor 109 as a constant current source.

図５に本発明の実施の形態３による出力回路３００を示す。図２の同じ構成部は同一の番号で示す。 FIG. 5 shows an output circuit 300 according to the third embodiment of the present invention. The same components in FIG. 2 are denoted by the same numbers.

本回路３００では、図２の構成に、電源ライン１０１と出力端子１０３の間に直列に接続されたＰチャネル型のエンハンスメント型トランジスタ１１４とツェナーダイオード１１５がさらに設けられている。トランジスタ１１４のゲートはインバータ１１３の出力ノードに接続され、トランジスタ１１４とツェナーダイオード１１５との接続点は、トランジスタ１０８と１０９の接続点に接続されている。ツェナーダイオード１１５のツェナー電圧は６Ｖ程度である。 The circuit 300 further includes a P-channel enhancement type transistor 114 and a Zener diode 115 connected in series between the power supply line 101 and the output terminal 103 in the configuration of FIG. The gate of the transistor 114 is connected to the output node of the inverter 113, and the connection point between the transistor 114 and the Zener diode 115 is connected to the connection point between the transistors 108 and 109. The zener voltage of the zener diode 115 is about 6V.

導通モードでは、トランジスタ１１４は導通状態となり、トランジスタ１０８のソース電位はツェナーダイオード１１５によりクランプされた電圧、つまり出力端子１０３よりも６Ｖ程度高い電位となる。出力トランジスタ１０２のターンオン初期（つまり、出力端子１０３の電位が低く、トランジスタ１１１が非導通状態のとき）では、トランジスタ１０８のゲート電位はほぼ出力端子１０３の電位となり、そのソース電位はトランジスタ１０９によりほぼ出力端子１０３の電位となるため、トランジスタ１０８はカットオフ状態となる。すなわち、トランジスタ１１４とツェナーダイオード１１５により、出力トランジスタ１０２のターンオン初期において、トランジスタ１０８を非導通状態としておくことができる。したがって、ゲートドライブ回路１０６が十分なドライブ能力を備えていなくても、出力トランジスタ１０２の制御端子に十分な電荷を供給することができ、出力端子１０３の電圧は上昇を続ける。 In the conduction mode, the transistor 114 is in a conduction state, and the source potential of the transistor 108 is a voltage clamped by the Zener diode 115, that is, a potential higher by about 6 V than the output terminal 103. When the output transistor 102 is initially turned on (that is, when the potential of the output terminal 103 is low and the transistor 111 is non-conductive), the gate potential of the transistor 108 is substantially equal to the potential of the output terminal 103, and its source potential is substantially equal to that of the transistor 109. Since the potential of the output terminal 103 is reached, the transistor 108 is cut off. In other words, the transistor 108 and the Zener diode 115 can make the transistor 108 non-conductive at the initial turn-on of the output transistor 102. Therefore, even if the gate drive circuit 106 does not have sufficient drive capability, sufficient charge can be supplied to the control terminal of the output transistor 102, and the voltage at the output terminal 103 continues to rise.

その後、出力端子１０３の電位が上昇し、ツェナーダイオード１１５のクランプ電圧よりも高くなると、トランジスタ１０８のソースはほぼ電源ライン１０１の電位となる。このとき、トランジスタ１０８のゲートおよびバックゲートの電位は、トランジスタ１１１が導通状態となっているため、このときの中間電圧ライン１１２に関連する電圧、つまり、「電源ライン１０１の電位−６Ｖ＋Ｖｔｐ（トランジスタ１１８の閾値電圧）」にトランジスタ１１１の閾値電圧を加えた電圧となる。すなわち、デプレーショントランジスタ１０８のゲート・ソース間電圧は、「６Ｖ−Ｖｔｐ（トランジスタ１１８の閾値電圧）−トランジスタ１１１の閾値電圧」となる。しかも、デプレーショントランジスタ１０８は非導通状態のままである。 Thereafter, when the potential of the output terminal 103 rises and becomes higher than the clamp voltage of the Zener diode 115, the source of the transistor 108 becomes approximately the potential of the power supply line 101. At this time, the potential of the gate and the back gate of the transistor 108 is the voltage related to the intermediate voltage line 112 at this time, that is, “the potential of the power supply line 101 −6V + Vtp (transistor 118 The threshold voltage of the transistor 111 is added to the threshold voltage of the transistor 111). That is, the gate-source voltage of the depletion transistor 108 is “6 V−Vtp (the threshold voltage of the transistor 118) −the threshold voltage of the transistor 111”. Moreover, the depletion transistor 108 remains non-conductive.

また、ツェナーダイオード１１５は、トランジスタ１０８に低圧構造のデプレーション型のＮチャネルＭＯＳトランジスタを使用した場合には、基板−ソース間の保護素子としても働く。 The Zener diode 115 also functions as a protective element between the substrate and the source when a low-voltage depletion type N-channel MOS transistor is used as the transistor 108.

出力トランジスタ１０２の非導通モードでは、トランジスタ１１４は非導通状態となるため、スタンバイ電流は流れない。 In the non-conduction mode of the output transistor 102, the transistor 114 is in a non-conduction state, so that no standby current flows.

以上のとおり、シャットダウントランジスタとしてデプレーション型トランジスタを用い、且つ又その導通、非導通制御のためのゲート・ソース間電圧の制御範囲を抑えることができるので、比較的対耐圧の素子をシャットダウントランジスタとして用いることができる。また、スタンバイ電流の発生も抑制することができる。 As described above, a depletion type transistor is used as the shutdown transistor, and the control range of the gate-source voltage for controlling conduction and non-conduction can be suppressed, so that a relatively withstand voltage element is used as the shutdown transistor. Can be used. In addition, the generation of standby current can be suppressed.

本発明の実施の形態１を示す回路図である。It is a circuit diagram which shows Embodiment 1 of this invention. 図１の中間電圧生成回路を示す回路図である。FIG. 2 is a circuit diagram illustrating an intermediate voltage generation circuit of FIG. 1. 本発明の実施の形態２を示す回路図である。It is a circuit diagram which shows Embodiment 2 of this invention. 図３のゲートドライブ回路を示す回路図である。FIG. 4 is a circuit diagram showing the gate drive circuit of FIG. 3. 本発明の実施の形態３を示す回路図である。It is a circuit diagram which shows Embodiment 3 of this invention.

Explanation of symbols

１０２：出力トランジスタ
１０８：デプレーション型トランジスタ
１０１、１０５、１２６：電源ライン
１１２：中間電圧ライン
１０３：出力端子
１０４：負荷 102: output transistor 108: depletion type transistor 101, 105, 126: power supply line 112: intermediate voltage line 103: output terminal 104: load

Claims

An output transistor having a source follower configuration connected between the first power supply line and an output terminal connected to the second power supply line via a load, and a depth connected between the gate of the output transistor and the output terminal And a control means for controlling on / off of the depletion type transistor by applying a voltage lower than the voltage between the first and second power supply lines between its gate and source. circuit.

The control means includes a voltage generation circuit that generates an intermediate voltage between the first and second power supply lines, and a voltage based on the intermediate voltage when the output transistor is turned on, and the gate of the depletion-type transistor. 2. The semiconductor control circuit according to claim 1, further comprising a control circuit that electrically connects a gate and a source of the depletion type transistor when the output transistor is turned off.

The output transistor is driven in response to a control signal, and the control circuit includes a series circuit of a switch transistor and an impedance element connected between the generation line of the intermediate voltage and the output terminal, and the first power supply line. The semiconductor output circuit according to claim 2, further comprising: an inverter that operates on a voltage between the intermediate voltage generation lines and inverts the control signal and supplies the inverted control signal to the switch transistor.

The control circuit further includes a series circuit of a second switch transistor and a constant voltage element provided between the first power supply line and the output terminal, and an output of the inverter is supplied to the second switch transistor. 4. The semiconductor output circuit according to claim 3, wherein a connection point between the second switch transistor and the constant voltage element is connected to a source of the depletion type transistor.

5. The semiconductor output circuit according to claim 1, wherein a substrate terminal of the depletion transistor is connected to a gate thereof.

6. The semiconductor output circuit according to claim 1, further comprising a constant current source element provided in series with the depletion type transistor between the gate of the output transistor and the output terminal.

7. The semiconductor output circuit according to claim 6, wherein the constant current source element is a depletion type transistor.

8. The semiconductor according to claim 1, wherein the output transistor is driven by a gate drive circuit, and an output of the gate drive circuit is in a high impedance state when the output transistor is shifted from a conductive state to a non-conductive state. Output circuit.

9. The semiconductor output circuit according to claim 8, wherein the gate drive circuit generates a voltage higher than the voltage of the power supply line in response to a control signal for making the output transistor conductive, and drives the output transistor with the voltage.