JP2009170880A

JP2009170880A - Manufacturing method of semiconductor device

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Publication number: JP2009170880A
Application number: JP2008291884A
Authority: JP
Inventors: Juri Kato; 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-12-21
Filing date: 2008-11-14
Publication date: 2009-07-30

Abstract

【課題】Ｓｉ基板上にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層の意図しない削れを少なくすることができ、ＳＯＩ層の膜厚均一性を向上できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｐ型のＳｉ基板（即ち、Ｐ−Ｓｉ）上に例えばイントリンジックのＳｉＧｅ層（即ち、ｉ−ＳｉＧｅ）を形成する工程と、ｉ−ＳｉＧｅ上にＮ型のＳｉ層（即ち、Ｎ−Ｓｉ）を形成する工程と、Ｎ−Ｓｉ下のｉ−ＳｉＧｅを選択的にエッチングして除去することにより、Ｎ−ＳｉとＰ−Ｓｉとの間に空洞部を形成する工程と、を含む。ｉ−ＳｉＧｅを選択的にエッチングして除去する際に、Ｐ−Ｓｉからｉ−ＳｉＧｅにホールを供給することができ、ｉ−ＳｉＧｅのエッチングを促すことができる。また、ｉ−ＳｉＧｅを完全に除去した後も、Ｎ−Ｓｉにホールが蓄積されることはないので、Ｎ−Ｓｉのエッチングを抑制することができる。
【選択図】図９Kind Code: A1 A semiconductor device manufacturing method capable of reducing unintended shaving of an SOI layer and improving the film thickness uniformity of the SOI layer when partially forming an SOI structure on a Si substrate. provide.
For example, an intrinsic SiGe layer (ie, i-SiGe) is formed on a P-type Si substrate (ie, P-Si), and an N-type Si layer (ie, i-SiGe) is provided on the i-SiGe. N-Si), forming a cavity between N-Si and P-Si by selectively etching away i-SiGe under N-Si, and including. When the i-SiGe is selectively removed by etching, holes can be supplied from the P-Si to the i-SiGe, and the etching of the i-SiGe can be promoted. Further, even after i-SiGe is completely removed, holes are not accumulated in N-Si, so that etching of N-Si can be suppressed.
[Selection] Figure 9

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板上にいわゆるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for partially forming a so-called SOI (Silicon On Insulator) structure on a semiconductor substrate.

従来、ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、特許文献１や非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法（即ち、ＳＢＳＩ法）が開示されている。ＳＢＳＩ方法では、Ｓｉ（シリコン）基板上にＳｉ／ＳｉＧｅ（シリコンゲルマニウム）層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００５−３５４０２４号公報Ｔ．Ｓａｋａｉｅｔａｌ．“ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎ”，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４） Conventionally, field effect transistors formed on an SOI substrate have attracted attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance. In particular, since a fully depleted SOI transistor can operate at low power consumption and at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted. Here, Patent Document 1 and Non-Patent Document 1 disclose a method (that is, SBSI method) in which an SOI transistor can be formed at a low cost by forming an SOI layer on a bulk substrate. In the SBSI method, a Si / SiGe (silicon germanium) layer is formed on a Si (silicon) substrate, and only the SiGe layer is selectively removed using the difference in etching rate between Si and SiGe. A cavity is formed between the substrate and the Si layer. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO ₂ layer is buried between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.
JP 2005-354024 A T.A. Sakai et al. “Separation by Bonding Si Islands (SBSI) for LSI Applications”, Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May (2004)

ところで、上記のＳＢＳＩ法において、ＳｉＧｅ層を選択的に除去するプロセスは、安定した工程歩留まりと、高い電気特性歩留まりを得るために重要なプロセスである。
しかしながら、従来方法において、Ｓｉ層（即ち、ＳＯＩ層）の平面的パターンが１μｍを超えて大きいときは、ＳｉＧｅ層の選択エッチングの所要時間が長くなる。その結果、ＳｉＧｅ層の選択エッチング時にＳＯＩ層が数十ｎｍ程度エッチングされ、ＳＯＩ層の膜厚のバラツキが大きくなってしまうという不具合があった。また、ＳＯＩ層の平面的パターンサイズが１μｍ程度のときでも、ＳｉＧｅ層の膜厚を１０ｎｍ程度の極薄膜に設定した場合には、ＳｉＧｅ層のエッチングスピードが遅くなり、やはりＳＯＩ層が数十ｎｍ程度エッチングされて、その膜厚のバラツキが大きくなってしまうという不具合があった。このような不具合は、種々の形状からなるＳＯＩ層の歩留まり劣化につながり、ＳＯＩ層の均一な薄膜化の障害となるおそれがあった。
そこで、本発明はこのような事情に鑑みてなされたものであって、Ｓｉ基板上にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層の意図しない削れを少なくすることができ、ＳＯＩ層の膜厚均一性を向上できるようにした半導体装置の製造方法の提供を目的とする。 By the way, in the above SBSI method, the process of selectively removing the SiGe layer is an important process for obtaining a stable process yield and a high electrical property yield.
However, in the conventional method, when the planar pattern of the Si layer (that is, the SOI layer) is larger than 1 μm, the time required for selective etching of the SiGe layer becomes long. As a result, there has been a problem that the SOI layer is etched by several tens of nanometers during selective etching of the SiGe layer, resulting in large variations in the thickness of the SOI layer. Even when the planar pattern size of the SOI layer is about 1 μm, if the film thickness of the SiGe layer is set to an extremely thin film of about 10 nm, the etching speed of the SiGe layer is slow, and the SOI layer is still several tens of nm. There was a problem that the film thickness was greatly varied by etching. Such inconveniences lead to deterioration of the yield of SOI layers having various shapes, which may hinder uniform thinning of the SOI layer.
Therefore, the present invention has been made in view of such circumstances, and when the SOI structure is partially formed on the Si substrate, unintended chipping of the SOI layer can be reduced, and the SOI layer can be reduced. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of improving the film thickness uniformity.

本発明者は、フッ硝酸によるＳｉＧｅの選択エッチングに関して様々な実験を行った。そして、その実験結果から、上記のＳｉＧｅ選択エッチングではＳｉＧｅがアノード、Ｓｉがカソードの役割をし、図１８に示すような電気化学反応によってＳｉＧｅが除去される、という選択エッチングのメカニズムを見出した。
また、このメカニズムから、「Ｓｉ層が数十ｎｍもエッチングされてしまう」という課題は、以下のような理由により生じていると本発明者は考えるに至った。即ち、ＳｉＧｅ選択エッチング時に、ＳｉＧｅ層が存在しているときには、Ｓｉ基板からＳｉＧｅ層にホールが移動し、ＳｉＧｅ層の酸化数が増大し、ＳｉＧｅエッチングが進む。一方、Ｓｉ層やＳｉ基板では、電子が過剰に存在する（即ち、酸化数が小さい）ため、Ｓｉがエッチングされない。しかしながら、ＳｉＧｅ層が除去された後は、ホールはＳｉからＳｉＧｅへ移動することができなくなり、Ｓｉの酸化数が増加し、エッチング液にＳｉ⁺⁺として移動することになるため、Ｓｉがエッチングされてしまう。つまり、Ｓｉ層裏面やＳｉ基板表面はランダムにアノード・カソード両方の役割を演じることになるため、Ｓｉのエッチングが進み、Ｓｉ層の膜厚のバラツキが大きくなる。 The present inventor conducted various experiments on selective etching of SiGe with hydrofluoric acid. From the experimental results, the selective etching mechanism was found that SiGe serves as an anode and Si serves as a cathode in the SiGe selective etching described above, and SiGe is removed by an electrochemical reaction as shown in FIG.
Further, from this mechanism, the present inventor has come to consider that the problem that “the Si layer is etched by several tens of nanometers” occurs for the following reason. That is, when the SiGe layer is present during the SiGe selective etching, holes move from the Si substrate to the SiGe layer, the SiGe layer oxidation number increases, and the SiGe etching proceeds. On the other hand, in the Si layer and the Si substrate, since electrons exist excessively (that is, the oxidation number is small), Si is not etched. However, after the SiGe layer is removed, the holes cannot move from Si to SiGe, the Si oxidation number increases, and the Si is etched into the etchant as Si ^++. End up. That is, since the back surface of the Si layer and the surface of the Si substrate play the roles of both an anode and a cathode at random, the etching of Si proceeds and the variation in the thickness of the Si layer increases.

図１２について、より詳しく説明すると、上記のＳｉＧｅ選択エッチングでは、ＨＮＯ₃とＨＦ分子がＳｉＧｅ表面に到達し、ＳｉＧｅ層／エッチング液界面にて、ＳｉＧｅ層はＨ₂Ｓｉ（またはＧｅ）Ｆ₆反応物となり除去される。ここで、Ｓｉ又はＧｅをＩＶ（族）と表すと、その除去反応は（１）式のように表すことができる。
ＩＶ＋ＨＮＯ₃＋６ＨＦ ⇒ Ｈ₂ＩＶＦ₆＋ＨＮＯ₂＋Ｈ₂Ｏ＋Ｈ₂…（１）
この反応では、ＨＮＯ₃が酸化剤（ｏｘｉｄｉｚｅｒ）として働き、ＳｉＧｅ層表面で酸化物ＩＶＯ₃が形成され、ＨＦがこの酸化物を溶解する役割を果たす。 Referring to FIG. 12 in more detail, in the SiGe selective etching described above, HNO ₃ and HF molecules reach the SiGe surface, and the SiGe layer reacts with H ₂ Si (or Ge) F ₆ reaction at the SiGe layer / etchant interface. It becomes a thing and is removed. Here, when Si or Ge is expressed as IV (group), the removal reaction can be expressed as shown in formula (1).
IV + HNO ₃ + 6HF → H ₂ IVF ₆ + HNO ₂ + H ₂ O + H ₂ (1)
In this reaction, HNO ₃ acts as an oxidizer, oxide IVO ₃ is formed on the surface of the SiGe layer, and HF serves to dissolve the oxide.

なお、Ｓｉ基板にＳｉＧｅ／Ｓｉを積層した場合、図１３に示すように、ＳｉＧｅ／Ｓｉ界面では、ワイドギャップ（Ｓｉ）からナローギャップ（ＳｉＧｅ）へ正孔が移動し、ナローギャップ（ＳｉＧｅ）側に正孔が蓄積し、ＳｉＧｅ／Ｓｉでの化学ポテンシャル（フェルミレベル）が一致する。ここで、ギャップとは、伝導帯のエネルギー準位Ｅｃと、価電子帯のエネルギー準位Ｅｖとの差、即ち、バンドギャップＥｇ（＝Ｅｃ−Ｅｖ）のことである。また、図中のｉ−Ｓｉはイントリンシック（ｉｎｔｒｉｎｓｉｃ）なＳｉ層のことであり、ｉ−ＳｉＧｅはイントリンシックなＳｉＧｅ層のことである。 When SiGe / Si is stacked on the Si substrate, holes move from the wide gap (Si) to the narrow gap (SiGe) at the SiGe / Si interface, as shown in FIG. Holes accumulate at the same, and the chemical potential (Fermi level) in SiGe / Si matches. Here, the gap is a difference between the energy level Ec of the conduction band and the energy level Ev of the valence band, that is, the band gap Eg (= Ec−Ev). Further, i-Si in the figure is an intrinsic Si layer, and i-SiGe is an intrinsic SiGe layer.

図１３に示すように、ｉ−ＳｉＧｅとｉ−Ｓｉとの接触界面では、両層における伝導帯のエネルギー準位差ΔＥｃ（〜０Ｖ）よりも、価電子帯のエネルギー準位差ΔＥｖ（〜０．３Ｖ）の方が大きい。このため、Ｓｉ層からＳｉＧｅ層へ正電荷が移動し易く、Ｓｉ層とＳｉＧｅ層のフェルミレベルが一致する。このため、ＳｉＧｅ層では相対的に正電荷が多い。それゆえ、図１２に示すように、ＳｉＧｅ層／エッチング液界面ではＳｉＧｅ層の酸化数が大きく、ＳｉＧｅ層は電気的にアノード電極のように振る舞い、（２）〜（４）式に示すように、ＩＶ⁺⁺の形でエッチング液（以下、「溶液」ともいう。）に正孔を供給する。なお、Ｓｉ基板をＰ型にすれば、ＳｉからＳｉＧｅへの正孔移動はさらに増え、ＳｉＧｅ層の酸化数を高めることができる。
ＩＶ＋２ｈ⁺ ⇒ ＩＶ⁺⁺…（２）
ＩＶ⁺⁺＋２ＯＨ^- ⇒ ＩＶＯ₂＋Ｈ₂…（３）
ＩＶＯ₂＋６ＨＦ ⇒ Ｈ₂ＩＶＦ₆＋２Ｈ₂Ｏ …（４） As shown in FIG. 13, at the contact interface between i-SiGe and i-Si, the energy level difference ΔEv (˜0) of the valence band is larger than the energy level difference ΔEc (˜0 V) of the conduction band in both layers. .3V) is larger. For this reason, positive charges easily move from the Si layer to the SiGe layer, and the Fermi levels of the Si layer and the SiGe layer match. For this reason, there are relatively many positive charges in the SiGe layer. Therefore, as shown in FIG. 12, the SiGe layer has a large oxidation number at the SiGe layer / etchant interface, and the SiGe layer behaves like an anode electrode, as shown in equations (2) to (4). , IV ^{++ in} the form of holes to supply etching liquid (hereinafter also referred to as “solution”). If the Si substrate is made P-type, hole transfer from Si to SiGe further increases, and the oxidation number of the SiGe layer can be increased.
IV + 2h ⁺ ⇒ IV ⁺⁺ (2)
IV ⁺⁺ + 2OH ⁻ ⇒ IVO ₂ + H ₂ (3)
IVO ₂ + 6HF ⇒ H ₂ IVF ₆ + 2H ₂ O (4)

一方、Ｓｉ層では相対的に負電荷が多く、Ｓｉ層／溶液界面では、Ｓｉ層は電気的にカソード電極のように振る舞い、（５）式に示すように、ＮＯ₂ ^-の形で溶液に電子を供給する。
ＮＯ₂ ＋ｅ− ⇒ ＮＯ₂ ^- …（５）
従って、ＳｉＧｅ層の選択エッチングが生じるときは、図１２に示すように、ＳｉＧｅ層がアノード、Ｓｉ層がカソードの役割をして、電流（ホールｈ⁺）は、エッチング液⇒Ｓｉ層⇒ＳｉＧｅ層⇒エッチング液…の順で循環する。このため、ＳｉＧｅ層選択エッチングの選択比を向上するためには、下記ａ）、ｂ）が重要である。
ａ）ＳｉＧｅ層の酸化数（過剰ホール数）を高める。
ｂ）ＳｉＧｅ層がエッチング反応で、溶液中に取り出されたＳｉ⁺⁺の正孔を、Ｓｉ層やＳｉ基板から補う。 On the other hand, the Si layer has a relatively large negative charge, and at the Si layer / solution interface, the Si layer behaves like a cathode electrode, and in the form of NO ₂ ⁻ , as shown in the equation (5). Supply electrons.
_{_{^{NO 2 + e- ⇒ NO 2 -}}} ... (5)
Therefore, when selective etching of the SiGe layer occurs, as shown in FIG. 12, the SiGe layer serves as an anode and the Si layer serves as a cathode, and the current (hole h ⁺ ) is an etching solution => Si layer => SiGe layer. ⇒Circulate in order of etchant. For this reason, the following a) and b) are important in order to improve the selection ratio of the SiGe layer selective etching.
a) Increase the oxidation number (excess hole number) of the SiGe layer.
b) The SiGe layer supplements the Si ⁺⁺ holes taken out in the solution by the etching reaction from the Si layer or the Si substrate.

また、Ｓｉ層／ＳｉＧｅ層（Ｇｅ濃度３７％、厚さ３０ｎｍ）／Ｓｉ基板からなる積層構造では、ＳｉＧｅ層のエッチングレートが０．０１μｍ／秒を超える。これは、ＳｉＧｅ層／溶液界面の単位面積当たりに流れる電流が、数十ｍＡ／ｃｍ²に達することを意味する。従って、ＳｉＧｅ層の高いエッチングスピードと高い選択性を確保するには、上記経路（即ち、エッチング液⇒Ｓｉ層⇒ＳｉＧｅ層⇒エッチング液 …）で大きな電流が循環するための通路が必要であり、そのためには下記ｃ）、ｄ）が重要となる。
ｃ）Ｓｉ層／溶液界面及びＳｉ基板／溶液界面での電流通路の確保
ｄ）Ｓｉ層／ＳｉＧｅ層界面での電流通路の確保 Further, in the laminated structure composed of Si layer / SiGe layer (Ge concentration 37%, thickness 30 nm) / Si substrate, the etching rate of the SiGe layer exceeds 0.01 μm / second. This means that the current flowing per unit area of the SiGe layer / solution interface reaches several tens of mA / cm ² . Therefore, in order to ensure a high etching speed and high selectivity of the SiGe layer, a path for circulating a large current in the above path (that is, etching liquid → Si layer → SiGe layer → etching liquid ...) is necessary. For this purpose, the following c) and d) are important.
c) Securing current paths at the Si layer / solution interface and Si substrate / solution interface d) Securing current paths at the Si layer / SiGe layer interface

さらに、ＳｉＧｅ層が無くなった後は、ＳｉからＳｉＧｅに電流（正孔）を供給することができなくなるため、Ｓｉ層やＳｉ基板のホールが増加する。従って、Ｓｉ層／溶液界面やＳｉ基板／溶液界面では、カソードのみならず、アノード・カソード両方の役割がランダムに可能となり、Ｓｉ層やＳｉ基板においても酸化・エッチングが進んでしまう。
このようなＳｉ層やＳｉ基板のエッチングを抑制するためには、Ｓｉ層の電子数を高め、その酸化数を低くすることが重要である。本発明はこのような知見に基づいてなされたものである。 Furthermore, after the SiGe layer disappears, current (holes) cannot be supplied from Si to SiGe, and holes in the Si layer and the Si substrate increase. Therefore, at the Si layer / solution interface and the Si substrate / solution interface, not only the cathode but also the roles of both the anode and the cathode can be made random, and oxidation / etching progresses also in the Si layer and the Si substrate.
In order to suppress such etching of the Si layer and the Si substrate, it is important to increase the number of electrons in the Si layer and reduce the oxidation number. The present invention has been made based on such findings.

〔発明１〕即ち、発明１の半導体装置の製造方法は、Ｐ型の半導体基板上にＰ型又はイントリンジックの第１半導体層を形成する工程と、前記第１半導体層上にＮ型の第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。
ここで、「Ｐ型のＳｉ基板」とは、ボロン等のＰ型不純物を含むことにより導電型がＰ型となっているＳｉ基板のことである。「Ｐ型のＳｉＧｅ層」とは、ボロン等のＰ型不純物を含むことにより導電型がＰ型となっているＳｉＧｅ層のことである。「イントリンジック（ｉｎｔｒｉｎｓｉｃ）のＳｉＧｅ層」とは、ボロン等のＰ型不純物や、リン、ヒ素等のＮ型不純物をほとんど含まない、高純度のＳｉＧｅ層のことである。真性ＳｉＧｅ層とも呼ぶ。「Ｎ型のＳｉ層」とは、リン、ヒ素等のＮ型不純物を含むことにより導電型がＮ型となっているＳｉ層のことである。 [Invention 1] In other words, a method of manufacturing a semiconductor device of Invention 1 includes a step of forming a P-type or intrinsic first semiconductor layer on a P-type semiconductor substrate, and an N-type on the first semiconductor layer. Forming a second semiconductor layer and forming a cavity between the second semiconductor layer and the semiconductor substrate by etching and removing the first semiconductor layer under the second semiconductor layer. It is characterized by including these.
Here, the “P-type Si substrate” is a Si substrate having a P-type conductivity by containing a P-type impurity such as boron. The “P-type SiGe layer” is a SiGe layer having a P-type conductivity by containing a P-type impurity such as boron. The “intrinsic SiGe layer” is a high-purity SiGe layer that hardly contains P-type impurities such as boron and N-type impurities such as phosphorus and arsenic. Also called an intrinsic SiGe layer. The “N-type Si layer” is an Si layer whose conductivity type is N-type by including N-type impurities such as phosphorus and arsenic.

発明１の半導体装置の製造方法によれば、ＳｉＧｅ層を選択的にエッチングして除去する際に、Ｐ型のＳｉ基板からＳｉＧｅ層にホールを供給することができ、ＳｉＧｅ層のエッチングを促すことができる。また、Ｎ型のＳｉ層においてホールは少数キャリアであり、ホールの供給先であるＳｉＧｅ層を完全に除去した後も、ＨＮＯ₃からホールの供給は少なく、Ｓｉ層にホールが蓄積されることはない。従って、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。これにより、Ｓｉ層の膜厚の均一性を向上させることができる。 According to the manufacturing method of the semiconductor device of the invention 1, when the SiGe layer is selectively etched and removed, holes can be supplied from the P-type Si substrate to the SiGe layer, and the etching of the SiGe layer is promoted. Can do. Also, holes are minority carriers in the N-type Si layer, and even after the SiGe layer, which is the hole supply destination, is completely removed, the supply of holes from HNO ₃ is small, and holes are accumulated in the Si layer. Absent. Therefore, etching of the Si layer can be suppressed, and unintentional shaving can be reduced. Thereby, the uniformity of the film thickness of the Si layer can be improved.

〔発明２〕発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記空洞部を形成する工程では、前記第２半導体層が形成された前記半導体基板を暗室に配置し、前記第１半導体層をエッチングして除去することを特徴とするものである。ここで、「暗室」とは、白色若しくは１μｍ以下の波長を有する光（以下、単に白色光ともいう。）が照射されない環境を意味する。
発明２の半導体装置の製造方法によれば、暗室にてＳｉＧｅ層のエッチング処理が行われるため、Ｓｉ層においてホールの発生確率を低くすることができる。従って、Ｓｉ層のエッチングをさらに抑制することができ、その意図しない削れをよりいっそう少なくすることができる。 [Invention 2] The semiconductor device manufacturing method of Invention 2 is the semiconductor device manufacturing method of Invention 1, wherein in the step of forming the cavity, the semiconductor substrate on which the second semiconductor layer is formed is disposed in a dark room. The first semiconductor layer is removed by etching. Here, the “dark room” means an environment where white light or light having a wavelength of 1 μm or less (hereinafter also simply referred to as white light) is not irradiated.
According to the method for manufacturing a semiconductor device of the second aspect, since the etching process of the SiGe layer is performed in the dark room, the probability of generating holes in the Si layer can be lowered. Therefore, the etching of the Si layer can be further suppressed, and the unintended shaving can be further reduced.

〔発明３〕発明３の半導体装置の製造方法は、高抵抗の半導体基板上にイントリンジックの第１半導体層を形成する工程と、前記第１半導体層上にＮ型の第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。ここで、「高抵抗のＳｉ基板」とは、ボロン等のＰ型不純物や、リン、ヒ素等のＮ型不純物の含有量が少なく、イントリンジックに近い高抵抗を有するＳｉ基板のことである（但し、イントリンジックと比べれば、上記の不純物を多く含み、抵抗も低い。）。
発明３の半導体装置の製造方法によれば、発明１と比べて、Ｓｉ基板からＳｉＧｅ層へのホールの供給能力が小さいため、ＳｉＧｅ層のエッチングスピードは劣化する。但し、Ｓｉ層はＮ型であり、Ｓｉ層においてホールは少数キャリアである。従って、発明１と同様、ホールの供給先であるＳｉＧｅ層を完全に除去した後も、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。これにより、Ｓｉ層の膜厚の均一性を向上させることができる。 [Invention 3] A method of manufacturing a semiconductor device according to Invention 3 includes a step of forming an intrinsic first semiconductor layer on a high-resistance semiconductor substrate, and an N-type second semiconductor layer on the first semiconductor layer. Forming a cavity between the second semiconductor layer and the semiconductor substrate by etching and removing the first semiconductor layer under the second semiconductor layer. It is characterized by. Here, the “high-resistance Si substrate” is a Si substrate having a low content of intrinsic impurities such as boron and N-type impurities such as phosphorus and arsenic, and having a high resistance close to intrinsic. (However, as compared with intrinsic, it contains a large amount of the above impurities and has a low resistance.)
According to the method for manufacturing a semiconductor device of the invention 3, the etching speed of the SiGe layer is deteriorated because the hole supply capability from the Si substrate to the SiGe layer is smaller than that of the invention 1. However, the Si layer is N-type, and holes are minority carriers in the Si layer. Therefore, similarly to the first aspect, even after the SiGe layer to which the holes are supplied is completely removed, the etching of the Si layer can be suppressed, and the unintended scraping can be reduced. Thereby, the uniformity of the film thickness of the Si layer can be improved.

〔発明４、５〕発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記空洞部を形成する工程では、前記半導体基板の裏面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とするものである。
発明５の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記空洞部を形成する工程では、前記第２半導体層の表面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とするものである。 [Invention 4, 5] The method of manufacturing a semiconductor device of Invention 4 is the method of manufacturing a semiconductor device of Invention 3, wherein in the step of forming the cavity, the back surface of the semiconductor substrate has white or a wavelength of 1 μm or less. The first semiconductor layer is removed by etching while irradiating light.
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein in the step of forming the cavity, the surface of the second semiconductor layer is irradiated with light having a white color or a wavelength of 1 μm or less. However, the first semiconductor layer is removed by etching.

発明４、５の半導体装置の製造方法によれば、上記光の照射により、Ｓｉ基板或いはＳｉ層にて電子・ホール対が発生する。そして、発生したホールをＳｉＧｅ層に供給することができるので、ＳｉＧｅ層のエッチングを促すことができる。
なお、ホールの供給先であるＳｉＧｅ層を完全に除去した後は、Ｓｉ層のホールはＳｉＧｅ層に移動することができないが、Ｓｉ層に残されたホールは当該Ｓｉ層の多数キャリアである電子と再結合して消滅する。また、ＨＮＯ₃からＮ型Ｓｉへのホールの供給も少ない。従って、ＳｉＧｅ層を完全に除去した後も、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。 According to the method for manufacturing a semiconductor device of the inventions 4 and 5, electron-hole pairs are generated in the Si substrate or the Si layer by the light irradiation. Since the generated holes can be supplied to the SiGe layer, etching of the SiGe layer can be promoted.
Note that after the SiGe layer to which holes are supplied is completely removed, holes in the Si layer cannot move to the SiGe layer, but the holes left in the Si layer are electrons that are majority carriers in the Si layer. And recombine and disappear. Also, the supply of holes from HNO ₃ to N-type Si is small. Therefore, even after the SiGe layer is completely removed, the etching of the Si layer can be suppressed and the unintended scraping can be reduced.

〔発明６、７〕発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記空洞部を形成する工程では、少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とするものである。ここで、「電気化学的」とは、エッチング液と被エッチング膜との間でホール、電子のやり取りを行うことであり、例えば図１２に示したようなメカニズムを指す。
発明７の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記空洞部を形成する工程では、ＣＨ₃ＣＯＯＨと、少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とするものである。 [Invention 6, 7] A method for manufacturing a semiconductor device according to Invention 6 is the method for manufacturing a semiconductor device according to any one of Inventions 1 to 5, wherein in the step of forming the cavity, at least either HF or NH ₄ F is used. On the other hand, the first semiconductor layer is removed by electrochemical etching using an etchant containing HNO ₃ and H ₂ O. Here, “electrochemical” means that holes and electrons are exchanged between the etching solution and the film to be etched, and refers to a mechanism as shown in FIG. 12, for example.
A method for manufacturing a semiconductor device according to a seventh aspect of the present invention is the method for manufacturing a semiconductor device according to any one of the first to fifth aspects of the present invention, wherein in the step of forming the cavity, CH ₃ COOH and at least one of HF or NH ₄ F are used. On the other hand, the first semiconductor layer is removed by electrochemical etching using an etchant containing HNO ₃ and H ₂ O.

〔発明８〜１０〕発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第２半導体層を支持するための支持体を少なくとも前記第１溝に形成する工程と、少なくとも前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、をさらに含むことを特徴とするものである。ここで、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ₂）膜若しくはシリコン窒化（Ｓｉ₃Ｎ₄）膜、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）等の半導体膜からなる。
発明９の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記空洞部内に絶縁膜を形成して当該空洞部を埋め込む工程、をさらに含むことを特徴とするものである。 [Invention 8 to 10] A method of manufacturing a semiconductor device according to Invention 8 is the method of manufacturing a semiconductor device according to any one of Inventions 1 to 7, wherein the step of forming the second semiconductor layer and the cavity are formed. Etching the second semiconductor layer and the first semiconductor layer to form a first groove penetrating the second semiconductor layer and the first semiconductor layer; and Forming a support for supporting at least the first groove; and etching at least the second semiconductor layer to form a second groove exposing the first semiconductor layer. It is characterized by. Here, the “support” of the present invention is made of, for example, a silicon oxide (SiO ₂ ) film, a silicon nitride (Si ₃ N ₄ ) film, or a semiconductor film such as polysilicon (Poly-Si).
A method for manufacturing a semiconductor device according to a ninth aspect of the invention is characterized in that in the method for manufacturing a semiconductor device according to the eighth aspect, the method further includes the step of forming an insulating film in the cavity and embedding the cavity.

発明１０の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記空洞部を残しつつ、当該空洞部の内部に面する前記半導体基板の上面と前記第２半導体層の下面とに絶縁膜を形成する工程と、前記絶縁膜の形成後に、前記空洞部内に導電膜を形成して当該空洞部を埋め込む工程と、を含むことを特徴とするものである。
発明８〜発明１０の半導体装置の製造方法によれば、絶縁膜とＳｉ層とからなるＳＯＩ構造をＳｉ基板上の必要な場所にのみ形成することができる。また、発明１０の半導体装置の製造方法によれば、導電膜を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタ等の閾値電圧を制御することができる。 A method for manufacturing a semiconductor device according to a tenth aspect of the present invention is the method for manufacturing a semiconductor device according to the eighth aspect, wherein the upper surface of the semiconductor substrate and the lower surface of the second semiconductor layer facing the inside of the cavity portion are left while leaving the cavity portion. The method includes a step of forming an insulating film, and a step of forming a conductive film in the cavity and embedding the cavity after the formation of the insulating film.
According to the method for manufacturing a semiconductor device of inventions 8 to 10, an SOI structure composed of an insulating film and an Si layer can be formed only at a necessary place on the Si substrate. According to the method for manufacturing a semiconductor device of the tenth aspect, the conductive film can be used as, for example, a back gate electrode, and in this case, the threshold voltage of the MOS transistor or the like can be controlled by the back gate bias.

〔発明１１〕
発明１１の半導体装置の製造方法は、発明１０の半導体装置の製造方法において、前記導電膜を形成して前記空洞部を埋め込む工程の後で、前記第２半導体層にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタのソース又はドレインのうちの少なくとも一方を部分的にエッチングして、前記導電膜を底面の一部とする第１の開口部を形成する工程と、前記第１の開口部を埋め込むように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を部分的にエッチングして、前記導電膜を底面の一部とする第２の開口部を前記第１の開口部の内側に形成する工程と、前記第２の開口部に配線部材を埋め込む工程と、をさらに含むことを特徴とするものである。 [Invention 11]
A method for manufacturing a semiconductor device according to an eleventh aspect of the invention is the method for manufacturing a semiconductor device according to the tenth aspect of the invention, comprising the step of forming a MOS transistor in the second semiconductor layer after the step of forming the conductive film and filling the cavity. A step of partially etching at least one of a source or a drain of the MOS transistor to form a first opening having the conductive film as a part of a bottom surface, and embedding the first opening Forming the interlayer insulating film on the semiconductor substrate and partially etching the interlayer insulating film so that the second opening having the conductive film as a part of the bottom is the first opening. And a step of embedding a wiring member in the second opening.

発明１１の半導体装置の製造方法によれば、例えば、配線部材を介してバックゲート電極を層間絶縁膜上に引き出すことができ、引き出したバックゲート電極を任意の配線に接続することにより、バックゲート電極の電位を所望の値に設定することができる。一例を挙げると、任意の配線として、ＭＯＳトランジスタのゲート電極に繋がる配線、或いは、ＭＯＳトランジスタのソース又はドレインに繋がる配線等を選択することができる。その場合は、バックゲート電極の電位をゲート電位、或いは、ソース電位又はドレイン電位に設定することができる。 According to the semiconductor device manufacturing method of the invention 11, for example, the back gate electrode can be drawn out on the interlayer insulating film via the wiring member, and the back gate electrode can be connected to an arbitrary wiring by connecting the drawn back gate electrode to an arbitrary wiring. The potential of the electrode can be set to a desired value. For example, as an arbitrary wiring, a wiring connected to the gate electrode of the MOS transistor or a wiring connected to the source or drain of the MOS transistor can be selected. In that case, the potential of the back gate electrode can be set to the gate potential, the source potential, or the drain potential.

〔発明１２〕発明１２の半導体装置の製造方法は、発明１から発明１１の何れか一の半導体装置の製造方法において、前記第１半導体層はＳｉＧｅを含み、前記半導体基板及び前記第２半導体層はＳｉを含むことを特徴とするものである。 [Invention 12] The method for manufacturing a semiconductor device according to Invention 12 is the method for manufacturing a semiconductor device according to any one of Inventions 1 to 11, wherein the first semiconductor layer contains SiGe, and the semiconductor substrate and the second semiconductor layer Is characterized by containing Si.

以下、本発明の実施形態を図面を参照して説明する。
（１）第１実施形態
図１〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図８（ａ）は平面図、図１（ｂ）〜図８（ｂ）は図１（ａ）〜図８（ａ）をＡ１−Ａ´１〜Ａ８−Ａ´８線でそれぞれ切断したときの断面図である。また、図４（ｃ）〜図６（ｃ）は図４（ａ）〜図６（ａ）をＢ４−Ｂ´４〜Ｂ６−Ｂ´６線でそれぞれ切断したときの断面図である。
まず始めに、図１（ａ）及び（ｂ）において、導電型がＰ型のＳｉ基板（以下、Ｐ型Ｓｉ基板ともいう。）１上の全面に、導電型がＰ型或いはイントリンジックのＳｉＧｅ層１１を形成し、その上に導電型がＮ型のＳｉ層（以下、Ｎ型Ｓｉ層ともいう。）１３を形成する。これらＳｉＧｅ層１１及びＮ型Ｓｉ層１３はそれぞれの結晶構造が単結晶であり、例えばエピタキシャル成長法で連続して形成する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(1) First Embodiment FIGS. 1 to 8 are views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention. FIGS. 1 (a) to 8 (a) are plan views and FIGS. FIGS. 1B to 8B are cross-sectional views taken along lines A1-A′1 to A8-A′8 of FIGS. 1A to 8A, respectively. FIGS. 4C to 6C are cross-sectional views taken along lines B4-B′4 to B6-B′6 of FIGS. 4A to 6A, respectively.
First, in FIGS. 1A and 1B, the conductivity type is P type or intrinsic on the entire surface of a P type Si substrate (hereinafter also referred to as a P type Si substrate) 1. A SiGe layer 11 is formed, and an Si layer having an N conductivity type (hereinafter also referred to as an N type Si layer) 13 is formed thereon. Each of the SiGe layer 11 and the N-type Si layer 13 has a single crystal structure, and is formed continuously by, for example, an epitaxial growth method.

次に、Ｐ型Ｓｉ基板１の上方全面にＳｉＯ₂膜１７を形成し、その上にシリコン窒化（Ｓｉ₃Ｎ₄）膜１９を形成する。ＳｉＯ₂膜１７及びＳｉ₃Ｎ₄膜１９の形成は例えばＣＶＤで形成する。そして、図２（ａ）及び（ｂ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、Ｓｉ₃Ｎ₄膜１９、ＳｉＯ₂膜１７、Ｎ型Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、素子分離用の溝ｈを形成する。この溝ｈの一部（即ち、支持体の脚部が配置される部分）が、ＳＢＳＩ法における支持体穴となる。この溝ｈを形成する工程では、Ｐ型Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｐ型Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。 Next, an SiO ₂ film 17 is formed on the entire upper surface of the P-type Si substrate 1, and a silicon nitride (Si ₃ N ₄ ) film 19 is formed thereon. The SiO ₂ film 17 and the Si ₃ N ₄ film 19 are formed by, for example, CVD. Then, as shown in FIGS. 2A and 2B, the Si ₃ N ₄ film 19, the SiO ₂ film 17, the N-type Si layer 13, the SiGe layer 11, and the Si-buffer using photolithography and etching techniques. A layer (not shown) is partially etched. Thus, the element isolation trench h is formed in a region overlapping the element isolation region (that is, the region where the SOI structure is not formed) in plan view. A part of the groove h (that is, a portion where the leg portion of the support is disposed) becomes a support hole in the SBSI method. In the step of forming the groove h, the etching may be stopped on the surface of the P-type Si substrate 1, or the P-type Si substrate 1 may be over-etched to form a recess.

次に、図３（ａ）及び（ｂ）に示すように、溝ｈを埋め込むようにしてＰ型Ｓｉ基板１上の全面にＳｉＯ₂膜２１を形成する。このＳｉＯ₂膜２１は例えばＣＶＤで形成する。次に、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、ＳｉＯ₂膜２１を部分的にエッチングし、ＳｉＯ₂膜２１、Ｓｉ₃Ｎ₄膜１９及びＳｉＯ₂膜１７からなる支持体２２を形成すると共に、Ｐ型Ｓｉ基板１の表面を露出させる溝Ｈを形成する。ここで、ＳＯＩ領域及びＳｉＧｅダミー領域の溝Ｈは、後の工程でＳｉＧｅ層１１をエッチングする際に、エッチング液の導入口となる部分である。なお、この溝Ｈを形成する工程では、Ｐ型Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｐ型Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。 Next, as shown in FIGS. 3A and 3B, a SiO ₂ film 21 is formed on the entire surface of the P-type Si substrate 1 so as to fill the groove h. This SiO ₂ film 21 is formed by, for example, CVD. Next, as shown in FIGS. 4A to 4C, the SiO ₂ film 21 is partially etched using photolithography and etching techniques to obtain the SiO ₂ film 21, the Si ₃ N ₄ film 19, and the SiO ₂ film. _A support 22 made of _two films 17 is formed, and a groove H that exposes the surface of the P-type Si substrate 1 is formed. Here, the trench H in the SOI region and the SiGe dummy region is a portion that becomes an inlet of an etching solution when the SiGe layer 11 is etched in a later step. In the step of forming the groove H, the etching may be stopped on the surface of the P-type Si substrate 1, or the P-type Si substrate 1 may be over-etched to form a recess.

次に、図４（ａ）〜（ｃ）において、溝Ｈを形成した後のＰ型Ｓｉ基板１を暗室に配置する。そして、この暗室において、溝Ｈを介して例えばフッ硝酸溶液をＮ型Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を電気化学的かつ選択的にエッチングして除去する。ここで、フッ硝酸溶液とは、少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液のことである。
これにより、図５（ａ）〜（ｄ）に示すように、Ｎ型Ｓｉ層１３とＰ型Ｓｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｎ型Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｎ型Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。 Next, in FIGS. 4A to 4C, the P-type Si substrate 1 after the groove H is formed is placed in a dark room. Then, in this dark room, for example, a hydrofluoric acid solution is brought into contact with the respective side surfaces of the N-type Si layer 13 and the SiGe layer 11 through the groove H, and the SiGe layer 11 is removed by electrochemical and selective etching. . Here, the hydrofluoric acid solution is an etching solution containing at least one of HF and NH ₄ F, and HNO ₃ and H ₂ O.
Thereby, as shown in FIGS. 5A to 5D, a cavity 25 is formed between the N-type Si layer 13 and the P-type Si substrate 1. In wet etching using a fluorinated nitric acid solution, the etching rate of SiGe is higher than that of Si (that is, the etching selectivity with respect to Si is large), so that only the SiGe layer 11 is etched while leaving the N-type Si layer 13. It is possible to remove. After the formation of the cavity 25, the upper surface and the side surface of the N-type Si layer 13 are supported by the support 22.

次に、図６（ａ）〜（ｄ）に示すように、空洞部内に面したＰ型Ｓｉ基板１表面及びＮ型Ｓｉ層１３裏面を熱酸化して、空洞部内にＳｉＯ₂膜（即ち、ＢＯＸ層）３１を形成する。そして、ＣＶＤなどの方法により、Ｐ型Ｓｉ基板１全面に絶縁膜３３（図７参照。）を成膜して溝Ｈを埋め込む。絶縁膜３３は、例えばＳｉＯ₂膜やシリコン窒化（Ｓｉ₃Ｎ₄）膜である。次に、この絶縁膜３３及びその下のＳｉＯ₂膜２１を例えばＣＭＰにより平坦化する。さらに、例えば熱リン酸を用いてＳｉ₃Ｎ₄膜１９をウェットエッチングする。そして、例えば希フッ酸溶液を用いてＳｉＯ₂膜１７をウェットエッチングする。
これにより、図７（ａ）及び（ｂ）に示すように、Ｎ型Ｓｉ層１３上から絶縁膜３３等が完全に取り除かれて、Ｐ型Ｓｉ基板１上にＳｉＯ₂膜３１及びＮ型Ｓｉ層１３からなるＳＯＩ構造を備えた、ＳＯＩ基板１０が完成する。溝Ｈに埋め込まれたＳｉＯ₂膜３３や、溝ｈに埋め込まれたＳｉＯ₂膜２１は、素子分離層として機能する。次に、ＳＯＩ基板１０のＮ型Ｓｉ層１３上にＭＯＳトランジスタを形成する。 Next, as shown in FIGS. 6A to 6D, the surface of the P-type Si substrate 1 and the back surface of the N-type Si layer 13 facing the cavity are thermally oxidized, and an SiO ₂ film (that is, BOX layer) 31 is formed. Then, an insulating film 33 (see FIG. 7) is formed on the entire surface of the P-type Si substrate 1 by a method such as CVD to fill the groove H. The insulating film 33 is, for example, a SiO ₂ film or a silicon nitride (Si ₃ N ₄ ) film. Next, the insulating film 33 and the underlying SiO ₂ film 21 are planarized by, for example, CMP. Further, the Si ₃ N ₄ film 19 is wet etched using, for example, hot phosphoric acid. Then, for example, the SiO ₂ film 17 is wet etched using a diluted hydrofluoric acid solution.
As a result, as shown in FIGS. 7A and 7B, the insulating film 33 and the like are completely removed from the N-type Si layer 13, and the SiO ₂ film 31 and the N-type Si are formed on the P-type Si substrate 1. The SOI substrate 10 having the SOI structure made of the layer 13 is completed. The SiO ₂ film 33 embedded in the groove H and the SiO ₂ film 21 embedded in the groove h function as an element isolation layer. Next, a MOS transistor is formed on the N-type Si layer 13 of the SOI substrate 10.

即ち、図８（ａ）及び（ｂ）に示すように、Ｎ型Ｓｉ層１３の表面にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ₂）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜４１が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ゲート電極４３を形成する。 That is, as shown in FIGS. 8A and 8B, the gate insulating film 41 is formed on the surface of the N-type Si layer 13. The gate insulating film 41 is, for example, a silicon oxide film (SiO ₂ ) or silicon oxynitride film (SiON) formed by thermal oxidation, or a High-k material film. Next, a polysilicon (poly-Si) film is formed on the entire surface of the SOI substrate 10 on which the gate insulating film 41 is formed. The polysilicon film is formed by, for example, a CVD method. Here, impurities are introduced into the polysilicon film by ion implantation or in-situ to make the polysilicon film conductive. Next, the polysilicon film is partially etched by photolithography technique and etching technique to form the gate electrode 43.

次に、ゲート電極４３をマスクにＮ型Ｓｉ層１３に不純物をイオン注入し、熱処理を施して、ゲート電極の両側のＮ型Ｓｉ層１３にソース又はドレイン（以下、Ｓ／Ｄ層という。）４５を形成する。次に、ＳＯＩ基板１０上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜を部分的にエッチングして、ゲート電極４３を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層４５を底面とする第２のコンタクトホール（図示せず）とを形成する。そして、これらコンタクトホールの内部にＡｌ配線又はプラグ電極等を形成する。これにより、ゲート電極４３とＳ／Ｄ層４５とが層間絶縁膜上に引き出されて、ＭＯＳトランジスタが完成する。 Next, impurities are ion-implanted into the N-type Si layer 13 using the gate electrode 43 as a mask, heat treatment is performed, and a source or drain (hereinafter referred to as an S / D layer) is applied to the N-type Si layer 13 on both sides of the gate electrode. 45 is formed. Next, an interlayer insulating film (not shown) is formed on the SOI substrate 10, and the interlayer insulating film is partially etched to form a first contact hole (not shown) having the gate electrode 43 as a bottom surface. Then, a second contact hole (not shown) having the S / D layer 45 as a bottom surface is formed. Then, an Al wiring or a plug electrode is formed inside these contact holes. Thereby, the gate electrode 43 and the S / D layer 45 are drawn on the interlayer insulating film, and the MOS transistor is completed.

ところで、この第１実施形態では、Ｐ型Ｓｉ基板１上に、Ｐ型或いはイントリンジックのＳｉＧｅ層１１と、Ｎ型Ｓｉ層１３とをエピタキシャル成長後、支持体２２によりＮ型Ｓｉ層１３を保持する。そして、この状態のＰ型Ｓｉ基板を暗室（即ち、白色光が照射されない環境）に配置し、当該暗室において、少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液にてＳｉＧｅ層１１を電気化学的かつ選択的にエッチング除去している。これにより、Ｎ型Ｓｉ層のエッチングを十分に抑制することができ、その意図しない削れを十分に少なくすることができる。その理由は、以下の通りである。 By the way, in the first embodiment, after the P-type or intrinsic SiGe layer 11 and the N-type Si layer 13 are epitaxially grown on the P-type Si substrate 1, the N-type Si layer 13 is held by the support 22. To do. Then, the P-type Si substrate in this state is placed in a dark room (that is, an environment where no white light is irradiated), and in the dark room, at least one of HF and NH ₄ F, and etching containing HNO ₃ and H ₂ O. The SiGe layer 11 is electrochemically and selectively etched away with a liquid. Thereby, the etching of the N-type Si layer can be sufficiently suppressed, and the unintended shaving can be sufficiently reduced. The reason is as follows.

図９は、Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ積層構造のバンドアライメント図である。Ｐ−ＳｉはＰ型Ｓｉのことであり、ｉ−ＳｉＧｅはイントリンジックＳｉＧｅのことであり、Ｎ−ＳｉはＮ型Ｓｉのことである。図９に示すように、Ｐ−Ｓｉとｉ−ＳｉＧｅのバンドオフセットは、伝導帯側で小さく、価電子帯側で大きい。第１実施形態では、Ｓｉ基板１はＰ型ゆえにＳｉ基板１にホールが多数存在しており、Ｓｉ基板１とＳｉＧｅ層１１とが接触している状態では、Ｓｉ基板１からＳｉＧｅ層１１にホールが供給される。白色光が存在する環境（以下、非暗室という。）はもちろんのこと、電子・ホール対が発生しにくい暗室においても、室温であればＳｉ基板１からＳｉＧｅ層１１にホールが供給される。一方、図９に示すように、ｉ−ＳｉＧｅとＮ−Ｓｉとの間では、伝導帯側のバンドオフセットがほとんど無いため、Ｎ−ＳｉからＳｉＧｅへの電子拡散は非常に小さい。すなわち、Ｐ−Ｓｉからｉ−ＳｉＧｅにホールが拡散供給され、ｉ−ＳｉＧｅのＰ−Ｓｉ／ｉ−ＳｉＧｅ界面領域にホールが蓄積され、Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ間のＦｅｒｍｉ準位が一致する。 FIG. 9 is a band alignment diagram of a P-Si / i-SiGe / N-Si laminated structure. P-Si is P-type Si, i-SiGe is intrinsic SiGe, and N-Si is N-type Si. As shown in FIG. 9, the band offset between P-Si and i-SiGe is small on the conduction band side and large on the valence band side. In the first embodiment, since the Si substrate 1 is P-type, there are many holes in the Si substrate 1. When the Si substrate 1 and the SiGe layer 11 are in contact with each other, holes are formed from the Si substrate 1 to the SiGe layer 11. Is supplied. Holes are supplied from the Si substrate 1 to the SiGe layer 11 at room temperature, not only in an environment where white light exists (hereinafter referred to as a non-dark room) but also in a dark room where electron / hole pairs are unlikely to occur. On the other hand, as shown in FIG. 9, since there is almost no band offset on the conduction band side between i-SiGe and N-Si, the electron diffusion from N-Si to SiGe is very small. That is, holes are diffused and supplied from P-Si to i-SiGe, holes are accumulated in the P-Si / i-SiGe interface region of i-SiGe, and the Fermi standard between P-Si / i-SiGe / N-Si. The places match.

このため、第１実施形態において、ホールが蓄積されたＳｉＧｅ層１１はアノードと同じ役割をし、ＳｉＧｅ層１１がエッチング除去される。一方、Ｐ型Ｓｉ基板１とＮ型Ｓｉ層１３はカソードの役割をし、エッチング液からホールを受け取り、ＳｉＧｅ層１１にホールを供給する。このため、Ｐ型Ｓｉ基板１とＮ型Ｓｉ層１３とにおいては、ホール（結合電子欠如）が少なく、ＳｉＧｅ層１１を除去する際のＳｉのエッチング量は非常に小さいものとなる。
また、Ｓｉ層１３が種々のパターン形状を持つため、通常は、ＳｉＧｅエッチング除去のマージンを考慮し、オーバーエッチングを行っている。即ち、ＳｉＧｅ層１１を除去した後も、空洞部２５の内部に面するＰ型Ｓｉ基板１の表面とＳｉ層１３の裏面はエッチング液にさらされることになる。 Therefore, in the first embodiment, the SiGe layer 11 in which holes are accumulated plays the same role as the anode, and the SiGe layer 11 is removed by etching. On the other hand, the P-type Si substrate 1 and the N-type Si layer 13 act as a cathode, receive holes from the etching solution, and supply holes to the SiGe layer 11. For this reason, in the P-type Si substrate 1 and the N-type Si layer 13, there are few holes (bonding electron deficiency), and the etching amount of Si when removing the SiGe layer 11 becomes very small.
In addition, since the Si layer 13 has various pattern shapes, overetching is usually performed in consideration of the margin for SiGe etching removal. That is, even after the SiGe layer 11 is removed, the surface of the P-type Si substrate 1 facing the inside of the cavity 25 and the back surface of the Si layer 13 are exposed to the etching solution.

このとき、Ｓｉ層１３はＮ型ゆえに電子が多数存在しており、少数キャリアであるホールは少ないものとなっている。また、この第１実施形態では、ＳｉＧｅエッチング除去が暗室にて行われるため、電子・ホール対が発生しにくい状態となっている。つまり、Ｎ型Ｓｉ層１３においては、その導電型Ｎの選択と暗室処理とにより、少数キャリアであるホールの発生確率が低くなっている。さらに、Ｎ型Ｓｉ層１３の場合には、Ｐ型やイントリンジック型Ｓｉに比べると、ＨＮＯ₃からホールが注入されにくい。このため、Ｎ型Ｓｉ層１３のエッチング量は、ＳｉＧｅ層１１を除去した後（即ち、オーバエッチング時）も無視できる程度であり、長時間エッチング処理を行った場合でもＮ型Ｓｉ層１３のエッチング量を数ｎｍ以下に抑えることができる。 At this time, since the Si layer 13 is N-type, a large number of electrons are present, and the number of holes that are minority carriers is small. In the first embodiment, since the SiGe etching removal is performed in a dark room, it is difficult to generate electron / hole pairs. That is, in the N-type Si layer 13, the probability of generation of holes, which are minority carriers, is low due to the selection of the conductivity type N and the darkroom treatment. Further, in the case of the N-type Si layer 13, holes are less likely to be injected from HNO ₃ than P-type or intrinsic Si. For this reason, the etching amount of the N-type Si layer 13 is negligible even after the SiGe layer 11 is removed (that is, during over-etching). Even when the etching process is performed for a long time, the N-type Si layer 13 is etched. The amount can be suppressed to several nm or less.

なお、図９ではＳｉＧｅ層がイントリンジック（ｉ−）の場合について説明したが、上記のバンドオフセット及び電荷授受の傾向はＳｉＧｅ層がイントリンジックではなく、Ｐ型の場合も同様である。
このように、本発明の第１実施形態によれば、ＳｉＧｅ層１１を選択的にエッチングして除去する際に、Ｐ型Ｓｉ基板１からＳｉＧｅ層１１にホールを供給することができ、ＳｉＧｅ層１１のエッチングを促すことができる。また、Ｎ型Ｓｉ層１３においてホールは少数キャリアであり、しかも、暗室で処理されるため、ホールの供給先であるＳｉＧｅ層１１を完全に除去した後も、Ｓｉ層１３にホールが蓄積されることはない。従って、Ｓｉ層のエッチングを十分に抑制することができ、その意図しない削れを十分に少なくすることができる。これにより、Ｓｉ層１３の膜厚の均一性を向上させることができる。
この第１実施形態では、溝ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。また、ＳｉＯ₂膜３１が本発明の「絶縁膜」に対応している。 Although the case where the SiGe layer is intrinsic (i−) has been described with reference to FIG. 9, the above-described tendency of band offset and charge transfer is the same when the SiGe layer is not intrinsic but is P-type.
As described above, according to the first embodiment of the present invention, when the SiGe layer 11 is selectively removed by etching, holes can be supplied from the P-type Si substrate 1 to the SiGe layer 11. 11 etching can be promoted. Further, since holes are minority carriers in the N-type Si layer 13 and are processed in a dark room, holes are accumulated in the Si layer 13 even after the SiGe layer 11 to which holes are supplied is completely removed. There is nothing. Therefore, etching of the Si layer can be sufficiently suppressed, and unintended shaving can be sufficiently reduced. Thereby, the uniformity of the film thickness of the Si layer 13 can be improved.
In the first embodiment, the groove h corresponds to the “first groove” of the present invention, and the groove H corresponds to the “second groove” of the present invention. The SiO ₂ film 31 corresponds to the “insulating film” of the present invention.

（２）第２実施形態
上記の第１実施形態では、本発明の「Ｓｉ基板１」にＰ型のＳｉ基板１を用いる場合について説明したが本発明はこれに限られることはない。例えば、本発明の「Ｓｉ基板１」は高抵抗のＳｉ基板１であっても良い。即ち、図１０（ａ）に示すように、高抵抗Ｓｉ基板１上に、イントリンジックＳｉＧｅ層及びＮ型Ｓｉ層をエピタキシャル成長後、支持体によりＮ型Ｓｉ層を保持する。そして、この状態で少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液にてＳｉＧｅ層１１を電気化学的かつ選択的にエッチング除去しても良い。イントリンジックに近い高抵抗Ｓｉ基板１は、Ｐ型Ｓｉ基板１と比較して、ＳｉＧｅ層１１へのホール供給能力が小さいため、ＳｉＧｅ層のエッチングスピードは劣るが、Ｓｉ層１３はＮ型ゆえに電子が多数存在しており、少数キャリアであるホールは少ないものとなっている。従って、第１実施形態と同様、Ｎ型Ｓｉ層１３のエッチング量を数ｎｍ以下に抑えることができる。 (2) Second Embodiment In the first embodiment, the case where the P-type Si substrate 1 is used as the “Si substrate 1” of the present invention has been described, but the present invention is not limited to this. For example, the “Si substrate 1” of the present invention may be a high-resistance Si substrate 1. That is, as shown in FIG. 10A, after the intrinsic SiGe layer and the N-type Si layer are epitaxially grown on the high-resistance Si substrate 1, the N-type Si layer is held by the support. In this state, the SiGe layer 11 may be electrochemically and selectively removed by an etching solution containing at least one of HF and NH ₄ F and HNO ₃ and H ₂ O. The high resistance Si substrate 1 close to intrinsic is less in hole supply capability to the SiGe layer 11 than the P-type Si substrate 1, so the etching speed of the SiGe layer is inferior, but the Si layer 13 is N-type. There are many electrons and few holes are minority carriers. Therefore, as in the first embodiment, the etching amount of the N-type Si layer 13 can be suppressed to several nm or less.

また、この第２実施形態では、図１０（ａ）に示すように、ＳｉＧｅエッチング除去の際に、Ｓｉ基板１の裏面側から、又は／及び、Ｎ型Ｓｉ層１３の表面側から白色光を照射しても良い。これは、ＳｉＧｅ層１１のエッチングスピードの劣化を挽回するためである。上記のエッチング処理において、Ｓｉ基板１或いはＮ型Ｓｉ層に白色光を照射した場合には、図１０（ｂ）に示すように、Ｓｉ基板１或いはＮ型Ｓｉにおいて電子・ホール対が発生する。そして、発生した電子・ホール対のうち、電子はＨＮＯ₃に供給され、ホールはＳｉＧｅ層１１に運ばれるので、ＳｉＧｅ層１１のエッチングスピードを高めることができる。なお、ＳｉＧｅ層１１を除去した後（即ち、オーバエッチング時）も、空洞部２５の内部に面するＳｉ基板１の表面とＮ型Ｓｉ層の裏面はエッチング液にさらされる。このとき、Ｎ型Ｓｉ層１３において白色光の照射により発生したホールは、Ｎ型Ｓｉ層１３に注入されたホールは、（既に除去された）ＳｉＧｅ層１１には移動できないものの、Ｎ型Ｓｉ層１３の多数キャリアである電子と再結合して消滅することとなる。このため、ＳｉＧｅ層１１を除去した後も、Ｎ型Ｓｉ層１３のエッチング量を少なく抑えることができる。 In the second embodiment, as shown in FIG. 10A, white light is emitted from the back surface side of the Si substrate 1 and / or from the front surface side of the N-type Si layer 13 when the SiGe etching is removed. It may be irradiated. This is to make up for the deterioration in the etching speed of the SiGe layer 11. In the above etching process, when the Si substrate 1 or the N-type Si layer is irradiated with white light, electron / hole pairs are generated in the Si substrate 1 or the N-type Si as shown in FIG. Of the generated electron / hole pairs, electrons are supplied to HNO ₃ and holes are carried to the SiGe layer 11, so that the etching speed of the SiGe layer 11 can be increased. Even after the SiGe layer 11 is removed (that is, during overetching), the surface of the Si substrate 1 facing the inside of the cavity 25 and the back surface of the N-type Si layer are exposed to the etching solution. At this time, holes generated by irradiation of white light in the N-type Si layer 13 cannot be transferred to the (already removed) SiGe layer 11 while holes injected into the N-type Si layer 13 can be moved. It will recombine with electrons which are 13 majority carriers and disappear. For this reason, the etching amount of the N-type Si layer 13 can be reduced even after the SiGe layer 11 is removed.

このように、本発明の第２実施形態によれば、第１実施形態と同様、Ｎ型Ｓｉ層１３においてホールは少数キャリアであり、ホールの供給先であるＳｉＧｅ層１１を完全に除去した後も、Ｓｉ層１３にホールが蓄積されることはない。また、エッチングスピードの向上等を目的に白色光を照射した場合でも、発生したホールは多数キャリアである電子と再結合して消滅することとなるので、Ｓｉ層１３にホールは蓄積されない。従って、第１実施形態と同様の効果を得ることができる。
この第２実施形態における本発明との対応関係は、第１実施形態と同じである。 Thus, according to the second embodiment of the present invention, as in the first embodiment, holes are minority carriers in the N-type Si layer 13, and after the SiGe layer 11 to which holes are supplied is completely removed. However, no holes are accumulated in the Si layer 13. Even when white light is irradiated for the purpose of improving the etching speed or the like, the generated holes are recombined with the majority carrier electrons and disappear, so that no holes are accumulated in the Si layer 13. Therefore, the same effect as the first embodiment can be obtained.
The correspondence relationship with the present invention in the second embodiment is the same as in the first embodiment.

（３）第３実施形態
上述の第１、第２実施形態では、Ｓｉ基板１上にＳｉＯ₂膜３１を介してＳｉ層１３を配置する場合について説明した。ＳＢＳＩ法を用いることにより、ＳｉＯ₂膜３１とＳｉ層１３とからなるＳＯＩ構造をＳｉ基板１上の必要な場所にのみ形成することができる。しかしながら、本発明のＳＯＩ構造はこれに限られることはない。例えば、Ｓｉ基板１上に、ＳｉＯ₂膜５１と、ポリシリコン膜５３と、ＳｉＯ₂膜５１と、Ｓｉ層１３とを順次配置したＳＯＩ構造であっても良い。このような構造であれば、ポリシリコン膜５３をバックゲート電極に用いることができる。 (3) Third Embodiment In the first and second embodiments described above, the case where the Si layer 13 is disposed on the Si substrate 1 via the SiO ₂ film 31 has been described. By using the SBSI method, an SOI structure composed of the SiO ₂ film 31 and the Si layer 13 can be formed only at a necessary place on the Si substrate 1. However, the SOI structure of the present invention is not limited to this. For example, an SOI structure in which the SiO ₂ film 51, the polysilicon film 53, the SiO ₂ film 51, and the Si layer 13 are sequentially arranged on the Si substrate 1 may be used. With such a structure, the polysilicon film 53 can be used for the back gate electrode.

図１１（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図１１において、図１〜図８と同一の構成を有する部分には、同一の符号を付し、その詳細な説明は省略する。
図１１（ａ）において、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する工程までは、第１実施形態と同じである。この第３実施形態では、空洞部２５の形成後、Ｓｉ基板１を熱酸化して空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層１３の下面にそれぞれＳｉＯ₂膜５１を形成する。続いて、図１１（ａ）に示すように、例えば、Ｓｉ基板１上にポリシリコン膜５３を形成して空洞部を完全に埋め込むと共に、ポリシリコン膜５３にｐ型不純物又はｎ型不純物を導入する。ポリシリコン膜５３の形成は例えばＣＶＤで行い、ポリシリコン膜５３へのｐ型不純物又はｎ型不純物の導入は例えばｉｎ−Ｓｉｔｕで行う。 11A and 11B are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention. 11, parts having the same configurations as those in FIGS. 1 to 8 are denoted by the same reference numerals, and detailed description thereof is omitted.
In FIG. 11A, the process up to the step of forming the cavity 25 between the Si layer 13 and the Si substrate 1 is the same as in the first embodiment. In the third embodiment, after the cavity 25 is formed, the Si substrate 1 is thermally oxidized to form SiO ₂ films 51 on the upper surface of the Si substrate 1 facing the inside of the cavity 25 and the lower surface of the Si layer 13, respectively. . Subsequently, as shown in FIG. 11A, for example, a polysilicon film 53 is formed on the Si substrate 1 to completely fill the cavity, and p-type impurities or n-type impurities are introduced into the polysilicon film 53. To do. The polysilicon film 53 is formed by, for example, CVD, and p-type impurities or n-type impurities are introduced into the polysilicon film 53 by, for example, in-situ.

なお、本発明では、ポリシリコン膜の代わりに、例えば金属膜を用いて空洞部２５を埋め込んでも良い。これにより、空洞部２５内にポリシリコン膜５３又は金属膜からなるバックゲート電極を形成することができる。
次に、ポリシリコン膜５３に対して例えば異方性のエッチングを行い、空洞部以外のＳｉ基板１上からポリシリコン膜５３を取り除く。そして、Ｓｉ基板１上にＳｉＯ₂膜３３（図７参照。）を形成してＳｉＧｅエッチング除去用の溝を完全に埋め込む。次に、Ｓｉ基板１上のＳｉＯ₂膜３３を例えばＣＭＰにより平坦化しながら除去し、さらに、Ｓｉ₃Ｎ₄膜１９（図６参照。）、ＳｉＯ₂膜１７（図６参照。）をエッチングして除去し、Ｓｉ層１３の表面を露出させる。Ｓｉ₃Ｎ₄膜１９及びＳｉＯ₂膜１７のエッチング方法は例えば第１実施形態と同じである。これにより、バルクのＳｉ基板１上に、ＳｉＯ₂膜５１と、ポリシリコン膜５３と、ＳｉＯ₂膜（即ち、ＢＯＸ層）５１と、Ｓｉ層（即ち、ＳＯＩ層）１３とからなるＳＯＩ構造を有するＳＯＩ基板１０´が完成する。 In the present invention, the cavity 25 may be embedded using, for example, a metal film instead of the polysilicon film. Thereby, a back gate electrode made of the polysilicon film 53 or the metal film can be formed in the cavity 25.
Next, for example, anisotropic etching is performed on the polysilicon film 53 to remove the polysilicon film 53 from the Si substrate 1 other than the cavity. Then, a SiO ₂ film 33 (see FIG. 7) is formed on the Si substrate 1 to completely fill the SiGe etching removal groove. Next, the SiO ₂ film 33 on the Si substrate 1 is removed while being flattened by CMP, for example, and the Si ₃ N ₄ film 19 (see FIG. 6) and the SiO ₂ film 17 (see FIG. 6) are etched. The surface of the Si layer 13 is exposed. The etching method of the Si ₃ N ₄ film 19 and the SiO ₂ film 17 is the same as that of the first embodiment, for example. As a result, an SOI structure composed of the SiO ₂ film 51, the polysilicon film 53, the SiO ₂ film (that is, the BOX layer) 51, and the Si layer (that is, the SOI layer) 13 is formed on the bulk Si substrate 1. The SOI substrate 10 ′ having it is completed.

次に、このＳＯＩ基板１０´にＭＯＳトランジスタを形成する。即ち、図１１（ａ）に示すように、Ｓｉ層１３の表面にゲート絶縁膜４１を形成する。次に、このゲート絶縁膜４１が形成されたＳＯＩ基板１０´上の全面にポリシリコン膜を形成する。第１実施形態と同様、ポリシリコン膜にはｐ型不純物又はｎ型不純物を導入する。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ゲート絶縁膜４１上にゲート電極４３を形成する。その後、第１実施形態と同様、例えばゲート電極４３をマスクにＳｉ層１３に不純物をイオン注入し、熱処理を施して、ゲート電極４３の両側のＳｉ層１３にＳ／Ｄ層４５を形成する。 Next, a MOS transistor is formed on the SOI substrate 10 '. That is, as shown in FIG. 11A, the gate insulating film 41 is formed on the surface of the Si layer 13. Next, a polysilicon film is formed on the entire surface of the SOI substrate 10 ′ on which the gate insulating film 41 is formed. As in the first embodiment, p-type impurities or n-type impurities are introduced into the polysilicon film. Next, the polysilicon film is partially etched by a photolithography technique and an etching technique to form a gate electrode 43 on the gate insulating film 41. Thereafter, as in the first embodiment, for example, impurities are ion-implanted into the Si layer 13 using the gate electrode 43 as a mask, and heat treatment is performed to form the S / D layer 45 in the Si layer 13 on both sides of the gate electrode 43.

次に、図１１（ａ）に示すように、フォトリソグラフィー及びエッチング技術により、Ｓ／Ｄ層４５のうちの少なくとも一方を部分的にエッチングして、ポリシリコン膜５３を底面の一部とする開口部ｈ１を形成する。次に、この開口部ｈ１を埋め込むようにＳＯＩ基板１０´上に層間絶縁膜を形成する。層間絶縁膜は例えばＳｉＯ₂膜である。そして、層間絶縁膜の表面を例えばＣＭＰにより平坦化する。次に、図１１（ｂ）に示すように、層間絶縁膜６１を部分的にエッチングして、ゲート電極４３を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層４５を底面とする第２のコンタクトホールＨ２と、ポリシリコン膜５３を底面とする第３のコンタクトホールＨ３とを形成する。ここで、コンタクトホールＨ３は、層間絶縁膜６１によって埋め込まれている開口部ｈ１の内側に形成する。その後、コンタクトホールＨ２、Ｈ３等の内部に配線部材（例えば、Ａｌ配線又はプラグ電極等）をそれぞれ形成する。これにより、ポリシリコン膜５３を層間絶縁膜６１上に引き出すことができ、Ａｌ配線又はプラグ電極を介して、ポリシリコン膜５３の電位を所望の値に設定することができる。 Next, as shown in FIG. 11A, at least one of the S / D layers 45 is partially etched by photolithography and etching techniques so that the polysilicon film 53 is a part of the bottom surface. The part h1 is formed. Next, an interlayer insulating film is formed on the SOI substrate 10 ′ so as to fill the opening h1. The interlayer insulating film is, for example, a SiO ₂ film. Then, the surface of the interlayer insulating film is planarized by, for example, CMP. Next, as shown in FIG. 11B, the interlayer insulating film 61 is partially etched to form a first contact hole (not shown) having the gate electrode 43 as a bottom surface and an S / D layer 45. A second contact hole H2 having a bottom surface and a third contact hole H3 having a polysilicon film 53 as a bottom surface are formed. Here, the contact hole H <b> 3 is formed inside the opening h <b> 1 embedded with the interlayer insulating film 61. Thereafter, wiring members (for example, Al wiring or plug electrodes) are formed inside the contact holes H2, H3, and the like. As a result, the polysilicon film 53 can be drawn on the interlayer insulating film 61, and the potential of the polysilicon film 53 can be set to a desired value via the Al wiring or the plug electrode.

例えば、Ａｌ配線又はプラグ電極を介して、層間絶縁膜６１上に引き出したポリシリコン膜５３を（同じく層間絶縁膜６１上に形成される）任意の配線に接続することにより、ポリシリコン膜５３の電位を所望の値に設定することができる。一例を挙げると、任意の配線として、ＭＯＳトランジスタのゲート電極43に繋がる配線、或いは、ＭＯＳトランジスタのＳ／Ｄ層４５の一方に繋がる配線を選択することができる。その場合は、ポリシリコン膜５３の電位をゲート電位、或いは、ソース電位又はドレイン電位に設定することができる。
このように、本発明の第３実施形態によれば、ＳｉＯ₂膜５１と、ポリシリコン膜５３と、ＳｉＯ₂膜（即ち、ＢＯＸ層）５１と、Ｓｉ層（即ち、ＳＯＩ層）１３とからなるＳＯＩ構造をＳｉ基板１上の必要な場所にのみ形成することができる。また、ポリシリコン膜５３を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタ等の閾値電圧を制御することができる。 For example, by connecting the polysilicon film 53 drawn out on the interlayer insulating film 61 to an arbitrary wiring (also formed on the interlayer insulating film 61) via an Al wiring or a plug electrode, The potential can be set to a desired value. For example, a wiring connected to the gate electrode 43 of the MOS transistor or a wiring connected to one of the S / D layers 45 of the MOS transistor can be selected as an arbitrary wiring. In that case, the potential of the polysilicon film 53 can be set to the gate potential, the source potential, or the drain potential.
As described above, according to the third embodiment of the present invention, the SiO ₂ film 51, the polysilicon film 53, the SiO ₂ film (that is, the BOX layer) 51, and the Si layer (that is, the SOI layer) 13 are used. The SOI structure to be formed can be formed only on a necessary place on the Si substrate 1. Further, the polysilicon film 53 can be used as, for example, a back gate electrode. In this case, the threshold voltage of the MOS transistor or the like can be controlled by the back gate bias.

この第３実施形態では、ＳｉＯ₂膜５１が本発明の「絶縁膜」に対応し、ポリシリコン膜５３が本発明の「導電膜」に対応している。また、開口部ｈ１が本発明の「第１の開口部」に対応し、コンタクトホールＨ３が本発明の「第２の開口部」に対応している。その他の対応関係は第１、第２実施形態と同じである。
なお、上記の第１〜第３実施形態では、ＳｉＧｅ層１１をエッチングするために使用する薬液（即ち、エッチング液）としてフッ硝酸溶液を用いる場合について説明したが、本発明で使用可能なエッチング液はこれに限られることはない。上記エッチング液として、例えば、ＣＨ₃ＣＯＯＨと、少なくともＨＦ又はＮＨ₄Ｆのいずれか一方と、ＨＮＯ₃及びＨ₂Ｏを含むエッチング液を使用しても良い。このようなエッチング液でも、ＳｉＧｅの方がＳｉよりもエッチングレートが大きいので、Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。 In the third embodiment, the SiO ₂ film 51 corresponds to the “insulating film” of the present invention, and the polysilicon film 53 corresponds to the “conductive film” of the present invention. The opening h1 corresponds to the “first opening” of the present invention, and the contact hole H3 corresponds to the “second opening” of the present invention. Other correspondences are the same as those in the first and second embodiments.
In the first to third embodiments described above, the case where the fluoric nitric acid solution is used as the chemical solution (that is, the etching solution) used for etching the SiGe layer 11 has been described, but the etching solution that can be used in the present invention. Is not limited to this. As the etching solution, for example, an etching solution containing CH ₃ COOH, at least one of HF or NH ₄ F, and HNO ₃ and H ₂ O may be used. Even with such an etchant, since SiGe has a higher etching rate than Si, it is possible to etch and remove only the SiGe layer 11 while leaving the Si layer 13.

第１実施形態に係る半導体装置の製造方法を示す図（その１）。FIG. 3 is a view showing the method for manufacturing a semiconductor device according to the first embodiment (No. 1). 第１実施形態に係る半導体装置の製造方法を示す図（その２）。FIG. 6 is a diagram (No. 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 第１実施形態に係る半導体装置の製造方法を示す図（その３）。3A and 3B are diagrams illustrating the method for manufacturing a semiconductor device according to the first embodiment (No. 3). 第１実施形態に係る半導体装置の製造方法を示す図（その４）。4A and 4B are diagrams illustrating the method for fabricating a semiconductor device according to the first embodiment (No. 4). 第１実施形態に係る半導体装置の製造方法を示す図（その５）。FIG. 5 is a view showing the method for manufacturing a semiconductor device according to the first embodiment (No. 5). 第１実施形態に係る半導体装置の製造方法を示す図（その６）。FIG. 6 is a view showing the method for manufacturing a semiconductor device according to the first embodiment (No. 6). 第１実施形態に係る半導体装置の製造方法を示す図（その７）。FIG. 7 is a view showing the method for manufacturing a semiconductor device according to the first embodiment (No. 7). 第１実施形態に係る半導体装置の製造方法を示す図（その８）。FIG. 8 is a view showing the method for manufacturing a semiconductor device according to the first embodiment (No. 8). Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ積層構造のバンドアライメントを示す図。The figure which shows the band alignment of a P-Si / i-SiGe / N-Si laminated structure. 第２実施形態に係る半導体装置の製造方法及びバンドアライメントを示す図。The figure which shows the manufacturing method and band alignment of the semiconductor device which concern on 2nd Embodiment. 第３実施形態に係る半導体装置の製造方法を示す図。FIG. 6 is a view showing a method for manufacturing a semiconductor device according to a third embodiment. 本発明者が見出したＳｉＧｅ層のエッチングメカニズムを示す図。The figure which shows the etching mechanism of the SiGe layer which this inventor discovered. ｉ−ＳｉＧｅ及びｉ−Ｓｉのエネルギー準位の違いを示す図。The figure which shows the difference in the energy level of i-SiGe and i-Si.

Explanation of symbols

１Ｓｉ基板、１１ＳｉＧｅ層、１３Ｓｉ層（ＳＯＩ層）、１７、２１、３３ＳｉＯ₂膜、１９Ｓｉ₃Ｎ₄膜、２２支持体、２５空洞部、３１、５３ＳｉＯ₂膜（ＢＯＸ層）、４１ゲート絶縁膜、４３ゲート電極、４５Ｓ／Ｄ層、５５ポリシリコン膜、ｈ、Ｈ溝、ｈ１開口部、Ｈ２、Ｈ３コンタクトホール 1 Si substrate, 11 SiGe layer, 13 Si layer (SOI layer), 17, 21, 33 SiO ₂ film, 19 Si ₃ N ₄ film, 22 support, 25 cavity, 31, 53 SiO ₂ film (BOX layer) 41 gate insulating film, 43 gate electrode, 45 S / D layer, 55 polysilicon film, h, H groove, h1 opening, H2, H3 contact hole

Claims

Forming a P-type or intrinsic first semiconductor layer on a P-type semiconductor substrate;
Forming an N-type second semiconductor layer on the first semiconductor layer;
Forming a cavity between the second semiconductor layer and the semiconductor substrate by etching and removing the first semiconductor layer under the second semiconductor layer. Device manufacturing method.

In the step of forming the cavity,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate on which the second semiconductor layer is formed is disposed in a dark room, and the first semiconductor layer is removed by etching.

Forming an intrinsic first semiconductor layer on a high-resistance semiconductor substrate;
Forming an N-type second semiconductor layer on the first semiconductor layer;
Forming a cavity between the second semiconductor layer and the semiconductor substrate by etching and removing the first semiconductor layer under the second semiconductor layer. Device manufacturing method.

In the step of forming the cavity,
4. The method of manufacturing a semiconductor device according to claim 3, wherein the first semiconductor layer is removed by etching while irradiating the back surface of the semiconductor substrate with white light having a wavelength of 1 [mu] m or less.

In the step of forming the cavity,
4. The method of manufacturing a semiconductor device according to claim 3, wherein the first semiconductor layer is removed by etching while irradiating the surface of the second semiconductor layer with white light having a wavelength of 1 μm or less. 5. .

In the step of forming the cavity,
The first semiconductor layer is removed by electrochemical etching using an etchant containing at least one of HF and NH ₄ F and HNO ₃ and H ₂ O. The method for manufacturing a semiconductor device according to claim 5.

In the step of forming the cavity,
The first semiconductor layer is removed by electrochemical etching using an etchant containing CH ₃ COOH, at least one of HF or NH ₄ F, and HNO ₃ and H ₂ O. A method for manufacturing a semiconductor device according to any one of claims 1 to 5.

Between the step of forming the second semiconductor layer and the step of forming the cavity,
Etching the second semiconductor layer and the first semiconductor layer to form a first groove penetrating the second semiconductor layer and the first semiconductor layer;
Forming a support for supporting the second semiconductor layer in at least the first groove;
8. The method according to claim 1, further comprising a step of etching at least the second semiconductor layer to form a second groove exposing the first semiconductor layer. Semiconductor device manufacturing method.

The method for manufacturing a semiconductor device according to claim 8, further comprising a step of forming an insulating film in the cavity and embedding the cavity.

Forming an insulating film on the upper surface of the semiconductor substrate facing the inside of the cavity and the lower surface of the second semiconductor layer while leaving the cavity,
The method for manufacturing a semiconductor device according to claim 8, further comprising: forming a conductive film in the cavity and filling the cavity after the insulating film is formed.

After the step of forming the conductive film and filling the cavity,
Forming a MOS transistor in the second semiconductor layer;
Partially etching at least one of a source or a drain of the MOS transistor to form a first opening having the conductive film as a part of a bottom surface;
Forming an interlayer insulating film on the semiconductor substrate so as to embed the first opening;
Partially etching the interlayer insulating film to form a second opening inside the first opening, the conductive film being a part of a bottom surface;
The method of manufacturing a semiconductor device according to claim 10, further comprising: embedding a wiring member in the second opening.

The method of manufacturing a semiconductor device according to claim 1, wherein the first semiconductor layer includes SiGe, and the semiconductor substrate and the second semiconductor layer include Si.