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JP2009170081A - メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法 - Google Patents

メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法 Download PDF

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Abstract

【課題】メモリ・デバイス内のメモリ・セルを構成するトランジスタのボディ領域の履歴効果が引き起こすセルの不安定性により通常の使用中に誤動作するかもしれない欠陥メモリ・セルの検出のための信頼できる効果的で現実的な（テスト時間に関して）メカニズムを用いて、セルの安定性をテストするデータ処理装置と方法を提供すること。
【解決手段】テスト・パターンにより発行される各ライト・アクセス要求に応答して、テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を使用して、メモリ・セルに対してライト動作直後に、同一のメモリ・セルに対してダミー・リード動作を続け、最悪の場合の状況を確実にシミュレートして、欠陥メモリ・セルを検出する。
【選択図】図４

Description

本発明は、メモリ・デバイス内のメモリ・セルの安定性をテストするためのデータ処理装置および方法に関する。
メモリ・デバイスは、一般的にメモリ・セルのアレイとして形成される。各メモリ・セルは、一般的にトランジスタ等の複数の構成要素から形成され、これら個々の構成要素は種々の方法で構成してもよい。一つの公知の方法は、基板から絶縁されたボディ領域を有するトランジスタを使用してセルを形成するステップを含む。ボディ領域は、トランジスタのゲートの下のトランジスタのソースとドレインとの間にチャネルが形成されるチャネル物質を含む。基板から絶縁されたボディ領域を有するトランジスタを使用することにより、導電基板上にチャネル物質が形成される非絶縁技術から形成されたトランジスタと比較した場合、この方法がトランジスタ端子上の容量性負荷を減少させることが発見された。この容量性負荷の減少によって、トランジスタのスイッチング速度の増加やより少ない電力消費を達成できる。
基板から絶縁されたボディ領域を有するトランジスタを製造するのに用いられる一つの公知技術は、シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）（ＳＯＩ）と呼ばれ、この技術では、ＳＯＩチャネル物質が酸化物絶縁層の上に薄い表面のシリコン層の領域内に形成されトランジスタのゲートの下に配置されて、基板への抵抗性リークと基板による容量性負荷を減少させる。その結果として、このボディ領域は、どの既存の電圧にもバイアスされず、その電圧は、ダイオード・リーク、ゲート、ドレインまたはソースとの結合容量、インパクト・イオン化等によって生じる電荷に応じて変化する。その上、ボディ領域上の電圧は、前の回路活動に依存し、これは、一般的に「履歴効果」と呼ばれる。ボディ電圧のどんな変化も一般的にトランジスタの閾値電圧を変化させるためトランジスタを流れる電流やトランジスタのスイッチング速度を変化させるので、ボディ領域上のこの電圧変化は、このようなトランジスタを使用して構成されるメモリ・セルの振舞いに影響を与える。
このようなトランジスタを使用してメモリ・デバイスのメモリ・セルを形成するとき、上記のボディ領域の履歴効果が、ある状況において、メモリ・セルの安定性に悪影響を与えることが発見された。重要なことは、個々のメモリ・セルのためのメモリ・デバイスを製造するときに、データの有効な保持を確実にするのに必要な安定性（安定性は、時々、スタティック・ノイズ・マージン（ＳＮＭ）に関して測定される）を有するが、ライト動作に許容される時間内に、セル内に新しいデータ値の記憶を確実にするのに必要なライト能力（ＷＭ）をも有することである。基板から絶縁されたボディ領域を有するトランジスタの使用から生じるスイッチング速度増加や電力消費減少特性によって、明らかにこのようなトランジスタの使用を非常に魅力的にしたが、このような履歴効果の許容できない悪影響にさらされているメモリ・デバイス内のどのメモリ・セルの存在も検出することが重要であり、そうしなければ、それらのメモリ・セルは、使用中に機能しなくなるかもしれない。一般的には、メモリ・デバイスは、欠陥があることが識別されたメモリ・セルの代りのものに切り替え可能な多数の冗長なメモリ・セルで構成されているので、このような不安定なメモリ・セルが製造時に識別されれば、冗長なメモリ・セルは、それらの代わりに切り替えられてメモリ・デバイスが正しく動作することを確実にできる。
したがって、メモリ・デバイスに多数のテストを実行して製造時に欠陥メモリ・セルを識別しようとすることは公知であり、一つのカテゴリのこのような欠陥セルが前記履歴効果により所定レベル以下に安定性が低下したメモリ・セルである。
欠陥セルを識別しようとする実行可能なテストの一つのタイプは、欠陥セルを検出しようとして多数のテスト・パターンが実行されるビルト・イン・セルフ・テスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）（ＢＩＳＴ）の形をとる。各テスト・パターンにより、一般的には、一連のアクセス要求がメモリ・デバイスに対して発行される。基板から絶縁されたボディ領域を有するトランジスタについては、このようなトランジスタを使用して構成されたメモリ・セルの安定性が、ライト動作実行直後にその最低点にあること、および時間と共にボディ領域上の電圧が再び安定化しメモリ・セルの安定性を増加させることが発見された。通常の使用中に、ライト動作の終りにおけるメモリ・セルのこの不安定性は、いくつかのメモリ・セルにおいてライト動作直後にそのメモリ・セルに対するリード動作が続くと、そのメモリ・セルの欠陥を引き起こすかもしれない。リード動作自体がデータを正しくリードしても、それがリード動作中にメモリ・セル内に記憶されたデータ値をフリップさせるかもしれないので、このメモリ・セルからの後続のリード動作は、誤ったデータを得るだろう。
テスト時間とコストを最小に保つためには、メモリ・デバイス内の種々の欠陥を検出するために使用できるテスト・パターンを使用することが望ましい。したがって、一つの公知の先行技術は、上記のセルの安定性問題のためのテストするときに他の欠陥を検出するために開発された既存のテスト・パターンを使用するステップを含む。このようなテスト・パターンは、特定のメモリ・セルへのライト、その後テスト中にそのメモリ・セルからの一回目のリードをし、その後そのメモリ・セルから２回目のリードをすることができるので、不安定なメモリ・セルを検出するのに必要なライト、リード、リード・パターンを実装するけれども、最初のライト動作と後続のリード動作の一回目との間の時間の長さは、使用される特定テスト・パターンにより変化する。最初のライト動作と後続のリード動作の一回目との間の間隔が長くなればなるほど、ボディ領域の電圧が再び安定化してメモリ・セルの安定性を増加するので、メモリ・セルがフリップする可能性は少なくなる。したがって、このような既存のテスト・パターンを使用しても、履歴効果による最悪の安定性が実際には存在しないので、このようなアプローチは、履歴効果が引き起こす安定性問題により使用中に誤動作するかもしれない全てのメモリ・セルを識別しないだろう。
代わりのアプローチは、履歴効果が引き起こす安定性問題をテストするためだけの専用のテスト・パターンを開発することである。具体的には、全てのライト動作直後に同一アドレスの二つのリード動作が続く（または少なくとも１回目のリード動作がライト動作直後に続く）テスト・パターンが開発される。しかし、前述のように、多くのアプリケーションにおいてこの特定の安定性問題をテストするためだけの専用のテスト・パターンを開発することは、別のテスト・パターンの作成に要する時間と、この追加の別のテストを実行しなければならない結果として各メモリ・デバイスのための全テスト時間の増加の両方があまりにも大きいと判断されることがよくある。
ＩＢＭにより開発された代わりのアプローチは、ＩＢＭにより「フラッド・モード（ｆｌｏｏｄ ｍｏｄｅ）」と呼ばれ、ＳＯＩトランジスタの安定性をテストするために使用されている。このフラッド・モードにより、ライト動作は、通常の方法でメモリ・アレイ内の特定のワード・ラインを選択し、それからメモリ・アレイ内のアドレスされた列に接続されたビット・ラインの一つの電圧を下げることにより開始される。しかし、ライト動作が完了したとき、そのビット・ラインは、ライト動作の通常の方法でプリチャージされ論理１レベルに戻り、一方ワード・ラインは、イネーブルされ続け、その結果としてビット・ラインの両方が論理１電圧レベルにプリチャージされ、ワード・ラインが依然としてイネーブルされている状態が生じる。これは履歴効果に関する最も不安定な状態を意味する。したがって、この状態が所定の時間の間維持され、メモリ・セルの安定性が許容レベルより低ければ、セル内のデータ値がフラッド・モード期間中にフリップする可能性がある。その後、メモリ内に記憶されたデータは、リード動作に左右され、メモリ・セルからリードされるデータ値がメモリ・セルへライトされるデータ値と同一であるかどうかが決定される。同一でない場合は、メモリ・セルは欠陥のあるものとして識別される。
このアプローチには多くの問題がある。一つの欠点は、メモリ・セルへのストレスがフラッド・モード期間に依存し、このタイミングをシリコン上で調整することが困難なことである。フラッド・モードがあまりにも短い時間だけ維持されると、いくつかの不安定なメモリ・セルが検出されず、反対にフラッド・モードがあまりにも長く維持されれば、通常の動作中の実際の欠陥メモリ・セルよりも多くのメモリ・セルが検出される。さらに、フラッド・モードを実行するために各ライト動作の最後に経過する時間により、このようなアプローチは望ましいものよりも長いテスト動作を引き起こす。
ＳＯＩトランジスタ等を使用して構成されたメモリ・セルは、ボディ領域の履歴効果の結果として、セルの不安定性がライト動作直後に最悪であって、その後時間と共に改善されるセルの安定性の問題を有するけれども、このようなセルの安定性の問題は、このようなトランジスタを使用するメモリ・セルに限られるものではなく、より一般的に、上記問題は、ライト動作によりセルの安定性が悪影響を受けるどのメモリ・セルにも関連して明らかにすることができる。
したがって、メモリ・デバイス内のメモリ・セルの安定性をテストするための技法、特にライト動作後のセルの不安定性についてテストするための改良された技法を提供することが望ましい。
第１の面から見れば、本発明は、データ値を記憶するためのメモリ・セルのアレイを有するメモリ・デバイスと、テストの動作モード中に用いて、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために、一つまたはそれ以上のテスト・パターンを実行するテスト回路であって、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させる前記テスト回路と、前記テストの動作モード中に用いて、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生させるダミー・リード制御回路であって、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続ける前記ダミー・リード制御回路とを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つデータ処理装置を提供する。
本発明によれば、ダミー・リード制御回路は、テストの動作モード中にテスト・パターンの部分として発行されるライト・アクセス要求に応答して、メモリ・デバイス内で行われる動作を変更するために設けられる。具体的には、ダミー・リード制御回路が、テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生し、ライト・アクセス要求に応答して、ライト・アクセス要求により指定されるメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルに対してライト動作を実行させ、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続ける。注意すべき重要なことは、このダミー・リード動作がテスト・パターンにより指定されず、テスト回路が決してダミー・リード動作の結果を使用しないことである。実際、一実施例において、ダミー・リード動作は、メモリ・デバイス外部のデータ処理装置の部分に対して隠されている。しかし、ダミー・リード動作は、ライト動作直後に実行されるので、アドレスされたメモリ・セルの安定性が最低点にある時にリード動作が起る。このようなダミー・リード動作が行われたメモリ・セルが通常の使用中のライト動作後に許容できないほど不安定になるため、メモリ・セルの欠陥の可能性があると、このダミー・リード動作は、メモリ・セルの記憶状態をフリップさせる。メモリ・セルのこのようなフリップが起こると、テスト回路により実行される一つまたはそれ以上のテスト・パターンの部分として実行されるそのメモリに対する後のリード動作により検出できるが、その理由は、後のリード動作が起るときに、リードされるデータ値がそのメモリ・セルに前にライトされたデータ値と異なるからである。
したがって、本発明の使用により、ダミー・リード動作がライトされたばかりのメモリ・セルに対してそのメモリ・セルが最も不安定なときに実行されるので、このダミー・リード動作は、そのメモリ・セルにセルの安定性に関するストレスを加える役に立つ。したがって、ライト動作後のセルの不安定性によりそのメモリ・セルが通常の動作中に機能しなくなる可能性があると、テストの動作モード中にこのダミー・リード動作を使用することにより、一つまたはそれ以上のテスト・パターンの実行中に後のリード動作が実行されたときに、メモリ・セルは機能しなくなってテスト回路により欠陥メモリ・セルとして検出される。
さらに、ダミー・リード動作は、ダミー・リード制御回路により直接実行され、ダミー・リード制御回路は、一つまたはそれ以上のテスト・パターンにより指定される全てのライト動作を、ライト動作およびダミー・リード動作（増加された周波数の内部クロック信号を生成することにより容易に可能である）に実際に置き換えるので、ライト動作後のセルの不安定性から生じる特定の安定性問題をテストするためだけに専用のテスト・パターンを生成する必要がなく、メモリ・デバイス内の他の欠陥を識別するのにも使用される既存のテスト・パターンを使用してもこの特定の安定性問題を効果的にテストできる。ダミー・リード動作が各ライト動作直後に続くので、このテストは、通常の使用中に起り得る最悪の場合の状況を確実にシミュレートするため、欠陥セルを確実に識別できる。
したがって、本発明の解決手段は、安定性問題をテストするためだけの専用のテスト・パターンを開発するコストおよびテスト時間の大きな増加なしに、ライト動作後のセルの不安定性により通常の使用中に機能しないかもしれないメモリ・セルを検出するための非常に信頼できる効果的なメカニズムを提供する。こうしていくつかの先行技術の技法は、コストや時間がかかるため、多くのテスト・システムにおける使用が非現実的であったが、本発明の技法は、このような問題に悩まされることがないので、このような不安定なメモリ・セルの存在をテストするためのより現実的なアプローチを提供する。
ライト動作直後のセルの不安定性（その後時間と共にセルがより安定になる）は、種々のタイプのメモリ・セルに起るかもしれない。しかし、一実施例において、各メモリ・セルは、基板から絶縁されたボディ領域を有する少なくとも一つのトランジスタを含み、ライト動作後のセルの不安定性は、ボディ領域の履歴効果によって引き起こされる。一特定実施例において、メモリ・セルはＳＯＩトランジスタから形成される。
ダミー・リード制御回路は、種々の方法で構成してよい。しかし、一実施例において、ダミー・リード制御回路は、テスト・モード・クロック信号から内部クロック信号を発生するためのクロック周波数逓倍回路と、内部クロック信号および各ライト・アクセス要求により供給されるライト・イネーブル信号から、一つの内部ライト・イネーブル信号を発生するためのライト制御信号発生回路を含み、前記内部ライト・イネーブル信号は、前記内部クロックの少なくとも一つのサイクルについてセットされて前記ライト動作を実行させ、前記内部クロックの少なくとも一つの後続サイクル中にクリアされて前記ダミー・リード動作を実行させる。一特定実施例において、内部ライト・イネーブル信号は論理０レベルにセットされ、その後論理１レベルにクリアされるが、代わりの実施例においては、当然、ライト・イネーブル信号が論理１レベルにセットされ論理０レベルにクリアされるように構成できる。
クロック周波数逓倍回路は、種々の方法で内部クロック信号を生成してよい。一特定実施例において、クロック周波数逓倍回路は、供給されたテスト・モード・クロック信号から内部クロック信号を発生するためのクロック・ポンピング（ｃｌｏｃｋ ｐｕｍｐｉｎｇ）回路として形成される。
一実施例において、クロック周波数逓倍回路は、テスト・モード・クロック信号の周波数の２倍の周波数を有する内部クロック信号を発生する。したがって、これは、テスト回路の予期しているテスト・パターン内に指定されたライト・アクセス要求が実行される時間内に、ライト動作とダミー・リード動作が実行されるのに十分な時間を提供する。
一特定実施例において、テスト・モード・クロック信号は、通常の動作モードにおいて使用される通常モード・クロック信号の半分の周波数である。その結果として、内部クロック信号がテスト・モード・クロック信号の周波数の２倍の周波数を有するようにされる場合、当然、内部クロック信号は、実際に通常モード・クロック信号の周波数のコピーなので、前記セルの安定性問題により通常の使用中に誤動作するかもしれないメモリ・セルの検出のための特に正確なメカニズムを提供する。
ライト動作を実行するのに使用される内部クロック・サイクルの数、およびダミー・リード動作を実行するのに使用される内部クロック・サイクルの数は、実施例により変えることが可能である。しかし、一実施例において、前記内部ライト・イネーブル信号は、前記内部クロックの第１サイクル中にセットされて前記ライト動作を実行させ、前記内部クロックの第２サイクル中にクリアされて前記ダミー・リード動作を実行させる。したがって、ライト動作は、内部クロックの一つのサイクル内で実行され、ダミー・リード動作は、内部クロックの次のサイクル内で実行される。
クロック周波数逓倍回路が内部クロック信号を発生する多くの方法がある。一実施例において、クロック周波数逓倍回路は、メモリ・デバイス内に発生されたライト・セルフ・タイミング信号を使用してライト動作の完了を指示し、内部クロックを発生するために、このライト・セルフ・タイミング信号を供給されたテスト・モード・クロック信号と組み合わせて使用する。代わりの実施例においては、クロック周波数逓倍回路は、テスト・モード・クロック信号の立上りエッジと立下りエッジの両方を検出して前記検出された立上りエッジと立下りエッジに基づいて内部クロックを発生するためのエッジ検出回路を含む。
テスト回路が前記ダミー・リード動作後フリップさせられた状態の欠陥メモリ・セルを識別する多数の方法がある。一実施例において、前記一つまたはそれ以上のテスト・パターンは、複数のメモリ・セルへの一連のライト・アクセス要求を指定し、前記複数のメモリ・セルへの関連する一連のリード・アクセス要求を指定し、前記複数のメモリ・セルの各メモリ・セルについて、前記指定されたライト・アクセス要求が前記指定されたリード・アクセス要求前に実行される。前記指定されたリード・アクセス要求の結果としてそのメモリ・セルからリードされるデータが、前記指定されたライト・アクセス要求の結果としてそのメモリ・セルへライトされたデータと異なる前記複数のメモリ・セルのどのメモリ・セルについても、前記テスト回路は、そのメモリ・セルがライト動作後のセルの不安定性により前記通常の動作モード中に誤動作するかもしれないメモリ・セルであると決定する。したがって、ライト・アクセス要求により指定されたライト動作直後に実行されるダミー・リード動作が記憶状態をフリップさせると、これは、後続のリード動作により検出され、具体的には、テスト回路がそのリード動作の結果としてリードされたデータ値を前のライト動作の結果としてライトされたデータ値と比較する。
一実施例において、ダミー・リード制御回路は、一つまたはそれ以上のテスト・パターンにより指定されたライト・アクセス要求についてのみ増加された周波数の内部クロック信号を発生し、どのリード・アクセス要求も、テスト・モード・クロック信号の周波数により実行される。しかし、代わりの実施例においては、ダミー・リード制御回路は、一つまたはそれ以上のテスト・パターンにより指定されるライト・アクセス要求とリード・アクセス要求の両方について増加された周波数の内部クロック信号を発生する。これは、テスト・モード・クロック信号に対する内部クロック信号の増加された周波数により、各リード・アクセス要求に応答して一つよりも多いリード動作が実行されることを意味する。具体的には、一実施例において、ダミー・リード制御回路は、各リード・アクセス要求に応答して、前記リード・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルからの最初のリード動作を、前記内部クロック信号を使用して実行し、その後前記同一の少なくとも一つのメモリ・セルからの追加のリード動作を続ける。しかし、テスト回路がこの追加のリード動作によりリードされたデータ値をメモリ・セルに前にライトされたデータ値と比較すると、問題のメモリ・セルが許容できないほど不安定であっても、この二つの値が同一である場合があるかもしれない。具体的には、元のライト動作後のダミー・リード動作が状態をフリップさせリード・アクセス要求の最初のリード動作も状態をフリップさせると、セルが欠陥のあるものと識別されるべきであっても、当然、追加のリード動作により得られたデータ値は元のライトされたデータ値に一致する。
この点を考慮して、増加された周波数の内部クロック信号がライト・アクセス要求とリード・アクセス要求の両方に使用される本発明の一実施例によれば、前記ダミー・リード制御回路は、前記最初のリード動作によりリードされた前記データと前記追加のリード動作によりリードされた前記データとが異なることを検出したどのメモリ・セルについても、前記テスト回路へ欠陥信号を発行するように構成される。前記ダミー・リード制御回路が、前記欠陥信号を発行したどのメモリ・セルについても、前記追加のリード動作によりリードされたデータが前記指定されたライト・アクセス要求の結果としてそのメモリへライトされた前記データと異ならない場合であっても、そのメモリ・セルがライト動作後のセルの不安定性により前記通常の動作モード中に誤動作するかもしれないメモリ・セルであると前記テスト回路が決定する。このようなアプローチにより、増加された周波数の内部クロック信号がライト・アクセス要求とリード・アクセス要求の両方について発生されるが（増加された周波数の内部クロック信号がライト・アクセス要求のためにのみ使用される場合よりも簡単に実現可能）、セルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも識別できることを確実にする。
ダミー・リード制御回路は、メモリ・デバイス外部に設けられ、またはメモリ・デバイス内部、例えばメモリ・デバイスのインターフェイス回路内に設けられる。一実施例において、ダミー・リード制御回路がメモリ・デバイス内に設けられることによってメモリ・デバイスへの外部インターフェイスを変更する必要性を回避することができる。
第２の面から見ると、本発明は、データ値を記憶するためのメモリ・セルのアレイと、ダミー・リード制御回路とを含むメモリ・デバイスであって、一つまたはそれ以上のテスト・パターンは、テストの動作モード中に、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために実行され、各テスト・パターンにより、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させ、そして前記ダミー・リード制御回路は、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生し、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続け、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記メモリ・デバイスを提供する。
第３の面から見ると、本発明は、データ値を記憶するためのメモリ・セルのアレイを有するメモリ・デバイス内のメモリ・セルの安定性をテストする方法であって、テストの動作モード中に、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために、一つまたはそれ以上のテスト・パターンを実行し、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させるステップと、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生するステップと、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続けるステップとを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記方法を提供する。
第４の面から見ると、本発明は、データ値を記憶するためのメモリ・セル手段のアレイを有するメモリ手段と、テストの動作モード中に用いて、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セル手段も検出するために、一つまたはそれ以上のテスト・パターンを実行するためのテスト手段であって、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ手段に対して発行させる前記テスト手段と、前記テストの動作モード中に用いて、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生させるためのダミー・リード制御手段であって、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セル手段に対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ手段に対するダミー・リード動作を続ける前記ダミー・リード制御手段とを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記データ処理装置を提供する。
さらに、次の添付図面に示す本発明の実施例をほんの一例として参照して、本発明を説明する。
本発明の一実施例によるメモリ・デバイスのブロック図である。 図１のメモリ・アレイ内に使用できるメモリ・セルの構成例を示す図である。 ＳＯＩ技術を使用して構成されるトランジスタの単純化された横断面図である。 本発明の一実施例によるテストの動作モード中のダミー・リード制御回路の使用を示すブロック図である。 Ａは、本発明の第一実施例により、内部クロック信号を生成するためにダミー・リード制御回路内で使用されるクロック周波数逓倍回路を示す。 Ｂは、内部ライト・イネーブル信号を発生するために、本発明の第一実施例のダミー・リード制御回路内に設ける回路を示す。 本発明の第一実施例によるダミー・リード制御回路の動作を示すフロー図である。 本発明の第一実施例により発生される種々の信号を示すタイミング図である。 Ａは、本発明の第２実施例により、内部クロック信号を発生するためにダミー・リード制御回路内で使用されるクロック周波数逓倍回路を示す。 Ｂは、内部ライト・イネーブル信号を発生するために本発明の第２実施例のダミー・リード制御回路内に設ける回路を示す。 Ｃは、テスト回路により発行された一つのリード・アクセス要求に応答して二つのリード動作を実行するときに、欠陥状態を検出するために本発明の第２実施例によりダミー・リード制御回路内に設ける回路を示す。 本発明の第２実施例によるダミー・リード制御回路の動作を示すフロー図である。 本発明の第２実施例により発生される種々の信号を示すタイミング図である。 セルの安定性への履歴効果による欠陥率の検出を、種々のアクセス・シーケンスについて示す。
図１は、本発明の一実施例に用いるメモリ・デバイスのブロック図である。メモリ・デバイス１０は、行および列に配置された複数のメモリ・セルからなるメモリ・アレイ２０を有する。各行は、そこに接続されたワード線（ＷＬ）を有し、各列は、そこに接続された少なくとも一つのビット線（ＢＬ）を有し、各列に接続されたビット線の正確な数は実施例に依存する。一実施例において、メモリ・アレイはＳＲＡＭセルからなり、一対のビット線がセルの各列に接続されている。
メモリ・アクセス要求がメモリ・デバイスのインターフェイス７０が受けると、このメモリ・アクセス要求により指定されたアドレスは、パス６０上を行デコーダ３０およびデータ・パス・アクセス・ユニット４０へ送られる。行デコーダ３０は、このアドレスをデコードし、それに従ってメモリ・アレイ２０内の行の一つを選択するために、一つのワード線上に制御信号をドライブするように構成される。同様に、データ・パス・アクセス・ユニット４０は、アドレスに従ってアクセスされるべきデータを含む一列または複数列を識別し、各ビット・ラインを活性化するように構成される。
一般的には、各メモリ・セルは単一ビットのデータ値を記憶するので、アクセスされたデータがマルチ・ビット・データ・ワード（例えば、３２ビット、６４ビット等）である場合は、複数のメモリ・セルをアクセスする必要がある。一般的な設計では、列マルチプレクサは、データ・ワードの各ビットに対応して設けられ、各列マルチプレクサは、データ・ワードの関連するビットを記憶可能なメモリ・セルを含む複数の列のビット線に接続される。したがって、メモリ・アレイは、複数のセクションから形成され、各列マルチプレクサに対応して一つのセクションがあると考えることができる。したがって、一例として一つのメモリ・アレイは５１２本のワード線を有し、マルチプレクサ・サイズ４（４列が各マルチプレクサに接続されていることを意味する）、データ・ワード・サイズ３２ビット（３２の列マルチプレクサがあって、各列マルチプレクサがメモリ・アレイの一つの対応するセクションに接続されていることを意味する）である。したがって、このようなメモリは２０４８個の３２ビット・データ・ワードを記憶できる。
リード動作のために、関連のワード線は、行デコーダを介してイネーブルされ、列マルチプレクサにより選択されることにより適当なビット線が活性化され、その後センス増幅器回路を使用してアドレスされた各メモリ・セルについてそこに記憶されているビット値を決定するために、ビット線の電圧の変化を観察する。具体的には、一対のビット線が各メモリ・セルに接続されている前記ＳＲＡＭの例について考察すると、最初に、これらのビット線は、電源供給電圧レベルにプリチャージされ、関連のワード線上のドライブ信号によりセルの関連の行が選択された時に、アドレスされたメモリ・セルに接続された一対のビット線の一つが接地電圧レベルに向かって放電を開始するが、一対のビット線のどちらのビット線が放電するかは、そこに記憶されるビット値に依存する。アドレスされた各メモリ・セル（列マルチプレクサ毎に一つのアドレスされたメモリ・セル）について、一対のビット線の一つの放電は、センス増幅器回路によりセンスされ、センス増幅器回路はその後パス４４上に出力信号を生成して、アドレスされたメモリ・セル内に記憶されたデータ・ワードを指示する。その後、出力信号は、パス５４上をインターフェイス回路７０のデータ入出力インターフェイス５０を介して送られ、リード・アクセス要求ソースにリード・データとして返される。
ライト・アクセス要求のために、行デコーダ３０は同様に動作して、関連のワード線上にドライブ信号を発行することにより関連の行を選択し、その後メモリ・アレイの各セクションについて、データ・パス・アクセス・ユニット４０内のライト・ドライバ回路を使用して、アドレスされたメモリ・セル内に保持された状態を更新させライトされたデータ・ワードを反映させるために、関連する一つまたは複数のビット線上の電圧を変更する。したがって、ライト・データはパス５２上をデータ入出力インターフェイス５０に送られて、そこからパス４２上をデータ・パス・アクセス・ユニット４０に送られる。その後、ライト・データを使用して、関連のビット線の電圧を変更させてアドレスされたメモリ・セルの状態を更新させるライト・ドライバ回路に対して適当な制御信号を発生する。したがって、再び前記ＳＲＡＭの例を考察すると、最初に特定のアドレスされたメモリ・セルに関連するビット線の両方がプリチャージされ、ライトされるデータによって一対のビット線の一つがメモリ・セルの状態を更新させるライト・ドライバ回路により放電される。
メモリ・デバイスのメモリ・セルは、種々の形式を取り得る。しかし、一例として図２は、ＳＲＡＭメモリ内で使用できるメモリ・セルの構成例を示す図である。図に示すように、メモリ・セルは、二つのＰＭＯＳトランジスタ１００、１１０および二つのＮＭＯＳトランジスタ１２０、１３０から成る。ノード１４０は、ＰＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１２０の間に設けられ、同様にノード１５０は、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１３０の間に設けられる。ビット線１８０は、アクセス・トランジスタ１６０を介してノード１４０に接続され、同様にビット線１９０は、アクセス・トランジスタ１７０を介してノード１５０に接続される。
二つの異なった状態が図２に示すメモリ・セル内に記憶でき、第１状態はノード１４０が接地電位に、ノード１５０が供給電位ＶＤＤにあり、また第２状態はノード１４０が供給電位ＶＤＤに、ノード１５０が接地電位にある。
メモリ・アレイのセルを形成するのに使用される種々のトランジスタは、種々の方法で構成できるが、一つの公知の技法によれば、トランジスタは、ＳＯＩ技術を使用して構成されるが、ＳＯＩ技術は、基板から絶縁されたボディ領域を生成するものである。この技術は、図３に図示されているが、図３はこのようなＳＯＩトランジスタの単純化された横断面図を提供する。図３に示すように、埋め込み酸化物（ＢＯＸ）領域４１０は、一般的には、支持基板４００上に設けられ、その後トランジスタがＢＯＸ層上の領域内に形成され、その領域の範囲は、その領域の両側のシャロウ・トレンチ絶縁領域４２０、４３０により定められる。その後、ドレイン領域４４０とソース領域４５０をそれぞれ定めるためにドレインおよびソースのコンプリメンタリ物質が追加された後に残るチャネル物質により、ＳＯＩトランジスタの「ボディ」４６０が形成される。その後、ゲート酸化物層４７０によりボディ領域から分離されるゲート４８０がボディ領域の上に設けられる。
Ｎチャネル・トランジスタについては、ボディ４６０は、一般的にＰ型物質であり、ソースとドレインは両方ともＮ＋型物質から形成される。同様にＰ型トランジスタについては、ボディは、一般的にＮ型物質であり、ソースとドレインは両方ともＰ＋型物質から形成される。
前述のように、このようなＳＯＩトランジスタは、基板への抵抗性リークと基板による容量性負荷の減少を示し、導電基板上にチャネル物質を形成する非絶縁技術を使用して構成されたトランジスタに比較して、より速い動作とより少ない電力消費を達成できる。しかし、前にも議論したように、履歴効果がセルの安定性に悪影響を与える可能性がある。その理由は、一例として例えば図２を参照して説明できる。図２に示すメモリ・セルの安定性は、パス・ゲート１６０、１７０およびＮＭＯＳプル・ダウン・トランジスタ１２０、１３０の強さに依存する。具体的には、プル・ダウン・トランジスタ１２０、１３０が強いほど、かつパス・ゲート・トランジスタ１６０、１７０が弱いほど、メモリ・セルはより安定する。ノード１４０が元の論理１の値にあるので、ノード１５０が論理０の値にある状況を考察すると、パス・ゲート・トランジスタ１６０については、当然、ライト動作の開始前に、ドレインとソースの両方は、論理１レベルにある（ビット線ＢＬＮ１８０は、論理１レベルにプリチャージされている）。したがって、パス・ゲート・トランジスタ１６０のボディ領域は、できるだけ高い電位にあり、この電位がトランジスタの閾値電圧を低くするので、パス・ゲートを強くする。したがって、これはメモリ・セルの安定性を低くする。
その後、ライト動作がメモリ・セルの記憶状態をフリップさせ、内部ノード１４０が現在論理０レベルにあると、ライト動作直後には、ボディ領域上の電圧電位は、大きく変化する機会はないだろう。時間と共に、パス・ゲート・トランジスタ１６０内のボディ領域の電位は、より低い電圧レベルに安定化され、閾値電圧を増加させるので、パス・ゲートをより弱くして、セルをより安定にする。しかし、ライト動作直後にリード動作が実行されると、メモリ・セルは、まだ不安定であって、このリード動作がメモリ・セル内に記憶された値を（再びフリップする状態を引き起こすことにより）破壊する可能性がある。
したがって、セルの不安定性により通常の使用中に誤動作するかもしれない全てのメモリ・セルをテスト中に検出可能にするために重要なことは、リード動作をライト動作直後に実行することであるが、その理由は、これがメモリ・セルの最も不安定な状態を意味し、このようなエラーを正確に検出するためにメモリ・セルを置くべき正しいストレス条件だからである。
本発明の一実施例によれば、このようなテストは、図４に図示される回路を使用して実行される。図４に示すように、メモリ・デバイス１０は、メモリ・アレイ２０、アクセス制御回路８０（図１の行デコーダ３０およびデータ・パス・アクセス・ユニット４０を含む）およびインターフェイス回路７０からなる。一実施例において、ダミー・リード制御回路９０は、インターフェイス回路７０内に設けられるが、インターフェイス７０をテストの動作モード中に使用して、履歴効果が引き起こすセルの不安定性により通常の使用中に誤動作するかもしれないメモリ・セルの検出のための信頼できる効果的で現実的な（テスト時間に関して）メカニズムを実現する。
メモリ・デバイスの通常の使用中に、メモリ・デバイスとインターフェイスする標準的な回路、例えばプロセッサ・コアおよび関連キャッシュ、ダイレクト・メモリ・アクセス（ＤＭＡ）エンジン等（図４では、まとめて通常モード回路８４と呼ばれている）は、マルチプレクサ８６を介してメモリ・アレイ１０のインターフェイス７０に種々の信号を送る。具体的には、メモリ・アレイは、インターフェイスを介してクロック信号を受け、通常モード回路８４により発行される全てのアクセス要求について、メモリ・アドレスおよびライト・イネーブル（ＷＥＬ）信号も受け、ライト・イネーブル信号は、一実施例において論理０レベルにセットされてライト・アクセスを指示し、また論理１レベルにクリアされてリード・アクセスを識別する。ライト・アクセスについては、「データ・イン」信号も供給され、ライトされるべきデータを指定する。リード・アクセスについては、データ・イン信号が供給されず、そのうちメモリ・デバイス１０により「データ・アウト」信号が生成されて、メモリ・アレイ２０内のアドレスされたセルからアクセスされた信号が供給される。通常の動作モード中に、ダミー・リード制御回路９０は使用されない。
しかし、テストの動作モード中に、テスト回路８２は、マルチプレクサ８６を介してメモリ・デバイスのインターフェイス７０に接続され、テスト回路は、メモリ・デバイスへの一連のアクセス要求を発行させる一つまたはそれ以上のテスト・パターンを実行する。テストの動作モード時、テスト・モード・クロック信号を使用してテスト回路８２からインターフェイス７０への前記一連のアクセス要求の発行を制御し、一実施例において、テスト・モード・クロック信号は、通常の動作中に使用されるクロック信号の半分の周波数で発生する。
テスト回路は、メモリ・デバイス１０内の特定のエラーを検出しようとするために、種々の既存のテスト・パターンを実行することができる。さらに、ボディ領域の履歴効果が引き起こすセルの不安定性の検出を可能にするためには、それらのテスト・パターンについて本発明の実施例を使用すると、各メモリ・セルへのライト動作を実行し、その後のある時間内に各メモリ・セルからリード動作を続けることで十分である。各メモリ・セルについてメモリ・セルからのリードする以前に、そのメモリ・セルがライトされているならば、どんな順序でライト・シーケンスとリード・シーケンスが実行されるかは重要ではない。さらに、詳細に後述する理由により、あるメモリ・セルへのライトとこのメモリからの後続のリードとの間の正確なタイミングは重要ではない。
ダミー・リード制御回路は、テストの動作モード中に発行される各ライト・アクセス要求について、アドレスされたメモリ・セルに対するライト動作をさせて、その直後に同一メモリ・セルからのダミー・リード動作を行わせるようにされる。これを実現するために、ダミー・リード制御回路は、テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生し、一実施例において、内部クロック信号は、テスト・モード・クロック信号の周波数の２倍である。さらに、ダミー・リード制御回路は、マルチプレクサ８６を介して供給されるライト・イネーブル信号から内部ライト・イネーブル信号を発生する。具体的には、一実施例において、ダミー・リード制御回路は、第１内部クロック・サイクル中にライト動作を引き起こさせて、その直後の第２内部クロック・サイクル中にダミー・リード動作を続ける。
前述したように、メモリ・セルは、ライト動作直後にその最低の安定状態にあるので、ライト動作直後にダミー・リード動作を実行することは、アドレスされたメモリ・セルにセルの安定性に関するストレスを加える役に立つ。具体的には、セルの不安定性によりメモリ・セルが通常の使用中に誤動作する可能性があれば、ダミー・リード動作の結果として誤動作させられるだろう。この場合、追加のリード動作がテスト中に、メモリ・セルの内容をリードして、ダミー・リード動作が実際にメモリ・セル内の記憶された状態をフリップさせたかどうかをチェックすることを要求されるが、この後のリード動作の正確なタイミングは重要でない。したがって、各メモリ・セルへのライト、そのメモリへのライト後のある時点において各メモリからのリードを一つまたはそれ以上のテスト・パターンをテスト回路が実行するならば、履歴効果が引き起こすセルの不安定性により機能しなくなるかもしれないセルは、各ライト動作直後にダミー・リード制御回路により挿入される特別なリード動作の結果として確実に検出される。
第１実施例において、ダミー・リード制御回路９０は、各ライト要求についてのみより高い周波数の内部クロック信号を発生するが、テスト回路により指定されるどのリード・アクセス要求も、テスト・モード・クロック信号の周波数により実行される。しかし、代わりの実施例においては、実施を簡単にするために、テストの動作モード中に実行される全てのアクセス要求について、リードかライトかにかかわらず、より高い周波数の内部クロック信号が使用され、結果として、テスト回路により指定される全てのリード・アクセス要求について二つのリード動作が実行される。詳細に後述するように、この第２実施例においても、ダミー・リード制御回路９０は、二つのリード動作の結果としてリードされるデータ値に基づいてある分析を実行し、二つの連続するリード動作の結果としてリードされる二つのデータ値が異なる場合にも、欠陥信号をテスト回路へ発行するように構成される。
図５Ａは、本発明の実施例によるダミー・リード制御回路内で使用できるクロック周波数逓倍回路の一実施例を示す。テスト・モード・クロック信号は、パルス発生器２００へ入力として供給され、パルス発生器２００は、テスト・モード・クロック信号の立上りエッジを検出する毎に一つのパルスを生成して、内部クロック信号の「高」位相を形成する。さらに、一実施例において、ライト動作の完了時に、メモリ装置１０により出力されるライト・セルフタイム信号を受けるパルス発生器２０５が設けられる。ライト・セルフタイム信号の立下りエッジにおいて、このパルス発生器は、パルス発生器２００により発生されたパルスと同一のパルスを発生し、このパルスが出力されて、ＡＮＤゲート２２０の他の入力が論理１レベルにセットされていれば、内部クロック信号のもう一つの高位相を形成する。
図５Ａに点線で示すように、パルス発生器２０５は、メモリ・デバイス１０により出力されるライト・セルフタイム信号の代わりに、テスト・モード・クロック信号自体を受け、テスト・モード・クロック信号の各立下りエッジにおいてパルスを発生するように構成できる。
図５Ａにも示すように、図４のマルチプレクサ８６から出力されたライト・イネーブル信号を入力として受けるフリップ・フロップ２１０が設けられ、フリップ・フロップ２１０は、テスト・モード・クロック信号により制御される。具体的には、全てのテスト・モード・クロック信号の立上りエッジで、ライト・イネーブル信号値が内部信号ＷＥＮＬとしてフリップ・フロップ２１０から出力され、それ後その値はＡＮＤゲート２２０に入力される前にインバータ２１５により反転される。その後、ＯＲゲート２２５を使用して、その入力の一つまたは両方に論理１レベルが供給されるといつも論理１（「高」）レベルで内部クロック信号を出力する。
図５Ａの回路の動作は、図７のタイミング図の上の３行を考察することによりさらに説明することができ、図７の実施例において、パルス発生器２０５がメモリ・デバイス１０から供給されるライト・セルフタイム信号により動作していると仮定されている。タイム３５０において、テスト・モード・クロック信号の立上りエッジは、ＯＲゲート２２５を介して出力されて内部クロック信号ＣＫＩの「高」位相を形成する一つのパルスをパルス発生器２００に発生させる。タイム３５５において、ライト・セルフタイム信号の立下りエッジは、パルス発生器２０５に一つのパルスを発生させる。さらに、ライト・イネーブル信号は、タイム３５０で論理０レベルにあるので、フリップ・フロップ２１０に論理０レベル信号を出力させるが、この論理０レベル信号は、インバータ２１５により反転されてＡＮＤゲート２２０への論理１入力を形成する。したがって、パルス発生器２０５により発生されたパルスは、ＡＮＤゲート２２０およびＯＲゲート２２５を介して伝播してポイント３５５において内部クロック信号の次の「高」位相を形成する。
タイム３６０において、パルス発生器２００は、再びテスト・モード・クロック信号の立上りエッジを検出し、もう一つのパルスを発生させて内部クロック信号の次の高位相を形成する。しかし、ポイント３６０において、ライト・イネーブル信号が高であるので、フリップ・フロップ２１０は、インバータ２１５により反転されてＡＮＤゲート２２０への論理０値入力を形成する論理１信号を出力する。したがって、パルス発生器２０５への入力に関係なく、ステップ３６０で発行されたパルス後、内部クロック信号は、タイム３７０まで低レベルに止まる。したがって、内部クロック信号は、ライト動作のために増加された周波数を有するが、その周波数は、リード動作のためには増加されないことがわかる。その後、タイム３７０と３７５における遷移は、タイム３５０と３５５に起る遷移と同一であり、この後者の場合に、これらの信号は、アドレスＡ３へのライトのために発生される。
図５Ｂは、一実施例により、内部ライト・イネーブル信号ＷＥＮＩを発生させるために図４のダミー・リード制御回路９０内に設ける回路を図示する。内部クロック信号の立上りエッジにおいて、フリップ・フロップ２６０は、ＷＥＮＩ信号として論理１値を出力するが、論理１値がリセット・ピンへ入力される毎に、ＷＥＮＩ信号が論理０レベルへ遷移される。テスト・モード・クロック信号および内部クロック信号の両方が高レベルで、ライト・イネーブル信号が論理０レベルであるときはいつも、ＡＮＤゲート２２５は、フリップ・フロップのリセット・ピンに論理１値を与えるが、このライト・イネーブル信号は、ＡＮＤゲート２５５の第３の入力へ入力される前にインバータ２５０により反転される。したがって、図７を見ると、タイム３５０において、ＡＮＤゲート２５５が論理１値を出力するので、ＷＥＮＩ信号を論理０レベルへ遷移させることがわかる。しかし、タイム３５５において、ＡＮＤゲート２５５からの出力は、論理０レベルであるので、内部クロック信号の立上りエッジは、ＷＥＮＩ信号を論理１レベルへ遷移させる。その後、ＷＥＮＩ信号は、タイム３７０まで論理１レベルで維持され、タイム３７０で再びフリップ・フロップ２６０へのリセット入力がセットされて、ＷＥＮＩ信号をタイム３７５まで論理０レベルへ遷移させる。
したがって、図７を考察すると、各ライト・アクセス要求に応答して、ダミー・リード制御回路９０は、内部クロック信号の周波数を２倍にし、ＷＥＮＩ信号を第１内部クロック信号に対して低にし、第２内部クロック信号に対して高にすることによりライト動作をさせ、その後にダミー・リード動作を続けさせることがわかる。この第１実施例によれば、どのリード動作についても、内部クロック信号の周波数は増加されず、代わりにリード動作は標準の方法で行われることがわかる。
アドレス入力（Ａ）は、図４のマルチプレクサ８６からメモリ・インターフェイス７０へ供給されるアドレス値を示すが、図７の下の行は、図４のアクセス制御回路８０へそのとき内部にアサートされたアドレス値を示す。
本発明のこの第一実施例によるダミー・リード制御回路９０の動作は、一例として図６のフロー図を参照して説明する。ステップ３００でテスト・モードを開始すると、ダミー・リード制御回路９０は、テスト回路８２から発行されるアクセス要求を待つ。その後、ステップ３０５で、受けたアクセス要求がライト・アクセスであるのか、リード・アクセスであるのか決定する。リード・アクセスであれば、その後の処理は、通常の方法でリード動作を実行するステップ３２５へ進む。しかし、ライト・アクセスであれば、図５Ａのクロック周波数逓倍回路を使用して内部に供給されたクロック信号をダブル・ポンプして（ｄｏｕｂｌｅ ｐｕｍｐ）、増加された周波数の内部クロックを生成する。さらに、ステップ３１５で、内部ライト・イネーブル信号は、外部から供給されるライト・イネーブル信号および内部クロックから生成されるが、前に議論した図５Ｂの回路を使用して実現される。
その後、ステップ３１０およびステップ３１５の結果として、ステップ３２０で、内部クロックおよび内部ライト・イネーブル信号を使用して、ライト・アクセス要求により指定されたアドレスに対するライト動作を実行させ、その後そのアドレスからのリードを続けさせる。したがって、このステップの結果として、一つまたはそれ以上のメモリ・セルは、そこへライトされるデータを有し、そのライト動作直後に、それらのアドレスされたメモリ・セルからデータをリードするためにリード動作が実行される。ダミー・リード動作の結果としてリードされたこのデータは、それ自体は使用されないが、代わりにアドレスされたメモリ・セルにセルの安定性に関するストレスを加える役に立ち、セルの不安定性により通常の使用中に機能しなくなるかもしれないどのメモリ・セルも、この時点で機能しなくなるようにさせるだけである。しかし、このような欠陥は、その時点で検出されず、代わりにこの欠陥は、テスト回路８２により実行されるテスト中に実行されるいくつかの後続のリード動作の結果として検出される。
ステップ３２０に続いて、またはリード動作の場合にはステップ３２５に続いて、ステップ３３０でテスト回路により実行すべきアクセスがまだあるかどうか決定され、あるならばダミー・リード制御回路９０は、ステップ３０５で次のアクセスを待つ。実行すべき次のアクセスがない場合は、その後の処理はステップ３３０からテストを終了するステップ３３５へ進む。この時点において、テスト回路８２は、一連のメモリ・セルへのアクセス要求を実行し、それらのメモリ・セルからのデータをリードする。メモリ・セルへライトされたデータとそのメモリ・セルから後でリードされたデータとの間に相違があるかどうかを決定することにより、欠陥メモリ・セルを識別することができる。したがって、特定のメモリ・セルについて、ダミー・リード動作がそのメモリ・セルの記憶状態をフリップさせると、そのメモリ・セルについて実行される後続のリード動作は、リードされたデータが元のライトされたデータと異なると決定される結果、このようなメモリは欠陥セルと識別できる。
図８Ａから図８Ｃは、本発明の代わりの実施例によるダミー・リード制御回路９０の構成を示す。この実施例において、内部クロック信号は、ライト・アクセス要求とリード・アクセス要求の両方について、ダブル・ポンプされる（ｄｏｕｂｌｅ ｐｕｍｐｅｄ）。したがって、セルフタイム信号（ここでは、セルフタイム信号はライト動作とリード動作の両方について生成される）、またはテスト・モード・クロック信号の立ち下がりエッジがライト・セルフタイム信号の代わりに使用される場合にテスト・モード・クロック信号の立ち下がりエッジからパルス発生器２０５により発生されるどのパルスも抑制する必要はない。その結果として、図５Ａの前記例に示したフリップ・フロップ２１０、インバータ２１５およびＡＮＤゲート２２０の必要はなく、代わりにパルス発生器２００またはパルス発生器２０５のいずれかにより発生されるどのパルスも、ＯＲゲート２２５を介して内部クロック信号の高位相を形成する。これは、図１０の例示的なタイミング図について図示され、図１０から、内部クロック信号ＣＫＩは、ライト動作とリード動作の両方についてテスト・モード・クロック信号の２倍の周波数で動作することがわかる。
内部ライト・イネーブル信号ＷＥＮＩを生成するダミー・リード制御回路９０内に設けられ回路を図８Ｂに示す。当然、図８Ｂを図５Ｂと比較すると、ダミー・リード制御回路のこの部分は、第１実施例と第２実施例との間で変更がないので、図５Ｂを参照して前に議論したのと同様に動作する。したがって、図１０の例に示すように、内部ライト・イネーブル信号ＷＥＮＩは、図７の例で生成されるものと同一である。具体的には、図１０の内部クロック信号ＣＫＩは、タイム５６５で立上りエッジを有するが、図７の例においてこのような立上りエッジは存在しない内部クロック信号ＣＫＩは、単にフリップ・フロップ２６０にＷＥＮＩ信号を論理１レベルにアサートさせるだけであり、その理由は、リセット信号がそのときＡＮＤゲート２５５から供給されないからである。
図７と図１０の比較からわかるように、これら二つの実施例の間の主な相違は、リード・アクセス要求について二つのリード動作が図１０に「リードＡ２」と示されているようにメモリ・デバイス内で内部的に実行されることである。「リードＡ２」は、実際にはテスト回路８２によりサンプルされた第２リード動作からの出力である。このリード動作がライト動作および関連のリード動作により前にライトされたメモリ・セルに関係する場合は、欠陥メモリ・セルについては、元のライト動作後のダミー・リード動作およびリード・アクセス要求に応答して実行される二つのリード動作の最初のものとの両方が、セルの不安定性によりメモリ・セルの状態をフリップさせる可能性がある。一対のリード動作の最後のリード動作が実行されたときにこのようなイベントのシーケンスが起ると、（最後のリード動作が再び状態をフリップさせるかどうかに関係なく）最後のリード動作の結果としてセルからリードされる値は、直前のリード動作の後にメモリ・セルに記憶された値である。したがって、この値は、状態の二つのフリップが行われた後の値なので、元のライトされた値と一致するかもしれない。
このような状況を検出するために、図８Ｃの回路は、一実施例においてダミー・リード制御回路９０内に設けられる。図のように、メモリ・セルからリードされる各データ値は、内部クロック信号出力の立上りエッジでその値をＸＯＲゲートの一つの入力へ出力するフリップ・フロップ２７０に記憶される。ＸＯＲゲートの他の入力は、リード・データ値を直接受ける。したがって、タイム５６５で開始される第２リード動作時に、先行するクロック・サイクル中にリードされた第１データ値は、フリップ・フロップ２７０からＸＯＲゲートへ出力され、ＸＯＲゲートの他の入力は、第２リード動作の結果としてリードされたデータ値を受ける。この二つの入力が異なる場合は、ＸＯＲゲートは、セット欠陥信号を論理１値で出力して欠陥状態を示すが、そうでない場合は、論理０値が出力されて欠陥状態でないことを指示する。前記図４に示したように、この欠陥信号はテスト回路８２へ送り返され、テスト回路８２により欠陥メモリ・セルの追加の指示として使用される。具体的には、リード・アクセス要求からテスト回路が受けたデータ値が前のライト・アクセス要求の結果としてライトされたデータ値に一致するとしても、欠陥信号がセットされると、テスト回路８２が関連するメモリ・セルを欠陥あるものと識別する。
図９は、本発明の第２実施例によるダミー・リード制御回路９０の動作を示すフロー図である。ライト・アクセスは、第一実施例と同様に処理されるので、ステップ５００、５０５、５１０、５１５、５２０、５４０および５４５は、前に議論した図６のステップ３００、３１０、３０５、３１５、３２０、３３０および３３５に対応する。しかし、リード・アクセス要求についての処理は、ステップ５２５に分岐して、ダブル・ポンプされた内部クロックに従って、第１リード動作がリード・アクセスにより指定されたアドレスから実行され、その後そのアドレスから追加のリード動作が続く。その後、図８Ｃの回路を使用するステップ５３０で、二つのリード値に相違があるかどうかが決定され、そうならばセット欠陥信号がステップ５３５で発行される。その後の処理は、ステップ５４０へ進むか、または二つのリード値が同一であれば、ステップ５３０からステップ５４０へ直接進む。
図１１は、種々のアクセス・シーケンスについて調べた１００万の１単位の欠陥率を示すグラフである。バー６１０は、ライト動作後にリード・アクセス要求が続く１ＧＨｚで動作するメモリ・デバイスの通常の動作で予想される欠陥率を示し、１００万セル当りほぼ一つのセルの欠陥率を示す。これに対して、バー６５０は、１ＧＨｚのクロックを使用してリード動作のみを実行した場合の欠陥率を示す。予想されるように、メモリ・セルに記憶されるデータに合ったレベルにメモリ・セルのボディ領域の電圧電位を安定化して履歴効果がセルの安定性問題を引き起こさないので、欠陥率は非常に小さい。
バー６３０は、ＤＣライト・リード・シーケンス、すなわち独立したリード動作が前の独立したライト動作から長い時間によって分離されているシーケンスについての欠陥率を示す。バー６４０は、既存のテスト・パターンが実行される公知の先行技術ＢＩＳＴを使用して識別されるであろう欠陥率を示し、具体的には前にライトされたメモリへのリード動作がライト動作の１マイクロ秒後に行われる場合を示す。前述のように、ライト動作と後続のリード動作との間の時間ギャップにより、メモリ・セルのトランジスタのボディ領域の電圧は、再び安定化される機会を有しているので、リード動作が行われる頃には、メモリ・セルは、ライト直後にリードが行われた場合よりも安定である。その結果として、検出される欠陥率は、通常の動作（バー６１０で示す）で予想されるよりも非常に小さくなっている。
同様に、バー６００は、先行技術のフラッド・モード技法を使用した場合に予想される欠陥率を示す。正確な欠陥率は、フラッド・モードの持続期間に依存するが、前に議論したように通常の使用中に実際に機能しなくなるよりも機能しなくなるセルが多く検出される可能性があり、この特定実施例では実際に機能しなくなるよりも１０倍のセルが検出された。
バー６２０により示すように、本発明の実施例の技法を使用する場合に検出される欠陥率は、通常の使用中に予想される実際の欠陥率に近接しているので、履歴効果が引き起こす不安定性により通常の使用中に誤動作するかもしれないセルを検出するための非常に信頼できる効果的なメカニズムを提供することがわかる。
本発明の実施例の上記説明から、このような実施例が、セルの安定性に関して弱いビット・セルを検査するためにＳＯＩ ＳＲＡＭデバイスに使用できるデザイン・フォア・テスト（ＤｅｓｉｇｎＦｏｒＴｅｓｔ）（ＤＦＴ）メカニズムを提供することがわかる。本発明の実施例の技法により、セルの安定性を考慮して各アドレスされたメモリ・セルにストレスを加えるために各ライト動作直後にダミー・リード動作を挿入することにより、弱いビット・セルは、トランスペアレントに検査される。この目的のために、ダブル・ポンプされた内部クロック信号が発生される。その結果として、低い周波数（例えば通常の動作周波数の半分）でテストの動作モードを実行するが、通常の動作の状態について正確なテスト範囲を維持できる。このように、この技法は、通常の動作中に起るＳＲＡＭセルの実際のＳＯＩ履歴の振舞いをモデル化する。
本発明の実施例の技法は、基板から絶縁されたボディ領域を有するトランジスタを使用してメモリ・セルが構成された全てのメモリ・デバイスに関して適用できるので、シングル・ポート・メモリ・デバイスだけでなくマルチ・ポート・メモリ・デバイスにも適用できる。
最後に、本発明の実施例を説明するために、トランジスタはＳＯＩ技術を使用して構成されると仮定しているが、当然、例えばバルク技術を使用して構成されるトリプル・ウエル（ｔｒｉｐｌｅ−ｗｅｌｌ）デバイスのようなボディ領域が基板から絶縁されるデバイスを製造する他のどんな技術にも、同一のコンセプトが適用可能である。
本発明の特定の実施例を説明したが、明らかに本発明はそれに限定されず、多くの変更と追加が本発明の範囲内で可能である。例えば、下記の従属請求項の特徴と独立請求項の特徴との種々の組合せが、本発明の範囲から離れることなく可能である。
１０ メモリ・デバイス
２０ メモリ・アレイ
３０ 行デコーダ
４０ データ・パス・アクセス・ユニット
５０ データ入出力インターフェイス
７０ インターフェイス回路
８０ アクセス制御回路
８２ テスト回路
８４ 通常モード制御回路
８６ マルチプレクサ
９０ ダミー・リード制御回路
２００、２０５ パルス発生器
２１０、２６０、２７０ フリップ・フロップ
２１５、２５０ インバータ
２２０、２５５ ＡＮＤゲート
２２５ ＯＲゲート

Claims (14)

  1. データ値を記憶するためのメモリ・セルのアレイを有するメモリ・デバイスと、
    テストの動作モード中に用いて、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために、一つまたはそれ以上のテスト・パターンを実行するテスト回路であって、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させる前記テスト回路と、
    前記テストの動作モード中に用いて、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生させるダミー・リード制御回路であって、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続ける前記ダミー・リード制御回路とを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つデータ処理装置。
  2. 各メモリ・セルは、基板から絶縁されたボディ領域を有する少なくとも一つのトランジスタを含み、ライト動作後の前記セルの不安定性は、ボディ領域の履歴効果が引き起こす請求項１記載のデータ処理装置。
  3. 前記ダミー・リード制御回路は、
    前記テスト・モード・クロック信号から前記内部クロック信号を発生するためのクロック周波数逓倍回路と、
    前記内部クロック信号および各ライト・アクセス要求により供給されるライト・イネーブル信号から、一つの内部ライト・イネーブル信号を発生するためのライト制御信号発生回路を含み、
    前記内部ライト・イネーブル信号は、前記内部クロックの少なくとも一つのサイクル中にセットされて前記ライト動作を実行させ、前記内部クロックの少なくとも一つの後続サイクル中にクリアされて前記ダミー・リード動作を実行させる請求項１記載のデータ処理装置。
  4. 前記クロック周波数逓倍回路は、前記テスト・モード・クロック信号の周波数の２倍の周波数を有する前記内部クロック信号を発生する請求項３記載のデータ処理装置。
  5. 前記テスト・モード・クロック信号は、前記通常の動作モードに使用される通常モード・クロック信号の半分の周波数である請求項４記載のデータ処理装置。
  6. 前記内部ライト・イネーブル信号は、前記内部クロックの第１サイクル中にセットされて前記ライト動作を実行させ、前記内部クロックの第２サイクル中にクリアされて前記ダミー・リード動作を実行させる請求項４記載のデータ処理装置。
  7. 前記クロック周波数逓倍回路は、メモリ・デバイス内に発生されるライト・セルフ・タイミング信号を受けて前記ライト動作の完了を指示し、前記内部クロック発生時にそのライト・セルフ・タイミング信号を使用するように構成された請求項３記載のデータ処理装置。
  8. 前記クロック周波数逓倍回路は、前記テスト・モード・クロック信号の立上りエッジおよび立下りエッジを検出し、前記検出された立上りエッジおよび立下りエッジに基づいて前記内部クロックを発生するためのエッジ検出回路を含む請求項３記載のデータ処理装置。
  9. 前記一つまたはそれ以上のテスト・パターンは、複数のメモリ・セルへの一連のライト・アクセス要求を指定し、前記複数のメモリ・セルへの関連する一連のリード・アクセス要求を指定し、前記複数のメモリ・セルの各メモリ・セルについて、前記指定されたライト・アクセス要求が前記指定されたリード・アクセス要求前に実行され、そして
    前記テスト回路は、前記指定されたリード・アクセス要求の結果としてそのメモリ・セルからリードされるデータが、前記指定されたライト・アクセス要求の結果としてそのメモリ・セルへライトされたデータと異なる前記複数のメモリ・セルのどのメモリ・セルについても、そのメモリ・セルがライト動作後のセルの不安定性により前記通常の動作モード中に誤動作するかもしれないメモリ・セルであると決定する請求項１記載のデータ処理装置。
  10. 前記ダミー・リード制御回路は、前記一つまたはそれ以上のテスト・パターンにより指定された前記ライト・アクセス要求および前記リード・アクセス要求の両方について前記内部クロック信号を発生し、
    前記ダミー・リード制御回路は、さらに、各リード・アクセス要求に応答して、前記リード・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルからの最初のリード動作を、前記内部クロック信号を使用して実行し、その後前記同一の少なくとも一つのメモリ・セルからの追加のリード動作を続け、
    前記ダミー・リード制御回路は、前記最初のリード動作によりリードされた前記データと前記追加のリード動作によりリードされた前記データとが異なることを検出したどのメモリ・セルについても、前記テスト回路へ欠陥信号を発行するように構成され、
    前記テスト回路は、前記ダミー・リード制御回路が、前記欠陥信号を発行したどのメモリ・セルについても、前記追加のリード動作によりリードされたデータが前記指定されたライト・アクセス要求の結果としてそのメモリへライトされた前記データと異ならない場合であっても、そのメモリ・セルがライト動作後のセルの不安定性により前記通常の動作モード中に誤動作するかもしれないメモリ・セルであると決定する請求項９記載のデータ処理装置。
  11. 前記ダミー・リード制御回路は、前記メモリ・デバイス内に設けられる請求項１記載のデータ処理装置。
  12. データ値を記憶するためのメモリ・セルのアレイと、
    ダミー・リード制御回路とを含むメモリ・デバイスであって、
    一つまたはそれ以上のテスト・パターンは、テストの動作モード中に、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために実行され、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させ、そして
    前記ダミー・リード制御回路は、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生し、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続け、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記メモリ・デバイス。
  13. データ値を記憶するためのメモリ・セルのアレイを有するメモリ・デバイス内のメモリ・セルの安定性をテストする方法であって、
    テストの動作モード中に、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セルも検出するために、一つまたはそれ以上のテスト・パターンを実行し、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ・デバイスに対して発行させるステップと、
    前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生するステップと、
    各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて少なくとも一つのメモリ・セルに対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ・セルに対するダミー・リード動作を続けるステップとを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記方法。
  14. データ値を記憶するためのメモリ・セル手段のアレイを有するメモリ手段と、
    テストの動作モード中に用いて、ライト動作後のセルの不安定性により通常の動作モード中に誤動作するかもしれないどのメモリ・セル手段も検出するために、一つまたはそれ以上のテスト・パターンを実行するためのテスト手段であって、各テスト・パターンに、一連のアクセス要求を、テスト・モード・クロック信号によりタイミングが制御される前記メモリ手段に対して発行させる前記テスト手段と、
    前記テストの動作モード中に用いて、前記一連のアクセス要求内の各ライト・アクセス要求に少なくとも応答して、前記テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を発生させるダミー・リード制御手段であって、さらに、各ライト・アクセス要求に応答し前記内部クロック信号を使用して、前記ライト・アクセス要求により指定されたメモリ・アドレスに基づいて、少なくとも一つのメモリ・セル手段に対するライト動作を実行し、その後前記同一の少なくとも一つのメモリ手段に対するダミー・リード動作を続ける前記ダミー・リード制御手段とを含み、前記ダミー・リード動作は、前記少なくとも一つのメモリ・セルにセルの安定性に関するストレスを加える役に立つ前記データ処理装置。
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