JP2009169043A - バッファ回路、電気光学装置、および電子機器 - Google Patents

Abstract

【課題】レイアウトを容易にし、ローディング効果の影響を抑制する。
【解決手段】バッファ回路は、複数のバッファ領域の各々に形成された複数の単位バッファ回路を備える。複数のバッファ領域の各々は、複数の個別領域がジグザグに連結してなる。バッファ領域の一方の端部には高電位電源線ＬＨ、他方の端部には低電位電源線ＬＳが設けられる。複数の個別領域の各々に独立したＰ型またはＮ型の半導体領域を備える。Ｐ型の半導体領域には、複数のＰ型のトランジスタが直列に設けられた組が複数並列に接続されており、Ｎ型の半導体領域には、複数のＮ型のトランジスタが直列に設けられた組が複数並列に接続される。
【選択図】図３

Description

本発明は、バッファ回路、これを用いた電気光学装置および電子機器に関する。

従来の表示装置として、複数の走査線と複数のデータ線を備え、走査線とデータ線との交差に対応して複数の画素回路をマトリクス状に配置したものが知られている。複数の画素回路の各々は、液晶や有機発光ダイオードを備え、データ線を介して供給される表示すべき階調に応じた大きさの信号電圧、あるいは信号電流を記憶する。信号電圧や信号電流の書込タイミングは走査線を介して供給される走査信号によって制御される。
走査線は、画像表示領域の左端から右端にかけて延在し、容量性の負荷となる。走査線駆動回路は、複数の走査線を順次選択して駆動する。この走査線駆動回路の出力段には、例えば、特許文献１に開示されているように容量性の負荷を駆動するためにバッファ回路が設けられることが多い。
特開２００５−３２１４５７号公報

ところで、バッファ回路は、例えば、Ｐチャネルの薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistorと称する）とＮチャネルのＴＦＴから構成されるインバータを多段接続して構成される。走査線駆動回路に用いられるバッファ回路は、その長手方向が走査線の方向に一致するように配置されていた。一方、表示装置の高精細化や狭額縁化に伴い、必要な段数のバッファ回路をレイアウトするのが困難になってきた。

また、ＴＦＴは、基板の上に半導体層を形成し、半導体層の上にゲート絶縁膜、ゲート配線、および層間絶縁膜を順次積層し、ドレイン電極およびゲート電極を形成することによって構成される。半導体層を形成するプロセスでは、シリコンを結晶化するため、レーザーを照射する。多段のインバータで構成されるバッファ回路では、走査線方向の長さを短くするためにバッファ回路の半導体層を一体として形成していた。一方、多結晶シリコン膜（半導体層）を反応性イオン・エッチング装置で切り出す場合、多結晶シリコンパターンの密度の高い領域では、エッチング粒子の消耗が大きく、エッチングの速度が速くなるローディング効果が知られている。上述したようにバッファ回路の半導体層を一体として形成すると、多結晶シリコン膜が大面積になることから、ローディング効果の影響を受けて、ＴＦＴの特性がばらついてしまうといった問題があった。

本発明は、上述した問題に鑑みてなされたものであり、レイアウトを容易にし、ローディング効果の影響を受け難いバッファ回路などを提供することを解決課題とする。

上述した課題を解決するために、本発明に係るバッファ回路（例えば、図２に示す１２０）は、複数のバッファ領域の各々に形成された複数のバッファ（例えば、図２に示すＵａ１〜Ｕａｍ）を備えるものであって、前記複数のバッファ領域の各々は、複数の個別領域がジグザグに連結してなり、前記複数のバッファ領域の各々において、前記バッファ領域の一方の端部に沿って設けられた高電位を供給する高電位電源線と、前記バッファ領域の他方の端部に沿って設けられた低電位を供給する低電位電源線と、前記複数の個別領域の各々に独立したＰ型またはＮ型の半導体領域を備え、前記各Ｐ型の半導体領域には、一または複数のＰ型のトランジスタが直列に設けられた組が、前記高電位電源線に対して複数並列に接続されており、前記各Ｎ型の半導体領域には、一または複数のＮ型のトランジスタが直列に設けられた組が、前記低電位電源線に対して複数並列に接続されていることを特徴とする。
この発明によれば、バッファ領域がジグザグに形成されているから、バッファ領域の長手方向の長さを短くすることができる。さらに、個別領域ごとに独立して半導体領域が設けられるので、ローディング効果によってトランジスタの特性にばらつくことを抑制することができる。くわえて、半導体領域は静電容量として作用するが、これを分散させて配置するので、各半導体領域において静電気の充電量が低減される。この結果、静電破壊を防止して、信頼性および歩留まりを改善することができる。

上述したバッファ回路において、前記Ｐ型の半導体領域が形成された前記個別領域が２個連続し、前記Ｎ型の半導体領域が形成された前記個別領域が２個連続するように前記複数の個別領域を形成することが好ましい。このように配置することによって、Ｐ型の半導体領域とＮ型の半導体領域を長手方向に分散させることができる。ここで、半導体領域を形成する工程では、レーザーの照射による結晶化が必要となるが、レーザー照射の移動方向に対する半導体領域の角度によって、半導体の特性にばらつきが生じる。同一伝導型の半導体領域を２個連続させることによって、半導体の特性のばらつきを均一化することが可能となる。特に、移動方向に対して個別領域の角度が＋４５度、−４５度となるように配置すると、半導体の特性を効果的にキャンセルすることができる。

また、上述したバッファ回路において、前記複数のバッファ領域は、前記複数の個別領域のジグザグが噛み合うように配置され、前記高電位電源線および前記低電位電源線は、隣接するバッファ領域の境界に配置され、当該隣接するバッファ領域で共用されることが好ましい。この場合は、高電位電源線と低電位電源線とを共用できるので、バッファ回路の占有面積を削減することができる。

また、上述したバッファ回路において、異なるバッファ領域の間で隣接する個別領域の一方にＰ型の半導体領域が形成され、他方にＮ型の半導体領域が形成されることが好ましい。異なるバッファ領域の間で隣接する個別領域に同一伝導型の半導体領域が連続すると、半導体領域に疎の部分と密の部分が生じる。これに対して、異なる伝導型の半導体領域を配置すれば、半導体領域を分散して配置することができる。これにより、ローディング効果の影響を回避して、均一な特性のトランジスタを形成することが可能となる。

次に、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた画素回路と、前記複数の走査線を順次選択する走査線駆動回路と、前記複数のデータ線にデータ信号を供給するデータ線駆動回路とを備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方に上述したバッファ回路を用いることを特徴とする。この発明によれば、画素の高精彩化および狭額縁化を向上させることができる。

また、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた画素回路と、前記複数の走査線または前記複数のデータ線の断線を検査する検査回路とを備え、前記検査回路の出力段に上述したバッファ回路を用いることを特徴とする。この発明によれば、画素の高精彩化および狭額縁化を向上させることができる。

次に、本発明に係る電子機器は上述した電気光学装置を備えることが好ましい。そのような電子機器としては、パーソナルコンピュータ、携帯情報端末、携帯電話機などが該当する。

＜１．第１実施形態＞
図１は、本発明の第１実施形態に係る単位バッファ回路Ｕａの構成を示す回路図である。単位バッファ回路Ｕａは、４個のバッファＢＦ１、ＢＦ２、…ＢＦ４を直列に接続して構成される。各バッファＢＦ１〜ＢＦ４は、高電位電源ＶＨＨと低電位電源ＶＳＳとの間にＰチャネルのトランジスタＰ１およびＰ２、ならびにＮチャネルのトランジスタＮ１およびＮ２を直列に接続して構成される。そして、トランジスタＰ１、Ｐ２、Ｎ１およびＮ２のゲートは互いに接続されて入力ノードとなり、トランジスタＰ２のドレインとトランジスタＮ１のドレインが接続されて出力ノードとなっている。バッファＢＦ１の入力ノードは、単位バッファ回路Ｕａの入力端子となり、バッファＢＦ４の出力ノードは単位バッファ回路Ｕａの出力端子となる。さらに、バッファＢＦ１〜ＢＦ３の出力ノードは、次段のバッファの入力ノードに接続されている。
なお、この例では、２個のＰチャネルＴＦＴと２個のＮチャネルＴＦＴとで各バッファＢＦ１〜ＢＦ４を構成しているが、Ｋ（Ｋは自然数）個のＰチャネルＴＦＴとＫ個のＮチャネルＴＦＴとを直列に接続して各バッファＢＦ１〜ＢＦ４を構成してもよい。

ここで、第１番目のバッファＢＦ１を構成する各トランジスタはゲート幅Ｗが１５μｍでゲート長Ｌが６μｍであり、第２番目のバッファＢＦ２を構成する各トランジスタはゲート幅Ｗが６０μｍでゲート長Ｌが６μｍであり、第３番目のバッファＢＦ３を構成する各トランジスタはゲート幅Ｗが１８０μｍでゲート長Ｌが６μｍであり、第４番目のバッファＢＦ４を構成する各トランジスタはゲート幅Ｗが８００μｍでゲート長Ｌが６μｍである。このようにトランジスタサイズを次第に大きくしていくことによって、バッファ回路Ｕａの駆動能力を大きくしている。なお、実際の回路では、ゲート幅の小さなトランジスタを並列に接続することによって、ゲート幅の大きなトランジスタを等価的に構成している。

図２に、バッファ回路Ｕａを用いた電気光学装置１のブロック図を示す。電気光学装置１は、ｍ本の走査線１０とｎ本のデータ線３０を備え、走査線１０とデータ線３０との交差に対応してｍ×ｎ個の画素回路Ｐがマトリクス状に配置されている。走査線駆動回路１００は、ｍ本の走査線を順次選択する走査信号Ｙ１、Ｙ２、…Ｙｎを生成する。データ線駆動回路２００は、選択された走査線に接続される画素回路Ｐに対してデータ信号Ｖ１〜Ｖｎを供給する。検査回路３００は、ｎ本のデータ線３０の断線を検査する。制御回路４００は走査線駆動回路１００、データ線駆動回路２００、および検査回路３００に各種の制御信号を供給する。

走査線駆動回路１００は、制御回路４００から供給される開始パルスＳＰをＹクロック信号ＹＣＫに従って順次転送して、転送信号ｙ１、ｙ２…ｙｍを出力するシフトレジスタ１１０と、バッファ回路１２０を備える。バッファ回路１２０は、ｍ個の単位バッファ回路Ｕａ１〜Ｕａｍを備える。
また、画素回路Ｐは、スイッチングトランジスタ２０と液晶素子２１とを備える。液晶素子２１は、スイッチングトランジスタ２０と接続される画素電極と対向電極とを備え、画素電極と対向電極との間に液晶を挟持して構成される。データ線３０を介して供給されるデータ信号Ｖdataは、走査信号ＹがＨｉレベルのときに画素回路Ｐに取り込まれ、液晶素子に印加される。そして、走査信号ＹがＬｏレベルに遷移しても液晶容量によって、印加電圧が保持される。なお、液晶素子２１と並列に保持容量を設けてもよい。

ここで、データ信号Ｖ１〜ＶｎはＧＮＤとＶＤＤとの間で変化する。この場合、スイッチングトランジスタ２０を充分オン状態にして、充分オフ状態にするためには、走査信号Ｙの振幅をＶＳＳ（＜ＧＮＤ）からＶＨＨ（＞ＶＤＤ）とすることが好ましい。シフトレジスタ２０において、振幅がＶＳＳ〜ＶＨＨとなる転送信号ｙを生成し、これを走査信号Ｙとすることも可能である。しかしながら、そのような場合には、シフトレジスタ２０の消費電力が増大してしまう。このため、シフトレジスタ２０にはＶＤＤおよびＧＮＤを供給し、振幅がＧＮＤ〜ＶＤＤとなる転送信号ｙを生成する。

単位バッファ回路Ｕａ１〜Ｕａｍは、上述した単位バッファ回路Ｕａによって構成される。したがって、走査信号Ｙ１〜Ｙｍの振幅は、ＶＳＳ−ＶＨＨとなる。走査線には寄生容量が付随するため、単位バッファ回路Ｕａ１〜Ｕａｍには大きな駆動能力が求められる。上述したように単位バッファ回路Ｕａは４個のバッファＢＦ１〜ＢＦ４で構成されるので、容量性の負荷となる走査線１０を充分駆動することができる。
仮に、走査信号Ｙ１〜Ｙｍの振幅が低下すると、スイッチングトランジスタ２０が充分にオン・オフしなくなる。このため、スイッチングトランジスタ２０からデータ線３０にリーク電流が流れ出てしまう。これにより、液晶素子２１の印加電圧が変動し、輝度が変動してしまう。本実施形態では、走査信号Ｙ１〜Ｙｍをフルスイングさせることができるので、正確に輝度を表示させることができ、表示品質を向上させることができる。

また、上述したバッファ回路１２０をデータ線駆動回路２００に適用することもできる。例えば、データ線駆動回路２００の出力段にデマルチプレクサを備え、複数のデータ線を選択してデータ信号を供給する場合がある。この場合、デマルチプレクサは複数のトランジスタを備えることになるが、これらのトランジスタを確実にオン・オフさせるためには、大振幅の制御信号を高い駆動能力を有するドライバで駆動する必要がある。そのようなドライバとしてバッファ回路１２０を用いることができる。これにより、近接するデータ線の間でクロストークを防止し、輝度むらを改善すると共に充分な書き込みマージンを確保することが可能となる。また、上述したバッファ回路１２０を検査回路３００の出力段に用いてもよい。なお、検査回路３００は、ｍ本の走査線１０の断線を検出するものであってもよい。さらに、この例では、電気光学装置１の一例として液晶表示装置を取り上げたが、電気光学装置１は、これに限定されるものではなく、有機発光ダイオードや無機発光ダイオードなどの発光素子を用いた表示装置であってもよい。

図３にバッファ回路１２０のレイアウトの概要を示す。この図には、単位バッファ回路Ｕａ１、Ｕａ２、およびＵａ３を示すが、他の単位バッファ回路も同様に構成されている。１つの単位バッファ回路が配置される領域であってジグザグ状の部分をバッファ領域と称する。また、バッファ領域は複数の個別領域がジグザグに連結して構成される。
そして、隣接するバッファ領域の境界には高電位ＶＨＨを供給する高電位電源線ＬＨと低電位ＶＳＳを供給する低電位電源線ＬＳとが設けられている。境界に高電位電源線ＬＨおよび低電位電源線ＬＳを設けることによって、隣接する単位バッファ回路Ｕａにおいて電源線を兼用することができる。また、バッファ領域をジグザグにレイアウトすることで、画素の高精細化および単位バッファ回路Ｕａの横方向（Ｘ方向）の長さを縮小することができる。

同図においてバッファ領域の内部に示される長方形のハッチング領域にはトランジスタＰ１、Ｐ２を形成するＰ型の半導体層が形成され、非ハッチング領域にはトランジスタＮ１、Ｎ２を形成するＮ型の半導体層が形成される。より具体的には、領域Ｎａには図４に示すようにＮチャネルのトランジスタが２個直列に配置され、領域ＰａにはＰチャネルのトランジスタが２個直列に配置される。そして、図３に示すようにこれらのトランジスタでバッファＢＦ１が構成される。ここで、各トランジスタはゲート幅Ｗが１５μｍでありゲート長Ｌが６μｍである。

次に、図４に示すように、領域Ｎｂには２個直列のＮチャネルのトランジスタが３組並列に配置され、領域Ｐｂには２個直列のＰチャネルのトランジスタが３組並列に配置される。そして、図３に示すようにこれらのトランジスタでバッファＢＦ２が構成される。ここで、各トランジスタはゲート幅Ｗが２０μｍでありゲート長Ｌが６μｍである。

次に、図４に示すように、領域Ｐｃには２個直列のＰチャネルのトランジスタが５組並列に配置される。同様に、図３に示す領域Ｎｃには２個直列のＮチャネルのトランジスタが５組並列に配置される。また、図５に示すように、領域Ｎｄには２個直列のＮチャネルのトランジスタが５組並列に配置される。このうち１組のトランジスタはゲート幅Ｗが１０μｍでありゲート長Ｌが６μｍである。一方、他の４組のトランジスタはゲート幅Ｗが２０μｍでありゲート長Ｌが６μｍである。これによって、バッファＢＦ３に用いられるトランジスタＮ１、Ｎ２（ゲート幅Ｗ＝１８０μｍ、ゲート長Ｌ＝６μｍ）が構成される。また、バッファＢＦ３に用いられるトランジスタＰ１、Ｐ２（ゲート幅Ｗ＝１８０μｍ、ゲート長Ｌ＝６μｍ）が構成される。このように、バッファＢＦ３では、領域Ｐｃ→領域Ｎｃ→領域Ｎｄ→領域ＰｄといったようにＰチャネルとＮチャネルの領域が交互に並ぶ。

次に、図６に示すように、領域Ｎｆには２個直列のＮチャネルのトランジスタが５組並列に配置され、領域Ｐｆには２個直列のＰチャネルのトランジスタが５組並列に配置される。これらのトランジスタはゲート幅Ｗが２０μｍでありゲート長Ｌが６μｍである。なお、領域Ｎｅ、Ｎｇ〜Ｎｌおよび領域Ｐｅ、Ｐｇ〜Ｐｌも同様に構成されている。これによって、これによって、バッファＢＦ４に用いられるトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２（ゲート幅Ｗ＝８００μｍ、ゲート長Ｌ＝６μｍ）が構成される。

図７に領域Ｎｆおよび領域Ｐｆの周辺構造を示す。トランジスタと配線は、以下のプロセスで形成される。まず、ガラス基板状に半導体層を形成する。この際に、シリコンを結晶化するためにレーザーの照射を行う。この例では、レーザーの照射はＸ方向に沿って実行され、個別領域はＸ方向に対して４５度傾いている。次に、領域Ｎｆと領域Ｐｆとにイオンを注入し、Ｎ型の半導体層５０とＰ型の半導体層５０とを形成する。
次に、ゲート絶縁膜を半導体層の上に形成し、さらに、ゲート配線６０を形成する。この後、層間絶縁膜を形成する。そして、層間絶縁膜の上に低電位電源線ＬＳ、高電位電源線ＬＨ、および接続配線７０をアルミニウムなどによって形成する。この後、コンタクトホール８０を形成し、ドレイン電極、ソース電極、および接続電極を形成する。

図８にバッファ領域におけるＰ型の半導体層とＮ型の半導体層のレイアウトの概略を示す。この図に示すように、１個の単位バッファ回路Ｕａを形成するバッファ領域に着目すると、Ｐ型の半導体層（図中の「Ｐ」）が形成された個別領域が２個連続し、Ｎ型の半導体層（図中の「Ｎ」）が形成された個別領域が２個連続するように複数の個別領域を形成する。このように半導体層を配置する理由は、以下の通りである。

上述したように画素の高精細化および単位バッファ回路Ｕａの横方向（Ｘ方向）の長さを縮小するためには、バッファ領域をジグザグに形成する必要がある。一方、半導体層を形成する工程で照射されるレーザーはＸ方向に沿って移動する。この移動方向と半導体層の角度によって半導体層の特性がばらつくが、バッファ領域をジグザグに形成する必要があるため、全ての半導体層の角度を移動方向と一致させることができない。そこで、移動方向に対して＋４５度傾いた個別領域と−４５度傾いた個別領域に同一伝導型の半導体層を配置することにより、特性のばらつきを平均化したのである。

また、Ｙ方向に見たとき、異なるバッファ領域の間で隣接する個別領域の一方にＰ型の半導体層を形成し、他方にＮ型の半導体層を形成した。これによって、隣接する単位バッファ回路Ｕａで低電位電源線ＬＳおよび高電位電源線ＬＨを共用することが可能となる。さらに、Ｙ方向に同一伝導型の半導体層が連続すると、半導体層の配置に密の部分と疎の部分が存在することになる。そのようなレイアウトでは、ローディング効果によってトランジスタの特性にばらつきが生じ易くなる。このため、Ｐ型の半導体層とＮ型の半導体層を分散させて配置したのである。

さらに、本実施形態では、個別領域ごとに独立した半導体層を配置した。仮に、Ｘ方向に連続した半導体層を配置すると、製造工程で静電気による大量の電荷が半導体層に充電され、これが放電される時に静電破壊を引き起こす可能性がある。静電破壊を防止するためには、半導体層を分割すればよい。しかし、分割すると単位バッファ回路の長さが長くなり額縁が長くなるといった問題があるが、本実施形態では個別領域ごとに独立した半導体層を配置したので、各半導体層に充電される電荷は小さく、放電したとしても静電破壊を引き起こすほどではない。よって、信頼性を向上させ、歩留まりを改善することができる。

＜２．第２実施形態＞
上述した第１実施形態では、全ての単位バッファ回路Ｕａ１〜Ｕａｍが同一の構成であったが、第２実施形態に係るバッファ回路１２０は、異なる構成の単位バッファ回路が混在する点で第１実施形態と相違する。
図９に、第２実施形態のバッファ回路１２１のブロック図を示す。この図に示すようにバッファ回路１２１は、第１実施形態で説明した単位バッファ回路Ｕａと単位バッファ回路Ｕｂとが交互に配置されている。

図１０に、単位バッファ回路Ｕｂの回路図を示す。この図に示すように単位バッファ回路Ｕｂは、バッファＢＦ１においてトランジスタＰ１およびＰ２のトランジスサイズがＷ＝１５μｍ、Ｌ＝６μｍ、トランジスタＮ１およびＮ２のトランジスサイズがＷ＝８μｍ、Ｌ＝６μｍであり、バッファＢＦ２においてトランジスタＰ１およびＰ２のトランジスサイズがＷ＝３０μｍ、Ｌ＝６μｍ、トランジスタＮ１およびＮ２のトランジスサイズがＷ＝６０μｍ、Ｌ＝６μｍであり、バッファＢＦ３においてトランジスタＰ１およびＰ２のトランジスサイズがＷ＝１８０μｍ、Ｌ＝６μｍ、トランジスタＮ１およびＮ２のトランジスサイズがＷ＝９０μｍ、Ｌ＝９０μｍであり、バッファＢＦ４においてトランジスタＰ１およびＰ２のトランジスサイズがＷ＝４００μｍ、Ｌ＝６μｍ、トランジスタＮ１およびＮ２のトランジスサイズがＷ＝８００μｍ、Ｌ＝６μｍである。
すなわち、同一のバッファにおいてトランジスタＰ１およびＰ２とトランジスタＮ１およびＮ２でゲート幅Ｗが異なっている。

このように、単位バッファ回路ＵｂにおいてバッファＢＦ１〜ＢＦ４を構成するトランジスタのゲート幅をＰ→Ｎ→Ｐ→Ｎの順で大きくしたのは、出力信号ＯＵＴにおけるＬレベルからＨレベルに立ち上がる時間をＨレベルからＬレベルに立ち下がる時間と比較して遅くしたいからである。例えば、出力信号ＯＵＴが供給される後段の回路において、出力信号ＯＵＴが早く立ち上がると誤動作する可能性がある場合に、タイミングのマージンを持たせることが可能となる。逆に、出力信号ＯＵＴにおけるＨレベルからＬレベルに立ち下がる時間をＬレベルからＨレベルに立ち上がる時間と比較して遅くしたい場合には、バッファＢＦ１〜ＢＦ４を構成するトランジスタのゲート幅をＮ→Ｐ→Ｎ→Ｐの順で大きくすればよい。

図１１にバッファ回路１２１のレイアウトの概略を示す。同図において、単位バッファ回路ＵａのバッファＢＦ１〜ＢＦ４はＢＦ１ａ〜ＢＦ４ａと記載し、単位バッファ回路ＵｂのバッファＢＦ１〜ＢＦ４はＢＦ１ｂ〜ＢＦ４ｂと記載する。単位バッファ回路Ｕａと単位バッファ回路Ｕｂのトランジスタサイズは不一致である。このため、トランジスタサイズが大きい単位バッファ回路Ｕａに合わせて、単位バッファ回路Ｕｂのバッファ領域を形成すると、レイアウトの効率が低下する。そこで、本実施形態では、２つのバッファ領域を用いて単位バッファ回路Ｕａを形成している。例えば、バッファＢＦ３ａでは、２つのバッファ領域に跨って、４個の個別領域にＰ型の半導体層を配置し、４個の個別領域にＮ型の半導体層を配置する。

また、バッファＢＦ４ｂでは、トランジスタＮ１およびＮ２のゲート幅Ｗが８００μｍであり、トランジスタＰ１およびＰ２のゲート幅Ｗ＝４００μｍと比較して大幅に大きい。このため、単位バッファ回路Ｕａのバッファ領域の一部を利用して、単位バッファ回路ＵｂのトランジスタＮ１およびＮ２を構成している。これにより、バッファ回路１２１の基板の占有面積を削減して、画素の高精細化および狭額縁化を向上させることができる。

なお、上述した第１および第２実施形態で説明した電気光学装置１を用いた電子機器としては、これを表示装置として採用したモバイル型のパーソナルコンピュータ、携帯電話機、携帯情報端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。

第１実施形態に係る単位バッファ回路Ｕａの構成を示す回路図である。 電気光学装置１の構成を示すブロック図である。 バッファ回路１２０のレイアウトの概要を示す説明図である。 単位バッファ回路Ｕａのトランジスタのレイアウトを示す説明図である。 単位バッファ回路Ｕａのトランジスタのレイアウトを示す説明図である。 単位バッファ回路Ｕａのトランジスタのレイアウトを示す説明図である。 単位バッファ回路Ｕａの積層構造を示す説明図である。 バッファ領域におけるＰ型の半導体層とＮ型の半導体層のレイアウトの概略を示す説明図である。 第２実施形態に係るバッファ回路１２１の構成を示すブロック図である。 単位バッファ回路Ｕｂの構成を示す回路図である。 バッファ回路１２１のレイアウトの概略を示す説明図である。

符号の説明

１…電気光学装置、１２０，１２１…バッファ回路、Ｕａ，Ｕｂ…単位バッファ回路、ＢＦ１〜ＢＦ４…バッファ、Ｐ１，Ｐ２…Ｐチャネルトランジスタ、Ｎ１，Ｎ２…Ｎチャネルトランジスタ。

Claims (7)

1. 複数のバッファ領域の各々に形成された複数のバッファを備えるバッファ回路であって、
   前記複数のバッファ領域の各々は、複数の個別領域がジグザグに連結してなり、
   前記複数のバッファ領域の各々において、
   前記バッファ領域の一方の端部に沿って設けられた高電位を供給する高電位電源線と、
   前記バッファ領域の他方の端部に沿って設けられた低電位を供給する低電位電源線と、
   前記複数の個別領域の各々に独立したＰ型またはＮ型の半導体領域を備え、
   前記各Ｐ型の半導体領域には、一または複数のＰ型のトランジスタが直列に設けられた組が、前記高電位電源線に対して複数並列に接続されており、
   前記各Ｎ型の半導体領域には、一または複数のＮ型のトランジスタが直列に設けられた組が、前記低電位電源線に対して複数並列に接続されている、
   ことを特徴とするバッファ回路。
2. 前記Ｐ型の半導体領域が形成された前記個別領域が２個連続し、前記Ｎ型の半導体領域が形成された前記個別領域が２個連続するように前記複数の個別領域を形成したことを特徴とする請求項１に記載のバッファ回路。
3. 前記複数のバッファ領域は、前記複数の個別領域のジグザグが噛み合うように配置され、
   前記高電位電源線および前記低電位電源線は、隣接するバッファ領域の境界に配置され、当該隣接するバッファ領域で共用されることを特徴とする請求項１または２に記載のバッファ回路。
4. 異なるバッファ領域の間で隣接する個別領域の一方にＰ型の半導体領域が形成され、他方にＮ型の半導体領域が形成される、
   ことを特徴とする請求項３に記載のバッファ回路。
5. 複数の走査線と、
   複数のデータ線と、
   前記複数の走査線および前記複数のデータ線の交差に対応して設けられた画素回路と、
   前記複数の走査線を順次選択する走査線駆動回路と、
   前記複数のデータ線にデータ信号を供給するデータ線駆動回路とを備え、
   前記走査線駆動回路および前記データ線駆動回路の少なくとも一方に請求項１乃至４のうちいずれか1項に記載されたバッファ回路を用いる、
   ことを特徴とする電気光学装置。
6. 複数の走査線と、
   複数のデータ線と、
   前記複数の走査線および前記複数のデータ線の交差に対応して設けられた画素回路と、
   前記複数の走査線または前記複数のデータ線の断線を検査する検査回路とを備え、
   前記検査回路の出力段に請求項１乃至４のうちいずれか1項に記載されたバッファ回路を用いる、
   ことを特徴とする電気光学装置。
7. 請求項５または６に記載の電気光学装置を備えたことを特徴とする電子機器。
   

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