JP2009168901A - 画像表示装置 - Google Patents

Abstract

【課題】表示信号の極性が特定の周期で反転する表示装置において、製造プロセスの簡略化、並びに製造コストの削減を図る。
【解決手段】表示装置１０Ａは、画素２５が接続するゲート線ＧＬを駆動するゲート線駆動回路１１、容量線ＣＣＬを用いて画素２５の容量結合駆動を行う容量線駆動回路１２、並びに、当該容量線駆動回路１２に上記表示データ信号Ｄの極性に応じた動作を行わせるための制御信号である極性制御信号ＶＦＲ，／ＶＦＲを生成する分周回路２０を備えている。これらゲート線駆動回路１１、容量線駆動回路１２および分周回路２０を構成するトランジスタは、全て同一導電型のものである。
【選択図】図４

Description

本発明は、表示信号の振幅を小さくすることを可能にする画素駆動制御を行う画像表示装置に関するものであり、特に、同一導電型の電界効果トランジスタにより構成される表示パネルを備える画像表示装置に関するものである。

液晶表示装置の消費電力を低減するための画素の駆動方法として、「容量結合駆動技術」が知られている。容量結合駆動は、各画素における画素電極を所定の信号線と容量結合させ、画素電極に表示信号（表示データ）を書き込んだ後に上記所定の信号線の電位を変化させることで、画素電極の電位を適切に調整するものである（例えば下記の特許文献１，２）。

例えば正極性（＋）の表示信号が書き込まれた画素電極の電位を上昇（正方向に変化）させ、また負極性（−）の表示信号が書き込まれた画素電極の電位を下降（負方向に変化）させることで、表示信号を増幅することができる。その結果、データ線（ソース線）に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。また表示信号の振幅が小さくなることで、走査線（ゲート線）の駆動信号の振幅も小さくすることができる。

特許文献１においては、上記所定の信号線として、専ら画素の容量結合駆動を行うための容量線（ＣＣ）が用いられる例が示されている。さらに、プロセスの簡略化および低コスト化の点から、画素の容量結合駆動に用いる上記容量線を駆動するための駆動回路（補償信号駆動回路）を構成するトランジスタを、全て同一導電型（Ｐ型）のものにすることが示唆されている。

また特許文献２においては、上記所定の信号線として、その画素に隣接する画素ライン（画素行）のゲート線を用いた例が示されている。つまり特許文献２の容量結合駆動は、隣接画素ラインのゲート線駆動信号の非活性レベルの電位を変化させることで実行される。

液晶表示装置においては、液晶素子の劣化を防止するために一定周期で表示信号の極性を反転させるのが一般的である。つまり、データ線に供給する表示信号の極性を、各画素の液晶素子の一端が接続するコモン電極（共通電極）の電位を基準にして交流的に変化させるのである。容量結合駆動を行う表示装置において、一定周期で表示信号の極性を反転させる場合には、表示信号の極性が反転する周期に合わせて、上記所定の信号線の電位を変化させる方向（正方向または負方向）を反転させる必要がある。

また、一定周期で表示信号の極性を反転させる駆動方法として、コモン電極の電位自体を交流的に変化させる「コモン反転駆動技術」が知られている（例えば下記の特許文献３，６）。この手法では、画素電極に表示信号を書き込む前に、その表示信号の極性に合わせてコモン電極の電位を適宜変化させておくことで、画素電極とコモン電極間に接続した液晶素子にかかる電圧を適切に調整するものである。

例えば画素に正極性（＋）の表示信号を書き込むときにはコモン電極を負極性にし、また負極性（−）の表示信号を書き込むコモン電極を正極性にしておくことで、表示信号が書き込まれたときに液晶素子にかかる電圧を大きくすることができる。その結果、データ線に供給する表示信号の振幅を小さくすることができ、またそれによりゲート線駆動信号の振幅も小さくすることができる。

特許文献３，４では、コモン反転駆動の一つとして、コモン電極の電位を画素ライン毎（ゲート線毎）に独立して交流的に変化させる「ライン毎独立コモン交流駆動方式」が開示されている。ライン毎独立コモン交流駆動技術は、主にＩＰＳ（In Plane Switching）液晶表示パネルに用いられており、画素に書き込まれる表示信号の極性に応じて共通電極の電位をゲート線毎に独立に設定するものである。この技術は、表示信号およびゲート線駆動信号の振幅を小さくして消費電力の低減を図ることができると共に、ゲート線駆動回路に使用されるトランジスタの信頼性を向上できる技術として知られている。

その他、本発明に関連する先行技術としては、例えば下記の特許文献５，６が挙げられる。

特開２００３−２２８３４５号公報 特開平２−９１３号公報 特開２００６−２７６５４１号公報 特開平１０−３１４６４号公報 特開２００４−１０３２２６号公報 特開２００３−２９５１５７号公報

先に述べたように、液晶表示装置では表示信号の極性が一定周期で反転される。その場合、容量結合駆動技術およびコモン交流駆動技術のいずれにおいても、共通電極の電位を基準にした画素電極の電位の正負（極性）がその周期で切り替わる（交番する）ことになる。よってそのような駆動方法を行う回路には、表示信号の極性の変化に応じた動作を行わせるための制御信号（極性制御信号）を与える必要がある。表示信号の極性は、１フレーム毎に反転されるのがより一般的であり、その場合の極性制御信号としては、１フレーム毎にレベルが反転する信号を用いることができる。

そのような極性制御信号は、表示装置外部から供給することができるが、当該極性制御信号のレベルを表示装置の動作電圧に適合するように設定する必要がある。そのため、その設定を行うレベルシフタが別途必要となり、表示装置の製造コスト上昇を招くという問題が生じる。

極性制御信号の生成回路を表示装置の内部に搭載させることも考えられるが、その場合にはプロセスの簡略化および低コスト化の点から、当該生成回路に用いるトランジスタは、画素やゲート線駆動回路に用いられるものと全て同一の導電型であることが望ましい。さらに、容量結合駆動やコモン交流駆動を行う駆動回路も、それらと同一の導電型のトランジスタのみを用いて構成されればさらに好ましい。

本発明は以上のような課題を解決するためになされたものであり、表示信号の極性が特定の周期で反転する表示装置において、表示信号の極性の変化に応じた容量結合駆動またはコモン交流駆動を行う駆動回路、並びに、その駆動回路に表示信号の極性に応じた動作を行わせるための制御信号（極性制御信号）の生成回路を、同一導電型のトランジスタのみを用いた回路で実現することを目的とする。

本発明の第１の態様に係る画像表示装置は、互いに平行して配設された複数の走査線と、前記複数の走査線に直交して配設された複数の信号線と、各々が前記複数の走査線のそれぞれに沿って配設された複数の容量線と、前記走査線と前記信号線との各交点近傍に配設された複数の画素と、フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、前記複数の容量線を駆動する容量線駆動回路とを備え、前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路と、前記画素は、対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、前記画素能動素子の他方の電流電極に接続した画素電極と、対応する容量線と前記画素電極との間に接続した容量素子とを備え、前記容量線駆動回路は前記フレーム毎に、前記複数の画素の各々に対し、前記画素能動素子の活性期間の後の所定タイミングで、対応する前記容量線の電位を前記制御信号に基づいて変化させ、前記走査線駆動回路、前記容量線駆動回路および前記分周回路を構成する能動素子は、全て前記画素能動素子と同一導電型のものであることを特徴とする。

本発明の第２の態様に係る画像表示装置は、互いに平行して配設された複数の走査線と、前記複数の走査線に直交して配設された複数の信号線と、前記走査線と前記信号線との各交点近傍に配設された複数の画素と、フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路とを備え、前記画素は、対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、前記画素能動素子の他方の電流電極に接続した画素電極と、対応する前記走査線に隣接する前記走査線と前記画素電極との間に接続した容量素子とを備え、前記走査線駆動回路は前記フレーム毎に、前記複数の画素の各々に対し、前記画素能動素子の活性期間の後の所定タイミングで、隣接する前記走査線の非活性レベルの電位を前記制御信号に基づいて変化させ、前記走査線駆動回路および前記分周回路を構成する能動素子は、全て前記画素能動素子と同一導電型のものであることを特徴とする。

本発明の第３の態様に係る画像表示装置は、互いに平行して配設された複数の走査線と、前記複数の走査線に直交して配設された複数の信号線と、各々が前記複数の走査線のそれぞれに沿って配設された複数の共通電極線と、前記走査線と前記信号線との各交点近傍に配設された複数の画素と、フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、前記複数の共通電極線を駆動する共通電極線駆動回路とを備え、前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路と、前記画素は、対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、前記画素能動素子の他方の電流電極に接続した画素電極と、対応する前記共通電極線と前記画素電極との間に接続した表示素子とを備え、前記共通電極線駆動回路は前記フレーム毎に、前記複数の画素の各々に対し、前記画素能動素子の活性期間の前の所定タイミングで、対応する前記共通電極線の電位を前記制御信号に基づいて変化させ、前記走査線駆動回路、前記共通電極線駆動回路および前記分周回路を構成する能動素子は、全て前記画素能動素子と同一導電型のものであることを特徴とする。

本発明によれば、容量結合駆動もしくはコモン交流駆動を行う駆動回路（容量線駆動回路、ゲート線駆動回路もしくは共通電極線駆動回路）と、その動作を規定する制御信号を生成する分周回路が、画素能動素子と同一導電型のトランジスタのみを用いて実現されているので、上記駆動回路および分周回路を画素と同じ絶縁基板上に形成することが容易になる。その結果、表示パネルの形成工程数の削減を図ることができ、画像表示装置の製造プロセスの簡略化、並びに製造コストの削減に寄与できる。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
以下、本発明の具体的な実施の形態について説明するが、本発明の理解を容易にするために、まずは従来の駆動制御回路およびゲート線駆動回路について説明する。図１は、従来の液晶表示装置１０の構成例を示すブロック図である。

当該表示装置１０では、ガラスあるいは樹脂等の絶縁基板上に形成された液晶画素２５（ＰＸ）がマトリクス状に配設されている。図２は、画素２５の具体的な構成例である。同図の如く画素２５は、表示素子として液晶素子２８が用いられた液晶画素である。また画素２５が備える画素トランジスタ２６（広義には能動素子）は、Ｎチャネル型のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が用いられている。

Ｎ型ＴＦＴは、ゲートがソースに対しＨ（High）レベルになると活性（オン）状態となり、同じくＬ（Low）レベルで非活性（オフ）状態となる。よって以下の説明では信号のＨレベルを活性レベル、Ｌレベルを非活性レベルとして説明する。なお、Ｐ型トランジスタの場合はゲートがソースに対しＬレベルになると活性（オン）状態となり、同じくＨレベルで非活性（オフ）状態となる（信号の活性、非活性の関係も逆になる）。

画素２５は、互いに平行して配設された複数（ｍ本）のゲート線（広義には走査線）ＧＬ₁，ＧＬ₂，…，ＧＬ_m（総称「ゲート線ＧＬ」）と、それに直交するように配設された複数（ｒ本）のデータ線（広義には信号線）ＤＬ₁，ＤＬ₂，…，ＤＬ_r（総称「データ線ＤＬ」）の各交点の近傍にそれぞれ設けられる。ゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mは、ゲート線駆動回路１０１が生成するゲート線駆動信号Ｇ₁，Ｇ₂，…，Ｇ_m（総称「ゲート線駆動信号Ｇ」）によってそれぞれ駆動される。またデータ線ＤＬ₁，ＤＬ₂，…，ＤＬ_rには、駆動制御回路１１０から表示データ信号Ｄ₁，Ｄ₂，…，Ｄ_r（総称「表示データ信号Ｄ」）がそれぞれ供給される。即ち、画素２５の各々は、ゲート線駆動回路１０１が生成するゲート線ＧＬによって駆動され、駆動制御回路１１０からの表示データ信号Ｄに応じた表示を行う。

図２に示すように、ゲート線ＧＬには画素トランジスタ２６のゲートが接続され、データ線ＤＬには当該画素トランジスタ２６のドレインが接続される。また画素トランジスタ２６のソースは、画素電極Ｎｐに接続される。画素電極Ｎｐには保持容量素子２７および液晶素子２８が接続される。保持容量素子２７は、画素電極Ｎｐと保持電極Ｎｈとの間に接続され、液晶素子２８は画素電極Ｎｐと共通電極（コモン電極）Ｎｃとの間に接続される。

画素２５では、対応するゲート線ＧＬを駆動するゲート線駆動信号Ｇが活性レベル（Ｈ（High）レベル）になると画素トランジスタ２６がオンし、そのときデータ線ＤＬに供給されている表示データ信号Ｄの電圧が保持容量素子２７に保持される。この保持容量素子２７に保持されたデータ（電圧）に応じて液晶素子２８中の液晶の配向性が変化し、当該画素の表示輝度が変化する。

即ち画素２５では、画素電極Ｎｐと共通電極Ｎｃとの間の電位差に応じて、液晶素子２８中の液晶の配向性が変化し、これに応答して液晶素子２８の表示輝度が変化する。従って画素電極Ｎｐへ供給される表示データ信号Ｄの電圧（表示電圧）によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電位差と最小輝度に対応する電位差との間の中間的な電位差を、画素電極Ｎｐと共通電極Ｎｃとの間に印加することによって中間的な輝度を得ることができる。従って、表示データ信号Ｄの電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

再び図１を参照し、駆動制御回路１１０は、単結晶シリコン基板を用いて形成された単一あるいは複数のＬＳＩから構成される。駆動制御回路１１０は、画素２５に書き込む表示データ信号Ｄ₁，Ｄ₂，Ｄ₃，…をデータ線ＤＬ₁，ＤＬ₂，ＤＬ₃，…に出力するソースドライバ回路（データ信号出力回路）、ゲート線駆動回路１０１を動作させるのに必要な駆動制御信号の生成回路、電源電圧を生成する電源回路などで構成される。

また駆動制御回路１１０は、同じく単結晶シリコン基板を用いて形成されたレベルシフタ１１１を備えている。レベルシフタ１１１は、駆動制御回路１１０が生成した駆動制御信号（スタート信号ｓｔおよびクロック信号ｃｌｋ，／ｃｌｋ）のレベルをシフトさせて、ゲート線駆動回路１０１を駆動するのに適した電圧レベルの信号（スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫ）に変換するものである。

レベルシフタ１１１を含む駆動制御回路１１０（以下、単に「駆動制御回路１１０」と称す）がゲート線駆動回路１０１に供給する駆動制御信号には、スタート信号ＳＴとクロック信号ＣＬＫ，／ＣＬＫが含まれている。スタート信号ＳＴは、画像信号の各フレームの開始に対応したタイミングで活性化されるパルス信号である。クロック信号ＣＬＫ，／ＣＬＫは、互いに相補な（活性期間が重ならない）信号であり、ゲート線駆動回路１０１の動作タイミングは当該クロック信号ＣＬＫ，／ＣＬＫによって規定される。

即ち、液晶アレイ部１５の画素マトリクスをゲート線駆動回路１０１で駆動する場合、駆動制御回路１１０は、ゲート線ＧＬの走査を開始するタイミングでスタート信号ＳＴを活性化させる。ゲート線駆動回路１０１は、スタート信号ＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫの活性化タイミングに同期してゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…をこの順に活性化させる。

図３は、この駆動制御回路１１０が出力する駆動制御信号とゲート線駆動回路１０１の動作との関係を示すタイミング図である。図３に示すように、クロック信号ＣＬＫ，／ＣＬＫの各々は、表示装置１０の２水平期間（２Ｈ）の周期をもって活性化されるパルス信号であり、両者は互いに１水平期間（１Ｈ）だけ位相がずらされている。即ち、この２つのクロック信号ＣＬＫ，／ＣＬＫは、１水平期間位相がずれた２相クロックを構成している。

駆動制御回路１１０は図３の如く、フレーム期間の開始に対応した時刻ｔ₀に、スタート信号ＳＴを活性化させる。当該スタート信号ＳＴはその直後の時刻ｔ₁で非活性化され、次のフレーム期間まで非活性状態に維持される。駆動制御回路１１０は、時刻ｔ₀から１水平期間（１Ｈ）遅れた時刻ｔ₂にクロック信号ＣＬＫを活性化させ、さらに時刻ｔ₂から１水平期間（１Ｈ）遅れた時刻ｔ₄にクロック信号／ＣＬＫを活性化させる。以降、１水平期間ごとにクロック信号ＣＬＫ，／ＣＬＫが交互に活性化される。

ゲート線駆動回路１０１は、縦続接続した複数のシフトレジスタ（多段のシフトレジスタ）から構成されており、その各段からそれぞれゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…が出力される（以下、多段のシフトレジスタの各段を「単位シフトレジスタ」と称す）。スタート信号ＳＴは、第１段目の単位シフトレジスタに入力される。その信号は、クロック信号ＣＬＫ，／ＣＬＫに同期して時間的にシフトされながら、第１段目から後段へ向けて順番に伝達される。その結果、ゲート線駆動回路１０１からは、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで、ゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…がこの順に出力される。それにより、ゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃，…がこの順で活性化される動作が１水平期間ごとに繰り返し行われる。

ゲート線駆動回路１０１（多段のシフトレジスタ）を構成する単位シフトレジスタの具体例としては、上記の特許文献４の図７に、全て同一導電型のトランジスタにより構成された単位シフトレジスタの例が開示されている。

ここから、本発明に係る表示装置について説明する。実施の形態１では、本発明を容量結合駆動技術を用いた表示装置に適用した例を示す。先に述べたように、容量結合駆動技術としては、その駆動を行うための配線として容量結合駆動専用の容量線を用いる方式（特許文献１）と、隣接画素ラインのゲート線を兼用させる方式（特許文献２）とが知られているが、本実施の形態では前者に適用する。

即ち本実施の形態では、画素の画素電極と容量結合した容量線を設け、その容量線に所定の振幅の信号（容量線駆動信号）を供給することで、画素電極に書き込まれた表示データ信号のレベルを調整する。容量結合駆動によれば表示データ信号を増幅することができるので、データ線に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。

図４は本発明の実施の形態１に係る表示装置１０Ａの構成を示す概略ブロック図である。ここでは、容量結合駆動を適用可能な表示装置の代表例として液晶表示装置を示している。

表示装置１０Ａは、液晶アレイ部１５、ゲート線駆動回路（広義には走査線駆動回路）１１、分周回路２０、駆動制御回路１１０およびレベルシフタ１１１を備えている。液晶アレイ部１５は、行列状に配設された複数の画素２５から成り、画素の行（画素ライン）の各々に対応してそれぞれゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mが配設され、また、画素の列（画素列）の各々に対応してそれぞれデータ線ＤＬ₁，ＤＬ₂，…が配設される。さらに、ゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mのそれぞれに沿うように、容量線ＣＣＬ₁，ＣＣＬ₂，…，ＣＣＬ_m（総称「容量線ＣＣＬ」）が設けられる。なお図４では、第１行、第２行および最終行のゲート線ＧＬ₁，ＧＬ₂，ＧＬ_m、それらに対応して設けられた容量線ＣＣＬ₁，ＣＣＬ₂，ＣＣＬ_m、第１列および第２列のデータ線ＤＬ₁、ＤＬ₂、並びにそれらの交点に配設された６つの画素２５を代表的に示している。

本実施の形態では図４のように、液晶アレイ部１５の片側（左側）にゲート線駆動回路１１が配設され、もう片側（右側）に容量線駆動回路１２が配設されている。これらゲート線駆動回路１１並びに容量線駆動回路１２は、画素２５と同様に絶縁基板上に形成したＴＦＴを用いて構成されている。このゲート線駆動回路１１と容量線駆動回路１２の配置は一例であり、この配置に限定されない。例えばゲート線駆動回路１１と容量線駆動回路１２を一体化させて液晶アレイ部１５の片側のみ（左側あるいは右側のみ）に配設してもよい。

ゲート線駆動回路１１と容量線駆動回路１２を一体化した回路（一体化回路）を使用する場合、表示装置の解像度を高くするために各画素２５の領域を小さくしたときに、一体化回路の単位回路のピッチが画素２５のピッチよりも大きくなってしまうことも考えられる。その場合には、一体化回路を、液晶アレイ部１５の両側に配設し、例えば奇数行の画素を一方の一体化回路で駆動し、偶数行の画素をもう一方の一体化回路で駆動するとよい。

ゲート線駆動回路１１の基本的な動作は、図１の従来のゲート線駆動回路１０１の動作（図３）と同様である。但し、図４のゲート線駆動回路１１には、最後段である第ｍ段目の単位シフトレジスタ（不図示）に続けてさらに２段の単位シフトレジスタＳＲ_m+1，ＳＲ_m+2が設けられている。これら単位シフトレジスタＳＲ_m+1，ＳＲ_m+2は、ゲート線ＧＬを駆動しないので、以下では「ダミーシフトレジスタ」と称する。ダミーシフトレジスタＳＲ_m+1，ＳＲ_m+2の出力信号Ｇ_m+1，Ｇ_m+2はゲート線ＧＬを駆動しないが、通常のゲート線駆動信号Ｇ₁〜Ｇ_mと同質の信号であるので、それらを「駆動信号」と称することとする。

また図４の駆動制御回路１１０（レベルシフタ１１１を含む）は、図１に示したものと同様に、単結晶シリコン基板を用いて形成されたＬＳＩによって構成されており、駆動制御信号（スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫ）をゲート線駆動回路１１へと供給する。また駆動制御回路１１０は、ゲート線駆動回路１１、容量線駆動回路１２および分周回路２０の電源として、それらの各回路に高電位側電源電位ＶＤＤおよび低電位側電源電位ＶＳＳを供給している。

表示装置１０Ａは、信号の周波数を分周する分周回路２０を有している。当該分周回路２０は、画素２５と同じく絶縁基板上に形成したＴＦＴを用いて構成されている。図４に示しているように分周回路２０へは、駆動制御回路１１０からスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫが入力され、ゲート線駆動回路１１から駆動信号Ｇ_m+1が入力される。分周回路２０は、それらの４つの信号により駆動され、スタート信号ＳＴの周期を２倍にした（即ち、周波数を１／２分周した）信号ＶＦＲおよびその逆相の信号／ＶＦＲを出力する。後述するように、この信号ＶＦＲ，／ＶＦＲは、各画素２５の画素電極Ｎｐの電位の極性（当該画素２５に書き込まれた表示データ信号Ｄの極性）の切り換わりに応じた動作を容量線駆動回路１２に行わせるための制御信号として用いられるので、信号ＶＦＲ，／ＶＦＲを「極性制御信号」と称する。

なお、駆動制御回路１１０が生成するクロック信号の相数は、ゲート線駆動回路１１を構成するシフトレジスタの回路構成に依存する。本実施の形態では、２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動されるシフトレジスタによってゲート線駆動回路１１が構成されていると仮定して説明するが、３相以上のクロック信号を用いるものであってもよい。基本的に、クロック信号の相数を増やすほどクロック信号生成回路の消費電力を減少させることができるが、必要となるレベルシフタ１１１の数は当然増加する。

また以下では、図３と同様にクロック信号ＣＬＫの活性期間（Ｈレベルになる期間）とクロック信号／ＣＬＫの活性期間との間に一定の間隔が設けられている例を示すが、この間隔は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでもよい。

スタート信号ＳＴは、画像信号の各フレーム期間の開始に対応したタイミングで活性化される信号であるので、それを２倍周期にした極性制御信号ＶＦＲ，／ＶＦＲは、画像信号の１フレーム期間ごとに反転する信号になる。この極性制御信号ＶＦＲ，／ＶＦＲは、共に容量線駆動回路１２に入力される。容量線駆動回路１２は、容量線ＣＣＬ₁〜ＣＣＬ_mを駆動する容量線駆動信号ＣＣ₁〜ＣＣ_m（総称「容量線駆動信号ＣＣ」）を生成する回路である。容量線駆動回路１２において極性制御信号ＶＦＲ，／ＶＦＲは、当該容量線駆動信号ＣＣの極性を表示データ信号Ｄの極性の変化に応じて切り替えるための制御信号として使用される。

次に分周回路２０について説明する。図５は、分周回路２０の基本的構成を示す回路図であり、図６はその動作を示すタイミング図である。まずこれらの図に基づいて分周回路２０の動作原理を説明する。

図５の如く、分周回路２０は、スイッチＳＷ１，ＳＷ２と、入力信号に対し反転したレベルの出力信号を出力する機能を有する回路（狭義にはインバータ）ＩＶ１，ＩＶ２，ＩＶ３（第１、第２および第３のインバータ）、およびノードＮＡ、ＮＢのレベルをそれぞれ保持する機能を有する保持回路から構成される。図５においては保持回路として保持容量ＣＨ１，ＣＨ２が用いられている。保持容量ＣＨ１はインバータＩＶ１の入力ノードＮＡに接続し、保持容量ＣＨ２はインバータＩＶ２の入力ノードＮＢに接続している。なお、保持容量ＣＨ１，ＣＨ２は、寄生容量であってもよい。

また図５において、入力信号ＩＳ１，ＩＳ２は互いに周期が等しく、位相が異なる信号である。スイッチＳＷ１，ＳＷ２は、それぞれ入力信号ＩＳ１，ＩＳ２がＨレベルになる間オンするよう動作する。

図６を参照し、時刻ｔ₀の時点でノードＮＥがＨレベルであったとする。このとき時刻ｔ₀で入力信号ＩＳ１がＨレベルになってスイッチＳＷ１がオンとなると、ノードＮＡがＨレベルになり、インバータＩＶ１の出力ノードＮＢはＬレベルになる。即ち、インバータＩＶ１は、入力信号ＩＳ１に同期して、インバータＩＶ３の出力信号を反転させた信号をノードＮＢに出力するよう動作する。その後時刻ｔ₁で入力信号ＩＳ１はＬレベルに戻るとスイッチＳＷ１はオフするが、保持容量ＣＨ１によってノードＮＡはＨレベルに保持される。よってノードＮＢはＬレベルに保持される。

そして時刻ｔ₂で入力信号ＩＳ２がＨレベルになると、スイッチＳＷ２がオンとなり、ノードＮＣのレベルがノードＮＢと同じＬレベルとなる。この結果、インバータＩＶ２の出力ノードＮＤはＨレベルになり、インバータＩＶ３の出力ノードＮＥはＬレベルになる。即ち、インバータＩＶ２は、入力信号ＩＳ２に同期して、インバータＩＶ１の出力信号を反転した信号をノードＮＤに出力するよう動作する。その後時刻ｔ₃で入力信号ＩＳ２がＬレベルに戻るとスイッチＳＷ２はオフするが、保持容量ＣＨ２によってノードＮＣはＬレベルに保持されるので、ノードＮＤはＨレベル、ノードＮＥはＬレベルに保持される。

その後は、各ノードのレベルの関係は逆になるが、上記の時刻ｔ₀〜ｔ₃と同様の動作が行われる。即ち、時刻ｔ₄で入力信号ＩＳ１が再びＨレベルになってスイッチＳＷ１がオンとなると、ノードＮＡがＬレベルになり、ノードＮＢがＨレベルになる。そして時刻ｔ₅で入力信号ＩＳ１がＬレベルに戻ってスイッチＳＷ１がオフしても、保持容量ＣＨ１がノードＮＡのＬレベルを保持する。よってノードＮＢはＨレベルに保持される。

そして時刻ｔ₆で入力信号ＩＳ２がＨレベルになると、スイッチＳＷ２がオンしてノードＮＣがＨレベル、ノードＮＤはＬレベル、ノードＮＥはＨレベルになる。そして時刻ｔ₇で入力信号ＩＳ２がＬレベルに戻ってスイッチＳＷ２はオフしても、保持容量ＣＨ２がノードＮＣをＨレベルに保持する。よってノードＮＤ，ＮＥはそれぞれＬレベル、Ｈレベルに維持される。

時刻ｔ₇以降は、上記の時刻ｔ₀〜ｔ₇と同じ動作が繰り返される。

このように図５の分周回路２０によれば、ノードＮＡ，ＮＢのレベルは、それぞれ入力信号ＩＳ１のレベルがＨレベルになる毎に反転し、ノードＮＤ，ＮＥのレベルは、それぞれ入力信号ＩＳ２のレベルがＨレベルになる毎に反転する。その結果、ノードＮＡ〜ＮＥには、それぞれ入力信号ＩＳ１，ＩＳ２の２倍周期の信号が現れる。特に、ノードＮＡ，ＮＢに現れる信号は、位相が入力信号ＩＳ１と揃い、ノードＮＣ〜ＮＥに現れる信号は、位相が入力信号ＩＳ２と揃うこととなる。

図７は、図５で説明した分周回路２０のより具体的な回路構成の例を示す図である。同図のように、分周回路２０は単一の導電型（ここではＮ型）のＴＦＴ（以下「トランジスタ」と称す）を用いて構成される。

なお、本発明に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルを形成が形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

図７の分周回路２０の構成について説明する。図４で説明したように、分周回路２０には、スタート信号ＳＴ、駆動信号Ｇ_m+1およびクロック信号ＣＬＫ，／ＣＬＫが入力され、スタート信号ＳＴの２倍周期の極性制御信号ＶＦＲ，／ＶＦＲを出力する。なお図７の分周回路２０には、それらの他にパワーオンリセット信号ＰＯＲが入力されるが、その信号については後に説明する。

トランジスタＱ１およびスタート信号ＳＴは、それぞれ図５のスイッチＳＷ１および入力信号ＩＳ１に対応している。トランジスタＱ１は、駆動制御回路１１０から入力されるスタート信号ＳＴに基づいて、ノードＮ８のレベルをノードＮ１に伝達するように機能する。本実施の形態では図３の例と同様に、スタート信号ＳＴはクロック信号／ＣＬＫの活性化タイミングで活性化されるものとする（その結果、ゲート線駆動信号Ｇ₁はクロック信号ＣＬＫの活性化タイミングで活性化される）。

トランジスタＱ２〜Ｑ５は、ノードＮ１のレベルを反転してノードＮ２に出力するインバータおよびノードＮ１，Ｎ２のレベルを保持するラッチの両方の機能を備えるラッチ・インバータ２０１を構成している。より詳細には、トランジスタＱ４，Ｑ５はノードＮ１を入力端、ノードＮ２を出力端とするインバータを構成しており、それは図５のインバータＩＶ１（第１のインバータ）に対応している。またトランジスタＱ２，Ｑ３は、ノードＮ２を入力端、ノードＮ１を出力端とするインバータを構成している。つまりトランジスタＱ２〜Ｑ５によってループ状に接続した２つのインバータが構成され、それがラッチとして働く。このトランジスタＱ２〜Ｑ５から成るラッチは、図５の保持容量ＣＨ１と同様に保持回路として機能する。

図７の分周回路２０において、保持回路が容量素子ではなくラッチであるのは、分周回路２０の動作周期が長い場合でもノードＮ１，Ｎ２のレベルを安定して保持できるようにするためである。トランジスタＱ７，Ｑ８は、トランジスタＱ５，Ｑ６から成るインバータの出力段に設けられ当該インバータの駆動能力（電流を流す能力）を上げるためのバッファ２０２を構成している。

バッファ２０２の出力ノードに接続したインバータ２０９は、図５に示した分周回路の基本構成には含まれていない要素であり、分周回路２０の論理動作に直接影響するものではない。インバータ２０９は、トランジスタＱ２７およびトランジスタＱ２８から成り、バッファ２０２の出力信号を反転した信号をノードＮ１１に出力する。

トランジスタＱ９は、図５のスイッチＳＷ２に対応しており、トランジスタＱ９のゲートには駆動信号Ｇ_m+1が入力される（即ち駆動信号Ｇ_m+1は図５の入力信号ＩＳ２に対応する）。トランジスタＱ９は、駆動信号Ｇ_m+1に基づいて、ノードＮ３のレベルをノードＮ４に伝達する。なお本実施の形態では、駆動信号Ｇ_m+1はクロック信号ＣＬＫに同期したタイミングで活性化される（即ちゲート線ＧＬ₁はクロック信号／ＣＬＫに同期して活性化される）ものとする。

トランジスタＱ１０〜Ｑ１３は、ノードＮ４のレベルを反転してノードＮ５に出力するインバータと、ノードＮ４，Ｎ５のレベルを保持するラッチとを含むラッチ・インバータ２０３を構成している。より詳細には、トランジスタＱ１２，Ｑ１３が、図５のインバータＩＶ２（第２のインバータ）に対応するインバータとして働き、トランジスタＱ１０〜Ｑ１３全体がラッチとして働く。トランジスタＱ１０〜Ｑ１３から成るラッチは、図５の保持容量ＣＨ２と同様に保持回路として機能する。ここでも、保持回路が容量素子ではなくラッチであるのは、分周回路２０の動作周期が長い場合にもノードＮ４，Ｎ５のレベルを安定して保持できるようにするためである。

トランジスタＱ１４，Ｑ１５は、トランジスタＱ１２，Ｑ１３から成るインバータの出力段に設けられたバッファ２０４を構成している。当該バッファ２０４はトランジスタＱ１２，Ｑ１３から成るインバータの駆動能力を高めるよう機能する。

一方、トランジスタＱ２２，Ｑ２３もまた、トランジスタＱ１２，Ｑ１３から成るインバータの駆動能力を上げるためにその出力段に設けられたバッファ２０８を構成している。特に当該出力バッファ２０８は、分周回路２０から極性制御信号ＶＦＲを出力するための出力バッファとして機能するものである（以下、バッファ２０８を「出力バッファ２０８」と称す）。

トランジスタＱ１６，Ｑ１７は、ノードＮ６のレベルを反転してノードＮ７に出力するインバータ２０５として機能している。インバータ２０５は、図５のインバータＩＶ３（第３のインバータ）として働く。またトランジスタＱ１８，Ｑ１９は、インバータ２０５の駆動能力を高めるためにその出力段に設けられたバッファ２０６を構成している。

一方、トランジスタＱ２０，Ｑ２１もまた、インバータ２０５の駆動能力を上げるために、その出力段に設けられたバッファ２０７を構成している。特に当該インバータ２０５は、分周回路２０から極性制御信号／ＶＦＲを出力するための出力バッファとして機能するものである（以下、バッファ２０７を「出力バッファ２０７」と称す）。

ここで、ラッチ・インバータ２０１におけるノードＮ２を充電するトランジスタＱ４のゲート、並びにインバータ２０９におけるノードＮ１１を充電するトランジスタＱ２７のゲートは、クロック信号／ＣＬＫの入力端子に接続される。またラッチ・インバータ２０３におけるノードＮ５を充電するトランジスタＱ１２のゲート、並びにインバータ２０５におけるノードＮ７を充電するトランジスタＱ１６のゲートは、クロック信号ＣＬＫの入力端子に接続される。

さらに、ラッチ・インバータ２０１におけるノードＮ１を充電するトランジスタＱ２のゲートは、インバータ２０９の出力ノード（ノードＮ１１）に接続され、ラッチ・インバータ２０３におけるノードＮ４を充電するトランジスタＱ１０のゲートは、インバータ２０５の出力ノード（ノードＮ７）に接続される。

クロック信号ＣＬＫの入力端子とノードＮ２（トランジスタＱ７のゲート）との間には容量素子Ｃ３が接続し、クロック信号ＣＬＫの入力端子とノードＮ１１（トランジスタＱ２のゲート）との間には容量素子Ｃ４が接続している。これら容量素子Ｃ３，Ｃ４は、クロック信号ＣＬＫの立ち上がり時に、ノードＮ３を充電するトランジスタＱ７のゲート電圧、並びにノードＮ１を充電するトランジスタＱ２のゲート電圧を昇圧するように機能する。

またクロック信号／ＣＬＫの入力端子とノードＮ７（トランジスタＱ１０，Ｑ１８，Ｑ２０のゲート）との間には容量素子Ｃ１が接続し、クロック信号／ＣＬＫの入力端子とノードＮ５（トランジスタＱ１４，Ｑ２２のゲート）との間には容量素子Ｃ２が接続している。これら容量素子Ｃ１，Ｃ２は、クロック信号／ＣＬＫの立ち上がり時に、ノードＮ４，Ｎ８，Ｎ９を充電するトランジスタＱ１０，Ｑ１８，Ｑ２０のゲート電圧、並びにノードＮ６，Ｎ１０を充電するトランジスタＱ１４，Ｑ２２のゲート電圧を昇圧するように機能する。（以下、容量素子Ｃ１〜Ｃ４をそれぞれ「昇圧容量」と称す）。

トランジスタＱ２４，Ｑ２５は共にパワーオンリセット信号ＰＯＲによって制御されるものである。トランジスタＱ２４はパワーオンリセット信号ＰＯＲの活性化に応じてノードＮ４を放電し、トランジスタＱ２５はパワーオンリセット信号ＰＯＲの活性化に応じてノードＮ５を充電するように機能する。

次に、図７の分周回路２０の動作を説明するが、説明の便宜上、分周回路２０の基準電位となる低電位側電源の電位（ＶＳＳ）を０Ｖ、高電位側電源の電位をＶＤＤと仮定する。またスタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫ各々のＬレベル、Ｈレベルの電位も、それぞれ０およびＶＤＤとする。また各トランジスタのしきい値電圧は全て等しい値Ｖｔｈであると仮定する。

なお実使用においては、基準電位は画素に書き込まれる表示データ信号Ｄのレベルに応じて設定されるため、低電位側電源および高電位側電源の電位は、例えばそれぞれ−５Ｖ、＋１０Ｖなどに設定される。もちろん電位源並びに信号のそれぞれのレベルは、本発明の回路が正常に動作をする範囲内でこれとは異なっていてもよい。

またここでは、パワーオンリセット信号ＰＯＲはＬレベルに維持されているものとする。従ってトランジスタＱ２４、Ｑ２５はオフに維持されており、分周回路２０の動作には影響を与えない。

図８は、図７の分周回路２０の動作を示すタイミング図である。以下、この図に基づいて分周回路２０の動作を説明する。

時刻ｔ₃₀の直前において、極性制御信号ＶＦＲ（ノードＮ１０）がＬレベル、極性制御信号／ＶＦＲ（ノードＮ９）がＨレベルであったとする。このときノードＮ８はＨレベル（ＶＤＤ）、ノードＮ１がＬレベル（０）である。

説明の便宜のため、まずはノードＮ１〜Ｎ３，Ｎ１１のレベル変化について説明する。時刻ｔ₃₀でクロック信号／ＣＬＫがＨレベルになるのと同時に、スタート信号ＳＴがＨレベル（ＶＤＤ）になると、トランジスタＱ１がオンしてノードＮ８のＨレベルがノードＮ１に伝達される。それによりノードＮ１のレベルは、ノードＮ８のレベルからトランジスタＱ１のしきい値電圧（Ｖｔｈ）分だけ低下したＶＤＤ−ＶｔｈのＨレベルとなる。

ノードＮ１がＨレベルになるとトランジスタＱ５がオンする。このときクロック信号／ＣＬＫがＨレベルになっているためトランジスタＱ４はオンしているが、当該トランジスタＱ４のオン抵抗はトランジスタＱ５のオン抵抗に対し充分大きく設定されているため、ノードＮ２はＬレベルになる。すなわちノードＮ２は、トランジスタＱ４とトランジスタＱ５とのオン抵抗比で決まる電圧ΔＶ１（図８参照）だけ低電位側電源電位（０）よりも高い電位のＬレベルとなる。

このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ７，Ｑ３がオフし、トランジスタＱ８がオンする。よってノードＮ３はＬレベル（０）になり、応じてトランジスタＱ２８がオフになる。このときクロック信号／ＣＬＫがＨレベルであるためトランジスタＱ２７はオンしており、ノードＮ１１がＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ２がオンになる。この結果、フリップフロップ（ラッチ）を構成しているトランジスタＱ２〜Ｑ４により、ノードＮ１，Ｎ２はそれぞれＨレベルとＬレベルに保持される。

そして時刻ｔ₃₁でスタート信号ＳＴ並びにクロック信号／ＣＬＫがＬレベルに戻ると、トランジスタＱ１がオフしノードＮ８とノードＮ１とが分離される。しかしトランジスタＱ３はオフであるためノードＮ１のレベルはＶＤＤ−Ｖｔｈから変化しない。またトランジスタＱ４がオフするため、ノードＮ２は、電圧ΔＶ１分の上昇が無くなり０Ｖの電位になる。

ノードＮ３のレベルは変化せず、Ｌレベルを維持する。またトランジスタＱ２７がオフするが、トランジスタＱ２８もオフしているため、ノードＮ１１はその寄生容量により保持され、フローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。

時刻ｔ₃₂でクロック信号ＣＬＫがＨレベルになると、ノードＮ１１は、昇圧容量Ｃ４を介する容量結合により昇圧される（ＶＤＤ＋Ｖｔｈ以上）。その結果トランジスタＱ２は非飽和領域で動作し（非飽和動作）、ノードＮ１のＨレベルの電位はＶＤＤにまで上昇する。

このときノードＮ２も昇圧容量Ｃ３を介する容量結合により昇圧されるが、トランジスタＱ５がオンしているため、その上昇は僅か（図８に示すΔＶ２）であり、またクロック信号ＣＬＫが完全に立ち上がると０Ｖに戻る。つまりノードＮ２はＬレベルに維持されるので、ノードＮ３はＬレベル（０）を維持する。

時刻ｔ₃₃でクロック信号ＣＬＫがＬレベルになると、昇圧容量Ｃ４を介する容量結合によりノードＮ１１が昇圧前の電圧ＶＤＤ−Ｖｔｈに低下してトランジスタＱ２がオフになる。しかしノードＮ１のレベルは、当該ノードＮ１に付随する寄生容量により保持されるので、ＶＤＤを維持する。ノードＮ２も昇圧容量Ｃ３を介する容量結合により特定の電圧ΔＶ４だけ低下するが、ここでもトランジスタＱ５がオンしているため、クロック信号ＣＬＫが完全に立ち下がると０Ｖに戻る。つまりノードＮ２はＬレベルに維持されるので、ノードＮ３はＬレベル（０）を維持する。

時刻ｔ₃₄で再びクロック信号／ＣＬＫがＨレベルになると、トランジスタＱ４がオンするため、ノードＮ２は電圧ΔＶ１だけ低電位側電源電位（０）よりも高い状態にはなるが、Ｌレベルを維持する。またトランジスタＱ２７もオンするが、ノードＮ１１のレベル（ＶＤＤ−Ｖｔｈ）は変化しない。

そして時刻ｔ₃₅でクロック信号／ＣＬＫがＬレベルに戻ると、トランジスタＱ４がオフするためノードＮ２は電圧ΔＶ１分の上昇が無くなり０Ｖの電位になる。またトランジスタＱ２７もオフし、ノードＮ１１はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。

以降、再びスタート信号ＳＴが活性化されるまでの間は、ノードＮ１〜Ｎ３，Ｎ１１においては、クロック信号ＣＬＫ，／ＣＬＫが入力される毎に上記の時刻ｔ₃₂〜ｔ₃₅の動作が繰り返し行われる。即ち、その間ノードＮ１〜Ｎ３，Ｎ１１の論理値（Ｈレベル又はＬレベル）は維持される。

ここで、上記の時刻ｔ₃₀〜ｔ₃₅の間におけるノードＮ４〜Ｎ１０について説明する。ノードＮ４〜Ｎ１０においては、時刻ｔ₃₀〜ｔ₃₅の間の論理値（Ｈレベル又はＬレベル）の変化は無い。上記のように時刻ｔ₃₀の直前ではノードＮ１０はＬレベル、ノードＮ８，Ｎ９はＨレベルであるが、図８に示されているようにそのときノードＮ４，Ｎ７はＨレベル、ノードＮ５，Ｎ６はＬレベルである。

クロック信号／ＣＬＫがＨレベルになる時刻ｔ₃₀においては、フローティングのＨレベルとなっているノードＮ７が、昇圧容量Ｃ１を介する容量結合により昇圧され、トランジスタＱ１０が非飽和動作してノードＮ４はＨレベル（ＶＤＤ）に維持される。またＬレベル（０）のノードＮ５は、昇圧容量Ｃ２を介する容量結合により昇圧されるが、トランジスタＱ１３がオンしているためその上昇は僅か（図８に示すΔＶ５）であり、クロック信号／ＣＬＫが完全に立ち上がると０Ｖに戻る。従ってトランジスタＱ１４がオフ、トランジスタＱ１５がオンに維持されるので、ノードＮ６はＬレベル（０）を保持する。よってトランジスタＱ１９，Ｑ２１はオフに保たれ、またノードＮ７のレベルが昇圧されているためトランジスタＱ１８，Ｑ２０は非飽和動作でオンし、ノードＮ８，Ｎ９はＨレベル（ＶＤＤ）に維持される。またこのときトランジスタＱ２２はオフ、トランジスタＱ２３はオンであるので、ノードＮ１０はＬレベル（０）に維持される。

またクロック信号／ＣＬＫがＬレベルに戻る時刻ｔ₃₁では、昇圧容量Ｃ１を介する容量結合によりノードＮ７のレベルがＶＤＤ−Ｖｔｈに低下してトランジスタＱ１０がオフになるが、ノードＮ４のレベル（ＶＤＤ）は当該ノードＮ４に付随する寄生容量により保持される。同様に、トランジスタＱ１８，Ｑ２０もオフになるが、ノードＮ８，Ｎ９のレベルはそれらに付随する寄生容量によりそれぞれＶＤＤに保持される。またノードＮ５のレベルは昇圧容量Ｃ２を介する容量結合により負側に所定の電圧ΔＶ７だけ変化するが、トランジスタＱ１３がオンしているため、クロック信号／ＣＬＫが完全に立ち下がると０Ｖに戻る。このようにノードＮ５がＬレベル、ノードＮ８がＨレベルを維持するため、ノードＮ１０はＬレベル（０）に維持される。

クロック信号ＣＬＫがＨレベルになる時刻ｔ₃₂では、トランジスタＱ１２がオンするため、ノードＮ５はトランジスタＱ１２とトランジスタＱ１３のオン抵抗比により決まる電圧ΔＶ８だけ低電位側電源電位（０）よりも高い状態となるが、Ｌレベルに維持される。またトランジスタＱ１６もオンするが、ノードＮ７のレベル（ＶＤＤ−Ｖｔｈ）は変化しない。このノードＮ５，Ｎ７の振る舞いは、ノードＮ４，Ｎ８〜Ｎ１０のレベルに変化を生じさせない。

そしてクロック信号ＣＬＫがＬレベルに戻る時刻ｔ₃₃では、トランジスタＱ１２がオフするためノードＮ５は電圧ΔＶ８分の上昇が無くなり０Ｖの電位になる。またトランジスタＱ１６もオフし、ノードＮ７はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。このノードＮ５，Ｎ７の振る舞いによっても、ノードＮ４，Ｎ８〜Ｎ１０のレベルに変化は生じない。

時刻ｔ₃₄以降、駆動信号Ｇ_m+1が活性化されるまでの間は、ノードＮ４〜Ｎ１０において、クロック信号ＣＬＫ，／ＣＬＫが入力される毎に上記の時刻ｔ₃₀〜ｔ₃₃の動作が繰り返し行われる。即ち、その間ノードＮ４〜Ｎ１０の論理値（Ｈレベル又はＬレベル）は維持される。

そして、上記の時刻ｔ₃₀から１フレーム期間が経過した後の時刻ｔ₄₀において、駆動信号Ｇ_m+1がＨレベル（ＶＤＤ）になる。以下、このときの分周回路２０の動作を説明する。

先に述べたように、ノードＮ１〜Ｎ３，Ｎ１１は、次にスタート信号ＳＴが活性化されるまでは時刻ｔ₃₂〜ｔ₃₅の動作が繰り返されるので、ノードＮ１〜Ｎ３，Ｎ１１の論理値（Ｈレベル又はＬレベル）は維持される。一方、ノードＮ４〜Ｎ１０においては、時刻ｔ₄₀以降、以下の動作が行われる。

時刻ｔ₄₀で駆動信号Ｇ_m+1がＨレベルになると、トランジスタＱ９がオンしてノードＮ３のＬレベルがノードＮ４に伝達され、トランジスタＱ１３，Ｑ１５がオフになる。このときクロック信号ＣＬＫがＨレベルになっているので、トランジスタＱ１２，Ｑ１６はオンになる。よってノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ１１がオンになる。同時にトランジスタＱ１４がオンしてノードＮ６がＨレベル（ＶＤＤ−２×Ｖｔｈ）になる。このときトランジスタＱ１６，Ｑ１７が共にオンした状態になるが、トランジスタＱ１６のオン抵抗はトランジスタＱ１７のオン抵抗に対して充分大きく設定されており、ノードＮ７はＬレベルになる。即ち、このときのノードＮ７は、トランジスタＱ１６，Ｑ１７のオン抵抗比で決まる所定の電圧ΔＶ９だけ低圧側電源電位ＶＳＳ（０）よりも高い状態のＬレベルとなる。

その結果、トランジスタＱ１０はオフになるので、フリップフロップ（ラッチ）を構成しているトランジスタＱ１０〜Ｑ１３により、ノードＮ４，Ｎ５はそれぞれＬレベル（０）とＨレベル（ＶＤＤ−Ｖｔｈ）に保持される。

さらに、ノードＮ６がＨレベル、ノードＮ７がＬレベルであるので、トランジスタＱ１９はオン、トランジスタＱ１８はオフになり、ノードＮ８はＬレベルとなる。同様に、トランジスタＱ２１がオン、トランジスタＱ２０がオフになるので、ノードＮ９（／ＶＦＲ）もＬレベルとなる。またノードＮ５がＨレベル、ノードＮ８がＬレベルであるので、トランジスタＱ２２がオン、トランジスタＱ２３がオフになり、ノードＮ１０（ＶＦＲ）はＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。

そして時刻ｔ₄₁で、駆動信号Ｇ_m+1およびクロック信号ＣＬＫがそれぞれＬレベル（０）になると、トランジスタＱ１６がオフになるので、ノードＮ７は電圧ΔＶ９分の上昇が無くなり０Ｖの電位になる。なお、このときノードＮ４〜Ｎ６，Ｎ８〜Ｎ１０のレベルの変動は無い。

続いて時刻ｔ₄₂でクロック信号／ＣＬＫがＨレベルになると、昇圧容量Ｃ２を介した容量結合によりノードＮ５のレベルはＶＤＤ−Ｖｔｈから上昇する。その結果トランジスタＱ１４，Ｑ２２が非飽和動作し、ノードＮ６およびノードＮ１０（ＶＦＲ）のレベルがそれぞれＶＤＤになる。同様にノードＮ７は昇圧容量Ｃ１を介する容量結合により昇圧されるが、トランジスタＱ１７がオンしているため、その上昇は僅か（図８に示すΔＶ１０）であり、またクロック信号／ＣＬＫが完全に立ち上がると０Ｖに戻る。このようにノードＮ７がＬレベルに維持されるので、トランジスタＱ１０，Ｑ１８，Ｑ２０はオフを維持し、ノードＮ４，Ｎ８，Ｎ９のＬレベル（０）は維持される。

時刻ｔ₄₃でクロック信号／ＣＬＫがＬレベルになると、昇圧容量Ｃ２を介した容量結合によりノードＮ５のレベルがＶＤＤ−Ｖｔｈに低下する。それによりトランジスタＱ１４，Ｑ２２はオフになるが、ノードＮ６，Ｎ１０のレベル（ＶＤＤ）はその各々のノードに付随する寄生容量により保持され、共にＨレベルに保持される。一方、昇圧容量Ｃ１を介する容量結合により、ノードＮ７のレベルは所定の電圧ΔＶ１２だけ負側に変化するが、クロック信号／ＣＬＫが完全に立ち下がると０Ｖに戻る。このようにノードＮ６がＨレベルに維持され、ノードＮ７がＬレベルに維持されるため、ノードＮ９はＬレベル（０）に維持される。

そして時刻ｔ₄₄で再びクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１２がオンするが、ノードＮ５のレベル（ＶＤＤ−Ｖｔｈ）は変化しない。またトランジスタＱ１６もオンし、ノードＮ７は電圧ΔＶ９だけ低電位側電源電位（０）よりも高い状態となるが、Ｌレベルに維持される。このときノードＮ４，Ｎ８〜Ｎ１０のレベルには変化は生じない。

そして時刻ｔ₄₅でクロック信号ＣＬＫがＬレベルに戻ると、トランジスタＱ１２がオフするためノードＮ５はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。またトランジスタＱ１６もオフし、ノードＮ７は電圧ΔＶ９分の上昇が無くなり０Ｖの電位になる。このときもノードＮ４，Ｎ８〜Ｎ１０のレベルには変化は生じない。

以降、再び駆動信号Ｇ_m+1が活性化されるまでの間、ノードＮ４〜Ｎ１０においては、クロック信号ＣＬＫ，／ＣＬＫが入力される毎に上記の時刻ｔ₄₂〜ｔ₄₅の動作が繰り返し行われる。即ち、その間ノードＮ４〜Ｎ１０の論理値（Ｈレベル又はＬレベル）は維持される。

そして次にスタート信号ＳＴがＨレベルになると、ノードＮ８のレベルがＬレベル（０）となっているので、バッファ２０２は、図８における時刻ｔ₃₀〜ｔ₃₅に示した波形とレベルが反転した動作となる。従って、さらにその１フレーム期間後に駆動信号Ｇ_m+1がＨレベルになったときには、図８における時刻ｔ₄₀〜ｔ₄₅に示した波形とレベルが反転した動作となる。

つまり分周回路２０は、図９の如く、駆動信号Ｇ_m+1が活性化されるごとに、極性制御信号ＶＦＲ，／ＶＦＲをそれぞれ反転させるように動作する。従って、極性制御信号ＶＦＲ，／ＶＦＲは１フレーム期間ごとに反転することとなる（周期は２フレーム期間）。つまり、極性制御信号ＶＦＲ，／ＶＦＲは、スタート信号ＳＴの２倍周期の信号となる。

このように図７の分周回路２０はスタート信号ＳＴを１／２分周した極性制御信号ＶＦＲ，／ＶＦＲを出力する。しかし以上の動作だけでは、当該動作を開始するときの極性制御信号ＶＦＲ，／ＶＦＲの初期レベルを制御することはできない。以下に示す実施の形態においては、極性制御信号ＶＦＲ，／ＶＦＲのレベルと画素２５に書き込まれる表示データ信号Ｄの極性とを対応させる必要があるので、極性制御信号ＶＦＲ，／ＶＦＲのレベルを適切に設定する必要がある。

図７の分周回路２０のトランジスタＱ２４，Ｑ２５は、その動作開始時（高電位側電源（ＶＤＤ）の投入時）における極性制御信号ＶＦＲ，／ＶＦＲの初期レベルを設定するために設けられたものである。パワーオンリセット信号ＰＯＲは、高電位側電源（ＶＤＤ）の立ち上がりとほぼ同時にそのレベルが活性化し（Ｈレベルになる）、その所定の時間後に非活性化する（Ｌレベルになる）正極性の単発パルスである。

例えば、特開昭６３−２４６９１９の図１に、１つの高電位側電源（ＶＤＤ）と１つの低電位側電源（ＶＳＳ）、並びに同一導電型（Ｎ型）のトランジスタのみを用いて構成可能なパワーオンリセット信号の生成回路の例が開示されている。同図１の回路には２つのＮ型トランジスタと４つのインバータが示されているが、それらのインバータとして、例えばドライバ素子および負荷素子の両方をＮ型トランジスタで構成したインバータや、ドライバ素子をＮ型トランジスタ、負荷素子を抵抗素子で構成したインバータを採用すれば、当該生成回路を構成するトランジスタをＮ型のトランジスタのみにすることができる。同一導電型のトランジスタのみを用いて構成されたパワーオンリセット信号ＰＯＲの生成回路を採用すれば、当該生成回路を画素２５と同じ絶縁基板上にそれを形成するための工程が容易になるという利点が得られる。

パワーオンリセット信号ＰＯＲは高電位側電源電位ＶＤＤの立ち上がり時に一定期間活性化する単発パルスであるので、図７の分周回路２０においては、高電位側電源電位ＶＤＤの立ち上がり時にトランジスタＱ２４、Ｑ２５がオンになり、ラッチ・インバータ２０３のノードＮ４がＬレベル、ノードＮ５がＨレベルに設定される。その状態からクロック信号ＣＬＫ、／ＣＬＫが活性化されると、極性制御信号ＶＦＲがＨ（ＶＤＤ）レベル、／ＶＦＲがＬ（ＶＳＳ）レベルにそれぞれ初期化される。このように図７の分周回路２０によれば、極性制御信号ＶＦＲ，／ＶＦＲの初期値を特定の値に設定することができるので、極性制御信号ＶＦＲ，／ＶＦＲのレベルと画素２５に書き込まれる表示データ信号Ｄの極性とを適切に対応させることができる。

なおトランジスタＱ２４，Ｑ２５は必ずしも両方を設ける必要はなく、ラッチ・インバータ２０３のノードＮ４，Ｎ５の初期値を設定できるのであれば、それらの一方だけを設けてもよい。

また上の例とは逆に、極性制御信号ＶＦＲの初期値をＬレベル、極性制御信号／ＶＦＲの初期値をＨレベルとする場合には、図７の回路に対して、トランジスタＱ２４をノードＮ５と電位ＶＳＳの電源端子との間に接続させ、トランジスタＱ２５をノードＮ４と電位ＶＤＤの電源端子との間に接続させるように変更すればよい。

もちろん、パワーオンリセット信号ＰＯＲの生成回路を画素２５と同じ絶縁基板上に形成したＴＦＴで構成せずに、パワーオンリセット信号ＰＯＲが当該絶縁基板上の回路の外部から入力されるようにしてもよい。例えば、単結晶シリコン基板を用いて構成されたＬＳＩである駆動制御回路１１０がパワーオンリセット信号ＰＯＲを生成するようにしてもよい。しかしその場合は、制御回路１１０にパワーオンリセット信号ＰＯＲの生成回路を新たに設ける必要が生じる上、レベルシフタ１１１にもパワーオンリセット信号ＰＯＲのレベルを調整する回路が必要となり、かえって表示装置の回路規模の縮小化の妨げとなり得る点に留意すべきである。

なお図４および図７に示したように、本実施の形態では分周回路２０の駆動させる信号として、画素２５に接続したゲート線ＧＬを駆動するものとは別に設けたダミーシフトレジスタＳＲ_m+1の出力信号（駆動信号Ｇ_m+1）を用いた。しかしその形態に代えて、ゲート線ＧＬを駆動する単位シフトレジスタの出力信号（ゲート線駆動信号Ｇ₁〜Ｇ_m）のいずれかを、分周回路２０の駆動にも兼用させてもよい。但し、分周回路２０の駆動を行う単位シフトレジスタの負荷が増大するため、それが駆動するゲート線ＧＬの駆動速度が遅くなるという欠点を伴うことに留意すべきである。

図９に示した図７の分周回路２０の動作から分かるように、極性制御信号ＶＦＲ，／ＶＦＲは、スタート信号ＳＴの周期ごとに（即ち、画像信号の１フレーム期間ごとに）に反転する。つまり極性制御信号ＶＦＲ，／ＶＦＲは、スタート信号ＳＴの２倍周期の信号である。よってこの極性制御信号ＶＦＲ，／ＶＦＲは、容量線駆動回路１２が出力する容量線駆動信号ＣＣの極性を、フレーム毎に切り替わる表示データ信号Ｄの極性に応じて切り換えるための信号として使用することができる。

また図７の分周回路２０では、クロック信号ＣＬＫはノードＮ５，Ｎ７を、クロック信号／ＣＬＫはノードＮ２，Ｎ１１を、それぞれ再充電（リフレッシュ）する目的で用いられているが、繰り返してＨレベルになる信号であれば他のクロック信号であってもよい。また、リーク電流が大きく、１相のクロック信号に基づくリフレッシュを行ってもノードＮ２，Ｎ５，Ｎ７，Ｎ１１のレベルが低下する恐れがある場合には、２相以上のクロック信号を用いてノードＮ２，Ｎ５，Ｎ７，Ｎ１１をリフレッシュするよう構成してもよい。

例えば、ノードＮ２を２相のクロックでリフレッシュする場合には、トランジスタＱ４に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。またノードＮ１１を２相のクロックでリフレッシュする場合には、トランジスタＱ２７に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。同様に、ノードＮ５を２相のクロックでリフレッシュする場合には、トランジスタＱ１２に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。さらにノードＮ７を２相のクロックでリフレッシュする場合には、トランジスタＱ１６に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。

以上のように、本実施の形態に係る表示装置では、容量線駆動回路１２が出力する容量線駆動信号ＣＣの極性をフレーム毎に切り換えるための制御信号（極性制御信号ＶＦＲ，／ＶＦＲ）が、分周回路２０により生成される。当該分周回路２０を構成するトランジスタは、図７に示したように全て同一導電型である。分周回路２０を構成するトランジスタは、液晶アレイ部１５およびゲート線駆動回路１１と同じ絶縁基板上に形成され、且つ、液晶アレイ部１５およびゲート線駆動回路１１に用いられるものと同一の導電型のトランジスタである。従って、ゲート線駆動回路１１および分周回路２０を含む表示パネルの形成工程数の削減を図ることができ、容量線駆動方式を用いた画像表示装置の製造プロセスの簡略化、並びに製造コストの削減に寄与できる。

例えば、上記の特許文献１の図１〜図６に、同一導電型トランジスタを用いて構成可能な容量線駆動回路１２の構成例およびその動作が示されている。特許文献１において、容量線駆動信号ＣＣは画素の蓄積容量を介して画素電極と結合している。特許文献１の図２に示されるように、第ｎ行目の画素に接続する容量線駆動信号ＣＣ（ｎ）は、その行のゲート線駆動信号Ｖｇ（ｎ）の活性期間（第ｎ行目の画素への信号書き込み期間）から２Ｈ（水平周期）遅れてレベルが変化し、この容量線駆動信号ＣＣ（ｎ）のレベル変化によって画素電極の電位が調整される。

容量線駆動信号ＣＣ（ｎ）のレベルは１フレーム毎に交番し、それによって、同じく１フレーム毎に極性が変化する画像信号に応じた容量結合駆動が調整が実現される。特許文献１の図１に示されているように、容量線駆動信号ＣＣ（ｎ）のレベルの切り換えの制御は、フレーム切り換え用正相信号ＦＲ（以下「信号ＦＲ」）およびフレーム切り換え用逆相信号ＦＲＢ（以下「信号ＦＲＢ」）により行われる。この２つの信号ＦＲ，ＦＲＢは、フレーム毎にレベルが反転する互いに逆相の信号である。

すなわち、特許文献１の信号ＦＲ，ＦＲＢとして、本発明に係る分周回路２０の出力信号である極性制御信号ＶＦＲ，／ＶＦＲを用いることができる。そうすることにより、外部から信号ＦＲ、ＦＲＢ（極性制御信号ＶＦＲ，／ＶＦＲ）を供給する必要が無く、且つ同一導電型トランジスタのみで構成される容量結合駆動方式の表示装置を実現することができる。但し、特許文献１の回路はＰ型トランジスタを用いて構成されているので、本実施の形態のようにＮ型トランジスタを用いた回路に適用する場合には、各信号、電源電圧並びにトランジスタの極性を特許文献１に記載のものから逆にする必要がある。

＜実施の形態２＞
実施の形態２では、実施の形態１の表示装置の変形例を示す。図１０は実施の形態２に係る液晶表示装置１０Ｂの概略構成を示すブロック図である。当該表示装置１０Ｂも、実施の形態１の表示装置１０Ａ（図４）と同様に、ｍ本のゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mを備えており、それらをゲート線駆動回路１１で駆動させている。

図１０の表示装置１０Ｂにおいて、分周回路２０は駆動信号Ｇ_m+1，Ｇ_m+2を用いて駆動される。即ち、図４の表示装置１０Ａに対して、分周回路２０に入力されるスタート信号ＳＴを駆動信号Ｇ_m+2に置き換えたものである。駆動信号Ｇ_m+1および駆動信号Ｇ_m+2は、共に１フレーム期間の周期を有し、且つ、互いに位相が異なる信号の組である。従って本実施の形態においても、図５を用いて説明した理論により、分周回路２０は１フレーム期間を周期に有する極性制御信号ＶＦＲ，／ＶＦＲを生成することができる。その動作波形を図１１に示す。分周回路２０が出力する極性制御信号ＶＦＲ，／ＶＦＲは、それぞれ駆動信号Ｇ_m+1が活性化される度にレベルの反転を繰り返す。

図１０おいて、駆動信号Ｇ_m+1と駆動信号Ｇ_m+2とを入れ替えて分周回路２０に入力してもよい。つまり、図７の分周回路２０において、トランジスタＱ１のゲートに駆動信号Ｇ_m+1が入力され、トランジスタＱ９のゲートに駆動信号Ｇ_m+2が入力されるようにしてもよい。その場合には、極性制御信号ＶＦＲ，／ＶＦＲのレベルは、駆動信号Ｇ_m+2が活性化される毎に反転するようになる。

また図１０おいて、駆動信号Ｇ_m+1、駆動信号Ｇ_m+2の組に代え、ゲート線ＧＬを駆動する所定の２つの単位シフトレジスタの出力信号を、分周回路２０の駆動にも兼用させてもよい。しかし、分周回路２０の駆動を行う上記所定の２つの単位シフトレジスタの負荷が大きくなるため、それらが駆動するゲート線ＧＬの駆動速度が遅くなるという欠点を伴う点に留意すべきである。つまり、図７の分周回路２０において、トランジスタＱ１のゲートに、上記所定の２つの単位シフトレジスタＳＲの一方の出力信号（ゲート線駆動信号）が入力され、トランジスタＱ９のゲートに他方の出力信号が入力されるようにしてもよい。その場合には、極性制御信号ＶＦＲ，／ＶＦＲのレベルは、当該他方の出力信号が活性化される毎に反転するようになる。

＜実施の形態３＞
図１２は本発明の実施の形態３に係る表示装置１０Ｃの概略構成を示すブロック図である。実施の形態１の表示装置１０Ａでは、分周回路２０に対しパワーオンリセット信号ＰＯＲを入力し（図７参照）、それにより極性制御信号ＶＦＲ，／ＶＦＲの初期値を設定することで、極性制御信号ＶＦＲ，／ＶＦＲのレベルと表示データ信号Ｄとの極性との整合を図っていた。

本実施の形態の当該表示装置１０Ｃにおいては、パワーオンリセット信号ＰＯＲによる極性制御信号ＶＦＲ，／ＶＦＲの初期設定は行われない。その代わりに、駆動制御回路１１０（データ信号出力回路）が、極性制御信号ＶＦＲ，／ＶＦＲのレベルに基づいて、表示データ信号Ｄの極性を決定するように構成している。

表示装置１０Ｃは、極性制御信号ＶＦＲ，／ＶＦＲから、それに同期した信号を生成し、且つその振幅を駆動制御回路１１０に入力可能なレベルに低減したデータ極性制御信号ＰＯＬを出力するレベルシフタ２１を備えている。

駆動制御回路１１０は、表示データ信号Ｄ₁，Ｄ₂，…それぞれの極性を制御する機能を有している点で従来のものと同様である。但し従来のものとは異なり、表示データ信号Ｄ₁，Ｄ₂，…それぞれの極性は、データ極性制御信号ＰＯＬに基づいて決定される。つまり、本実施の形態の駆動制御回路１１０は、分周回路２０が生成する極性制御信号ＶＦＲ，／ＶＦＲのレベルに対応させて、表示データ信号Ｄの極性を変化させている。

実施の形態１のように、極性制御信号ＶＦＲ，／ＶＦＲの初期値を設定することにより当該極性制御信号ＶＦＲ，／ＶＦＲのレベルと表示データ信号Ｄの極性とを整合させる場合には、次の問題が生じる可能性がある。例えば表示動作中において、システム電源に瞬時停電が起こり電圧源ＶＤＤが瞬時的に低下すると、その復帰の際にパワーオンリセット信号ＰＯＲが生成されて極性制御信号ＶＦＲ，／ＶＦＲのレベルが初期化される。このとき極性制御信号ＶＦＲ，／ＶＦＲと表示データ信号の極性との対応がとれなくなる可能性がある。

それに対し、本実施の形態の表示装置１０Ｃでは、駆動制御回路１１０が極性制御信号ＶＦＲ，／ＶＦＲのレベルに対応させて表示データ信号Ｄの極性を決定するため、表示データ信号Ｄの極性は常に極性制御信号ＶＦＲ，／ＶＦＲのレベルに整合し、上記の問題は生じない。

図１３は、表示装置１０Ｃが備えるレベルシフタ２１の構成例を示す回路図である。当該レベルシフタ２１は、高電位側電源（電位ＶＤＤ１）と低電位電圧源（電位ＶＳＳ４）との間に直列接続されたトランジスタＱ２９，Ｑ３０により構成されている。データ極性制御信号ＰＯＬのＨレベル及びＬレベルの電位は、それぞれ電位ＶＤＤ１，ＶＳＳ４によって規定される。即ち、電位ＶＤＤ１，ＶＳＳ４の値は、データ極性制御信号ＰＯＬのレベルが駆動制御回路１１０に入力可能なものになるように設定される。

トランジスタＱ２９のゲートには、極性制御信号ＶＦＲ，／ＶＦＲの一方（ここではＶＦＲ）が入力され、トランジスタＱ３０のゲートにはもう一方（ここでは／ＶＦＲ）が入力される。トランジスタＱ２６とＱ２７の間の接続ノード（ノードＮ１２）が、データ極性制御信号ＰＯＬの出力信号ＰＯＬが出力端子となる。極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な（活性期間が重ならない）信号であるので、図１３のレベルシフタ２１はプッシュプル動作を行うことになる。つまり図１３のレベルシフタ２１によれば、レベルシフタ２１に直流的な貫通電流が生じず、レベルシフタ２１を設けることによる消費電力の増大を防ぐことができる。

図１２の駆動制御回路１１０を基準に各電源電位を考える。図１３のレベルシフタ２１の低電位側電源電位ＶＳＳ４は、駆動制御回路１１０の低電位側電源電位（基準電位源）と同じレベル（例えば０Ｖ）に設定される。同じく図１３のレベルシフタ２１の高電位側電源電位ＶＤＤ１は、駆動制御回路１１０の高電位側電源電位と同じレベル（例えば３．３Ｖ）に設定される。このとき、極性制御信号ＶＦＲ，／ＶＦＲのＨレベルとＬレベルは、例えばそれぞれ１０Ｖ（ＶＤＤ）、−５Ｖ（ＶＳＳ）に設定される。この条件ではトランジスタＱ２９，Ｑ３０は非飽和領域で動作を行い、データ極性制御信号ＰＯＬのＨレベルは３．３Ｖ、Ｌレベルは０Ｖとなり、駆動制御回路１１０の内部回路の動作レベルに適合する。この方法は他の実施の形態における分周回路２０にも同様に適用できる。

なお本実施の形態では、レベルシフタ２１が、極性制御信号ＶＦＲ，／ＶＦＲに基づいてデータ極性制御信号ＰＯＬを生成する例を示したが、それと同様の信号を生成することが可能であれば、必ずしもレベルシフタ２１に入力する信号は極性制御信号ＶＦＲ，／ＶＦＲでなくてもよい。即ち、図１３のトランジスタＱ２９，Ｑ３０のゲートに入力される信号は、極性制御信号ＶＦＲ，／ＶＦＲと実質的に同じタイミングで交番し、トランジスタＱ２９，Ｑ３０を非飽和領域で動作させることができるものであれば、極性制御信号ＶＦＲ，／ＶＦＲ以外の信号でもよい。その場合でも、レベルシフタ２１は駆動制御回路１１０の信号レベルに適合したデータ極性制御信号ＰＯＬを生成することができる。例えば、極性制御信号ＶＦＲ，／ＶＦＲに代えて、図７のノードＮ６、Ｎ８の信号を用いてもよい。

＜実施の形態４＞
上記したように、特許文献１には、容量線駆動回路１２に適用可能な単位回路の例が示されているが、実施の形態４においては、本発明者が考案した容量線駆動回路１２について説明する。

容量線ＣＣＬを用いた容量結合駆動方式には、ゲート線ＧＬ毎に表示データ信号Ｄの極性を反転させるゲートライン反転駆動方式と、画素２５毎（データ線ＤＬ毎）に表示データ信号Ｄの極性を反転させるドット反転駆動方式とがあるが、本実施の形態ではゲートライン反転駆動方式に用いられる容量線駆動回路１２の構成について説明する。

図１４および図１５は、容量線ＣＣＬを用いた容量結合駆動を行うための容量線駆動回路１２の構成を説明するための回路図である。容量線駆動回路１２は、容量線ＣＣＬのそれぞれを駆動する複数の単位回路から成っている。図１４は奇数番目の画素ライン（奇数行）に接続する容量線ＣＣＬを駆動する単位回路であり、図１５は偶数番目の画素ライン（偶数行）に接続する容量線ＣＣＬを駆動する単位回路である。

図４に示したように、容量線駆動回路１２は、ゲート線駆動信号Ｇ₁〜Ｇ_m、クロック信号ＣＬＫ，／ＣＬＫ、極性制御信号ＶＦＲ，／ＶＦＲが入力され、それらの信号に基づいて容量線ＣＣＬを駆動するための容量線駆動信号ＣＣ₁〜ＣＣ_mを生成する。容量線駆動回路１２には、電源電位として、高電位側電源電位ＶＤＤおよび低電位側電源電位ＶＳＳの他に、容量線駆動信号ＣＣのＨレベル、Ｌレベルをそれぞれ規定する電位ＶＣＣＨ，ＶＣＣＬが供給される。

以下では、奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n+2，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n+3，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定する。そして図１４及び図１５の如く、奇数行の単位回路のクロック端子ＣＫ１００にはクロック信号／ＣＬＫが入力され、偶数行の単位回路のクロック端子ＣＫ１００にはクロック信号ＣＬＫが入力されているものとして説明する。

まず奇数行の単位回路について説明する。図１４には、代表的に第ｎ行目（ｎは奇数）の単位回路が示されている。

図１４に示すように、当該単位回路は、同一導電型のトランジスタのみを用いて構成されており、容量線駆動信号ＣＣ_nの極性を決定するための極性切換回路と、極性切換回路からの極性切換信号ＰＣ，／ＰＣのレベルを保持し、それらのレベルを１フレーム間低インピーダンスで保持するためのレベル保持回路と、当該極性切換信号ＰＣ，／ＰＣをより高い駆動能力を持つ容量線駆動信号ＣＣ_nに変換して出力する出力回路とから成っている。ここでは図４の画素２５と同様にＮ型トランジスタを用いて構成した例を示しているが、もちろんＰ型トランジスタを用いて構成することも可能である。

図１４の如く当該単位回路の出力回路は、容量線駆動信号ＣＣ_nの出力端子ＯＵＴ１００に、容量線駆動信号ＣＣ_nのＨレベルの電位ＶＣＣＨを供給するトランジスタＱ１０９と、当該出力端子ＯＵＴ１００に、容量線駆動信号ＣＣ_nのＬレベルの電位ＶＣＣＬを供給するトランジスタＱ１１０とを備えている。即ち、トランジスタＱ１０９は、電位ＶＣＣＨが供給される電源端子Ｓ１０４と出力端子ＯＵＴ１００との間に接続し、トランジスタＱ１１０は、電位ＶＣＣＬが供給される電源端子Ｓ１０３と出力端子ＯＵＴ１００との間に接続している。ここでトランジスタＱ１０９のゲート、及びトランジスタＱ１１０のゲートが接続するノードをそれぞれノードＮ１０１，Ｎ１０２と定義する。

極性切換回路は、入力端子ＩＮ１０１に入力されるゲート線駆動信号Ｇ_n+2に応じて、ノードＮ１０１，Ｎ１０２にそれぞれ極性制御信号ＶＦＲ，／ＶＦＲを供給するものである。即ち極性切換回路は、極性制御信号ＶＦＲが入力される入力端子ＩＮ１０２とノードＮ１０１との間に接続したトランジスタＱ１０１と、極性制御信号／ＶＦＲが入力される入力端子ＩＮ１０３とノードＮ１０２との間に接続したトランジスタＱ１０２とから成っており、それらトランジスタＱ１０１，Ｑ１０２のゲートは共に、ゲート線駆動信号Ｇ_n+2が入力される入力端子ＩＮ１０１に接続される。

ゲート線駆動信号Ｇ_n+2は、当該第ｎ行の単位回路に対応するゲート線ＧＬ_nの２つ後の行であるゲート線ＧＬ_n+2を駆動する信号である。ここでは入力端子ＩＮ１０１に入力する信号として、容易に取得可能なゲート線駆動信号Ｇ_n+2を用いているが、それと同じタイミングで活性化し、且つ所定の電位レベルを有する信号であれば他の信号を用いてもよい。

トランジスタＱ１０１を介してノードＮ１０１に供給される極性制御信号ＶＦＲに対応した信号が上記の極性切換信号ＰＣとなり、トランジスタＱ１０２を介してノードＮ１０２に供給される極性制御信号／ＶＦＲに対応した信号が上記の極性切換信号／ＰＣとなる。極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であるので、極性切換信号ＰＣ，／ＰＣも互いに相補な信号となる。

当該極性切換信号ＰＣ，／ＰＣのレベルを保持するレベル保持回路は、原理的にはフリップフロップ（ラッチ）である。図１４の如く、レベル保持回路は、６つのトランジスタＱ１０３〜Ｑ１０８と２つの容量素子Ｃ１０１，Ｃ１０２とから成っている。トランジスタＱ１０３は、ノードＮ１０１と低電位側電源電位ＶＳＳが供給される電源端子Ｓ１との間に接続し、そのゲートはノードＮ１０２に接続される。トランジスタＱ１０４は、ノードＮ１０２と電源端子Ｓ１との間に接続し、そのゲートはノードＮ１０１に接続される。

トランジスタＱ１０５は、高電位側電源電位ＶＤＤが供給される電源端子Ｓ２とノードＮ１０１との間に接続し、トランジスタＱ１０６は、第２電源端子Ｓ２とノードＮ１０２との間に接続する。トランジスタＱ１０５のゲートが接続するノードを「ノードＮ１０３」、トランジスタＱ１０６のゲートが接続するノードを「ノードＮ１０４」と定義する。ノードＮ１０３は、容量素子Ｃ１０１を介してクロック信号／ＣＬＫが入力されるクロック端子ＣＫ１００に接続され、ノードＮ１０４は容量素子Ｃ１０２を介してクロック端子ＣＫ１００に接続される。

トランジスタＱ１０７は、ノードＮ１０３とノードＮ１０１との間に接続し、トランジスタＱ１０８は、ノードＮ１０４とノードＮ１０２との間に接続する。トランジスタＱ１０７，Ｑ１０８のゲートは共に電源端子Ｓ２に接続される。

例えばこのレベル保持回路が、ノードＮ１０１（極性切換信号ＰＣ）がＨレベル、ノードＮ１０２（極性切換信号／ＰＣ）がＬレベルの状態を保持する場合、トランジスタＱ１０３はオフ、トランジスタＱ１０４はオンとなる。このときノードＮ１０３はトランジスタＱ１０７を通して充電されてＨレベルになり、ノードＮ１０４はトランジスタＱ１０８を通して放電されてＬレベルになる。その結果、トランジスタＱ１０５がオンし、トランジスタＱ１０６がオフになる。それにより、極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは維持される。

なお、このときノードＮ１０１，Ｎ１０３の両方がＨレベルであるのでトランジスタＱ１０７はオフであり、ノードＮ１０３はフローティング状態でＨレベルに維持されている。そのためクロック信号／ＣＬＫがＨレベルになるとき、容量素子Ｃ１０１を介した結合によりノードＮ１０３が昇圧され、トランジスタＱ１０５は非飽和領域でオンになる。その結果、極性切換信号ＰＣは電源端子Ｓ２と同じ電位ＶＤＤのＨレベルで維持されることとなる。

一方、ノードＮ１０４の電位も、クロック信号／ＣＬＫがＨレベルになるときに容量素子Ｃ１０２を介した結合により上昇しようとする。しかしトランジスタＱ１０８，Ｑ１０４がオンしているため、ノードＮ１０４の電位上昇は瞬時的であり、ほぼＬレベルに保たれる。つまりトランジスタＱ１０６がオフをほぼ維持するので、トランジスタＱ１０４，Ｑ１０６を通しての貫通電流は殆ど流れない。

なお、上記のノードＮ１０４の瞬時的な電位上昇は、トランジスタＱ１０４，Ｑ１０８のオン抵抗値と容量素子Ｃ１０２の容量値を適切に設定すれば小さくでき、より確実にトランジスタＱ１０６にオフ状態を維持させることができる。

逆に当該単位回路が、レベル保持回路がノードＮ１０１（極性切換信号ＰＣ）がＬレベルでノードＮ１０２（極性切換信号／ＰＣ）がＨレベルの状態を保持する場合には、トランジスタＱ１０４がオン、トランジスタＱ１０３がオフになる。そしてノードＮ１０４がＨレベルになり、トランジスタＱ１０６がオンになって極性切換信号／ＰＣをＨレベルに維持する。またクロック信号／ＣＬＫの立ち上がり時には、ノードＮ１０４が昇圧されてトランジスタＱ１０６が非飽和領域でオンするので、極性切換信号／ＰＣは電位ＶＤＤのＨレベルになる。一方、ノードＮ１０３はＬレベルにほぼ維持され、トランジスタＱ１０５がオフをほぼ維持するため、トランジスタＱ１０５，Ｑ１０３を通しての殆ど貫通電流は流れない。

このように、図１４の単位回路が備えるレベル保持回路においては、電力を殆ど消費することなく、Ｈレベルを維持する側のノードのみがプルアップされ、Ｌレベルを維持する側のノードはプルアップされない、選択的なプルアップ動作が行われる。

次に、容量線駆動回路１２の偶数行の単位回路について説明する。図１５には、代表的に第ｎ＋１行目（ｎは奇数）の単位回路が示されている。

図１５に示すように、偶数行の単位回路の構成は奇数行の単位回路（図１４）とほぼ同じであるが、偶数行の容量線駆動信号ＣＣ_n+1は奇数行の容量線駆動信号ＣＣ_nに対して反転したレベルにする必要があるため、図１４に対し、トランジスタＱ１０９，Ｑ１１０のゲートの接続が互いに交換されている。あるいは、回路構成は図１４から変更せずに、入力端子ＩＮ１０２，ＩＮ１０３に入力させる極性制御信号ＶＦＲ，／ＶＦＲを入れ替えたものを偶数行の単位回路としてもよい（図示は省略する）。

なお、図１４及び図１５のクロック端子ＣＫ１００に入力される信号は、一定周期で交番する繰り返し信号であれば、クロック信号ＣＬＫ，／ＣＬＫ以外のものを用いてもよい。クロック端子ＣＫ１００に入力されるクロック信号は、一定周期でトランジスタＱ１０５（またはＱ１０６）を非飽和領域でオンさせるために用いられており、それによってリーク電流によるノードＮ１０１（またはＮ１０２）のＨレベルの電位低下が補償される。このリーク電流の補償を充分に行うことができる範囲であれば、より周波数の低いクロック信号を用いてもよく、それにより消費電力の低減を図ることができる。但し、クロック端子ＣＫ１００に入力されるクロック信号は、その活性期間が入力端子ＩＮ１０１に入力される信号の活性期間と重ならないものが好ましい。

ここでは奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n+2，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n+3，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定しているので、奇数行の単位回路のクロック端子ＣＫ１００にはクロック信号／ＣＬＫを入力し、偶数行の単位回路のクロック端子ＣＫ１００にはクロック信号ＣＬＫを入力した。

続いて、本実施の形態に係る容量線駆動回路１２の動作について説明するが、ここでも説明の簡単のため、各トランジスタのしきい値電圧は全て同じ値Ｖｔｈであると仮定する。また表示装置の基準電位は一般的に、画素に書き込まれる表示データ信号の電位を基準に設定されるが、ここでは容量線駆動回路１２の低電位側電源電位ＶＳＳを基準電位とする。また極性制御信号ＶＦＲ，／ＶＦＲのＨレベルは電源端子Ｓ２に供給される電位ＶＤＤに等しく、Ｌレベルは電位ＶＳＳに等しいものとする。さらに、クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位もＶＤＤであり、Ｌレベルの電位もＶＳＳであるとする。

なお上記したように、電源端子Ｓ１０３，Ｓ１０４に供給される電位ＶＣＣＬ，ＶＣＣＨは、それぞれ容量線駆動信号ＣＣのＬレベル及びＨレベルの電位を規定するためのものである。容量線駆動信号ＣＣは、容量結合によって画素電極に一定の電位変化を与えるものであるので、電位ＶＣＣＨ，ＶＣＣＬは、その電位差（容量線駆動信号ＣＣの振幅）が画素電極に与える電位変化分に等しく、且つトランジスタＱ１０９、Ｑ１１０が非飽和領域で動作する範囲のものであればよい。

図１６は、当該容量線駆動回路１２の動作を示す信号波形図である。実施の形態１で説明したように、極性制御信号ＶＦＲ，／ＶＦＲは図４の分周回路２０で生成される互いに相補な信号であり、スタート信号ＳＴの２倍周期を有している。図９に示したように、極性制御信号ＶＦＲ，／ＶＦＲは最終行のゲート線ＧＬ_mを駆動するゲート線駆動信号Ｇｍの次に出力される駆動信号Ｇ_m+1の立ち上がり時にレベルが交番する。つまり極性制御信号ＶＦＲ，／ＶＦＲは、表示装置の１フレーム毎のブランキング期間にレベルが交番する。ここで、極性制御信号ＶＦＲがＨレベルの期間を「奇数フレーム」、Ｌレベルの期間を「偶数フレーム」と定義する。

以下、本実施の形態に係る容量線駆動回路１２の動作を説明する。まず奇数行の単位回路の動作を説明するが、ここでも第ｎ行目の単位回路（図１４）の動作を代表的に説明する。

図１６を参照し、ブランキング期間内の時刻ｔ₁で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＨレベル、Ｌレベルに変化して奇数フレームになると、入力端子ＩＮ１０２が電位ＶＤＤに、入力端子ＩＮ１０３が電位ＶＳＳにそれぞれ設定される。ノードＮ１０１〜Ｎ１０４、及び出力端子ＯＵＴ１００のレベルは直前フレーム期間の動作で決まり、ここではノードＮ１０１，Ｎ１０３および出力端子ＯＵＴ１００はＬレベル、ノードＮ１０２、Ｎ１０４はＨレベルとなっている。

時刻ｔ₂において、対応するゲート線ＧＬ_nを駆動するゲート線駆動信号Ｇ_nがＨレベルになり、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。そして時刻ｔ₂から１Ｈ後の時刻ｔ₃に、ゲート線駆動信号Ｇ_nはＬレベルになる。

時刻ｔ₃のさらに１Ｈ後の時刻ｔ₄では、２つ後の行のゲート線駆動信号Ｇ_n+2がＨレベル（ＶＤＤ）になる。応じてトランジスタＱ１０１，Ｑ１０２がオンになり、ノードＮ１０１，Ｎ１０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。より詳細には、まずノードＮ１０２（極性切換信号／ＰＣ）がＬレベル（ＶＳＳ）になり、トランジスタＱ１０３，Ｑ１１０がオフになる。トランジスタＱ１０３がオフしたことで、ノードＮ１０１がトランジスタＱ１０１を通して充電され、極性切換信号ＰＣがＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じて、トラトランジスタＱ１０４，Ｑ１０９がオンになる。

ノードＮ１０４はトランジスタＱ１０８，Ｑ１０４を通して放電されＬレベル（ＶＳＳ）になり、ノードＮ１０３はトランジスタＱ１０７を通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になる。なお、上記したように電位ＶＣＣＨは、極性切換信号／ＰＣがＨレベルになったときにトランジスタＱ１０９が比飽和動作する範囲の値に設定されており、容量線駆動信号ＣＣ_nは電位ＶＣＣＨのＨレベルとなる。

時刻ｔ₅でゲート線駆動信号Ｇ_n+2がＬになると、トランジスタＱ１０１、Ｑ１０２がオフになるので、ノードＮ１０１，Ｎ１０２と入力端子ＩＮ１０２，ＩＮ１０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₅では、クロック信号／ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ１０１を介する結合によりノードＮ１０３が昇圧される。ノードＮ１０３は既にＶＤＤ−Ｖｔｈに充電されているので、この昇圧作用によりノードＮ１０３の電位は略２・ＶＤＤ−Ｖｔｈになる。応じてトランジスタＱ１０５が非飽和領域でオンになり、ノードＮ１０１は電位ＶＤＤまで上昇する。

そして時刻ｔ₆でクロック信号／ＣＬＫがＬレベルになると、ノードＮ１０３のレベルは再びＶＤＤ−Ｖｔｈに戻りトランジスタＱ１０５はオフするが、ノードＮ１０１は高インピーダンス状態で電位ＶＤＤのＨレベルに維持される。

時刻ｔ₆以降は、クロック信号／ＣＬＫがＨレベルに変化する度にノードＮ１０３の電位が略２・ＶＤＤ−Ｖｔｈに昇圧され、トランジスタＱ１０５が非飽和領域でオンしてノードＮ１０１を電位ＶＤＤに充電する動作が繰り返される。それにより、リーク電流によるノードＮ１０１のレベル低下が補償され、極性切換信号ＰＣを電位ＶＤＤのＨレベルに維持することができる。この結果、トランジスタＱ１０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、容量線駆動信号ＣＣ_nのＨレベル（ＶＣＣＨ）を低インピーダンスで維持することができる。

そして次のブランキング期間内の時刻ｔ₇で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＬレベル、Ｈレベルに変化して偶数フレームになるが、この時点ではトランジスタＱ１０１、Ｑ１０２はオフであるので、ノードＮ１０１（極性切換信号ＰＣ）のＨレベル、ノードＮ１０２（極性切換信号／ＰＣ）のＬレベルは変化せず、容量線駆動信号ＣＣ_nもＨレベル（ＶＣＣＨ）のままである。

その後、時刻ｔ₈でゲート線駆動信号Ｇ_nがＨレベルになり、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。ゲート線駆動信号Ｇ_nは、時刻ｔ₈から１Ｈ後の時刻ｔ₉にＬレベルになる。

時刻ｔ₉のさらに１Ｈ後の時刻ｔ₁₀では、ゲート線駆動信号Ｇ_n+2がＨレベル（ＶＤＤ）になる。応じてトランジスタＱ１０１，Ｑ１０２がオンになり、ノードＮ１０１，Ｎ１０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。このとき上記の時刻ｔ₄とは逆の動作により、極性切換信号ＰＣがＬレベル（ＶＳＳ）、極性切換信号／ＰＣがＨレベル（ＶＤＤ−Ｖｔｈ）となる。応じてトランジスタＱ１０９がオフ、トランジスタＱ１１０がオンとなり、容量線駆動信号ＣＣ_nはＬレベル（ＶＣＣＬ）に変化する。

時刻ｔ₁₁でゲート線駆動信号Ｇ_n+2がＬになると、トランジスタＱ１０１、Ｑ１０２がオフになるので、ノードＮ１０１，Ｎ１０２と入力端子ＩＮ１０２，ＩＮ１０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＬレベル、極性切換信号／ＰＣのＨレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₁₁では、クロック信号／ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ１０２を介する結合によりノードＮ１０４が昇圧される。この昇圧作用によりノードＮ１０４の電位は略２・ＶＤＤ−Ｖｔｈになる。応じてトランジスタＱ１０６が非飽和領域でオンになり、ノードＮ１０２は電位ＶＤＤまで上昇する。

そして時刻ｔ₁₂でクロック信号／ＣＬＫがＬレベルになると、ノードＮ１０４のレベルは再びＶＤＤ−Ｖｔｈに戻りトランジスタＱ１０６はオフするが、ノードＮ１０１は高インピーダンス状態で電位ＶＤＤのＨレベルに維持される。

時刻ｔ₆以降は、クロック信号／ＣＬＫがＨレベルに変化する度にノードＮ１０３の電位が略２・ＶＤＤ−Ｖｔｈに昇圧され、トランジスタＱ１０６がノードＮ１０１を電位ＶＤＤに充電する動作が繰り返される。それによりノードＮ１０１（極性切換信号ＰＣ）は電位ＶＤＤのＨレベルは電位ＶＤＤに維持される。この結果、トランジスタＱ１０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、容量線駆動信号ＣＣ_nのＬレベル（ＶＣＣＬ）を低インピーダンスで維持することができる。

このように容量線駆動回路１２の奇数行の単位回路（図１４）の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間（対応するゲート線ＧＬの活性期間）から１Ｈ後に、容量線駆動信号ＣＣをＬレベルからＨレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間から１Ｈ後に、容量線駆動信号ＣＣをＨレベルからＬレベルへと変化させる。

一方、偶数行の単位回路（図１５）の動作は、上で説明した奇数行の単位回路の動作とほぼ同じである。但し、偶数行の単位回路の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間から１Ｈ後に、容量線駆動信号ＣＣをＨレベルからＬレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間の１Ｈ後に、容量線駆動信号ＣＣをＬレベルからＨレベルへと変化させる。

図１７は容量線駆動回路１２の動作を示す信号波形図であり、上記の奇数行および偶数行の容量線駆動信号ＣＣの振る舞いをまとめたものである。容量線駆動信号ＣＣのそれぞれは、それと同じ行に対応するゲート線駆動信号Ｇの立ち上がり時から２Ｈ遅れて（ゲート線駆動信号Ｇの立ち下がり時から１Ｈ後）レベルが変化していることが分かる。例えば、第ｎ行（奇数行）に対応する容量線駆動信号ＣＣ_nは、それと同じ行に対応するゲート線駆動信号Ｇ_nの立ち上がり時から２Ｈ遅れて（ゲート線駆動信号Ｇ_nの立ち下がり時から１Ｈ後）レベルが反転している。同様に第ｎ＋１行（偶数行）に対応する容量線駆動信号ＣＣ_n+1は、ゲート線駆動信号Ｇ_n+1の立ち上がり時から２Ｈ遅れてレベルが反転している。また同じフレーム期間内では、偶数行と時数行とで、容量線駆動信号ＣＣのレベル変化の方向が逆になることも、同図から分かる。

図１７のようにレベル変化する容量線駆動信号ＣＣを用いてゲートライン反転駆動方式の容量結合駆動を行う場合、各画素２５に表示データ信号Ｄを書き込む際、奇数フレームにおいては、奇数行に正極性（＋）のものを書き込むと共に偶数行に負極性（−）のものを書き込むようにし、偶数フレームにおいては、奇数行に負極性のものを書き込むと共に偶数行に正極性のものを書き込むようにする。その結果、正極性の表示データ信号Ｄが書き込まれた画素電極Ｎｐの電位は上昇され、負極性の表示データ信号Ｄを書き込まれた画素電極Ｎｐの電位は下降され、各表示データ信号Ｄが増幅されることとなる。

なお以上の説明から分かるように、極性制御信号ＶＦＲ，／ＶＦＲは、各容量線駆動信号ＣＣのレベルを制御する目的で用いられている。それらはスタート信号ＳＴの２倍周期の信号であるので、各フレーム期間で一定のレベルに固定されるものであった。しかし、図１４および図１５に示した容量線駆動回路１２の単位回路は、極性切換信号ＰＣ，／ＰＣのレベル保持回路を備えているので、厳密には、極性制御信号ＶＦＲ，／ＶＦＲは、各単位回路で少なくとも入力端子ＩＮ１０１に入力される信号の活性期間にさえ適切な値をとっていればよく、必ずしも１フレーム期間一定のレベルを維持する必要はない。但し、極性制御信号ＶＦＲ，／ＶＦＲの交番周期を短くする（周波数を高くする）と消費電力が増大する点に留意すべきである。

＜実施の形態５＞
実施の形態４では、本発明に係る分周回路２０および容量線駆動回路１２をゲートライン反転駆動方式の表示装置に適用した例を示したが、本発明はドット反転駆動方式の表示装置にも適用可能である。ドット反転駆動方式では、画素毎に（即ちデータ線毎に）表示データ信号の極性が反転するので、ゲート線に沿って隣接した画素には、互いに極性の異なる表示データ信号が書き込まれる。

そのためドット反転駆動方式に本発明を適用する場合、ゲート線に沿って隣接する画素を異なる容量線を用いて容量結合駆動させればよい。即ち、各画素ラインにおいて、奇数列の画素と偶数列の画素とを互いに異なる容量線を用いて容量結合駆動すればよい（奇数列の画素と偶数列の画素とを互いに異なる容量線と容量結合させる）。上記の特許文献５の図１、図３等に、その接続形態の例が開示されている。

＜実施の形態６＞
また容量結合駆動の一つとして、全ての画素に書き込む表示データ信号の極性を同じにし、全ての画素の表示データの極性をフレーム毎に反転させる駆動方法（フレーム反転駆動方式）も考えられる。本発明はそのような駆動方法を行う表示装置にも適用可能である。その場合、ゲート線毎に極性が反転しないので、容量線駆動回路１２の単位回路を全て同じもの（図１４又は図１５）に統一すればよい。

＜実施の形態７＞
先に述べたように、上記の特許文献２（第８図および第１０図）には、画素の容量結合駆動に用いる信号線として、ゲート線（ＧＬ）を兼用し、容量結合駆動専用の容量線（ＣＣＬ）を用いない手法が開示されている。

この手法では、各画素の画素電極をそれに隣接する画素ラインの画素（隣接画素）を駆動するゲート線（隣接ゲート線）と容量結合させる。そして、ゲート線の駆動信号の非活性レベルの電位を変化させることで、表示信号（表示データ）が書き込まれた画素電極のレベルの調整が行われる。実施の形態７では、本発明をその手法の容量結合駆動に適用する。

図１８は実施の形態７に係る液晶表示装置である表示装置１０Ｄの構成を示す概略ブロック図である。表示装置１０Ｄは、容量結合駆動をゲート線ＧＬを用いて行うので、ゲート線駆動回路１１が容量結合駆動を行う機能を兼ね備えることになり、それとは個別の容量線駆動回路は設けられていない。よって画素２５の片側（左側）にゲート線駆動回路１１が配設されているだけである。

但し、各画素２５の領域を小さくしたときに、ゲート線駆動回路１１の単位回路（単位シフトレジスタ）のピッチが画素２５のピッチよりも大きくなる場合には、ゲート線駆動回路１１を、液晶アレイ部１５の両側に配設し、例えば奇数行の画素を左側のゲート線駆動回路１１で駆動し、偶数行の画素を右側のゲート線駆動回路１１で駆動するようにしてもよい。

本実施の形態では、容量結合駆動がゲート線ＧＬを用いて行われるので、各画素２５の保持容量素子２７は、当該画素２５の画素電極Ｎｐとその隣接画素を駆動するゲート線ＧＬ（隣接ゲート線）との間に接続される。即ち各画素２５において、保持容量素子２７は、画素電極Ｎｐと隣接ゲート線とを容量結合させている。

ここで、本実施の形態おけるゲート線ＧＬを用いた容量結合駆動について簡単に説明する。ゲート線駆動回路１１は、所定の走査周期に基づいてゲート線駆動信号Ｇ₁，Ｇ₂，…を順に活性化することで、ゲート線ＧＬ₁，ＧＬ₂，…を順番に選択して駆動する。

ある画素において、それに対応するゲート線ＧＬが活性化すると、画素トランジスタ２６が導通状態になり、それを通してデータ線ＤＬからの表示データ信号Ｄが画素電極Ｎｐに書き込まれる。

その後、当該ゲート線が非活性化されると、画素トランジスタ２６がオフになり保持容量素子２７により表示データ信号Ｄが保持される。本実施の形態ではこの後の所定のタイミングで、隣接ゲート線のＬレベルの電位を変化させることによって、画素電極Ｎｐの電位が調整される。

以下、本実施の形態に係るゲート線駆動回路１１のより具体的な構成例を説明する。図１９および図２０は、本実施の形態に係るゲート線駆動回路１１の全体構成を示す図である。図１９は当該ゲート線駆動回路の最初の４段の単位シフトレジスタＳＲ₁〜ＳＲ₄を示しており、図２０は画素列の最後の２行を駆動する２段の単位シフトレジスタＳＲ_m-1，ＳＲ_m及びそれに続けて設けられた２段の単位シフトレジスタ（ダミーシフトレジスタ）ＳＲ_m+1，ＳＲ_m+2を示している。図１９および図２０に示すゲート線ＧＬ、データ線ＤＬおよびダミーシフトレジスタＳＲ_m+1，ＳＲ_m+2は、図１８に示したものに対応している。また図１９および図２０の画素Ｐは、図１８の画素２５に対応している。以下、単位シフトレジスタＳＲ₁〜ＳＲ_mおよびダミーシフトレジスタＳＲ_m+1，ＳＲ_m+2を総称して単に「単位シフトレジスタＳＲ」と称する場合もある。

図１８でも示したように本実施の形態では、各画素Ｐ（画素２５）の画素電極Ｎｐに接続する保持容量素子２７のもう一端は、その次段のゲート線ＧＬ（次に活性化されるゲート線ＧＬ）に接続される。つまり各画素Ｐは、その次段のゲート線ＧＬを用いて容量結合駆動される。

図１９および図２０に示すように、各単位シフトレジスタＳＲは、入力端子ＩＮ、第１および第２出力端子ＯＵＴ，ＯＵＴＳ、第１および第２クロック端子ＣＫ１，ＣＫ２、第１および第２極性制御端子ＣＴＡ，ＣＴＢ並びにリセット端子ＲＳＴを備えている。各単位シフトレジスタＳＲの第１出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり第１出力端子ＯＵＴから出力される信号Ｇは、ゲート線ＧＬを活性化するための垂直（水平）走査パルスとなる。

ダミーシフトレジスタＳＲ_m+1は、他の単位シフトレジスタＳＲと同様の構成を有するシフトレジスタであり、その第１出力端子ＯＵＴにはダミーのゲート線であるダミー線ＧＬ_m+1が接続する。ダミー線ＧＬ_m+1は、いずれの画素Ｐの画素トランジスタ２６のゲートも接続されず、ゲート線駆動信号Ｇ_mで駆動される画素Ｐ_m1〜Ｐ_mrの保持容量素子２７が接続され、当該保持容量素子２７を介して画素電極Ｎｐと容量結合している。

またダミーシフトレジスタＳＲ_m+2も、単位シフトレジスタＳＲと同様のものでよいが、第１出力端子ＯＵＴ並びに第１および第２極性制御端子ＣＴＡ，ＣＴＢを有する必要がないため（詳細は後述する）、それらが省略されている。

クロック信号発生器１３１は、６つのクロック信号ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３を発生する。クロック信号ＣＬＫＧ１〜ＣＬＫＧ３はそれぞれ位相の異なる３相のクロック信号である。クロック信号ＣＬＫＳ１〜ＣＬＫＳ３もそれぞれ位相の異なる３相のクロック信号であり、それぞれ上記のクロック信号ＣＬＫＧ１〜ＣＬＫＧ３に位相が揃えられている。但し、クロック信号ＣＬＫＳ１〜ＣＬＫＳ３とクロック信号ＣＬＫＧ１〜ＣＬＫＧ３とでは、そのＬレベル（非活性レベル）の電位が異なる。クロック信号ＣＬＫＳ１〜ＣＬＫＳ３のＬレベルの電位をＶＳＳ１、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３のＬレベルの電位をＶＳＳ２と定義すると、電位ＶＳＳ２は電位ＶＳＳ１よりも高く設定されている（ＶＳＳ１＜ＶＳＳ２）。またクロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルの電位は全て電位ＶＤＤであるとする。

各単位シフトレジスタＳＲの第１クロック端子ＣＫ１にはクロック信号ＣＬＫＧ１〜ＣＬＫＧ３のうちの１つが供給され、第２クロック端子ＣＫ２にはクロック信号ＣＬＫＳ１〜ＣＬＫＳ３のうちの１つ（第１クロック端子ＣＫ１のクロック信号と位相が揃ったもの）が供給される。具体的には、各単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２には、自己の前段に入力されるものの次に活性化するクロック信号がそれぞれ入力される。

本実施の形態では、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３は、ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＧ１，…の順に繰り返し活性化し、クロック信号ＣＬＫＳ１〜ＣＬＫＳ３もそれと同じタイミングで、ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３，ＣＬＫＳ１…の順に繰り返し活性化するものとする。この場合、例えば第ｋ段目の単位シフトレジスタＳＲ_kにクロック信号ＣＬＫＧ１，ＣＬＫＳ１が入力されるとすると、その次段である単位シフトレジスタＳＲ_k+1にクロック信号ＣＬＫＧ２，ＣＬＫＳ２が入力され、そのさらに次段の単位シフトレジスタＳＲ_k+2にはクロック信号ＣＬＫＧ３，ＣＬＫＳ３が入力される。即ち、単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２は、ＳＲ₁，ＳＲ₂，ＳＲ₃，…の順に活性化される。

分周回路２０は、実施の形態１と同様に、スタート信号ＳＴを２倍周期に分周して得た極性制御信号ＶＦＲ，／ＶＦＲを出力する。各単位シフトレジスタＳＲの第１および第２極性制御端子ＣＴＡ，ＣＴＢには、極性制御信号ＶＦＲ，／ＶＦＲの何れかが入力される。極性制御信号ＶＦＲ，／ＶＦＲは、隣接画素の容量結合駆動の動作を規定するものである。よって各単位シフトレジスタＳＲにおいて第１および第２極性制御端子ＣＴＡ，ＣＴＢに極性制御信号ＶＦＲ，／ＶＦＲのどちらが入力されるかは、その隣接するゲート線ＧＬで駆動される画素Ｐに書き込まれる表示信号の極性により決定される。

本実施の形態では、１画素ライン毎（１ゲート線毎）に極性を反転するゲートライン反転駆動方式を想定する。この場合、図１９および図２０の如く、極性制御信号ＶＦＲ，／ＶＦＲを１段ごとに入れ替えて単位シフトレジスタＳＲの各々に入力する。即ち、奇数段（単位シフトレジスタＳＲ₁，ＳＲ₃，…）では、第１極性制御端子ＣＴＡに極性制御信号ＶＦＲを入力し、第２極性制御端子ＣＴＢには極性制御信号／ＶＦＲを入力する。偶数段では逆に、第１極性制御端子ＣＴＡに極性制御信号／ＶＦＲを入力し、第２極性制御端子ＣＴＢには極性制御信号ＶＦＲを入力する。

また図示は省略するが、フレーム毎に全ての画素の表示信号の極性を反転するフレーム反転駆動方式の場合には、全ての段において、第１極性制御端子ＣＴＡに極性制御信号ＶＦＲ（又は／ＶＦＲ）を入力し、第２極性制御端子ＣＴＢには極性制御信号／ＶＦＲ（又はＶＦＲ）を入力する。

上記のとおり、各単位シフトレジスタＳＲの第１出力端子ＯＵＴから出力される信号Ｇは、それぞれ対応するゲート線ＧＬの駆動に用いられる。一方、各単位シフトレジスタＳＲの第２出力端子ＯＵＴＳは、自己の次段の入力端子ＩＮ並びに自己の２段前段（前々段）のリセット端子ＲＳＴに接続される。言い換えれば、各単位シフトレジスタＳＲの入力端子ＩＮは自己の前段の第２出力端子ＯＵＴＳに接続され、リセット端子ＲＳＴは自己の２段後段（次々段）の第２出力端子ＯＵＴＳに接続される。但し、最前段である単位シフトレジスタＳＲ₁の入力端子ＩＮには、スタート信号ＳＴが入力される。

第２出力端子ＯＵＴＳから出力される信号ＧＳは、ゲート線ＧＬの駆動に用いられないが、ゲート線駆動回路における信号のシフト動作を制御する目的で用いられる。以下、第１出力端子ＯＵＴから出力される信号Ｇを「ゲート線駆動信号」と称し、第２出力端子ＯＵＴＳから出力される信号ＧＳを「シフト信号」と称する。また本実施の形態でも、ダミーシフトレジスタＳＲ_m+1の第１出力端子ＯＵＴから出力される信号Ｇ_m+1はゲート線を駆動しないが「駆動信号Ｇ_m+1」と称することとする。

また最後から２段目の単位シフトレジスタＳＲ_m-1のリセット端子ＲＳＴには、その２段後段であるダミーシフトレジスタＳＲ_m+1の第２出力端子ＯＵＴＳから出力されるシフト信号ＧＳ_m+1を入力する。同様に、最後段の単位シフトレジスタＳＲ_mのリセット端子ＲＳＴには、その２段後段であるダミーシフトレジスタＳＲ_m+2の第２出力端子ＯＵＴＳから出力されるシフト信号ＧＳ_m+2を入力する。

一方、ダミーシフトレジスタＳＲ_m+1，ＳＲ_m+2は自己の２段後段を有さない。そのためダミーシフトレジスタＳＲ_m+1のリセット端子ＲＳＴには、上記のシフト信号ＧＳ_m+1を入力させる。またダミーシフトレジスタＳＲ_m+2のリセット端子ＲＳＴには、自身の第１および第２クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号（ここではクロック信号ＣＬＫＳ１）とは位相の異なるクロック信号（ここではクロック信号ＣＬＫＳ１から１Ｈ（１水平周期）遅延したクロック信号ＣＬＫＳ２）を入力させる。

図２１は、本実施の形態に係る単位シフトレジスタＳＲの具体的な回路図であり、本発明者によって考案されたものである。ゲート線駆動回路を構成する単位シフトレジスタＳＲは基本的にどれも同じ構成であるので、図２１では代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

単位シフトレジスタＳＲに用いられるトランジスタとしては、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ、ポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）、アモルファス（非晶質）シリコンＴＦＴ、有機ＴＦＴのいずれも使用可能である。本実施の形態では、単位シフトレジスタＳＲを構成するトランジスタは全てＮ型ＴＦＴであるとする。また図１９および図２０に示す各画素Ｐの画素トランジスタ２６もＮ型ＴＦＴであるとする。このように単位シフトレジスタＳＲのトランジスタと画素トランジスタ２６とを同一導電型のトランジスタにすることで、製造工程数を少なくすることができる。

以下、実施の形態７に係る単位シフトレジスタＳＲの構成について説明する。図２１に示すように、当該単位シフトレジスタＳＲは、図１９に示した各信号端子の他に、低電位側電源電位ＶＳＳ１（即ち、上記のクロック信号ＣＬＫＳ１〜ＣＬＫＳ３のＬレベルの電位）が供給される第１電源端子Ｓ１、高電位側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２、低電位側電源電位ＶＳＳ３が供給される第３電源端子Ｓ３および高電位側電源電位ＶＤＤ２が供給される第４電源端子Ｓ４を備えている。

表示装置の基準電位は一般的に画素に書き込まれる表示信号の電位を基準に設定されるが、以下の説明においては、簡単のため電位ＶＳＳ１を基準電位と定める。また電位ＶＳＳ３は、電位ＶＳＳ１および電位ＶＳＳ２（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３のＬレベルの電位）よりも高く設定されている。つまり、ＶＳＳ１＜ＶＳＳ２＜ＶＳＳ３の関係が成立する。

さらに、高電位側電源電位ＶＤＤ１，ＶＤＤ２の電位は、当該単位シフトレジスタＳＲの各トランジスタが所定の動作を行うことができる範囲であれば任意でよいが、ここでは共に上記の電位ＶＤＤ（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルと同じ）と等しいものとする。

図２１のように当該単位シフトレジスタＳＲは、ゲート線駆動信号出力部１４１、シフト信号出力部１４２、プルアップ制御部１４３、第１プルダウン制御部１４４、第２プルダウン制御部１４５およびプルダウン制御信号保持部１４６から構成されている。

ゲート線駆動信号出力部１４１は、第１出力端子ＯＵＴからゲート線駆動信号Ｇｋを出力させるための回路であり、トランジスタＱ３１，Ｑ３２Ａ，Ｑ３２Ｂおよび容量素子Ｃ３１から成っている。トランジスタＱ３１は、第１出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続し、第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＧｉ（クロック信号ＣＬＫＧ１〜ＣＬＫＧ３の何れか）を第１出力端子ＯＵＴに供給するものである。よってゲート線駆動信号ＧｋのＨレベルは、クロック信号ＣＬＫＧｉのＨレベルに相当する電位ＶＤＤとなる。

トランジスタＱ３２Ａは第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続し、トランジスタＱ３２Ｂは第１出力端子ＯＵＴと第３電源端子Ｓ３との間に接続する。つまりトランジスタＱ３２Ａは、第１出力端子ＯＵＴに電位ＶＳＳ１を供給するものであり、トランジスタＱ３２Ｂは第１出力端子ＯＵＴに電位ＶＳＳ３を供給するものである。従って、ゲート線駆動信号ＧｋのＬレベル（非活性レベル）の電位は、トランジスタＱ３２Ａ，Ｑ３２Ｂのどちらがオンするかによって電位ＶＳＳ１あるいはＶＳＳ３に変化する。

ここで、トランジスタＱ３１のゲート（制御電極）が接続するノードを「ノードＮ３１」と定義する。トランジスタＱ３１のゲート・ソース間すなわちノードＮ３１と出力端子ＯＵＴとの間には容量素子Ｃ３１が設けられている。この容量素子Ｃ３１は、出力端子ＯＵＴとノードＮ３１とを容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ３１の昇圧効果を高めるためのものである。但し、容量素子Ｃ３１は、トランジスタＱ３１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。

シフト信号出力部１４２は、第２出力端子ＯＵＴＳからシフト信号ＧＳ_kを出力させるための回路であり、トランジスタＱ３１Ｓ，Ｑ３２ＡＳ，Ｑ３２ＢＳから成っている。トランジスタＱ３１Ｓは、第２出力端子ＯＵＴＳと第２クロック端子ＣＫ２との間に接続し、第２クロック端子ＣＫ２に入力されるクロック信号ＣＬＫＳｉ（クロック信号ＣＬＫＳ１〜ＣＬＫＳ３の何れか）を第２出力端子ＯＵＴＳに供給するものである。よってシフト信号ＧＳ_kのＨレベルは、クロック信号ＣＬＫＳｉのＨレベルに相当する電位ＶＤＤとなる。

トランジスタＱ３２ＡＳ，Ｑ３２ＢＳは、共に第２出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続されている。つまりトランジスタＱ３２ＡＳ，Ｑ３２ＢＳは、共に第２出力端子ＯＵＴＳの電位をＶＳＳ１にするものである。従って、第２出力端子ＯＵＴＳから出力されるシフト信号ＧＳ_kのＬレベルは常に電位ＶＳＳ１になる。

トランジスタＱ３１Ｓのゲートは、トランジスタＱ３１のゲート（ノードＮ３１）に接続される。またトランジスタＱ３２ＡＳのゲートはトランジスタＱ３２Ａのゲートに接続され、トランジスタＱ３２ＢＳのゲートはトランジスタＱ３２Ｂのゲートに接続される。ここで、トランジスタＱ３２Ａ，Ｑ３２ＡＳのゲートが接続するノードを「ノードＮ３２Ａ」、トランジスタＱ３２Ｂ，Ｑ３２ＢＳのゲートが接続するノードを「ノードＮ３２Ｂ」と定義する。

プルアップ制御部１４３は、ノードＮ３１のレベルを制御することによりトランジスタＱ３１，Ｑ３１Ｓを駆動し、それによってゲート線駆動信号Ｇｋおよびシフト信号ＧＳ_kのＨレベル出力を制御する。プルアップ制御部１４３は、トランジスタＱ３３，Ｑ３４から成っている。トランジスタＱ３３は、入力端子ＩＮに接続したゲートを有し、ノードＮ３１と第２電源端子Ｓ２との間に接続されている。つまりトランジスタＱ３３は、入力端子ＩＮに入力される前段のシフト信号ＧＳ_k-1の活性化に応じてノードＮ３１を充電するものである。トランジスタＱ３４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ３１と第１電源端子Ｓ１との間に接続されている。つまりトランジスタＱ３４は、２段後段のシフト信号ＧＳ_k+2の活性化に応じてノードＮ３１を放電するものである。

このプルアップ制御部１４３の動作により、トランジスタＱ３１，Ｑ３１Ｓは、前段のシフト信号ＧＳ_k-1の活性化に応じてオンし、２段後段のシフト信号ＧＳ_k+2の活性化に応じてオフするように駆動される。

第１および第２プルダウン制御部１４４，１４５は、それぞれノードＮ３２Ａ，Ｎ３２Ｂのレベルを制御することによりトランジスタＱ３２Ａ，Ｑ３２Ｂ，Ｑ３２ＡＳ，Ｑ３２ＢＳを駆動する。それによって、ゲート線駆動信号Ｇｋおよびシフト信号ＧＳ_kのＬレベル出力を制御する。ここで、図２１には第１極性制御端子ＣＴＡに極性制御信号ＶＦＲが入力され、第２極性制御端子ＣＴＢに極性制御信号／ＶＦＲが入力されている例を示しているが、上記のように、第１および第２極性制御端子ＣＴＡ，ＣＴＢにそれぞれ極性制御信号ＶＦＲ，／ＶＦＲのどちらが入力されるかは隣接ゲート線で駆動ＧＬされる画素Ｐに書き込まれる表示信号の極性により決まる。

第１プルダウン制御部１４４は、ノードＮ３２Ａの充放電を行うことでトランジスタＱ３２Ａ，Ｑ３２ＡＳを駆動させるものであり、トランジスタＱ３５Ａ，Ｑ３６Ａ，Ｑ３７Ａから成っている。トランジスタＱ３５Ａは、ノードＮ３２Ａに接続したゲートを有し、ノードＮ３１と第１電源端子Ｓ１との間に接続している。トランジスタＱ３６Ａは、ノードＮ３１に接続したゲートを有し、ノードＮ３２Ａと第１電源端子Ｓ１との間に接続している。よってトランジスタＱ３５Ａは、ノードＮ３２ＡがＨレベルのときノードＮ３１を放電し、トランジスタＱ３６Ａは、ノードＮ３１がＨレベルのときノードＮ３２Ａを放電するよう動作する。従ってノードＮ３１，Ｎ３２Ａは、その一方がＨレベルにされるともう一方はＬレベルになる。

またトランジスタＱ３７Ａは、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ３２Ａと第１極性制御端子ＣＴＡとの間に接続している。よってトランジスタＱ３７Ａは、２段後段のシフト信号ＧＳ_k+2の活性化に応じて、ノードＮ３２Ａに第１極性制御端子ＣＴＡのレベルを供給するよう動作する。つまりノードＮ３２Ａは、第１極性制御端子ＣＴＡに入力される極性制御信号（ＶＦＲまたは／ＶＦＲ）がＨレベルであれば充電されるが、それがＬレベルの場合には充電されない。

第２プルダウン制御部１４５は、ノードＮ３２Ｂの充放電を行うことでトランジスタＱ３２Ｂ，Ｑ３２ＢＳを駆動させるものであり、トランジスタＱ３５Ｂ，Ｑ３６Ｂ，Ｑ３７Ｂから成っている。トランジスタＱ３５Ｂは、ノードＮ３２Ｂに接続したゲートを有し、ノードＮ３１と第１電源端子Ｓ１との間に接続している。トランジスタＱ３６Ｂは、ノードＮ３１に接続したゲートを有し、ノードＮ３２Ｂと第１電源端子Ｓ１との間に接続している。よってトランジスタＱ３５ＢはノードＮ３２ＢがＨレベルのときノードＮ３１を放電し、トランジスタＱ３６ＢはノードＮ３１がＨレベルのときノードＮ３２Ｂを放電するよう動作する。従ってノードＮ３１，Ｎ３２Ｂは、その一方がＨレベルにされるともう一方はＬレベルになる。

またトランジスタＱ３７Ｂは、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ３２Ｂと第２極性制御端子ＣＴＢとの間に接続している。よってトランジスタＱ３７Ｂは、２段後段のシフト信号ＧＳ_k+2の活性化に応じて、ノードＮ３２Ｂに第２極性制御端子ＣＴＢのレベルを供給するよう動作する。つまり第２極性制御端子ＣＴＢに入力される制御信号（ＶＦＲまたは／ＶＦＲ）がＨレベルであればノードＮ３２Ｂは充電されるが、それがＬレベルの場合には充電されない。

第１および第２極性制御端子ＣＴＡ，ＣＴＢに入力される極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であるので、ノードＮ３２Ａ，Ｎ３２Ｂは、そのどちらか片方が充電されることとなる。つまり極性制御信号ＶＦＲ，／ＶＦＲは、ノードＮ３２Ａ，Ｎ３２Ｂのどちらを充電するか、即ち、トランジスタＱ３２Ａ，Ｑ３２ＡＳおよびトランジスタＱ３２Ｂ，Ｑ３２ＢＳのどちらをオンさせるかを選択する制御信号として機能している。

以下では簡単のため、極性制御信号ＶＦＲ，／ＶＦＲのＨレベルの電位はＶＤＤ（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルと同じ）であるとし、Ｌレベルの電位はＶＳＳ１（基準電位）であるとする。

プルダウン保持部１４６は、第１および第２プルダウン制御部１４４，１４５により設定されたノードＮ３２Ａ，Ｎ３２Ｂのレベルを保持する回路である。当該プルダウン保持部１４６は、トランジスタＱ３８Ａ，Ｑ３８Ｂ，Ｑ３９Ａ，Ｑ３９Ｂ，Ｑ４０Ａ，Ｑ４０Ｂとから構成される。

トランジスタＱ３８Ａは、ノードＮ３２Ｂに接続したゲートを有しノードＮ３２Ａと第１電源端子Ｓ１との間に接続する。トランジスタＱ３９Ａは、ノードＮ３２Ａと第４電源端子Ｓ４との間に接続し、ゲートが第４電源端子Ｓ４に接続している。つまりトランジスタＱ３９Ａは、第４電源端子Ｓ４側がアノード、ノードＮ３２Ａ側がカソードとなるようにダイオード接続されている。トランジスタＱ３８Ａは、トランジスタＱ３９Ａよりもオン抵抗が充分低く設定されている。よってノードＮ３２ＢがＨレベルになりトランジスタＱ３８Ａがオンしたとき、ノードＮ３２ＡはＬレベルになる。つまりトランジスタＱ３８Ａ，Ｑ３９Ａは、トランジスタＱ３８Ａをドライブ素子、トランジスタＱ３９Ａを負荷素子とし、またノードＮ３２Ｂを入力端、ノードＮ３２Ａを出力端とするレシオ型インバータを構成している。

一方、トランジスタＱ３８Ｂは、ノードＮ３２Ａに接続したゲートを有しノードＮ３２Ｂと第１電源端子Ｓ１との間に接続する。トランジスタＱ３９Ｂは、ノードＮ３２Ｂと第４電源端子Ｓ４との間に接続し、ゲートが第４電源端子Ｓ４に接続している。つまりトランジスタＱ３９Ｂは、第４電源端子Ｓ４側がアノード、ノードＮ３２Ｂ側がカソードとなるようにダイオード接続されている。トランジスタＱ３８Ｂは、トランジスタＱ３９Ｂよりもオン抵抗が充分低く設定されている。よってノードＮ３２ＡがＨレベルになりトランジスタＱ３８Ｂがオンしたとき、ノードＮ３２ＢはＬレベルになる。つまりトランジスタＱ３８Ｂ，Ｑ３９Ｂは、トランジスタＱ３８Ｂをドライブ素子、トランジスタＱ３９Ｂを負荷素子とし、またノードＮ３２Ａを入力端、ノードＮ３２Ｂを出力端とするレシオ型インバータを構成している。

つまり、上記２つのインバータはループ上に接続されており、フリップフロップ回路を構成している。よってトランジスタＱ３９Ａ，Ｑ３９Ｂは、当該フリップフロップ回路の出力ノードであるノードＮ３２Ａ，Ｎ３２Ｂが高インピーダンス状態でＨレベルを保持するときに、リーク電流に起因するそのＨレベルの電位低下を補償する役割を担っている。

トランジスタＱ４０Ａは、ノードＮ３１に接続したゲートを有し、ノードＮ３２Ａと第１電源端子Ｓ１との間に接続されており、トランジスタＱ４０Ｂは、ノードＮ３１に接続したゲートを有し、ノードＮ３２Ｂと第１電源端子Ｓ１との間に接続されている。トランジスタＱ４０Ａ，Ｑ４０Ｂは、それぞれトランジスタＱ３９Ａ，Ｑ３９Ｂよりもオン抵抗が充分低く設定されている。通常、フリップフロップ回路の２つの出力ノードは、一方がＨレベル、他方がＬレベルの状態が保持されるが、このプルダウン保持部１４６においては、ノードＮ３１がＨレベルになっている間、トランジスタＱ４０Ａ，Ｑ４０ＢがオンすることでノードＮ３２Ａ，Ｎ３２Ｂの両方が共にＬレベルになる。

図２２は本実施の形態の単位シフトレジスタＳＲを４段縦続接続させたものを示しており、より具体的には最前段（第１段目）〜第４段目の単位シフトレジスタＳＲ₁〜ＳＲ₄を示している。最前段の入力端子ＩＮにはスタート信号ＳＴが入力されており、当該スタート信号ＳＴの活性化を切っ掛けに、最前段から順番にゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，Ｇ₄が順に活性化されるように動作する。

以下、図２２に示す単位シフトレジスタＳＲ₁〜ＳＲ₄の動作を詳細に説明する。図２３は、その動作を説明するための波形図である。互いに相補な極性制御信号ＶＦＲ，／ＶＦＲは、表示装置の１フレーム毎のブランキング期間にそのレベルが交番する（図２３の時刻ｔ₁および時刻ｔ₇）。ここでも、極性制御信号ＶＦＲがＨレベルの期間を奇数フレーム、Ｌレベルの期間を偶数フレームと定義し、また各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

なお図２３においては図示の簡単のため、あるクロック信号の立ち下がりタイミング（非活性化タイミング）と、その次に活性化するクロック信号の立ち上がりタイミング（活性化タイミング）とが同時であるように示されている。実際には信号遅延等を考慮し、図２４に示すように、各クロック信号の活性期間（Ｈレベルになる期間）と、その次に活性化するクロック信号の活性期間との間には所定の間隔Δｔ（以下「クロック時間間隔」と称す）が設けられる。

図２４の時刻ｔ₁〜ｔ₆は図２３に示したものに対応している。図２４において、時刻ｔ₁〜ｔ₆は各クロックの立ち下がりのタイミングに対応しており、その後クロック時間間隔Δｔ経過したときにその次に活性化するクロック信号が立ち上がる。以下では図２３を用い、Δｔを無視して説明する。

図２２および図２３を参照し、時刻ｔ₁で奇数フレームになったとする。つまり極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＨレベル、Ｌレベルに変化する。各単位シフトレジスタＳＲにおいては、制御端子ＣＴＡ、ＣＴＢの電圧が変化することになるが、このときトランジスタＱ３７Ａ，Ｑ３７Ｂはオフしており、またノードＮ３２Ａ，Ｎ３２Ｂのレベルはプルダウン保持部１４６により保持されているため、ノードＮ３２Ａ，Ｎ３２Ｂのレベル変化はない。

このとき奇数段である単位シフトレジスタＳＲ₁，ＳＲ₃においては、ノードＮ３２ＡはＬレベル、ノードＮ３２ＢはＨレベルになっている。逆に偶数段である単位シフトレジスタＳＲ₂，ＳＲ₄では、ノードＮ３２ＡはＨレベル、ノードＮ３２ＢはＬレベルになっている。従って、単位シフトレジスタＳＲ₁，ＳＲ₃では、ゲート線駆動信号出力部１４１のトランジスタＱ３２Ｂがオンしており、それらの第１出力端子ＯＵＴ（ゲート線駆動信号Ｇ₁，Ｇ₃）は電位ＶＳＳ３のＬレベルとなっている。逆に単位シフトレジスタＳＲ₂，ＳＲ₄では、ゲート線駆動信号出力部１４１のトランジスタＱ３２Ａがオンしており、第１出力端子ＯＵＴ（シフト信号ＧＳ₂，ＧＳ₃）は電位ＶＳＳ１のＬレベルとなっている。

一方、単位シフトレジスタＳＲ₁，ＳＲ₃のシフト信号出力部１４２ではトランジスタＱ３２ＢＳがオンしており、第２出力端子ＯＵＴＳ（シフト信号ＧＳ₁，ＧＳ₃）は電位ＶＳＳ１のＬレベルとなっている。また単位シフトレジスタＳＲ₂，ＳＲ₄のシフト信号出力部１４２では、トランジスタＱ３２ＡＳがオンしており、第２出力端子ＯＵＴＳ（シフト信号ＧＳ₁，ＧＳ₃）も電位ＶＳＳ１のＬレベルとなっている。

なお、図２３ではシフト信号ＧＳ₁〜ＧＳ₄の図示は省略しているが、それらのＬレベルの電位は一定値ＶＳＳ１であり、そのことを除いてそれぞれゲート線駆動信号Ｇ₁〜Ｇ₄と同様にレベル遷移することを、ここで言及しておく。

そして時刻ｔ₂で、単位シフトレジスタＳＲ₁の入力端子ＩＮに入力されるスタート信号ＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ₁の動作を説明する。スタート信号ＳＴがＨレベルになると、プルアップ制御部１４３ではトランジスタＱ３３がオンする。このときノードＮ３２ＢがＨレベルであるのでトランジスタＱ３５Ｂがオンしているが、トランジスタＱ３３のオン抵抗はトランジスタＱ３５Ｂよりも充分低く設定されているため、ノードＮ３１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。以下、各単位シフトレジスタＳＲにおいてそのノードＮ３１がＨレベルの状態を「セット状態」と称する。

単位シフトレジスタＳＲ₁のノードＮ３１がＨレベルになったことで、そのトランジスタＱ３６Ｂ，Ｑ４０Ｂはオンし、ノードＮ３２ＢがＬレベル（ＶＳＳ１）になる。ノードＮ３２ＢがＬレベルになるとトランジスタＱ３８Ａがオフになるが、先ほどノードＮ３１がＨレベルになったときトランジスタＱ３６Ａ，Ｑ４０Ａがオンするので、ノードＮ３２ＡはＬレベルに維持される。このように単位シフトレジスタＳＲ₁がセット状態になると、そのノードＮ３２Ａ，Ｎ３２Ｂは共にＬレベルになり、第１出力端子ＯＵＴをプルダウンするトランジスタＱ３２Ａ，Ｑ３２Ｂ、並びに第２出力端子ＯＵＴＳをプルダウンするＱ３２ＡＳ，Ｑ３２ＢＳは全てオフの状態になる。

また時刻ｔ₂では、単位シフトレジスタＳＲ₁のノードＮ３１がＨレベルになったことで、そのゲート線駆動信号出力部１４１ではトランジスタＱ３１がオンになる。そのため単位シフトレジスタＳＲ₁の第１出力端子ＯＵＴにはクロック信号ＣＬＫＧ１が供給されるようになる。時刻ｔ₂ではクロック信号ＣＬＫＧ１はＬレベルであるので、ゲート線駆動信号Ｇ１はＬレベルのままであるが、その電位はクロック信号ＣＬＫＧ１のＬレベルと同じＶＳＳ２に変化する。

単位シフトレジスタＳＲ₁のシフト信号出力部１４２では、トランジスタＱ３１Ｓがオンになり、第２出力端子ＯＵＴＳにクロック信号ＣＬＫＳ１が供給されるようになるが、クロック信号ＣＬＫＳ１のＬレベルの電位はＶＳＳ１であるのでシフト信号ＧＳ₁のＬレベルの電位に変化はない。

時刻ｔ₃では、スタート信号ＳＴがＬレベルになった後、クロック信号ＣＬＫＧ１がＨレベルになる。このときの単位シフトレジスタＳＲ₁の動作を説明する。単位シフトレジスタＳＲ₁のゲート線駆動信号出力部１４１においては、トランジスタＱ３１を通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ１のＨレベルが伝達される。つまりゲート線駆動信号Ｇ１がＨレベルになり、ゲート線ＧＬ₁が活性状態（選択状態）になる。

一方、ゲート線駆動信号出力部１４２においては、トランジスタＱ３１Ｓを通して第２出力端子ＯＵＴＳにクロック信号ＣＬＫＳ１のＨレベルが伝達される。つまりシフト信号ＧＳ₁がＨレベルになる。

なお、スタート信号ＳＴがＬレベルになった時点でトランジスタＱ３３はオフしており、このときノードＮ３１はフローティング状態である。そのため第１および第２出力端子ＯＵＴ，ＯＵＴＳのレベルが上昇すると、トランジスタＱ３１，Ｑ３１Ｓのゲート・チャネル間容量および容量素子Ｃ３１を介する結合により、ノードＮ３１の電位も上昇する。その結果トランジスタＱ３１，Ｑ３１Ｓは、そのゲート・ソース間電位が大きく保たれ、非飽和領域で動作する。そのためゲート線駆動信号Ｇ₁のＨレベルの電位はクロック信号ＣＬＫＧ１のＨレベルと同じＶＤＤとなり、シフト信号ＧＳ₁のＨレベルの電位もクロック信号ＣＬＫＳ１のＨレベルと同じＶＤＤとなる。

単位シフトレジスタＳＲ₁が出力するシフト信号ＧＳ₁がＨレベルになると、それが入力される単位シフトレジスタＳＲ₂の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ₂の動作を説明する。時刻ｔ₃でシフト信号ＧＳ₁がＨレベルになると、単位シフトレジスタＳＲ₂において、トランジスタＱ３３がオンしてノードＮ３１がＨレベルになる（即ち、単位シフトレジスタＳＲ₂がセット状態になる）。

この結果、そのトランジスタＱ３６Ａ，Ｑ４０ＡがオンしてノードＮ３２ＡがＬレベルになり、トランジスタＱ３２Ａ、Ｑ３２ＡＳがオフになる。このときトランジスタＱ３６Ｂ，Ｑ４０ＢもオンしてノードＮ３２ＢはＬレベルに維持され、トランジスタＱ３２Ｂ、Ｑ３２ＢＳはオフに維持される。さらにトランジスタＱ３１，Ｑ３１Ｓがオンとなるので、ゲート線駆動信号Ｇ₂はクロック信号ＣＬＫＧ２と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ₂はクロック信号ＣＬＫＳ２と同じく電位ＶＳＳ１のＬレベルになる。

続いて、時刻ｔ₄でクロック信号ＣＬＫＧ１がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ₁の動作を説明する。単位シフトレジスタＳＲ₁のトランジスタＱ３１はオンしているため、当該トランジスタＱ３１により第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ₁はクロック信号ＣＬＫＧ１と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ₁の選択期間が終了する。このときクロック信号ＣＬＫＳ１もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ３１Ｓにより放電され、シフト信号ＧＳ₁はＬレベル（ＶＳＳ１）になる。

また時刻ｔ₄では、クロック信号ＣＬＫＧ１がＬレベルになった後に、単位シフトレジスタＳＲ₂の第１クロック端子ＣＫ１に供給されるクロック信号ＣＬＫＧ２がＨレベルになる。このときの単位シフトレジスタＳＲ₂の動作を説明する。単位シフトレジスタＳＲ₂のトランジスタＱ３１はオンしているので、それ通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ２のＨレベルが伝達され、ゲート線駆動信号Ｇ₂がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ₂が選択状態になる。またクロック信号ＣＬＫＳ２もＨレベルになるので、それがトランジスタＱ３１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ₂もＨレベル（ＶＤＤ）になる。

単位シフトレジスタＳＲ₂が出力するシフト信号ＧＳ₂がＨレベルになると、それが入力される単位シフトレジスタＳＲ₃の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ₃の動作を説明する。単位シフトレジスタＳＲ₃において、入力端子ＩＮがＨレベルになるとトランジスタＱ３３がオンしてノードＮ３１がＨレベルになる（即ち、単位シフトレジスタＳＲ₃がセット状態になる）。

この結果、トランジスタＱ３６Ｂ，Ｑ４０ＢがオンしてノードＮ３２ＢがＬレベルになり、トランジスタＱ３２Ｂ、Ｑ３２ＢＳがオフになる。このときトランジスタＱ３６Ａ，Ｑ４０ＡもオンしてノードＮ３２ＡはＬレベルに維持され、トランジスタＱ３２Ａ、Ｑ３２ＡＳはオフに維持される。さらにトランジスタＱ３１，Ｑ３１Ｓがオンとなるので、ゲート線駆動信号Ｇ₃はクロック信号ＣＬＫＧ３と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ₃はクロック信号ＣＬＫＳ３と同じく電位ＶＳＳ１のＬレベルになる。

時刻ｔ₅で、クロック信号ＣＬＫＧ２がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ₂の動作を説明する。単位シフトレジスタＳＲ₂のトランジスタＱ３１はオンしているため、それを通して第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ₂はクロック信号ＣＬＫＧ２と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ₂の選択期間が終了する。このときクロック信号ＣＬＫＳ２もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ３１Ｓにより放電され、シフト信号ＧＳ₂はＬレベル（ＶＳＳ１）になる。

また時刻ｔ₅では、クロック信号ＣＬＫＧ２がＬレベルになった後、単位シフトレジスタＳＲ₃の第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＧ３がＨレベルになる。このときの単位シフトレジスタＳＲ₃の動作を説明する。単位シフトレジスタＳＲ₃のトランジスタＱ３１はオンしているので、それを通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ３のＨレベルが伝達され、ゲート線駆動信号Ｇ₃がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ₃が選択状態になる。またクロック信号ＣＬＫＳ３もＨレベルになるので、それがトランジスタＱ３１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ₃もＨレベル（ＶＤＤ）になる。

単位シフトレジスタＳＲ₃が出力するシフト信号ＧＳ₃がＨレベルになると、単位シフトレジスタＳＲ₄の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ₄の動作を説明する。単位シフトレジスタＳＲ₄において、入力端子ＩＮがＨレベルになるとトランジスタＱ３３がオンしてノードＮ３１がＨレベルになる（即ち、単位シフトレジスタＳＲ₄がセット状態になる）。

この結果、そのトランジスタＱ３６Ａ，Ｑ４０ＡがオンしてノードＮ３２ＡがＬレベルになり、トランジスタＱ３２Ａ、Ｑ３２ＡＳがオフになる。このときトランジスタＱ３６Ｂ，Ｑ４０ＢもオンしてノードＮ３２ＢはＬレベルに維持され、トランジスタＱ３２Ｂ、Ｑ３２ＢＳはオフに維持される。さらにトランジスタＱ３１，Ｑ３１Ｓがオンとなるので、ゲート線駆動信号Ｇ₄はクロック信号ＣＬＫＧ１と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ₄はクロック信号ＣＬＫＳ１と同じく電位ＶＳＳ１のＬレベルになる。

また単位シフトレジスタＳＲ₃が出力するシフト信号ＧＳ₃は、単位シフトレジスタＳＲ₁のリセット端子ＲＳＴにも入力されているので、時刻ｔ₅では単位シフトレジスタＳＲ₁のリセット端子ＲＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ₁の動作を説明する。単位シフトレジスタＳＲ₁では、リセット端子ＲＳＴがＨレベルになるとトランジスタＱ３４がオンし、ノードＮ３１が放電されてＬレベル（ＶＳＳ１）になる。以下、各単位シフトレジスタＳＲにおいてそのノードＮ３１がＬレベルの状態を「リセット状態」と称する。ノードＮ３１がＬレベルになると、トランジスタＱ３１，Ｑ３１Ｓ，Ｑ３６Ａ，Ｑ３６Ｂ，Ｑ４０Ａ，Ｑ４０Ｂがオフになる。

またリセット端子ＲＳＴがＨレベルになったことで、トランジスタＱ３７Ａ，Ｑ３７Ｂもオンになる。単位シフトレジスタＳＲ₁では、第１極性制御端子ＣＴＡに極性制御信号ＶＦＲが入力され、第２極性制御端子ＣＴＢに極性制御信号／ＶＦＲが入力されている。奇数フレームでは、極性制御信号ＶＦＲがＨレベルであり極性制御信号／ＶＦＲがＬレベルであるので、このとき単位シフトレジスタＳＲ₁の制御端子ＣＴＡはＨレベル（ＶＤＤ）、第２極性制御端子ＣＴＢはＬレベルとなっている。よってノードＮ３２Ａは、トランジスタＱ３７Ａを通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になるが、ノードＮ３２ＢはＬレベルのままである。この結果、トランジスタＱ３２Ａ，Ｑ３２ＢのうちトランジスタＱ３２Ａだけがオンになり、第１出力端子ＯＵＴに第１電源端子Ｓ１の電位ＶＳＳ１が供給され、ゲート線駆動信号Ｇ₁のＬレベルの電位はＶＳＳ１に変化（下降）する。

このようにノードＮ３２ＡがＨレベル、ノードＮ３２ＢがＬレベルになると、プルダウン保持部１４６において、トランジスタＱ３８Ａがオフ、トランジスタＱ３８Ｂがオンとなる。その結果、トランジスタＱ３８Ａ，Ｑ３８Ｂ，Ｑ３９Ａ，Ｑ３９Ｂから成るフリップフロップ回路によって、ノードＮ３２ＡのＨレベルおよびノードＮ３２ＢのＬレベルが保持されることになる。

この単位シフトレジスタＳＲ₁の状態は、次のフレームで入力端子ＩＮに入力される信号（スタート信号ＳＴ）がＨレベルになるまで（図２３の時刻ｔ₈まで）の約１フレーム期間継続される。

時刻ｔ₆で、クロック信号ＣＬＫＧ３がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ₃の動作を説明する。単位シフトレジスタＳＲ₃のトランジスタＱ３１はオンしているため、それを通して第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ₃はクロック信号ＣＬＫＧ３と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ₃の選択期間が終了する。このときクロック信号ＣＬＫＳ３もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ３１Ｓにより放電され、シフト信号ＧＳ₃はＬレベル（ＶＳＳ１）になる。

また時刻ｔ₆では、クロック信号ＣＬＫＧ２がＬレベルになった後、再びクロック信号ＣＬＫＧ１がＨレベルになる。このとき単位シフトレジスタＳＲ₁はリセット状態であり、そのトランジスタＱ３１，Ｑ３１Ｓはオフしているため、ゲート線駆動信号Ｇ₁およびシフト信号ＧＳ₁の電位は変化しない。

一方、単位シフトレジスタＳＲ₄はセット状態である。このときの単位シフトレジスタＳＲ₄の動作を説明する。単位シフトレジスタＳＲ₄では、トランジスタＱ３１がオンしているため、それを通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ４のＨレベルが伝達され、ゲート線駆動信号Ｇ４がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ₄が選択状態になる。またクロック信号ＣＬＫＳ４もＨレベルになるので、それがトランジスタＱ３１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ₄もＨレベル（ＶＤＤ）になる。

単位シフトレジスタＳＲ₄が出力するシフト信号ＧＳ₄は、不図示の単位シフトレジスタＳＲ₅の入力端子ＩＮに入力される。よってシフト信号ＧＳ₄がＨレベルになる時刻ｔ₆では、時刻ｔ₂における単位シフトレジスタＳＲ₁、あるいは時刻ｔ₄における単位シフトレジスタＳＲ₃と同様の動作により、単位シフトレジスタＳＲ₅がセット状態になる。

またシフト信号ＧＳ₄は、単位シフトレジスタＳＲ₂のリセット端子ＲＳＴにも入力されているので、時刻ｔ₆では単位シフトレジスタＳＲ₂のリセット端子ＲＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ₂の動作を説明する。単位シフトレジスタＳＲ₂では、リセット端子ＲＳＴがＨレベルになるとトランジスタＱ３４がオンし、ノードＮ３１が放電されてＬレベル（ＶＳＳ１）になる（つまり単位シフトレジスタＳＲ₂がリセット状態になる）。ノードＮ３１がＬレベルになると、トランジスタＱ３１，Ｑ３１Ｓ，Ｑ３６Ａ，Ｑ３６Ｂ，Ｑ４０Ａ，Ｑ４０Ｂがオフになる。

またリセット端子ＲＳＴがＨレベルになったことで、トランジスタＱ３７Ａ，Ｑ３７Ｂもオンになる。単位シフトレジスタＳＲ₂では、第１極性制御端子ＣＴＡに極性制御信号／ＶＦＲが入力され、第２極性制御端子ＣＴＢに極性制御信号ＶＦＲが入力されているので、このとき単位シフトレジスタＳＲ₂の制御端子ＣＴＡはＬレベル、第２極性制御端子ＣＴＢはＨレベルとなっている。よってノードＮ３２ＡはＬレベルのままであるが、ノードＮ３２Ｂは、トランジスタＱ３７Ｂを通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になる。この結果、トランジスタＱ３２Ａ，Ｑ３２ＢのうちトランジスタＱ３２Ｂだけがオンになり、第１出力端子ＯＵＴに第３電源端子Ｓ３の電位ＶＳＳ３が供給され、ゲート線駆動信号Ｇ₃のＬレベルの電位はＶＳＳ３に変化（上昇）する。

このようにノードＮ３２ＡがＬレベル、ノードＮ３２ＢがＨレベルになると、プルダウン保持部１４６において、トランジスタＱ３８Ａがオン、トランジスタＱ３８Ｂがオフとなる。その結果、トランジスタＱ３８Ａ，Ｑ３８Ｂ，Ｑ３９Ａ，Ｑ３９Ｂから成るフリップフロップ回路によって、ノードＮ３２ＡのＬレベル、ノードＮ３２ＢのＨレベルが保持されることになる。

この単位シフトレジスタＳＲ₂の状態は、次のフレームで入力端子ＩＮに入力される信号（シフト信号ＧＳ₁）がＨレベルになるまで（図２３の時刻ｔ₉まで）の約１フレーム期間継続される。

以降、奇数フレームでは、単位シフトレジスタＳＲ₅〜ＳＲ_mにおいても、上で説明した単位シフトレジスタＳＲ₁〜ＳＲ₄と同様の動作が行われる。

その結果、単位シフトレジスタＳＲ₁〜ＳＲ_mから、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３に同期して、ゲート線駆動信号Ｇおよびシフト信号ＧＳが順番に（単位シフトレジスタＳＲ₁，ＳＲ₂，…，ＳＲ_mの順）活性化される。但し、奇数段のゲート線駆動信号Ｇ₁，Ｇ₃，Ｇ₅，…においては、その活性期間（Ｈレベルの期間）の後にＬレベルの電位下降（ＶＳＳ２からＶＳＳ１への変化）が生じる。また偶数段のゲート線駆動信号Ｇ₂，Ｇ₄，Ｇ₆，…においては、その活性期間の後にＬレベルの電位上昇（ＶＳＳ２からＶＳＳ３への変化）が生じる。

そして偶数フレームに移行するとき、時刻ｔ₇で極性制御信号ＶＦＲがＬレベル、極性制御信号／ＶＦＲがＨレベルに切り換わる。このとき各単位シフトレジスタＳＲのノードＮ３２Ａ，Ｎ３２Ｂのレベルは、プルダウン制御信号保持部１４６により保持されているので、ゲート線駆動信号Ｇ₁〜Ｇ_nのレベル変化はない。

先に述べたように、単位シフトレジスタＳＲ₁におけるノードＮ３２ＡのＨレベル、ノードＮ３２ＢのＬレベルは、次の偶数フレームでスタート信号ＳＴがＨレベルになる時刻ｔ₈まで保持される。この状態は、上記時刻ｔ₃の前の単位シフトレジスタＳＲ₂と同じ状態である。従って時刻ｔ₈以降の単位シフトレジスタＳＲ₁の動作は、上で説明した時刻ｔ₃以降の単位シフトレジスタＳＲ₂と同様になる。

従って図２３の如く、ゲート線駆動信号Ｇ₁は、次にクロック信号ＣＬＫＧ１がＨレベルになる時刻ｔ₉でＨレベル（ＶＤＤ）になり、クロック信号ＣＬＫＧ１がＬレベルになる時刻ｔ₁₀でＬレベル（ＶＳＳ２）になる。そして単位シフトレジスタＳＲ₃が出力するシフト信号ＧＳ₃がＨレベルになる時刻ｔ₁₁で、ゲート線駆動信号Ｇ₁のＬレベルの電位はＶＳＳ２からＶＳＳ３へと変化（上昇）する。

一方、単位シフトレジスタＳＲ₂におけるノードＮ３２ＡのＬレベル、ノードＮ３２ＢのＨレベルは、次の偶数フレームでシフト信号ＧＳ₁がＨレベルになる時刻ｔ₉まで保持される。この状態は、上記時刻ｔ₂の前の単位シフトレジスタＳＲ₁と同じ状態である。従って時刻ｔ₉以降の単位シフトレジスタＳＲ₂の動作は、上で説明した時刻ｔ₂以降の単位シフトレジスタＳＲ₁と同様になる。

従って図２３の如く、ゲート線駆動信号Ｇ₂は、次にクロック信号ＣＬＫＧ２がＨレベルになる時刻ｔ₁₀でＨレベル（ＶＤＤ）になり、クロック信号ＣＬＫＧ２がＬレベルになる時刻ｔ₁₁でＬレベル（ＶＳＳ２）になる。そして単位シフトレジスタＳＲ₄が出力するシフト信号ＧＳ₄がＨレベルになる時刻ｔ₁₂で、ゲート線駆動信号Ｇ₂のＬレベルの電位はＶＳＳ２からＶＳＳ１へと変化（下降）する。

このように、偶数フレームの場合には奇数フレームの場合に対して、偶数段と奇数段とで単位シフトレジスタＳＲ内部の動作が入れ代わることになる。つまり、偶数フレームでも、単位シフトレジスタＳＲ₁，ＳＲ₂，…，ＳＲ_mがこの順にゲート線駆動信号Ｇおよびシフト信号ＧＳを活性化させることには変わりはないが、奇数段のゲート線駆動信号Ｇ₁，Ｇ₃，Ｇ₅，…には、その活性期間の後にＬレベルの電位上昇（ＶＳＳ２からＶＳＳ３への変化）が生じ、偶数段のゲート線駆動信号Ｇ₂，Ｇ₄，Ｇ₆，…には、その活性期間の後に、Ｌレベルの電位下降（ＶＳＳ２からＶＳＳ１への変化）が生じる。

以下、画素の容量結合駆動の作用・効果について説明する。ここでは図１９に示すゲート線ＧＬ₁に注目する。奇数フレームにおけるゲート線駆動信号Ｇ₁の活性期間（図２３の時刻ｔ₃〜時刻ｔ₄）では、画素Ｐ₁₁〜Ｐ_1rそれぞれの画素スイッチ素子（以下「画素トランジスタ」）２６がオンになり、データ線ＤＬ₁〜ＤＬ_mから画素Ｐ₁₁〜Ｐ_1rの各画素電極Ｎｐに表示信号（表示データ）が書き込まれる。本実施の形態では、奇数フレームにおける画素Ｐ₁₁〜Ｐ_1rの各画素電極Ｎｐには、正極性の表示データＶＤ（＋）が書き込まれる。画素Ｐ₁₁〜Ｐ_1rの保持容量素子２７それぞれの一端はゲート線ＧＬ₂に接続されており、図２３の如く、このときのゲート線ＧＬ₂（ゲート線駆動信号Ｇ₂）は電位ＶＳＳ２のＬレベルとなっている。

そして時刻ｔ₄で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐへの書き込みが終わり、ゲート線駆動信号Ｇ₁が電位ＶＳＳ２のＬレベルになると、画素Ｐ₁₁〜Ｐ_1rそれぞれの画素トランジスタ２６がオフになり、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐはデータ線ＤＬ₁から分離され、フローティング状態になる。

時刻ｔ₄では、続いてゲート線駆動信号Ｇ₂が電位ＶＤＤのＨレベルになる。画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐは保持容量素子２７を介してデータ線ＤＬ₂と容量結合しているため、ゲート線駆動信号Ｇ₂の電位が上昇すると、その上昇分が所定の比率（画素電極Ｎｐに付随する寄生容量値と保持容量素子２７の容量値との比で決まる）で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位を上昇させる。

時刻ｔ₅で、ゲート線駆動信号Ｇ₂が電位ＶＳＳ２のＬレベルに戻る。ゲート線駆動信号Ｇ₂の電位の下降の大きさは、上記時刻ｔ₄におけるゲート線駆動信号Ｇ₂の上昇の大きさと同じであるので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐのレベルはデータ書き込み時のレベルに戻る。このように時刻ｔ₄〜ｔ₅の間、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの画素電極の電位が上昇するが、液晶素子２８の応答速度はそれほど速くないため、このような短期間（１Ｈ）の電位変化は画面表示には影響しない。

そして時刻ｔ₆で、ゲート線駆動信号Ｇ₂のＬレベルの電位がＶＳＳ２からＶＳＳ３に上昇すると、この上昇分が所定の比率で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位を上昇させる。このとき画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐに書き込まれているのは正極性の表示データＶＤ（＋）であるので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位が上昇することにより表示信号は増幅されることになる。その後は次のフレームまでゲート線駆動信号Ｇ₂の電位は変化しないので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐのレベルは、データ書き込み時よりも所定の電位だけ高く維持される。

そして次のフレーム（偶数フレーム）におけるゲート線駆動信号Ｇ₁の活性期間（時刻ｔ₉〜時刻ｔ₁₀）においては、データ線ＤＬ₁〜ＤＬ_mから画素Ｐ₁₁〜Ｐ_1rの各画素電極Ｎｐに、負極性の表示データＶＤ（−）が書き込まれる。図２３の如く、このときのゲート線ＧＬ₂（ゲート線駆動信号Ｇ₂）は電位ＶＳＳ２のＬレベルとなっている。

そして時刻ｔ₁₀で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐへの書き込みが終わり、ゲート線駆動信号Ｇ₁が電位ＶＳＳ２のＬレベルになると、画素Ｐ₁₁〜Ｐ_1rそれぞれの画素トランジスタ２６がオフになり、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐはデータ線ＤＬ₁から分離され、フローティング状態になる。また時刻ｔ₁₀では、続いてゲート線駆動信号Ｇ₂が電位ＶＤＤのＨレベルになる。このゲート線駆動信号Ｇ₂の電位上昇分は、所定の比率で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位を上昇させる。

時刻ｔ₁₁で、ゲート線駆動信号Ｇ₂が電位ＶＳＳ２のＬレベルに戻る。ゲート線駆動信号Ｇ₂の電位の下降の大きさは、上記時刻ｔ₁₀におけるゲート線駆動信号Ｇ₂の上昇の大きさと同じであるので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐのレベルはデータ書き込み時のレベルに戻る。

そして時刻ｔ₁₂で、ゲート線駆動信号Ｇ₂のＬレベルの電位がＶＳＳ２からＶＳＳ１に下降すると、この下降分が所定の比率で画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位を下降させる。このとき画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐに書き込まれているのは負極性の表示データＶＤ（−）であるので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐの電位が下降することにより表示信号は増幅されることになる。その後は次のフレームまでゲート線駆動信号Ｇ₂の電位は変化しないので、画素Ｐ₁₁〜Ｐ_1rの画素電極Ｎｐのレベルは、データ書き込み時よりも所定の電位だけ低く維持される。

ここでは代表的にゲート線ＧＬ₁を用いて駆動される画素Ｐ₁₁〜Ｐ_1rの容量結合駆動について説明したが、それ以外の画素Ｐについても同様の動作が行われる。

以上のように、画素の容量結合駆動を行うことによって、表示信号の増幅効果が得られるので、データ線（ソース線）に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。

なお上での説明は省略したが、ダミーシフトレジスタＳＲ_m+1は、単位シフトレジスタＳＲ₁〜ＳＲ_mとほぼ同様な動作を行う。つまりその第２出力端子ＯＵＴＳから出力されるシフト信号ＧＳ_m+1は、２段前段の単位シフトレジスタＳＲ_m-1をリセット状態にするのに用いられ、第１出力端子ＯＵＴから出力される駆動信号Ｇ_m+1は、画素Ｐ_m1〜Ｐ_mrの容量結合駆動に用いられる。

またダミーシフトレジスタＳＲ_m+2は、専らダミーシフトレジスタＳＲ_m+2をリセット状態にする目的で設けられている。そのためダミーシフトレジスタＳＲ_m+2は第２出力端子ＯＵＴＳからシフト信号ＧＳ_m+2を出力できればよく、そのシフト信号ＧＳ_m+2はダミーシフトレジスタＳＲ_m+1のリセット端子に入力される。よって、ダミーシフトレジスタＳＲ_m+2は、第１出力端子ＯＵＴおよびそのＬレベルの電位を決定するための第１および第２極性制御端子ＣＴＡ，ＣＴＢを有する必要はない。本実施の形態のダミーシフトレジスタＳＲ_m+2ではそれらが省略されている。

このように本実施の形態の単位シフトレジスタによれば、画素の容量結合駆動を行うことが可能であり、且つ全て同一導電型のトランジスタのみで構成することができる。そのため、当該単位シフトレジスタを用いて構成したゲート線駆動回路を画素と同一の基板上に形成する場合における製造工程数を抑えることができる。その結果、容量結合駆動による画像表示装置の低消費電力化に加え、低コスト化およびゲート線駆動回路の占有面積の縮小化に寄与できる。

なお図２１の回路において、トランジスタＱ３６Ａ，Ｑ４０Ａは、ゲート、ソースおよびドレインの全てが共通であるので、そのどちらかを省略してもよい。同様にトランジスタＱ３６Ｂ，Ｑ４０Ｂは、ゲート、ソースおよびドレインの全てが共通であるので、そのどちらかを省略してもよい。図２１においては、第１および第２プルダウン制御部１４４，１４５並びにプルダウン保持部１４６それぞれの機能の説明を容易にする目的で、トランジスタＱ３６Ａ，Ｑ４０Ａの両方、およびトランジスタＱ３６Ｂ，Ｑ４０Ｂの両方を備える構成を示した。

また本実施の形態では、各画素Ｐの画素電極Ｎｐは、その画素Ｐに対応するゲート線ＧＬの次段のゲート線ＧＬに保持容量素子２７を介して容量結合されている。つまり各画素Ｐの容量結合駆動は、その次段のゲート線ＧＬを駆動するゲート線駆動信号Ｇを用いて行われる。よって第１行目の画素ラインは、他の画素Ｐの容量結合駆動には用いられない。従って、ゲート線駆動信号Ｇ₁のＬレベルの変化のＬレベルは一定電位であってもよい。

さらに本実施の形態では、各画素の容量結合駆動（画素電極Ｎｐに書き込まれた表示信号のレベル変化）を行うタイミングを、その２段後段のゲート線ＧＬが活性化されるときとした。つまり、各単位シフトレジスタＳＲのリセット端子ＲＳＴに入力される信号を、自己の２段後段のシフト信号ＧＳとした。しかし容量結合駆動のタイミングはそれに限られない。当該タイミングは、画素の画素電極Ｎｐに表示信号を書き込み、画素トランジスタ２６がオフになった後であればよいので、３段以上後段のゲート線ＧＬが活性化するタイミングであってもよい。

例えば、３段後段のゲート線ＧＬが活性化されるタイミングでもよく、その場合には各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の３段後段のシフト信号ＧＳを入力させればよい。但しその場合、本実施の形態のように多段のシフトレジスタを３相のクロック信号（クロック信号ＣＬＫＧ１〜ＣＬＫＧ３およびクロック信号ＣＬＫＳ１〜ＣＬＫＳ３）を用いて駆動すると、単位シフトレジスタＳＲのリセット端子ＲＳＴがＨレベルになるのと同時（即ちトランジスタＱ３１，Ｑ３１Ｓが完全にオフする前）に第１クロック端子ＣＫ１のクロック信号が活性化されるため、ゲート線駆動信号Ｇおよびシフト信号ＧＳに誤信号が生じる。よってこの場合には、多段の単位シフトレジスタＳＲを４相以上のクロック信号を用いて駆動する必要がある。つまり、各画素の容量結合駆動を、そのｎ段後のゲート線ＧＬが活性化されるタイミングで行う場合には、ｎ＋１相以上のクロック信号が必要となる。クロック信号の数を増加させる場合、外部入力端子の数や、クロック配線の形成面積が増大することに留意すべきである。

＜実施の形態８＞
実施の形態８では、本発明をコモン交流駆動を行う表示装置に適用した例を示す。図２５は実施の形態８に係る液晶表示装置である表示装置１０Ｅの構成を示す概略ブロック図である。当該表示装置１０Ｅは、コモン電極（共通電極）の電位を交流的に変化させるコモン交流駆動を行う。

本実施の形態では図２５のように、液晶アレイ部１５の片側（左側）にゲート線駆動回路１１が配設され、もう片側（右側）に共通電極線駆動回路１３が配設されている。これらゲート線駆動回路１１並びに共通電極線駆動回路１３は共に、画素２５と同様に絶縁基板上に形成したＴＦＴを用いて構成されている。

このゲート線駆動回路１１と共通電極線駆動回路１３の配置は一例を示しており、例えばゲート線駆動回路１１と共通電極線駆動回路１３を一体化させて、液晶アレイ部１５の片側のみ（左側あるいは右側のみ）に配設してもよい。ゲート線駆動回路１１と共通電極線駆動回路１３を一体化した回路（一体化回路）を使用する場合、一体化回路の単位回路のピッチが画素２５のピッチよりも大きくなるときには、一体化回路を液晶アレイ部１５の両側に配設し、例えば奇数行の画素を左側の一体化回路で駆動し、偶数行の画素を右側の一体化回路で駆動するとよい。

本実施の形態のゲート線駆動回路１１の基本的な動作は、実施の形態１で図４に示したものと同様である。但し、図２５のゲート線駆動回路１１には、最後段（第ｍ段目）に続けてさらに１段のダミーシフトレジスタＳＲ_m+1が設けられている。ダミーシフトレジスタＳＲ_m+1の出力信号Ｇ_m+1はゲート線ＧＬを駆動しないが、通常のゲート線駆動信号Ｇ₁〜Ｇｍと同質の信号であるので、「駆動信号Ｇ_m+1」と称する。また図２５の駆動制御回路１１０（レベルシフタ１１１を含む）は、図４に示したものと同様のものでよい。

液晶アレイ部１５の各画素２５は、実施の形態１と同様に、ゲート線ＧＬとデータ線ＤＬとの交点近傍に配設されている。図２５では、第１行、第２行および最終行のゲート線ＧＬ₁，ＧＬ₂，ＧＬ_mと、第１列および第２列のデータ線ＤＬ₁、ＤＬ₂と、それらの交点に配設された６つの画素２５とを代表的に示している。また本実施の形態では、共通電極線ＣＯＭＬ₁，ＣＯＭＬ₂，…，ＣＯＭＬ_m（総称「共通電極線ＣＯＭＬ」）が、それぞれゲート線ＧＬ₁，ＧＬ₂，…，ＧＬ_mに平行に配設される。これら共通電極線ＣＯＭＬ₁，ＣＯＭＬ₂，…，ＣＯＭＬ_mは、共通電極線駆動回路１３が生成する共通電極線駆動信号ＣＯＭ₁，ＣＯＭ２，…，ＣＯＭ_m（総称「共通電極線駆動信号ＣＯＭ」）によってそれぞれ駆動される。なお図２５ではゲート線ＧＬ₁，ＧＬ₂，ＧＬ_mにそれぞれ対応した共通電極線ＣＯＭＬ₁，ＣＯＭＬ₂，ＣＯＭＬ_mを代表的に図示している。

各画素２５の構成は、図２に示したものとほぼ同じであるが、液晶素子２８の一端である共通電極Ｎｃが、共通電極線ＣＯＭＬに接続される点で異なっている。即ち、本実施の形態の画素２５では、液晶素子２８は、画素電極Ｎｐと共通電極線ＣＯＭＬとの間に接続される。

なお図２５の画素２５では、保持容量素子２７も液晶素子２８と同様に画素電極Ｎｐと共通電極線ＣＯＭＬとの間に接続しているが、これはレイアウト設計上の観点によるものである。コモン交流駆動は、液晶素子２８の一端である共通電極Ｎｃ（図２参照）の電位を変化させることで、当該液晶素子２８にかかる電圧を調整する技術である。従って、保持容量素子２７の一端（図２の保持電極Ｎｈ）は、必ずしも共通電極線ＣＯＭＬに接続する必要は無く、例えば所定のインピーダンスを有する定電位源に接続させてもよい。この場合、共通電極線ＣＯＭＬに保持容量素子２７が接続しない分、共通電極線駆動回路１３の負荷容量を低減することができる。但し、保持電極Ｎｈを上記定電圧源に接続させるための配線が別途が必要となる。

また本実施の形態に係る表示装置１０Ｅもまた、本発明に係る分周回路２０（図７）を備えており、当該分周回路２０は、スタート信号ＳＴの２倍の周期を有する極性制御信号ＶＦＲ，／ＶＦＲを共通電極線駆動回路１３へと出力する。

共通電極線駆動回路１３は、所定のタイミングで共通電極線ＣＯＭＬ（共通電極線駆動信号ＣＯＭ）それぞれのレベルを変化させることにより、コモン交流駆動を行う。上記のとおりコモン交流駆動においては、一定周期で反転する表示データ信号の極性に対応させてコモン電極の電位を変化させる必要がある。よって共通電極線駆動回路１３は、各共通電極線ＣＯＭＬのレベル（極性）を、それに対応する画素２５に書き込まれる表示データ信号Ｄの極性に応じて変化させる必要がある。

上記の特許文献４にも示されるように、コモン交流駆動においてもゲートライン反転駆動およびフレーム反転駆動が可能である。例えば図２５の表示装置１０Ｅにおいて、奇数行と偶数行とで画素に書き込む表示データ信号Ｄの極性を反対にし、それをフレーム毎に反転させればゲートライン反転駆動となる。この場合、共通電極線駆動回路１３は、各共通電極線ＣＯＭＬのレベルの極性を、表示データ信号Ｄの極性に応じて奇数行と偶数行とで反対になるように制御する。一方、全ての行の画素で書き込む表示データ信号Ｄを揃え、それをフレーム毎に反転させればフレーム反転駆動となる。この場合、各共通電極線ＣＯＭＬのレベル変化の方向も全て揃えられる。本実施の形態では、本発明をゲートライン反転駆動方式のコモン交流駆動、即ち、ライン毎独立コモン交流駆動に適用した場合について説明する。

共通電極線駆動回路１３は、画素２５と同じ絶縁基板上に形成することを容易にするために、画素トランジスタ２６と同一の導電型のトランジスタのみを用いて構成されることが望ましい。例えば、上記の特許文献３の図４及び図５に、同一導電型のトランジスタのみで形成されライン毎独立コモン交流駆動を行う駆動回路（共通電極線駆動回路１３の単位回路に相当）およびその動作波形図が示されている。

同図４の駆動回路の出力信号ＯＵＴは、対応するゲート線が活性化される１Ｈ（水平周期）前、即ち対応する画素に表示データ信号が書き込まれる１Ｈ前に、そのレベルが変化して、共通電極ＣＭの電圧を設定するものである。当該出力信号ＯＵＴは、正極性のＨレベル（ＶＣＯＭＨ）または負極性のＬレベル（ＶＣＯＭＬ）をとる信号であり、そのレベルはフレーム毎に交番する。そのとき各出力信号ＯＵＴが何れのレベルになるかは、対応する画素に書き込まれる表示データ信号の極性に応じて設定される。具体的には、対応する画素に書き込まれる表示データ信号Ｄが正極性のときはＬレベル（ＶＣＯＭＬ）にされ、負極性のときはＨレベル（ＶＣＯＭＨ）にされる。そうすることにより、画素に表示データ信号が書き込まれたときに液晶素子にかかる電圧が大きくなるので、表示データ信号の振幅を小さくすることができる。

特許文献３の図４の出力信号ＯＵＴのレベルは、同図に示す交流化信号Ｍ、ＭＢに制御されている。この交流化信号Ｍ、ＭＢは、互いに相補な信号であり、且つ前後するフレーム期間で逆のレベルをとるものである。すなわち、交流化信号Ｍ、ＭＢに代えて、本発明に係る分周回路２０が出力する極性制御信号ＶＦＲ，／ＶＦＲ（スタート信号ＳＴの２倍周期の信号）を用いることができる。そうすることにより、外部より交流化信号Ｍ、ＭＢを供給する必要が無く、同一導電型のトランジスタのみで構成されたライン毎独立コモン交流駆動方式の表示装置を実現することができる。

なお特許文献３の形態では、その図５や図１５に示されるように、ライン毎独立コモン交流駆動に用いられる交流化信号Ｍ、ＭＢを２Ｈ周期で活性化する繰り返し信号とすることにより、共通電極のレベルを画素ライン毎に反転させている（交流化信号Ｍ、ＭＢは、前後するフレームでゲート線駆動信号に対する位相が反転することによって、逆のレベルをとっている）。つまり、特許文献３の手法では、全ての単位回路として同図４の回路をそのまま用いれば、出力信号ＯＵＴのレベルが画素ライン毎（共通電極ＣＭ毎）に反転し、ライン毎独立コモン交流駆動が実現される。

しかし交流化信号Ｍ，ＭＢに代えて極性制御信号ＶＦＲ，／ＶＦＲを用いる場合、それら極性制御信号ＶＦＲ，／ＶＦＲはフレーム毎にしか反転しないので、画素ライン毎に極性を逆にしてコモン交流駆動を行うには、若干の回路変更が必要である。即ち、画素ライン毎（共通電極ＣＭ毎）に、同図４の回路に供給する極性制御信号ＶＦＲ，／ＶＦＲ（交流化信号Ｍ，ＭＢ）を逆にする、あるいは電圧ＶＣＯＭＨ，ＶＣＯＭＬを逆にするなどして、極性制御信号ＶＦＲ，／ＶＦＲが変化せずとも出力信号ＯＵＴのレベルが画素ライン毎に逆になるようにする必要がある。特許文献３の交流化信号Ｍ，ＭＢを用いる場合と、本発明に係る極性制御信号ＶＦＲ，／ＶＦＲを用いる場合とでは、レベル変化の周期が長い（周波数が低い）分、極性制御信号ＶＦＲ，／ＶＦＲを用いた場合の方が消費電力の削減を図ることができる。

なお、フレーム反転駆動の場合には、全ての共通電極ＣＭの極性は揃えられるので、極性制御信号ＶＦＲ，／ＶＦＲを用いた場合でも、全ての共通電極ＣＭに対応する単位回路として同図４の回路をそのまま用いればよい。

＜実施の形態９＞
上記したように、特許文献３には、共通電極線駆動回路１３に適用可能な単位回路の例が示されているが、実施の形態９においては、本発明者が考案した共通電極線駆動回路１３について説明する。ここでも、ライン毎独立コモン交流駆動に適用した例について説明する。

図２６および図２７は、共通電極線ＣＯＭＬの駆動（コモン交流駆動）を行うための共通電極線駆動回路１３の構成を説明するための回路図である。共通電極線駆動回路１３は、共通電極線ＣＯＭＬのそれぞれを駆動する複数の単位回路から成っている。図２６は奇数番目の画素ライン（奇数行）に接続する共通電極線ＣＯＭＬを駆動する単位回路であり、図２７は偶数番目の画素ライン（偶数行）に接続する共通電極線ＣＯＭＬを駆動する単位回路である。図２６及び図２７から分かるように、共通電極線駆動回路１３の単位回路は、実施の形態４の容量線駆動回路１２の単位回路（図１４及び図１５）と同じ構成の回路で実現できる。

図２５に示したように、共通電極線駆動回路１３は、ゲート線駆動信号Ｇ₁〜Ｇｍ、クロック信号ＣＬＫ，／ＣＬＫ、極性制御信号ＶＦＲ，／ＶＦＲが入力され、それらの信号に基づいて共通電極線ＣＯＭＬを駆動するための共通電極線駆動信号ＣＯＭ₁〜ＣＯＭ_mを生成する。共通電極線駆動回路１３には、電源電位として、高電位側電源電位ＶＤＤおよび低電位側電源電位ＶＳＳの他に、共通電極線駆動信号ＣＯＭのＨレベル、Ｌレベルをそれぞれ規定する電位ＶＣＯＭＨ，ＶＣＯＭＬが供給される。

以下では、奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n-1，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定する。そして図２６及び図２７の如く、奇数行の単位回路のクロック端子ＣＫ３００にはクロック信号ＣＬＫが入力され、偶数行の単位回路のクロック端子ＣＫ３００にはクロック信号／ＣＬＫが入力されているものとして説明する。

まず奇数行の単位回路について説明する。図２６には、代表的に第ｎ行目（ｎは奇数）の単位回路が示されている。

図２６に示すように、当該単位回路は、同一導電型のトランジスタのみを用いて構成されており、共通電極線駆動信号ＣＯＭ_nの極性を決定するための極性切換回路と、極性切換回路からの極性切換信号ＰＣ，／ＰＣのレベルを保持し、それらのレベルを１フレーム間低インピーダンスで保持するためのレベル保持回路と、当該極性切換信号ＰＣ，／ＰＣをより高い駆動能力を持つ共通電極線駆動信号ＣＯＭ_nに変換して出力する出力回路とから成っている。ここでは図２５の画素２５と同様にＮ型トランジスタを用いて構成した例を示しているが、もちろんＰ型トランジスタを用いて構成することも可能である。

図２６の如く当該単位回路の出力回路は、共通電極線駆動信号ＣＯＭ_nの出力端子ＯＵＴ３００に、共通電極線駆動信号ＣＯＭ_nのＨレベルの電位ＶＣＯＭＨを供給するトランジスタＱ３０９と、当該出力端子ＯＵＴ３００に、共通電極線駆動信号ＣＯＭ_nのＬレベルの電位ＶＣＯＭＬを供給するトランジスタＱ３１０とを備えている。即ち、トランジスタＱ３０９は、電位ＶＣＯＭＨが供給される電源端子Ｓ３０４と出力端子ＯＵＴ３００との間に接続し、トランジスタＱ３１０は、電位ＶＣＯＭＬが供給される電源端子Ｓ３０３と出力端子ＯＵＴ３００との間に接続している。トランジスタＱ３０９のゲート、及びトランジスタＱ３１０のゲートが接続するノードをそれぞれノードＮ３０１，Ｎ３０２と定義する。

極性切換回路は、入力端子ＩＮ３０１に入力されるゲート線駆動信号Ｇ_n-1に応じて、ノードＮ３０１，Ｎ３０２にそれぞれ極性制御信号ＶＦＲ，／ＶＦＲを供給するものである。極性切換回路は、極性制御信号ＶＦＲが入力される入力端子ＩＮ３０２とノードＮ３０１との間に接続したトランジスタＱ３０１と、極性制御信号／ＶＦＲが入力される入力端子ＩＮ１０３とノードＮ３０２との間に接続したトランジスタＱ３０２とから成っており、それらトランジスタＱ３０１，Ｑ３０２のゲートは共に、ゲート線駆動信号Ｇ_n-1が入力される入力端子ＩＮ３０１に接続される。

ゲート線駆動信号Ｇ_n-1は、当該第ｎ行の単位回路に対応するゲート線ＧＬ_nの１つ前の行であるゲート線ＧＬ_n-1を駆動する信号である。ここでは入力端子ＩＮ３０１に入力する信号として、容易に取得可能なゲート線駆動信号Ｇ_n-1を用いているが、それと同じタイミングで活性化し、且つ所定の電位レベルを有する信号であれば他の信号を用いてもよい。

トランジスタＱ３０１を介してノードＮ３０１に供給される極性制御信号ＶＦＲに対応した信号が上記の極性切換信号ＰＣとなり、トランジスタＱ３０２を介してノードＮ３０２に供給される極性制御信号／ＶＦＲに対応した信号が上記の極性切換信号／ＰＣとなる。極性制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であるので、極性切換信号ＰＣ，／ＰＣも互いに相補な信号となる。

当該極性切換信号ＰＣ，／ＰＣのレベルを保持するレベル保持回路は、原理的にはフリップフロップ（ラッチ）である。図２６の如く、レベル保持回路は、６つのトランジスタＱ３０３〜Ｑ３０８と２つの容量素子Ｃ３０１，Ｃ３０２とから成っている。トランジスタＱ３０３は、ノードＮ３０１と低電位側電源電位ＶＳＳが供給される電源端子Ｓ１との間に接続し、そのゲートはノードＮ３０２に接続される。トランジスタＱ３０４は、ノードＮ３０２と電源端子Ｓ１との間に接続し、そのゲートはノードＮ３０１に接続される。

トランジスタＱ３０５は、高電位側電源電位ＶＤＤが供給される電源端子Ｓ２とノードＮ３０１との間に接続し、トランジスタＱ３０６は、第２電源端子Ｓ２とノードＮ３０２との間に接続する。トランジスタＱ３０５のゲートが接続するノードを「ノードＮ３０３」、トランジスタＱ３０６のゲートが接続するノードを「ノードＮ３０４」と定義する。ノードＮ３０３は、容量素子Ｃ３０１を介してクロック信号ＣＬＫが入力されるクロック端子ＣＫ３００に接続され、ノードＮ３０４は容量素子Ｃ３０２を介してクロック端子ＣＫ３００に接続される。

トランジスタＱ３０７は、ノードＮ３０３とノードＮ３０１との間に接続し、トランジスタＱ３０８は、ノードＮ３０４とノードＮ３０２との間に接続する。これらトランジスタＱ３０７，Ｑ３０８のゲートは共に電源端子Ｓ２に接続される。

例えばこのレベル保持回路が、ノードＮ３０１（極性切換信号ＰＣ）がＨレベル、ノードＮ３０２（極性切換信号／ＰＣ）がＬレベルの状態を保持する場合、トランジスタＱ３０３はオフ、トランジスタＱ３０４はオンとなる。このときノードＮ３０３はトランジスタＱ３０７を通して充電されてＨレベルになり、ノードＮ３０４はトランジスタＱ３０８を通して放電されてＬレベルになる。その結果、トランジスタＱ３０５がオンし、トランジスタＱ３０６がオフになる。それにより、極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは維持される。

なお、このときノードＮ３０１，Ｎ３０３の両方がＨレベルであるのでトランジスタＱ３０７はオフであり、ノードＮ３０３はフローティング状態でＨレベルに維持されている。そのためクロック信号ＣＬＫがＨレベルになるとき、容量素子Ｃ３０１を介した結合によりノードＮ３０３が昇圧され、トランジスタＱ３０５は非飽和領域でオンになる。その結果、極性切換信号ＰＣは電源端子Ｓ２と同じ電位ＶＤＤのＨレベルで維持されることとなる。

一方、ノードＮ３０４の電位も、クロック信号ＣＬＫがＨレベルになるときに容量素子Ｃ３０２を介した結合によって上昇しようとする。しかしトランジスタＱ３０８，Ｑ３０４がオンしているため、ノードＮ３０４の電位上昇は瞬時的であり、ほぼＬレベルに保たれる。つまりトランジスタＱ３０６がオフをほぼ維持するので、トランジスタＱ３０４，Ｑ３０６を通しての貫通電流は殆ど流れない。

なお、上記のノードＮ３０４の瞬時的な電位上昇は、トランジスタＱ３０４，Ｑ３０８のオン抵抗値と容量素子Ｃ３０２の容量値を適切に設定すれば小さくでき、より確実にトランジスタＱ３０６にオフ状態を維持させることができる。

逆に当該単位回路が、レベル保持回路がノードＮ３０１（極性切換信号ＰＣ）がＬレベルでノードＮ３０２（極性切換信号／ＰＣ）がＨレベルの状態を保持する場合には、トランジスタＱ３０３がオン、トランジスタＱ３０４がオフになる。そしてノードＮ３０４がＨレベルになり、トランジスタＱ３０６はオンして極性切換信号／ＰＣをＨレベルに維持する。またクロック信号ＣＬＫの立ち上がり時には、ノードＮ３０４が昇圧されてトランジスタＱ３０６が非飽和領域でオンするので、極性切換信号／ＰＣは電位ＶＤＤのＨレベルになる。一方、ノードＮ３０３はＬレベルにほぼ維持され、トランジスタＱ３０５がオフをほぼ維持するため、トランジスタＱ３０５，Ｑ３０３を通しての殆ど貫通電流は流れない。

このように、図２６の単位回路が備えるレベル保持回路においては、電力を殆ど消費することなく、Ｈレベルを維持する側のノードのみがプルアップされ、Ｌレベルを維持する側のノードはプルアップされない、選択的なプルアップ動作が行われる。

次に、共通電極線駆動回路１３の偶数行の単位回路について説明する。図２７には、代表的に第ｎ＋１行目（ｎは奇数）の単位回路が示されている。

図２７に示すように、偶数行の単位回路の構成は奇数行の単位回路（図２６）とほぼ同じであるが、偶数行の共通電極線駆動信号ＣＯＭ_n+1は奇数行の共通電極線駆動信号ＣＯＭ_nに対して反転したレベルにする必要があるため、図２６に対し、トランジスタＱ３０９，Ｑ３１０のゲートの接続が互いに交換されている。あるいは、回路構成は図２６から変更せずに、入力端子ＩＮ３０２，ＩＮ３０３に入力させる極性制御信号ＶＦＲ，／ＶＦＲを入れ替えたものを偶数行の単位回路としてもよい（図示は省略する）。また、クロック端子ＣＫ３００にはクロック信号／ＣＬＫを入力する。

なお、図２６及び図２７のクロック端子ＣＫ３００に入力される信号は、一定周期で交番する繰り返し信号であれば、クロック信号ＣＬＫ，／ＣＬＫ以外のものを用いてもよい。上記のように、クロック端子ＣＫ３００に入力されるクロック信号は、一定周期でトランジスタＱ３０５（またはＱ３０６）を非飽和領域でオンさせるために用いられており、それによってリーク電流によるノードＮ３０１（またはＮ３０２）のＨレベルの電位低下が補償される。このリーク電流の補償を充分に行うことができる範囲であれば、より周波数の低いクロック信号を用いてもよく、それにより消費電力の低減を図ることができる。但し、クロック端子ＣＫ３００に入力されるクロック信号は、その活性期間が入力端子ＩＮ３０１に入力される信号の活性期間と重ならないものが好ましい。

ここでは奇数行のゲート線駆動信号（Ｇ₁，Ｇ₃，…，Ｇ_n，…）はクロック信号ＣＬＫに同期して活性化し、偶数行のゲート線駆動信号（Ｇ₂，Ｇ₄，…，Ｇ_n-1，…）はクロック信号／ＣＬＫに同期して活性化するものと仮定しているので、奇数行の単位回路のクロック端子ＣＫ１００にはクロック信号ＣＬＫを入力し、偶数行の単位回路のクロック端子ＣＫ１００にはクロック信号／ＣＬＫを入力した。

続いて、本実施の形態に係る共通電極線駆動回路１３の動作について説明するが、ここでも説明の簡単のため、各トランジスタのしきい値電圧は全て同じ値Ｖｔｈであると仮定する。また共通電極線駆動回路１３の低電位側電源電位ＶＳＳを基準電位とし、極性制御信号ＶＦＲ，／ＶＦＲのＨレベルは電源端子Ｓ２に供給される電位ＶＤＤに等しく、Ｌレベルは電位ＶＳＳに等しいものとする。さらに、クロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位もＶＤＤであり、Ｌレベルの電位もＶＳＳであるとする。

なお上記したように、電源端子Ｓ３０３，Ｓ３０４に供給される電位ＶＣＯＭＬ，ＶＣＯＭＨは、それぞれ共通電極線駆動信号ＣＯＭのＬレベル及びＨレベルの電位を規定するためのものである。共通電極線駆動信号ＣＯＭは、容量結合によって画素電極に一定の電位変化を与えるものであるので、電位ＶＣＯＭＨ，ＶＣＯＭＬは、その電位差（共通電極線駆動信号ＣＯＭの振幅）が画素電極に与える電位変化分に等しく、且つトランジスタＱ３０９、Ｑ３１０が非飽和領域で動作する範囲のものであればよい。

図２８は、当該共通電極線駆動回路１３の動作を示す信号波形図である。実施の形態１で説明したように、極性制御信号ＶＦＲ，／ＶＦＲは図２５の分周回路２０で生成される互いに相補な信号であり、スタート信号ＳＴの２倍周期を有している。図９に示したように、極性制御信号ＶＦＲ，／ＶＦＲは最終行のゲート線ＧＬ_mを駆動するゲート線駆動信号Ｇ_mの次に出力される駆動信号Ｇ_m+1の立ち上がり時にレベルが交番する。つまり極性制御信号ＶＦＲ，／ＶＦＲは、表示装置の１フレーム毎のブランキング期間にレベルが交番する。ここでも、極性制御信号ＶＦＲがＨレベルの期間を「奇数フレーム」、Ｌレベルの期間を「偶数フレーム」と定義する。

以下、本実施の形態に係る共通電極線駆動回路１３の動作を説明する。まず奇数行の単位回路の動作を説明するが、ここでも第ｎ行目の単位回路（図２６）の動作を代表的に説明する。

図２８を参照し、ブランキング期間内の時刻ｔ₁で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＨレベル、Ｌレベルに変化して奇数フレームになると、入力端子ＩＮ３０２が電位ＶＤＤに、入力端子ＩＮ３０３が電位ＶＳＳにそれぞれ設定される。ノードＮ３０１〜Ｎ３０４、及び出力端子ＯＵＴ３００のレベルは直前フレーム期間の動作で決まり、ここではノードＮ３０１，Ｎ３０３および出力端子ＯＵＴ３００はＬレベル、ノードＮ３０２、Ｎ３０４はＨレベルとなっている。

時刻ｔ₂において、対応するゲート線ＧＬ_nの１つ前の行に対応するゲート線ＧＬ_n-1を駆動するゲート線駆動信号Ｇ_n-1がＨレベルになる。応じてトランジスタＱ３０１，Ｑ３０２がオンになり、ノードＮ３０１，Ｎ３０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。より詳細には、まずノードＮ３０２（極性切換信号／ＰＣ）がＬレベル（ＶＳＳ）になり、トランジスタＱ３０３，Ｑ３１０がオフになる。トランジスタＱ３０３がオフしたことで、ノードＮ３０１がトランジスタＱ３０１を通して充電され、極性切換信号ＰＣがＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じて、トラトランジスタＱ３０４，Ｑ３０９がオンになる。

ノードＮ３０４はトランジスタＱ３０８，Ｑ３０４を通して放電されＬレベル（ＶＳＳ）になり、ノードＮ３０３はトランジスタＱ３０７を通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になる。なお、上記したように電位ＶＣＯＭＨは、極性切換信号／ＰＣがＨレベルになったときにトランジスタＱ３０９が比飽和動作する範囲の値に設定されており、共通電極線駆動信号ＣＯＭ_nは電位ＶＣＯＭＨのＨレベルとなる。

時刻ｔ₂から１Ｈ後の時刻ｔ₃では、ゲート線駆動信号Ｇ_n-1がＬになり、トランジスタＱ３０１、Ｑ３０２がオフになるので、ノードＮ３０１，Ｎ３０２と入力端子ＩＮ３０２，ＩＮ３０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＨレベル、極性切換信号／ＰＣのＬレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₃では、クロック信号ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ３０１を介する結合によりノードＮ３０３が昇圧される。ノードＮ３０３は既にＶＤＤ−Ｖｔｈに充電されているので、この昇圧作用によりノードＮ３０３の電位は略２・ＶＤＤ−Ｖｔｈになる。応じてトランジスタＱ３０５が非飽和領域でオンになり、ノードＮ３０１は電位ＶＤＤまで上昇する。

また時刻ｔ₃では、対応するゲート線ＧＬ_nを駆動するゲート線駆動信号Ｇ_nが活性化され、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。ゲート線駆動信号Ｇ_nは、時刻ｔ₃から１Ｈ後の時刻ｔ₄にＬレベルになる。

また時刻ｔ₄では、クロック信号ＣＬＫがＬレベルになるのでノードＮ３０３のレベルは再びＶＤＤ−Ｖｔｈに戻りトランジスタＱ３０５はオフするが、ノードＮ３０１は高インピーダンス状態で電位ＶＤＤのＨレベルに維持される。

時刻ｔ₅以降は、クロック信号ＣＬＫがＨレベルに変化する度にノードＮ３０３の電位が略２・ＶＤＤ−Ｖｔｈに昇圧され、トランジスタＱ３０５が非飽和領域でオンしてノードＮ３０１を電位ＶＤＤに充電する動作が繰り返される。それにより、リーク電流によるノードＮ３０１のレベル低下が補償され、極性切換信号ＰＣを電位ＶＤＤのＨレベルに維持することができる。この結果、トランジスタＱ３０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、共通電極線駆動信号ＣＯＭ_nのＨレベル（ＶＣＯＭＨ）を低インピーダンスで維持することができる。

そして次のブランキング期間内の時刻ｔ₇で、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＬレベル、Ｈレベルに変化して偶数フレームになるが、この時点ではトランジスタＱ３０１、Ｑ３０２はオフであるので、ノードＮ３０１（極性切換信号ＰＣ）のＨレベル、ノードＮ３０２（極性切換信号／ＰＣ）のＬレベルは変化せず、共通電極線駆動信号ＣＯＭ_nもＨレベル（ＶＣＯＭＨ）のままである。

その後、時刻ｔ₈でゲート線駆動信号Ｇ_n-1がＨレベル（ＶＤＤ）になる。応じてトランジスタＱ３０１，Ｑ３０２がオンになり、ノードＮ３０１，Ｎ３０２に極性制御信号ＶＦＲ，／ＶＦＲのレベルが供給される。このとき上記の時刻ｔ₂とは逆の動作により、極性切換信号ＰＣがＬレベル（ＶＳＳ）、極性切換信号／ＰＣがＨレベル（ＶＤＤ−Ｖｔｈ）となる。応じてトランジスタＱ３０９がオフ、トランジスタＱ３１０がオンとなり、共通電極線駆動信号ＣＯＭ_nはＬレベル（ＶＣＯＭＬ）に変化する。

時刻ｔ₈から１Ｈ後の時刻ｔ₉では、ゲート線駆動信号Ｇ_n-1がＬになり、トランジスタＱ３０１、Ｑ３０２がオフになるので、ノードＮ３０１，Ｎ３０２と入力端子ＩＮ３０２，ＩＮ３０３とが電気的に分離される。但しこのとき極性切換信号ＰＣのＬレベル、極性切換信号／ＰＣのＨレベルは、先に述べたレベル保持回路の働きにより保持（ラッチ）される。

なお時刻ｔ₉では、クロック信号ＣＬＫがＨレベルに立ち上がるため、容量素子Ｃ３０２を介する結合によりノードＮ３０４が昇圧される。この昇圧作用によりノードＮ３０４の電位は略２・ＶＤＤ−Ｖｔｈになる。応じてトランジスタＱ３０６が非飽和領域でオンになり、ノードＮ３０２は電位ＶＤＤまで上昇する。

また時刻ｔ₉では、対応するゲート線ＧＬ_nを駆動するゲート線駆動信号Ｇ_nが活性化され、第ｎ行目の画素２５に表示データ信号Ｄが書き込まれる。ゲート線駆動信号Ｇ_nは、時刻ｔ₉から１Ｈ後の時刻ｔ₁₀にＬレベルになる。

また時刻ｔ₁₀では、クロック信号ＣＬＫがＬレベルになるのでノードＮ３０４のレベルは再びＶＤＤ−Ｖｔｈに戻りトランジスタＱ３０６はオフするが、ノードＮ３０１は高インピーダンス状態で電位ＶＤＤのＨレベルに維持される。

時刻ｔ₁₁以降は、クロック信号ＣＬＫがＨレベルに変化する度にノードＮ３０３の電位が略２・ＶＤＤ−Ｖｔｈに昇圧され、トランジスタＱ３０６がノードＮ３０１を電位ＶＤＤに充電する動作が繰り返される。それによりノードＮ３０１（極性切換信号ＰＣ）は電位ＶＤＤのＨレベルは電位ＶＤＤに維持される。この結果、トランジスタＱ３０９は非飽和領域でのオン状態に維持され、当該単位回路は１フレーム期間、共通電極線駆動信号ＣＯＭ_nのＬレベル（ＶＣＯＭＬ）を低インピーダンスで維持することができる。

このように共通電極線駆動回路１３の奇数行の単位回路（図２６）の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間（対応するゲート線ＧＬの活性期間）の１Ｈ前に、共通電極線駆動信号ＣＯＭをＬレベルからＨレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間の１Ｈ前に、共通電極線駆動信号ＣＯＭをＨレベルからＬレベルへと変化させる。

一方、偶数行の単位回路（図２７）の動作は、上で説明した奇数行の単位回路の動作とほぼ同じである。但し、偶数行の単位回路の各々は、奇数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間の１Ｈ前に、共通電極線駆動信号ＣＯＭをＨレベルからＬレベルへと変化させる。また偶数フレームにおいては、対応する行の画素２５への表示データ信号Ｄの書き込み期間の１Ｈ前に、共通電極線駆動信号ＣＯＭをＬレベルからＨレベルへと変化させる。

図２９は共通電極線駆動回路１３の動作を示す信号波形図であり、上記の奇数行および偶数行の共通電極線駆動信号ＣＯＭの振る舞いをまとめたものである。共通電極線駆動信号ＣＯＭのそれぞれは、それと同じ行に対応するゲート線駆動信号Ｇの立ち上がり時の１Ｈ前にレベルが変化していることが分かる。例えば、第ｎ行（奇数行）に対応する共通電極線駆動信号ＣＯＭ_nは、それと同じ行に対応するゲート線駆動信号Ｇ_nの立ち上がり時の１Ｈ前にレベルが反転している。同様に第ｎ＋１行（偶数行）に対応する共通電極線駆動信号ＣＯＭ_n+1は、ゲート線駆動信号Ｇ_n+1の立ち上がり時の１Ｈ前にレベルが反転している。また同じフレーム期間内では、偶数行と時数行とで、共通電極線駆動信号ＣＯＭのレベル変化の方向が逆になることも、同図から分かる。

図２９のようにレベル変化する共通電極線駆動信号ＣＯＭを用いてゲートライン反転駆動方式の容量結合駆動を行う場合、各画素２５に表示データ信号Ｄを書き込む際、奇数フレームにおいては、奇数行には負極性（−）のものを書き込むと共に偶数行には正極性（＋）のものを書き込むようにし、偶数フレームにおいては、奇数行には正極性のものを書き込むと共に偶数行には負極性のものを書き込むようにする。その結果、正極性の表示データ信号Ｄが書き込まれる画素２５の共通電極線ＣＯＭＬは負極性になり、負極性の表示データ信号Ｄを書き込まれる画素２５の共通電極線ＣＯＭＬは正極性になるので、各液晶素子２８にかかる電圧が表示データ信号Ｄの振幅よりも大きくなる。その結果、データ線ＤＬに供給する表示データ信号Ｄの振幅を小さくすることができるという、ライン毎独立コモン交流駆動の効果が得られる。

なお以上の説明から分かるように、極性制御信号ＶＦＲ，／ＶＦＲは、各共通電極線駆動信号ＣＯＭのレベルを制御する目的で用いられている。それらはスタート信号ＳＴの２倍周期の信号であるので、各フレーム期間で一定のレベルに固定されるものであった。しかし、図２６および図２７に示した共通電極線駆動回路１３の単位回路は、極性切換信号ＰＣ，／ＰＣのレベル保持回路を備えているので、厳密には、極性制御信号ＶＦＲ，／ＶＦＲは、各単位回路で少なくとも入力端子ＩＮ３０１に入力される信号の活性期間にさえ適切な値をとっていればよく、必ずしも１フレーム期間一定のレベルを維持する必要はない。但し、極性制御信号ＶＦＲ，／ＶＦＲの交番周期を短くする（周波数を高くする）と消費電力が増大する点に留意すべきである。

＜実施の形態１０＞
実施の形態９では、またゲート線毎に表示データ信号Ｄの極性を反転させたライン毎独立コモン交流駆動の例を示したが、コモン交流駆動方式においても、全ての画素に書き込む表示データ信号の極性を同じにし、全ての画素の表示データの極性をフレーム毎に反転させる駆動方法（フレーム反転駆動方式）も考えられる。本発明はそのような駆動方法を行う表示装置にも適用可能である。その場合、ゲート線毎に極性が反転しないので、容量線駆動回路１２の単位回路を全て同じもの（図２６又は図２７）に統一すればよい。

従来の表示装置の構成例を示すブロック図である。 従来の液晶画素の具体的な構成例を示す図である。 従来の駆動制御回路の動作を説明するための図である。 実施の形態１に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係る分周回路の基本的構成を示す回路図である。 実施の形態１に係る分周回路の基本動作を示すタイミング図である。 実施の形態１に係る分周回路の具体的な回路構成の例を示す図である。 図７の分周回路の動作を示すタイミング図である。 図７の分周回路の動作を示すタイミング図である。 実施の形態２に係る表示装置の構成を示す概略ブロック図である。 実施の形態２に係る分周回路の動作を示すタイミング図である。 実施の形態３に係る表示装置の構成を示す概略ブロック図である。 実施の形態３に係るレベルシフタの構成を示す回路図である。 実施の形態４に係る容量線駆動回路の単位回路の回路図である。 実施の形態４に係る容量線駆動回路の単位回路の回路図である。 実施の形態４に係る容量線駆動回路の動作を示すタイミング図である。 実施の形態４に係る容量線駆動回路の動作を示すタイミング図である。 実施の形態７に係る表示装置の構成を示す概略ブロック図である。 実施の形態７に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態７に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態７に係るゲート線駆動回路の単位シフトレジスタの回路図である。 実施の形態７に係るゲート線駆動回路の構成を示す回路図である。 実施の形態７に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態７に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態８に係る表示装置の構成を示す概略ブロック図である。 実施の形態９に係る共通電極線駆動回路の単位回路の回路図である。 実施の形態９に係る共通電極線駆動回路の単位回路の回路図である。 実施の形態９に係る容量線駆動回路の動作を示すタイミング図である。 実施の形態９に係る容量線駆動回路の動作を示すタイミング図である。

符号の説明

１１ ゲート線駆動回路、１２ 容量線駆動回路、１３ 共通電極線駆動回路、２０ 分周回路、２５ 画素、ＧＬ ゲート線、ＤＬ データ線、ＣＣＬ 容量線、ＣＯＭＬ 共通電極線。

Claims (22)

1. 互いに平行して配設された複数の走査線と、
   前記複数の走査線に直交して配設された複数の信号線と、
   各々が前記複数の走査線のそれぞれに沿って配設された複数の容量線と、
   前記走査線と前記信号線との各交点近傍に配設された複数の画素と、
   フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、
   前記複数の容量線を駆動する容量線駆動回路とを備え、
   前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路と、
   前記画素は、
   対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、
   前記画素能動素子の他方の電流電極に接続した画素電極と、
   対応する容量線と前記画素電極との間に接続した容量素子とを備え、
   前記容量線駆動回路は前記フレーム毎に、
   前記複数の画素の各々に対し、前記画素能動素子の活性期間の後の所定タイミングで、対応する前記容量線の電位を前記制御信号に基づいて変化させ、
   前記走査線駆動回路、前記容量線駆動回路および前記分周回路を構成する能動素子は、
   全て前記画素能動素子と同一導電型のものである
   ことを特徴とする画像表示装置。
2. 互いに平行して配設された複数の走査線と、
   前記複数の走査線に直交して配設された複数の信号線と、
   前記走査線と前記信号線との各交点近傍に配設された複数の画素と、
   フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、
   前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路とを備え、
   前記画素は、
   対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、
   前記画素能動素子の他方の電流電極に接続した画素電極と、
   対応する前記走査線に隣接する前記走査線と前記画素電極との間に接続した容量素子とを備え、
   前記走査線駆動回路は前記フレーム毎に、
   前記複数の画素の各々に対し、前記画素能動素子の活性期間の後の所定タイミングで、隣接する前記走査線の非活性レベルの電位を前記制御信号に基づいて変化させ、
   前記走査線駆動回路および前記分周回路を構成する能動素子は、
   全て前記画素能動素子と同一導電型のものである
   ことを特徴とする画像表示装置。
3. 互いに平行して配設された複数の走査線と、
   前記複数の走査線に直交して配設された複数の信号線と、
   各々が前記複数の走査線のそれぞれに沿って配設された複数の共通電極線と、
   前記走査線と前記信号線との各交点近傍に配設された複数の画素と、
   フレーム毎に前記複数の走査線を順に走査して駆動する走査線駆動回路と、
   前記複数の共通電極線を駆動する共通電極線駆動回路とを備え、
   前記フレームの開始に対応したスタート信号を分周した周期を有する制御信号を生成する分周回路と、
   前記画素は、
   対応する前記走査線に接続した制御電極および対応する前記信号線に接続した一方の電流電極を有する画素能動素子と、
   前記画素能動素子の他方の電流電極に接続した画素電極と、
   対応する前記共通電極線と前記画素電極との間に接続した表示素子とを備え、
   前記共通電極線駆動回路は前記フレーム毎に、
   前記複数の画素の各々に対し、前記画素能動素子の活性期間の前の所定タイミングで、対応する前記共通電極線の電位を前記制御信号に基づいて変化させ、
   前記走査線駆動回路、前記共通電極線駆動回路および前記分周回路を構成する能動素子は、
   全て前記画素能動素子と同一導電型のものである
   ことを特徴とする画像表示装置。
4. 請求項１から請求項３のいずれか記載の画像表示装置であって、
   前記ゲート線駆動回路は、
   縦続接続した複数のシフトレジスタにより構成され、
   前記分周回路は、
   第１，第２および第３の回路を備え、
   前記第１の回路は、
   前記第３の回路の出力信号を受け、前記スタート信号に同期して前記第３の回路の出力信号を反転させ、
   前記第２の回路は、
   前記第１の回路の出力信号を受け、前記複数のシフトレジスタのうち所定の一のシフトレジスタの出力信号に同期して前記第１の回路の出力信号を反転させ、
   前記第３の回路は、
   前記第２の回路の出力信号を受け、前記第２の回路の出力信号を反転させる
   ことを特徴とする画像表示装置。
5. 請求項４記載の画像表示装置であって、
   第１、第２および第３の回路のそれぞれは、インバータである
   ことを特徴とする画像表示装置。
6. 請求項４または請求項５記載の画像表示装置であって、
   前記所定の一のシフトレジスタは、前記複数のシフトレジスタのうち、前記画素の駆動に使用されていないものである
   ことを特徴とする画像表示装置。
7. 請求項４から請求項６のいずれか記載の画像表示装置であって、
   前記分周回路は、
   前記第１および第２の回路にその出力レベルを保持させる第１および第２の保持回路を備える
   ことを特徴とする画像表示装置。
8. 請求項４から請求項７のいずれか記載の画像表示装置であって、
   前記分周回路は、
   動作開始時に前記第２および第３の回路の出力レベルを特定のレベルに設定する初期化回路をさらに備える
   ことを特徴とする画像表示装置。
9. 請求項１から請求項３のいずれか記載の画像表示装置であって、
   前記ゲート線駆動回路は、
   縦続接続した複数のシフトレジスタにより構成され、
   前記分周回路は、
   第１，第２および第３の回路を備え、
   前記第１の回路は、
   前記第３の回路の出力信号を受け、前記複数のシフトレジスタのうちの第１のシフトレジスタの出力信号に同期して前記第３の回路の出力信号を反転させ、
   前記第２の回路は、
   前記第１の回路の出力信号を受け、前記複数のシフトレジスタのうちの第２のシフトレジスタの出力信号に同期して前記第１の回路の出力信号を反転させ、
   前記第３の回路は、
   前記第２の回路の出力信号を受け、前記第２の回路の出力信号を反転させる
   ことを特徴とする画像表示装置。
10. 請求項９記載の画像表示装置であって、
    第１、第２および第３の回路のそれぞれは、インバータである
    ことを特徴とする画像表示装置。
11. 請求項９または請求項１０記載の画像表示装置であって、
    前記第１および第２のシフトレジスタは、前記複数のシフトレジスタのうち、前記画素の駆動に使用されていないものであることを特徴とする画像表示装置。
12. 請求項９から請求項１１のいずれか記載の画像表示装置であって、
    前記分周回路は、
    前記第１および第２の回路にその出力レベルを保持させる第１および第２の保持回路を備える
    ことを特徴とする画像表示装置。
13. 請求項９から請求項１２のいずれか記載の画像表示装置であって、
    前記分周回路は、
    動作開始時に前記第２および第３の回路の出力レベルを特定のレベルに設定する初期化回路をさらに備える
    ことを特徴とする画像表示装置。
14. 請求項１記載の画像表示装置であって、
    前記制御信号は、互いに相補な第１および第２制御信号から成り、
    前記容量線駆動回路は、
    各々が対応する前記容量線を駆動する複数の単位回路により構成されており、
    前記単位回路の各々は、
    対応する前記容量線に接続する出力端子と、
    前記出力端子に第１レベルの電位を供給する第１トランジスタと、
    前記出力端子に第２レベルの電位を供給する第２トランジスタと、
    前記所定タイミングで、前記第１トランジスタの制御電極が接続する第１ノードに前記第１および第２制御信号の一方を供給すると共に、前記第２トランジスタの制御電極が接続する第２ノードに第１および第２制御信号の他方を供給する極性切換回路と、
    前記第１および第２ノードのレベルを保持するレベル保持回路とを備える
    ことを特徴とする画像表示装置。
15. 請求項１４記載の画像表示装置であって、
    前記レベル保持回路は、
    前記第１および第２ノードのうちの第１および第２制御信号のレベルに応じた片方を、繰り返して充電することによりそれらのレベルを保持する
    ことを特徴とする画像表示装置。
16. 請求項２記載の画像表示装置であって、
    前記ゲート線駆動回路は、
    縦続接続した複数のシフトレジスタにより構成され、
    前記複数のシフトレジスタの各々は、
    入力端子、第１出力端子、第１クロック端子並びにリセット端子と、
    第１および第２電位がそれぞれ供給される第１および第２電源端子と、
    前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
    前記第１電位を前記第１出力端子に供給する第２トランジスタと、
    前記第２電位を前記第１出力端子に供給する第３トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードのレベルを制御することにより当該第１トランジスタを駆動するプルアップ制御部と、
    前記第２トランジスタの制御電極が接続する第２ノードのレベルを制御することにより当該第２トランジスタを駆動する第１プルダウン制御部と、
    前記第３トランジスタの制御電極が接続する第３ノードのレベルを制御することにより当該第３トランジスタを駆動する第２プルダウン制御部とを備え、
    前記プルアップ制御部は、
    前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタをオンにし、前記リセット端子に入力されるリセット信号の活性化に応じて前記第１トランジスタをオフにし、
    前記第１および第２プルダウン制御部は、
    前記入力信号の活性化に応じて前記第２および第３トランジスタの両方をオフにし、前記リセット信号の活性化に応じて前記第２および第３トランジスタの片方を前記制御信号に基づき選択してオンにし、
    前記第１クロック信号の非活性レベルの電位は、
    前記第１電位と前記第２電位との間に設定されている
    ことを特徴とする画像表示装置。
17. 請求項１６記載の画像表示装置であって、
    前記複数のシフトレジスタの各々は、
    第２出力端子と、
    前記第１クロック信号と同位相の第２クロック信号が入力される第２クロック端子と、
    前記第１ノードに接続した制御電極を有し、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第４トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第１電位を前記第２出力端子に供給する第５トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第１電位を前記第２出力端子に供給する第６トランジスタとをさらに備える
    ことを特徴とする画像表示装置。
18. 請求項１７記載の画像表示装置であって、
    前記第２クロック信号の非活性レベルの電位は、前記第１電位と同じである
    ことを特徴とする画像表示装置。
19. 請求項３記載の画像表示装置であって、
    前記制御信号は、互いに相補な第１および第２制御信号から成り、
    前記共通電極線駆動回路は、
    各々が対応する前記共通電極線を駆動する複数の単位回路により構成されており、
    前記単位回路の各々は、
    対応する前記共通電極線に接続する出力端子と、
    前記出力端子に第１レベルの電位を供給する第１トランジスタと、
    前記出力端子に第２レベルの電位を供給する第２トランジスタと、
    前記所定タイミングで、前記第１トランジスタの制御電極が接続する第１ノードに前記第１および第２制御信号の一方を供給すると共に、前記第２トランジスタの制御電極が接続する第２ノードに前記第１および第２制御信号の他方を供給する極性切換回路と、
    前記第１および第２ノードのレベルを保持するレベル保持回路とを備える
    ことを特徴とする画像表示装置。
20. 請求項１９記載の画像表示装置であって、
    前記レベル保持回路は、
    前記第１および第２ノードのうちの第１および第２制御信号のレベルに応じた片方を、前記フレームの周期よりも短い周期で繰り返して充電することによりそれらのレベルを保持する
    ことを特徴とする画像表示装置。
21. 前記画素が有する表示素子は液晶素子である
    ことを特徴とする請求項１から請求項３のいずれか記載の画像表示装置。
22. 請求項１から請求項３のいずれか記載の画像表示装置であって、
    前記信号線にデータ信号を出力するデータ信号出力回路をさらに備え、
    前記データ信号出力回路は、
    前記信号線のそれぞれに供給する前記データ信号の極性を前記制御信号に基づいて決定する
    ことを特徴とする画像表示装置。

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