JP2009164391A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。
【選択図】 図１

Description

この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、トランジスタが有するソース・ドレイン領域と上層に配設される配線とを電気的に接続するコンタクトプラグを有する半導体装置、および当該半導体装置の製造方法に適用することができる。

従来より、トランジスタのソース・ドレイン領域と配線とを電気的に接続するコンタクトプラグを有する、半導体装置が存在する（たとえば、特許文献１）。当該配設は、トランジスタを構成するゲート電極より上方に配設される。したがって、当該コンタクトプラグは、半導体基板からゲート電極より高い位置に至って形成される。当該半導体装置は、次のような工程で形成される。

まず、半導体基板の上面内にトランジスタを形成する。次に、ゲート電極を覆うように、層間絶縁膜を半導体基板上に形成する。つまり、当該層間絶縁膜の上面は、ゲート電極の上面より高い位置に存する。次に、当該層間絶縁膜に対して、上面からソース・ドレイン領域に至るコンタクトホールを形成する。その後、当該コンタクトホールに、導電材料を充填することにより、層間絶縁膜にコンタクトプラグが形成される。

特開平１０−３４０９５５号公報

しかし、デバイスの高集積化に伴い、トランジスタのソース・ドレイン領域が縮小され、コンタクトプラグ径も縮小されてきた。このように、コンタクトプラグの径が小さくなるに従い、コンタクトプラグの抵抗は無視できない程に高くなってきた。当該コンタクトプラグの高抵抗化に伴い、トランジスタの駆動電流を減少させることもある。しかし、当該駆動電流の減少は、性能劣化の原因となる。したがって、デバイスの高集積化に伴うコンタクトプラグの高抵抗化は、大きな問題となっている。

また、コンタクトプラグ抵抗の低減のためには、コンタクトホールに電気抵抗率が小さい材質を埋め込むことが有効である。そこで、コンタクトプラグの材料として、銅を用いることも考えられる。しかし、当該銅から成るコンタクトプラグは、半導体基板に形成されたソース・ドレイン領域上に直接形成される。したがって、その後の熱処理により、銅がソース・ドレイン領域へと拡散してしまう。このように、ソース・ドレイン領域に銅が拡散すると、接合を破壊するという問題が生じる。なお、バリアメタルを形成したとしても、当該バリアメタルにより、完全に銅の拡散を防止出来ない。

なお、コンタクトプラグの抵抗を低減する方法として、コンタクトプラグ高さを低くする構成も考えられる。しかし、コンタクトプラグの高を低くすることは、当該コンタクトプラグが形成される層間絶縁膜厚も薄くなる。そして、層間絶縁膜厚が薄くなると、上下層間の配線間容量等において問題が生じ、当該構成も妥当では無い。

そこで、本発明は、たとえデバイスが高集積化されたとしても、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置、および当該半導体装置の製造方法を提供することを目的とする。

本発明に係る１の実施の形態においては、半導体装置は、ゲート電極、第一の層間絶縁膜、第二の層間絶縁膜、第一のコンタクトプラグ、第二のコンタクトプラグを備えている。そして、第一の層間絶縁膜の上面位置とゲート電極の上面位置とは、同じ高さである。第一のコンタクトプラグは、第一の層間絶縁膜内に形成され、第一の電気抵抗率を有する。第二のコンタクトプラグは、第二の層間絶縁膜内に形成され、第一の電気抵抗率より低い第二の電気抵抗率を有する。

上記実施の形態によれば、簡略な製造プロセスにより製造可能で、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料の電極領域への拡散を防止することができる半導体装置を提供できる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。

当該半導体装置は、シリコンから成る半導体基板１の上面内において、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：以下単に、トランジスタと称する）Ｔｒ１が形成されている。トランジスタＴｒ１は、半導体基板１の表面内に形成された素子分離絶縁膜２により画定された領域に形成されている。つまり、トランジスタＴｒ１は、素子分離絶縁膜２により、隣接する他の半導体素子と電気的に分離されている。また、トランジスタＴｒ１は、ゲート構造Ｇ１およびソース・ドレイン領域（電極領域と把握できる）５を備えている。

ゲート構造Ｇ１は、ゲート絶縁膜３とポリシリコンから成るゲート電極（第一のゲート電極と把握できる）４とが当該順に積層された積層体構造を有している。ゲート絶縁膜３は、半導体基板１の上面に形成されている。そして、ゲート電極４は、ゲート絶縁膜３を介して、半導体基板１上に形成されている。当該ゲート電極４の厚さ１００ｎｍ程度である。なお、当該ゲート構造Ｇ１の両側面には、多層構造のサイドウォール膜ＳＷが形成されている。具体的に、サイドウォール膜ＳＷは、Ｌ字状のシリコン酸化膜と当該シリコン酸化膜上に形成されたシリコン窒化膜の積層構造である。

ソース・ドレイン領域５は、ゲート構造Ｇ１の両脇における半導体基板１の表面内に形成されている。ソース・ドレイン領域５は、拡散深さが比較的浅い不純物拡散領域５ａと、拡散深さが比較的深い不純物拡散領域５ｂとから成る２段構成である。なお、ソース・ドレイン領域の上面には、金属シリサイド膜６が形成されている。当該金属シリサイド膜６として、Ｎｉ（ニッケル）シリサイドの他に、Ｃｏ（コバルト），Ｐｔ（白金），Ｔｉ（チタン），Ｖ（バナジウム），Ｐｄ（パラジウム），Ｈｆ（ハフニウム），Ｙｂ（イッテルビウム），Ｅｒ（エルビウム），Ｍｏ（モリブデン），Ｗ（タングステン）等の金属を含むシリサイドであっても良い。

また、半導体基板１上には、第一の層間絶縁膜７が形成されている。当該第一の層間絶縁膜７の上面は、図１に示すように、ゲート電極４の上面と同じ位置である。換言すれば、第一の層間絶縁膜７の膜厚は、ゲート構造Ｇ１の高さと同じである。また、第一の層間絶縁膜７内において、第一のコンタクトプラグ８Ａ，８Ｂが形成されている。両第一のコンタクトプラグ８Ａ，８Ｂは、膜厚方向に第一の層間絶縁膜７を貫通するように形成されている。

具体的に、両第一のコンタクトプラグ８Ａ，８Ｂは、第一の層間絶縁膜７の上面からソース・ドレイン領域５（より具体的には、金属シリサイド膜６）に達して形成されている。つまり、第一のコンタクトプラグ８Ａ，８Ｂの下面とソース・ドレイン領域５とは、電気的に接続されている。第一のコンタクトプラグ８Ａは、第一の層間絶縁膜７を介して、ゲート構造Ｇ１の図面右側に形成されている。これに対して、第二のコンタクトプラグ８Ｂは、第一の層間絶縁膜７を介して、ゲート構造Ｇ１の図面左側に形成されている。なお、第一のコンタクトプラグ８Ａは、後述するように、平面視において離れて形成された部材間を電気的に接続する配線としても機能しており、第一の層間絶縁膜７内において平面視方向に延設されている。

ここで、本願において、「コンタクトプラグ」とは、上層部材と下層部材とを電気的に接続する部材であるとする。また、「配線」とは、平面視において水平方向に離れて形成された、部材間を接続する部材であるとする。

また、第一のコンタクトプラグ８Ａ，８Ｂは、最外側に形成されたバリアメタル膜８ａと内側に形成されたタングステン（Ｗ）膜８ｂとから構成されている。また、第一のコンタクトプラグ８Ａ，８Ｂは、第一の電気抵抗率を有する。ここで、バリアメタル膜８ａの膜厚は薄い。つまり、第一のコンタクトプラグ８Ａ，８Ｂの大部分が、タングステン膜８ｂにより構成されている。

第一の層間絶縁膜７上には、第二の層間絶縁膜９が形成されている。当該第二の層間絶縁膜９内において、第二のコンタクトプラグ１０が形成されている。第二のコンタクトプラグ１０は、膜厚方向に第二の層間絶縁膜９を貫通するように形成されている。具体的に、第二のコンタクトプラグ１０は、第二の層間絶縁膜９の上面から第一のコンタクトプラグ８Ａ，８Ｂの上面に達して形成されている。つまり、第二のコンタクトプラグ１０の下面と第一のコンタクトプラグ８Ａ，８Ｂの上面とは、電気的に接続されている。

また、第二のコンタクトプラグ１０は、最外側に形成されたバリアメタル膜１０ａと内側に形成された銅（Ｃｕ）膜１０ｂとから構成されている。また、第二のコンタクトプラグ１０は、第二の電気抵抗率を有する。ここで、第二の電気抵抗率は、上記第一の電気抵抗率より低い。なお、バリアメタル膜１０ａの膜厚は薄い。つまり、第二のコンタクトプラグ１０の大部分が、銅膜１０ｂにより構成されている。

なお、当該バリアメタル膜１０ａとして、ＴａＮ（窒化タンタル）の単層またはＴａ（タンタル）とＴａＮとの積層を採用できる。その他に、バリアメタル膜１０ａとして、Ｒｕ（ルテニウム），Ｗ，Ｍｎ（マンガン）、またはこれらの窒化物、酸化物、珪化物等を採用することができる。

第二の層間絶縁膜９上には、第三の層間絶縁膜１１が形成されている。当該第三の層間絶縁膜１１内において、銅配線１２が配設されている。銅配線１２の下面は、第二のコンタクトプラグ１０の上面と電気的に接続されている。当該構成から分かるように、銅配線１２とソース・ドレイン領域５とは、第一のコンタクトプラグ８Ａ，８Ｂおよび第二のコンタクトプラグ１０を介して、電気的に接続される。また、銅配線１２は、最外側に形成されたバリアメタル膜１２ａと内側に形成された銅（Ｃｕ）膜１２ｂとから構成されている。

なお、銅配線１２が配設される第三の層間絶縁膜１１としては、シリコン酸化膜でも良いが、低比誘電率膜であることがより望ましい。たとえば、第三の層間絶縁膜１１として、ＳｉＯＣ膜等と、ＳｉＣＯ、ＳｉＣＮやＳｉＮ膜等とを組み合わせた低比誘電率膜を採用することができる。

次に、図１に示した半導体装置の製造方法について、工程断面図を用いて詳細に説明する。

図２に示すように、シリコンから成る半導体基板１を用意する。そして、当該半導体基板１の表面内に、素子分離絶縁膜２を形成する。図２において、当該素子分離絶縁膜２により区画された領域が、トランジスタ形成領域である。

次に、半導体基板１上に、絶縁膜（たとえば、シリコン酸化膜、シリコン酸窒化膜、ハフニウムシリケート等の高比誘電率膜）を形成する。次に、当該絶縁膜上に、ポリシリコン膜を形成する。次に、当該ポリシリコン膜上に、シリコン酸化膜を形成する。その後、絶縁膜、ポリシリコン膜およびシリコン酸化膜を、所定の形状にパターニングする。これにより、図３に示すように、トランジスタ形成領域の半導体基板１上に、ゲート絶縁膜３、ゲート電極４およびハードマスクＨＭから成る積層体が形成される。

次に、上部にハードマスクＨＭが形成されたゲート構造Ｇ１をマスクとして用いて、所定の導電型を有する不純物イオンを半導体基板１に注入する（第一のイオン注入）。当該第一のイオン注入を所望のエネルギーおよび所望の注入濃度条件で実施する。これにより、図４に示すように、ゲート構造Ｇ１の両脇における半導体基板１の表面内に、拡散深さが比較的浅い不純物拡散領域５ａが形成される。

次に、ゲート絶縁膜３、ゲート電極４およびハードマスクＨＭから成る積層体を覆うように、半導体基板１上に、シリコン酸化膜ｓ１を成膜する。当該シリコン酸化膜ｓ１の膜厚は、比較的薄い。次に、シリコン酸化膜ｓ１上に、シリコン窒化膜ｓ２を成膜する。当該シリコン窒化膜ｓ２の膜厚は、シリコン酸化膜ｓ１の膜厚よりも厚めである。次に、当該シリコン酸化膜ｓ１およびシリコン窒化膜ｓ２に対して、異方性エッチング処理を施す。これにより、図５に示すように、ゲート電極４を含む積層体の両側面に、２層構造のサイドウォール膜ＳＷが形成される。

次に、上部にハードマスクＨＭ、両側面にサイドウォール膜ＳＷが形成されたゲート構造Ｇ１をマスクとして用いて、所定の導電型を有する不純物イオンを半導体基板１に注入する（第二のイオン注入）。当該第二のイオン注入を所望のエネルギーおよび所望の注入濃度条件で実施する。これにより、図６に示すように、側面にサイドウォール膜ＳＷが形成されたゲート構造Ｇ１の両脇における半導体基板１の表面内に、拡散深さが比較的深い不純物拡散領域５ｂが形成される。そして、不純物拡散領域５ａと不純物拡散領域５ｂとにより、２段構造のソース・ドレイン領域５が形成される。

図６までの工程により、半導体基板１の上に形成されたゲート構造Ｇ１と、半導体基板１の表面内に形成されたソース・ドレインとを少なくとも有する、トランジスタＴｒ１が形成される。

次に、図６に示した構造体において、露出した半導体基板１上面に形成された自然酸化膜（図示せず）を除去する。その後、図６に示した構造体に対して、スパッタ法を施す。これにより、図７に示すように、ゲート電極４を含む積層体を覆うように、半導体基板１上に、例えばニッケル等からなる金属膜２１を形成する。当該金属膜２１の膜厚は、例えば１０ｎｍ程度である。次に、金属膜２１に対して、さらにスパッタ法を施す。これにより、図７に示すように、金属膜２１上に酸化防止用のＴｉＮ膜２２が形成される。当該ＴｉＮ膜２２の膜厚は、例えば１０ｎｍ程度である。

次に、周知のサリサイド法を施す。具体的に、図７に示した構造体に対して、２５０℃〜４００℃の熱処理を施す。当該熱処理により、金属膜２１と半導体基板１の表面のシリコンとが反応する。反応後の様子を図８に示す。図８に示すように、ソース・ドレイン領域５の表面内には、金属シリサイド膜６が形成される。なお、シリサイド化しなかった金属膜２１とＴｉＮ膜２２とは、硫酸と過酸化水素水の混合液等により除去される（図８）。

次に、図８に示した構造体に対して、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を施す。これにより、ゲート電極４を含む積層体を覆うように、半導体基板１上に第一の層間絶縁膜７が形成される。当該第一の層間絶縁膜７は、シリコン酸化膜から成る。その後、第一の層間絶縁膜７およびハードマスクＨＭに対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法を施す。これにより、図９に示すように、第一の層間絶縁膜７が平坦化され、さらにハードマスクＨＭが除去される。図９に示すように、第一の層間絶縁膜７の上面と、ポリシリコンから成るゲート電極４の上面とが、面一となっている。換言すれば、第一の層間絶縁膜７の上面から、ゲート構造Ｇ１の上面が露出している。また、図９に示すように、ゲート電極４とゲート絶縁膜３とにより、ゲート構造Ｇ１が形成される。

次に、図９に示した構造体に対して、スパッタ法を施す。これにより、図１０に示すように、第一の層間絶縁膜７上およびゲート電極４上に、ニッケル等の金属膜２３が形成される。ここで、図１０に示す工程までは、ゲート電極４はポリシリコンから成ることに注目すべきである。

次に、図１０に示した構造体に対して、サリサイド法を施す。これにより、図１１に示す構造において、ゲート電極４はフルシリサイド化される。つまり、図１１に示す構造において、ゲート電極４は、金属シリサイドから成る。その後、未反応の金属膜２３を除去する。これにより、第一の層間絶縁膜７の上面から、フルシリサイド化されたゲート電極４の上面を再度露出させる。つまり、第一の層間絶縁膜７の上面と、フルシリサイド化されたゲート電極４の上面とは、面一である。

次に、リソグラフィーおよびエッチングの組み合わせにより、第一の層間絶縁膜７に、トレンチ７ａおよびコンタクトホール７ｂを形成する（図１２）。ここで、トレンチ７ａおよびコンタクトホール７ｂは共に、第一の層間絶縁膜７の上面から半導体基板１の上面（より具体的には、ソース・ドレイン領域（電極領域）５）に至って、貫通して形成されている。

トレンチ７ａは、第一の層間絶縁膜７を介して、ゲート構造Ｇ１の図面右側に形成されている。図１２に示すように、トレンチ７ａの底部からは、素子分離絶縁膜２および金属シリサイド膜６が露出している。また、トレンチ７ａは、第一の層間絶縁膜７内において延設されている。他方、コンタクトホール７ｂは、第一の層間絶縁膜７を介して、ゲート構造Ｇ１の図面左側に形成されている。図１２に示すように、コンタクトホール７ｂの底部からは、金属シリサイド膜６が露出している。また、コンタクトホール７ｂは、トレンチ７ａのように第一の層間絶縁膜７内において延設されているのでは無く、平面視において島状に形成されている。

なお、トレンチ７ａおよびコンタクトホール７ｂは共に、第一の層間絶縁膜７を貫通して形成されている。よって、本明細書において、トレンチ７ａおよびコンタクトホール７ｂは共に、第一のコンタクトホール７ａ，７ｂと称する。

次に、第一のコンタクトホール７ａ，７ｂの底面から露出している部分に存在する自然酸化膜を除去する。その後、当該第一のコンタクトホール７ａ，７ｂ内に、第一のコンタクトプラグ８Ａ，８Ｂを形成する。ここで、第一のコンタクトプラグ８Ａ，８Ｂは共に、第一の電気抵抗率を有する。

具体的に、図１２に示す構造体に対してスパッタ法若しくはＣＶＤ法を施す。これにより、第一のコンタクトホール７ａ，７ｂの両側面部および底面と、第一の層間絶縁膜７の上面と、ゲート電極４の上面に、ＴｉとＴｉＮとから成る積層膜のバリアメタル膜８ａを成膜する。当該バリアメタル膜８ａの膜厚は、例えば５〜１０ｎｍ程度である。その後、バリアメタル膜８ａに対してＣＶＤ法を施す。これにより、バリアメタル８ａ上に、タングステン膜８ｂを成膜する。その後、バリアメタル膜８ａおよびタングステン膜８ｂに対して、ＣＭＰ法を施す。

これにより、第一のコンタクトホール７ａ，７ｂにのみ、バリアメタル膜８ａおよびタングステン膜８ｂを残存させる。つまり、図１３に示すように、ゲート電極４および第一の層間絶縁膜７を再び露出させ、第一のコンタクトホール７ａ，７ｂには、第一のコンタクトプラグ８Ａ，８Ｂが形成される。図１３の構成に示すように、第一のコンタクトプラグ８Ａ，８Ｂは共に、バリヤメタル８ａとタングステン膜８ｂの積層構造である。なお、上記の通り、第一のコンタクトプラグ８Ａ，８Ｂのほとんどがタングステン膜８ｂで構成されている。

図１４は、図１３に示す製造途中の半導体装置の平面図である。図１４に示すように、図面右側には、第一の層間絶縁膜７内に延設された、配線として機能する第一のコンタクトプラグ８Ａが形成される。図１３に示すように、配線として機能する第一のコンタクトプラグ８Ａは、素子分離絶縁膜２に至って配設されている。当該配線として機能する第一のコンタクトプラグ８Ａにより、平面視において離れて形成された部材間（図１では、ソース・ドレイン領域５と第二のコンタクトプラグ１０）を電気的に接続される。

他方、図面左側には、第一の層間絶縁膜７内に島状に形成された、第一のコンタクトプラグ８Ｂが存在する。なお、第一のコンタクトプラグ８Ａ，８Ｂは共に、ソース・ドレイン領域５と第一の層間絶縁膜７の上面に存在する部材とを電気的に接続する、コンタクトプラグとして機能する。したがって、本発明では、第一のコンタクトプラグ８Ａ，８Ｂは共に、コンタクトプラグと称している。

次に、図１３に示す構造体に対してＣＶＤ法を施す。これにより、図１５に示すように、第一の層間絶縁膜７上および第一のコンタクトプラグ８Ａ，８Ｂ上に、第二の層間絶縁膜９を形成する。第二の層間絶縁膜９として、たとえばシリコン酸化膜を採用することができる。

次に、リソグラフィーおよびエッチングの組み合わせにより、第二の層間絶縁膜９に、第二のコンタクトホール９ａを形成する（図１６）。ここで、各第二のコンタクトホール９ａは、第二の層間絶縁膜９の上面から第一の層間絶縁膜７の上面（より具体的には、第一のコンタクトプラグ８Ａ，８Ｂ）に至って、貫通して形成されている。

図面右側に形成されている第二のコンタクトホール９ａの底部からは、コンタクトプラグおよび配線として機能する第一のコンタクトプラグ８Ａの上面が露出している。他方、図面左側に形成されている第二のコンタクトホール９ａの底部からは、コンタクトプラグとして機能する第一のコンタクトプラグ８Ｂの上面が露出している。

次に、第二のコンタクトホール９ａ内に、第二のコンタクトプラグ１０を形成する。ここで、第二のコンタクトプラグ１０は共に、第二の電気抵抗率を有する。なお、当該第二の電気抵抗率は、第一のコンタクトプラグ８Ａ，８Ｂが有する第一の電気抵抗率よりも小さい（低い）。

具体的に、図１６に示す構造体に対してＣＶＤ法若しくはスパッタ法を施す。これにより、第二のコンタクトホール９ａの両側面部および底面と、第二の層間絶縁膜９の上面とに、ＴａとＴａＮとから成る積層膜のバリアメタル膜１０ａを成膜する。当該バリアメタル膜１０ａの膜厚は、例えば５〜１０ｎｍ程度である。その後、バリアメタル膜１０ａに対してスパッタ法を施す。これにより、バリアメタル１０ａ上に、シード層として、銅若しくはルテニウムを形成する。その後、メッキ法を実施することにより、銅膜１０ｂを成膜する。その後、バリアメタル膜１０ａおよび銅膜１０ｂに対して、ＣＭＰ法を施す。

これにより、第二のコンタクトホール９ａにのみ、バリアメタル膜１０ａおよび銅膜１０ｂを残存させる。つまり、図１７に示すように、第二の層間絶縁膜９を再び露出させ、第二のコンタクトホール９ａは、第二のコンタクトプラグ１０が形成される。図１７の構成に示すように、第二のコンタクトプラグ１０は共に、バリヤメタル１０ａと銅膜１０ｂの積層構造である。なお、上記の通り、第二のコンタクトプラグ１０のほとんどが銅膜１０ｂで構成されている。

なお、図１７に示すように、図面右側の第二のコンタクトプラグ１０は、第一のコンタクトプラグ８Ａと電気的に接続される。他方、図面左側の第二のコンタクトプラグ１０は、第一のコンタクトプラグ８Ｂと電気的に接続される。つまり、第二のコンタクトプラグ１０は共に、第一のコンタクトプラグ８Ａ，８Ｂと、より上層に形成された部材とを電気的に接続する、コンタクトプラグとして機能する。

その後、ＣＶＤ法により、第二の層間絶縁膜９上に、シリコン酸化膜等から成る第三の層間絶縁膜１１を形成する。そして、トレンチ形成、スパッタ法、メッキ法等を実施することにより、当該第三の層間絶縁膜１１に、銅配線１２を配設する（図１参照）。ここで、銅配線１２は、バリアメタル膜１２ａと銅膜１２ｂとの積層構造である。また、銅配線１２の下面は、第二のコンタクトプラグ１２の上面と接続されている。したがって、第一のコンタクトプラグ８Ａ，８Ｂおよび第二のコンタクトプラグ１０を介して、ソース・ドレイン領域５と銅配線１２とは電気的に接続される。

以上により、図１に示す構造を有する半導体装置が完成する。

なお、上記では、ゲート電極４のフルシリサイド化について言及した。しかし、ゲート電極４のサリサイド化（即ちゲート電極４の表面のみシリサイド化するプロセス）であっても良い。当該サリサイド化を適用する場合には、ハードマスクＨＭの形成を省略し、ゲート電極４の上面が露出した状態で、図７で説明したシリサイド化を実施すれば良い。当該サリサイド化の場合、図１０を用いて説明したフルシリサイドプロセスは、当然省略される。

ところで、図１８に示す構成の場合には、「発明が解決しようとする課題」において言及した問題が生じる。つまり、ソース・ドレイン領域５と銅配線１２とが、層間絶縁膜５０内に形成された一のコンタクトプラグ５１で接続されている構成では、デバイスの高集積化に伴うコンタクトプラグの高抵抗化の問題が生じる。また、当該高抵抗化を抑制するために、当該一のコンタクトプラグ５１の主成分を銅で構成すると、ソース・ドレイン領域５への銅の拡散が問題として生じる。

そこで、本実施の形態に係る半導体装置では、ソース・ドレイン領域５と、より上層に配設される部材（たとえば銅配線１２）とは、二つのコンタクトプラグ８Ａ，８Ｂ，１０を介して接続されている。つまり、ソース・ドレイン領域５とより上層に配設される部材との間に存するコンタクトプラグが、第一のコンタクトプラグ８Ａ，８Ｂと第二のコンタクトプラグ１０とにより、二つに分割されている。そして、第二のコンタクトプラグ１０が有する第二の電気抵抗率は、第一のコンタクトプラグ８Ａ，８Ｂが有する第一の電気抵抗率よりも低い。

したがって、第一のコンタクトプラグ８Ａ，８Ｂの構成材料は、コンタクトプラグ８Ａ，８Ｂ，１０の構成材料のソース・ドレイン領域５への拡散防止の観点から、選択できる。そして、第二のコンタクトプラグ１０の構成材料は、コンタクトプラグの低抵抗化の観点から、選択できる。よって、たとえデバイスが高集積化されたとしても、コンタクトプラグの高抵抗化を抑制することができる。さらに、当該コンタクトプラグ８Ａ，８Ｂ，１０の構成材料のソース・ドレイン領域５への拡散を防止できる。

また、本実施の形態に係る半導体装置では、ゲート電極４の上面と第一の層間絶縁膜７の上面とは、面一である。そして、第一のコンタクトプラグ８Ａ，８Ｂは、当該第一の層間絶縁膜７を上下方向に貫通している。

図９〜１１は、フルシリサイド化プロセスにおいて、従来から必要とされる工程である。したがって、たとえば、本実施の形態のようにゲート電極４のフルシリサイド（ＦＵＳＩ）プロセスを適用した場合には、大きなプロセスの変更無く、図１に示す構成を作製できる。つまり、本実施の形態では、上面が、ゲート電極４の上面（ゲート構造Ｇ１の上面とも把握できる）と同じ高さ位置である第一の層間絶縁膜７を、半導体基板上に形成する工程、第一の層間絶縁膜７を貫通する第一のコンタクトホール７ａ，７ｂを形成する工程を含む。したがって、ゲート電極４のフルシリサイド化を行う場合等には、簡略なプロセスにより図１に示す構成を有する半導体装置を作製できる。

比較的高い第一の電気抵抗率を有する第一のコンタクトプラグ８Ａ，８Ｂの高さは、上記の通り、ゲート電極４の高さと同一である。つまり、第一のコンタクトプラグ８Ａ，８Ｂの高さは、比較的低いことが分かる。したがって、コンタクトプラグ全体の抵抗値に対する、第一のコンタクトプラグ８Ａ，８Ｂの抵抗値の割合を小さくできる。換言すれば、コンタクトプラグ全体における低抵抗化を図ることができる。

また、本実施の形態に係る半導体装置では、第一のコンタクトプラグ８Ａは、第一の層間絶縁膜７内において延設されており、配線としても機能している。したがって、上層に配設されるメタル配線のパターンレイアウトの自由度を、向上させることができる。

また、上記実施の形態では、第一のコンタクトプラグ８Ａ，８Ｂは、タングステン（タングステン膜８ｂ）が主成分であった。この他に、第一のコンタクトプラグ８Ａ，８Ｂは、タンタル、チタンおよびルテニウムの、いずれかを主成分として含んでいても良い。または、前記で列記した窒化物、酸化物、珪化物等（たとえば、タンタルシリサイド、タンタルシリコンナイトライド）も、第一のコンタクトプラグ８Ａ，８Ｂの主成分として採用できる。

これら列記した導電材料を、第一のコンタクトプラグ８Ａ，８Ｂの主成分とすることにより、コンタクトプラグ８Ａ，８Ｂ，１０を構成する導電材料のソース・ドレイン領域５への拡散を防止することができる。

また、上記実施の形態では、第二のコンタクトプラグ１０は、銅（銅膜１０ｂ）が主成分であった。この他に、第二のコンタクトプラグ１０は、アルミニウム、ロジウム、ルテニウムおよび銀の、いずれかを主成分として含んでいても良い。

これら列記した導電材料を、第二のコンタクトプラグ１０の主成分とすることにより、第一のコンタクトプラグ８Ａ，８Ｂと第二のコンタクトプラグ１０とから成る、コンタクトプラグ全体としての低抵抗化を図ることができる。

なお、上記では、第二のコンタクトホール９ａの底面および両側面に、バリアメタル膜１０ａを形成した（図１６，１７）。しかし、その後、第二のコンタクトホール９ａの底面に存するバリアメタル膜１０ａを、たとえばスパッタエッチングにより除去しても良い。したがって、当該バリアメタル膜１０ａの除去処理により、第二のコンタクトホール９ａの両側面にのみバリアメタル１０ａが残存する。

ＴａＮ等のバリアメタル膜１０ａは、銅と較べ数倍高抵抗である。したがって、上記のように、第二のコンタクトホール９ａの底面のバリアメタル膜１０ａを除去する。これにより、図１の構成において、第一のコンタクトプラグ８Ａ，８Ｂ−第二のコンタクトプラグ１０間の接触抵抗を、より低減させることができる。なお、上記のように、第二のコンタクトプラグ１０の下には、タングステン等から成る第一のコンタクトプラグ８Ａ，８Ｂが存在する。よって、第二のコンタクトプラグ１０の構成材料である銅等が、半導体基板１に拡散することを防止できる。また、第二のコンタクトホール９ａの両側面には、バリアメタル膜１０ａが存在する。したがって、第二のコンタクトプラグ１０の構成材料である銅等が、第二の層間絶縁膜９内に拡散することを防止できる。

また、ゲート電極４と上層の銅配線１２とを接続する場合には、図１９の構成を採用できる。つまり、上述した第二のコンタクトプラグ１０の形成の際に、ゲート電極４の上面と接続する第二のコンタクトプラグ１０をも形成する。ゲート電極４と接続する第二のコンタクトプラグ１０も、バリアメタル膜１０ａと銅膜１０ｂとの積層構造である。また、第二のコンタクトプラグ１０の上面と接続する銅配線も、バリアメタル膜１２ａと銅膜１２ｂとの積層構造である。

当該第二のコンタクトプラグ１０は、比較的値が小さい第二の電気抵抗率を有する。したがって、図１９の構成では、ゲート電極４と第二のコンタクトプラグ１０との接触抵抗をより低くできる。よって、フルシリサイド化されたゲート電極４がさらに低抵抗となるため、ゲート電極４を利用して局所的配線（たとえば、電位差の発生を望まないグランドライン等）を、微細な配線で実現できる。

なお、ゲート電極４には、ソース・ドレイン領域５における接合が存在しない。したがって、銅等を主成分とする第二のコンタクトプラグ１０を直接ゲート電極４に接触させても、当然接合の破壊という問題も心配する必要が無い。

また、従来のコンタクトホールは、銅配線１２とソース・ドレイン領域５とを連続したホールにより接続している。理想的なコンタクトホールとしては、側壁が垂直な構造即ちコンタクトホールの上部開口径とソース・ドレイン領域５に接する底部開口径が同一であることを期待する。しかしながら、現実のプロセスにおいては、少なからずのテーパー形状になることが避けられず、上部開口径に対し底部開口径が小さくなる。例えば２°程度のテーパーが存在するため、コンタクトホールの深さが深くなる程、上部開口径と底部開口径との差が大きくなり、底部開口径が縮小される。ソース・ドレイン領域５との接触抵抗は、接触面積が縮小されるほど高抵抗になるため、コンタクトホールの深さが深くなる程、コンタクトプラグの抵抗のみならず、ソース・ドレイン領域５との接触抵抗そのものも増大する。本発明では、コンタクトホールを２つに分割することにより、実質的に個々のコンタクトホール深さを浅くすることにより、テーパーを有するコンタクトホール形状でも、上部開口径に対する底部開口径のサイズの縮小を低減することが出来、接触抵抗そのものを従来のコンタクトホールと比較し低減出来るという効果もある。

＜実施の形態２＞
実施の形態１では、サイドウォール膜ＳＷが形成されたゲート電極４と第一の層間絶縁膜７とにより、第一のコンタクトプラグ８Ａと第一のコンタクトプラグ８Ｂとが電気的に絶縁されていた。これに対して、本実施の形態では、図２０の断面図に示す構成を有する。つまり、本実施の形態では、サイドウォール膜ＳＷが形成されたゲート電極４により、第一のコンタクトプラグ１８同士が電気的に絶縁されている（図２０）。

図２０において、実施の形態１と同様に、一方のコンタクトプラグ１８は、ソース領域５またはドレイン領域５の何れか一方の電極領域（第一の電極領域と把握できる）と電気的に接続している。また、他方のコンタクトプラグ１８は、ソース領域５またはドレイン領域５の何れか他方の電極領域（第二の電極領域と把握できる）と電気的に接続している。なお、一方のコンタクトプラグ１８および他方のコンタクトプラグ１８は共に、実施の形態１で説明した第一のコンタクトプラグ１８であること把握できる。また、本実施の形態においても、第一のコンタクトプラグ１８を、実施の形態１と同様に、第一の層間絶縁膜７内において配線として機能させても良い。

なお、本願では、便宜上、ゲート構造Ｇ１の図面右側に形成されている第一のコンタクトプラグ１８およびソース・ドレイン領域５を、一方のコンタクトプラグ１８および第一の電極領域６と称する。これに対して、ゲート構造Ｇ１の図面左側に形成されている第一のコンタクトプラグ１８およびソース・ドレイン領域５を、他方のコンタクトプラグ１８および第二の電極領域６と称する。

また、本実施の形態においても、ゲート電極４の両側面には、サイドウォール膜ＳＷが形成されている。しかし、本実施の形態では、当該サイドウォール膜ＳＷは、シリコン窒化膜のみから成る単層構造である。なお、本実施の形態では、ゲート絶縁膜３は、ゲート電極４の下およびサイドウォール膜ＳＷの下に形成されている。本実施の形態においても、ゲート絶縁膜３とゲート電極４とが当該順に積層された積層体により、ゲート構造Ｇ１が構成されている。

また、実施の形態１と同様に、ソース・ドレイン領域５は、両側面にサイドウォール膜ＳＷが形成されたゲート電極４の両脇における、半導体基板１の表面内に各々形成されている。

第一のコンタクトプラグ１８は、実施の形態１で説明したように、第一の層間絶縁膜７の上面から下面へと貫通し形成されている。換言すれば、第一のコンタクトプラグ１８は、本実施の形態においても、ソース・ドレイン領域５と第二のコンタクトプラグ１０とを電気的に接続する。しかしながら、本実施の形態では、上記一方のコンタクトプラグ１８および上記他方のコンタクトプラグ１８は、次の形態で第一の層間絶縁膜７内に形成されている。

つまり、図２０に示すように、一方のコンタクトプラグ１８の一の側面部（図面左側）は、ゲート電極４の一方の側面部（図面右側）に形成されたサイドウォール膜ＳＷと直接、接触している。なお、当該一方のコンタクトプラグ１８の他の側面部（図面右側）は、第一の層間絶縁膜７と直接接している。これに対して、他方のコンタクトプラグ１８一の側面部（図面右側）は、ゲート電極４の他方の側面部（図面左側）に形成されたサイドウォール膜ＳＷと直接、接触している。なお、当該他方のコンタクトプラグ１８の他の側面部（図面左側）は、第一の層間絶縁膜７と直接接している。

さらに、当該一方のコンタクトプラグ１８と当該他方のコンタクトプラグ１８とは、サイドウォール膜ＳＷが形成されたゲート電極４（ゲート構造Ｇ１）により、電気的に絶縁されている。

本実施の形態に係る半導体装置は、上述した構成以外は、実施の形態１で説明した構成と同じである。たとえば、本実施の形態においても、第一のコンタクトプラグ１８は、バリアメタル膜１８ａとタングステン膜１８ｂとの積層構造である。また、第二のコンタクトプラグ１０の有する第二の電気抵抗率は、第一のコンタクトプラグ１８の有する第一の電気抵抗率よりも低い。ここで他の構成（実施の形態１と同じ構成）の説明は、省略する。

次に、本実施の形態に係る半導体装置の製造方法について説明する。

まず、図２〜８を用いて説明した工程を実施することにより、図２１の構成を作成する。本実施の形態では、適用される方法は実施の形態１とほぼ同じである。しかし、上述したように、ゲート絶縁膜３の形態およびサイドウォール膜ＳＷの形態が異なることに注目すべきである。具体的に、図８の構成と異なり、本実施の形態では図２１に示すように、サイドウォール膜ＳＷは、ゲート電極４の側面において、シリコン窒化膜から成る単層構造である。また、ゲート電極４の下およびサイドウォール膜ＳＷの下に、ゲート絶縁膜３が形成されている。

たとえば、ゲート絶縁膜３をエッチングストッパーとして利用して、ゲート電極４のエッチングを行う。その後、シリコン窒化膜を形成し、エッチバックする。これにより、上述した単層構造のサイドウォール膜ＳＷを形成することができる。また、サイドウォール膜ＳＷ形成後、当該サイドウォール膜ＳＷおよびゲート電極４をマスクとして利用して、ゲート絶縁膜３を除去する。これにより、ゲート電極４の下およびサイドウォール膜ＳＷの下に、ゲート絶縁膜３が残存する。

さて次に、図９〜１１を用いて説明した工程を、図２１の構造体に対して施す。これにより、図２２に示す構造体が形成される。なお、本実施の形態においても、フルシリサイド化されたゲート電極４（すなわち、ゲート構造Ｇ１）の上面と、第一の層間絶縁膜７の上面とは、面一である。

次に、リソグラフィーとエッチングの組み合わせにより、第一の層間絶縁膜７に、幅広である一つの第一のコンタクトホール７ｄを形成する（図２３）。つまり、形成される一の第一のコンタクトホール７ｄの底面からは、第一の電極領域５に形成された金属シリサイド膜６だけでなく、第二の電極領域５に形成された金属シリサイド膜６も露出する。換言すれば、ゲート電極４（またはゲート構造Ｇ１）が開口内部に存するように、当該一の第一のコンタクトホール７ｄを第一の層間絶縁膜７に対して形成する。

なお、第一の層間絶縁膜７はシリコン酸化膜であり、サイドウォール膜ＳＷはシリコン窒化膜であり、ゲート電極４は金属シリサイドで構成されている。したがって、第一の層間絶縁膜７上に、ゲート電極４の上面が露出する一の開口部を有するレジストを形成する。その後、当該レジストをマスクとして使用して、周知のドライエッチング処理を施し、選択的にシリコン酸化膜から成る第一の層間絶縁膜７をエッチングする。これにより、図２３に示すように、開口内部にゲート電極４（または、ゲート構造Ｇ１）が存する、幅広の一の第一のコンタクトホール７ｄが、第一の層間絶縁膜７に形成される。

なお、図２３に示す構造体の平面図を図２４に示す。図２４においても、一の第一のコンタクトホール７ｄ内部に、側面にサイドウォール膜ＳＷが形成されたゲート電極４が存することが分かる。また、図２４においても、一の第一のコンタクトホール７ｄの底面からは、第一の電極領域５に形成された金属シリサイド膜６および第二の電極領域５に形成された金属シリサイド膜６の各々が露出していることが分かる。

次に、一の第一のコンタクトホール７ｄを充填し、開口部内に存するゲート電極４を覆うように、第一の層間絶縁膜７上に、導電体１８ａ，１８ｂを形成する（図２５）。

具体的に、図２３，２４に示す構造体に対して、ＣＶＤ法またはスパッタ法を施す。これにより、図２５に示すように、ゲート電極４上面、サイドウォール膜ＳＷ上、第一のコンタクトホール７ｄの底面と側面、および第一の層間絶縁膜７上に、バリアメタル膜１８ａを成膜する。当該バリアメタル膜１８ａは、ＴｉとＴｉＮとから成る積層膜である。その後、バリアメタル膜１８ａの上面に対して、ＣＶＤ法を施す。これにより、図２５に示すように、第一のコンタクトホール７ｄを完全に充填するように、バリアメタル膜１８ａ上に、タングステン膜１８ｂが形成される。

図２５の構成から分かるように、ゲート電極４上にも導電体１８ａ，１８ｂは形成されている。したがって、当該工程までにおいて、第一の電極領域５および第二の電極領域５は、第一のコンタクトホール７ｄ内に形成された導電体１８ａ，１８ｂにより、電気的に接続されている。

次に、バリアメタル膜１８ａおよびタングステン膜１８ｂに対して、ＣＭＰ法またはエッチバック法を施す。これにより、図２６に示すように、ゲート電極４上面および第一の層間絶縁膜７上面の、バリアメタル膜１８ａおよびタングステン膜１８ｂを除去し、第一のコンタクトホール７ｄ内に各導電膜１８ａ，１８ｂを残存させる。また、当該各導電膜１８ａ，１８ｂの除去処理により、側面にサイドウォール膜ＳＷが形成されたゲート電極４によって仕切られた、二つの第一のコンタクトプラグ１８が第一の層間絶縁膜７内に形成される。

図２６から分かるように、ゲート電極４の上面には、バリアメタル膜１８ａおよびタングステン膜１８ｂは存在しない。したがって、第一の電極領域５と電気的に接続する一方のコンタクトプラグ１８と、第二の電極領域５と電気的に接続する他方のコンタクトプラグ１８とは、絶縁されている。換言すれば、各導電膜１８ａ，１８ｂを部分的に除去することにより、サイドウォール膜ＳＷが形成されたゲート電極４により絶縁された二つの第一のコンタクトプラグ１８が、ゲート電極４の両側面において各々形成される。

なお、各導電膜１８ａ，１８ｂに対するＣＭＰ処理またはエッチバック処理の際には、オーバ研磨またはオーバーエッチングすることが望ましい。これにより、第一のコンタクトプラグ１８の上面が、確実に、ゲート電極４の上面位置より低く設定できる。そして、側面にサイドウォール膜ＳＷが形成されたゲート電極４により、確実に、両第一のコンタクトプラグ１８を電気的に絶縁させることができる。

その後、実施の形態１で説明した方法と同様な方法により、第二の層間絶縁膜９、第二のコンタクトプラグ１０、第三の層間絶縁膜１１、および銅配線１２等の形成を実施する。これにより、図２０に示した構造を有する半導体装置が完成する。

以上のように、本実施の形態では、一方および他方のコンタクトプラグ１８の一の側面部は各々、ゲート電極４の側面部に形成されたサイドウォール膜ＳＷと直接、接触している。そして、一方のコンタクトプラグ１８と他方のコンタクトプラグ１８とは、サイドウォール膜ＳＷが形成されたゲート電極４により、電気的に絶縁されている。

したがって、両第一のコンタクトプラグ１８間の接続を防止しつつ、ソース・ドレイン領域５（具体的には金属シリサイド膜６）との接触面積が大きな第一のコンタクトプラグ１８を形成することができる。よって、ソース・ドレイン領域５と第一のコンタクトプラグ１８との接触抵抗をより低減させることができる。

また、一方のコンタクトプラグ１８と他方のコンタクトプラグ１８とは、水平方向において、必要最小限の距離（ゲート電極４のゲート長）だけしか離れていない。したがって、半導体装置の微細化が可能であるとともに、第一の電極領域６→チャネル→第二の電極領域６に流れる電流の距離を最小に設定できる。このように、チャネル等に流れる電流の距離を最小に設定できることにより、駆動電流を向上させることが出来る。

また、図２０の構成を製造する場合には、本実施の形態では、第一の層間絶縁膜７に対して、一括で、幅広の一の第一のコンタクトホール７ｄを形成している。なお、第一のコンタクトホール７ｄ内には、ゲート電極４が存在する。

したがって、第一のコンタクトホール７ｄを充填し、ゲート電極４を覆うように、第一の層間絶縁膜７上に、導電体１８ａ，１８ｂを形成し、上述のように、導電体（各膜１８ａ，１８ｂ）を部分的に除去することにより、簡単に、サイドウォール膜ＳＷが形成されたゲート電極４で絶縁された、大きな底面を有する第一のコンタクトプラグ１８を形成することができる。

なお、第一のコンタクトホール７ｄの開口面積は、たとえば実施の形態１で説明した第一のコンタクトホール７ｂの開口面積よりも大きい。したがって、当該第一のコンタクトホール７ｄの際に実施されるリソグラフィー工程において、高い解像度が要求されることも無い。当該高い解像度を必要としない点においても、本実施の形態に係る方法は利点を有する。

＜実施の形態３＞
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の構成を土台として構成されている。本実施の形態に係る半導体装置の断面図を、図２７に示す。図２７に示すように、本実施の形態に係る半導体装置は、図１の構成に加えて、ゲート構造Ｇ２および局所配線３１をさらに備えている。

トランジスタＴｒ１に隣接して、他のトランジスタＴｒ２が半導体基板１の上面内に形成されている。当該他のトランジスタＴｒ２は、ゲート構造Ｇ２を有する。当該ゲート構造Ｇ２は、ゲート絶縁膜３とゲート電極（第二のゲート電極と把握できる）４とから構成されている。ゲート電極４は、ゲート絶縁膜３を介して、半導体基板１上に形成されている。また、ゲート構造Ｇ２の側面にもサイドウォール膜ＳＷが形成されている。

また、局所配線３１は、第二の層間絶縁膜９内に配設されている。当該局所配設３１は、第一の層間絶縁膜７内に延設された第一のコンタクトプラグ８Ａの上面と、ゲート構造Ｇ２を構成するゲート電極４とを、電気的に接続している。

その他の構成は、実施の形態１で説明した構成と同じである。したがって、ここでの当該その他の構成の説明は、省略する。

本実施の形態に係る半導体装置は、たとえば次のような工程を含んで製造される。

まず、図２〜１３を用いて説明した方法と同様な方法により、図２８に示す所定の断面構成を有する構造体を形成する。ここで、本実施の形態では、半導体基板１の上面内に、トランジスタＴｒ１だけでなく、トランジスタＴｒ２も形成することに注目すべきである。

したがって、トランジスタＴｒ２が有するゲート構造Ｇ２等の構成とトランジスタＴｒ１が有するゲート構造Ｇ１等の構成とは、当然同じである。よって、トランジスタＴｒ２側のゲート電極４もフルシリサイド化される。また、ゲート構造Ｇ２の側面にもサイドウォール膜ＳＷが形成される。

なお、図２８の平面図である図２９に示すように、本実施の形態では、延設される第一のコンタクトプラグ８Ａのパターンが、図１４で示した第一のコンタクトプラグ８Ａのパターンと異なる。

図２８，２９に示す構造体に対して、スパッタ法またはＣＶＤ法を施す。これにより、第一の層間絶縁膜７上全面に導電性膜を成膜する。当該導電性膜としては、たとえばタングステン、ＴｉＮ、ＴａＮ等が採用可能である。その後、当該導電性膜に対して、リソグラフィーとエッチングの組み合わせ処理を施す。これにより、第一のコンタクトプラグ８Ａとゲート構造Ｇ２を構成するゲート電極４とを電気的に接続する、局所配線３１をパターニング形成する（図３０）。

その後、実施の形態１で説明した方法と同様な方法により、第二の層間絶縁膜９、第二のコンタクトプラグ１０、第三の層間絶縁膜１１、および銅配線１２等の形成を実施する。これにより、図２７に示した構造を有する半導体装置が完成する。

たとえば、トランジスタＴｒ１のソース・ドレイン領域５とトランジスタＴｒ２のゲート電極４とを電気的に接続させる方法として、次のような構成も考えられる（他の構成と称する）。当該他の構成は、当該ゲート電極４と接続するその他のコンタクトプラグを第二の層間絶縁膜９内にも形成される。また、他の構成では、第二のコンタクトプラグ１０とその他のコンタクトプラグとを接続するその他の配線が、第三の層間絶縁膜１１内に配設される。そして、第一、二のコンタクトプラグ８Ａ，１０、その他のコンタクトプラグ、およびその他の配線等を介して、前述したソース・ドレイン領域５とゲート電極４とを接続する。

これに対して、本実施の形態では、第一のコンタクトプラグ８Ａとゲート構造Ｇ２を構成するゲート電極４とを電気的に接続する、局所配線３１をさらに備えている。

したがって、他の構成において形成されていた、その他のコンタクトプラグやその他の配線を省略できる。したがって、当該省略された層間絶縁膜において、他の回路配線等のためのスペースが確保できる。これにより、上記他の構成と比較して、本実施の形態の方が、より設計の自由度を向上させることができる。

なお、本実施の形態は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの構成に適用すると有益である。なぜなら、ＳＲＡＭでは、同一半導体基板１上に隣接して複数のトランジスタが形成され、一方のトランジスタを構成するゲート電極と他方のトランジスタを構成するソースドレイン領域とを接続する構成を有するからである。

＜実施の形態４＞
図３１は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置と以下の点において相違する。

すなわち、本実施の形態に係る半導体装置では、ソース・ドレイン領域５に形成された金属シリサイド膜６が省略されている（図３１）。つまり、図３１に示すように、第一のコンタクトプラグ８Ａ，８Ｂの底面が直接、ソース・ドレイン領域５の上面と接続されている。なお、本実施の形態においても、ゲート構造Ｇ１は、ゲート絶縁膜３とゲート電極４とが当該順に積層された積層体である。

さらに、本実施の形態に係る半導体装置では、図３２に示すように、第一のコンタクトプラグ８Ａ，８Ｂの寸法が特定されている。図３２は、図３１の構成において、第一の層間絶縁膜７の上面を平面視した図である。なお、ソース・ドレイン領域５は下層に存するので、点線にてその輪郭を図示している。

ここで、実施の形態２でも定義したように、便宜上、ゲート構造Ｇ１の図面右側に形成されている第一のコンタクトプラグ８Ａおよびソース・ドレイン領域５を、一方のコンタクトプラグ８Ａおよび第一の電極領域５と称する。これに対して、ゲート構造Ｇ１の図面左側に形成されている第一のコンタクトプラグ８Ｂおよびソース・ドレイン領域５を、他方のコンタクトプラグ８Ｂおよび第二の電極領域５と称する。

さて、本実施の形態では、実施の形態２と同様に、一方のコンタクトプラグ８Ａの一の側面部（図面左側）は、ゲート構造Ｇ１の一方の側面部（図面右側）に形成されたサイドウォール膜ＳＷと直接、接触している。これに対して、他方のコンタクトプラグ８Ｂ一の側面部（図面右側）は、ゲート構造Ｇ１の他方の側面部（図面左側）に形成されたサイドウォール膜ＳＷと直接、接触している。

さらに、図３２に示すように、平面視における、サイドウォール膜ＳＷと接する部分の一方のコンタクトプラグ８Ａの長さＬａは、平面視における、ゲート電極４のゲート幅方向の第一の電極領域５の長さＬｓ以上である。これに対して、図３２に示すように、平面視における、サイドウォール膜ＳＷと接する部分の他方のコンタクトプラグ８Ｂの長さはＬｂは、平面視における、ゲート電極４のゲート幅方向の第二の電極領域の長さＬｔ以上である。換言すれば、サイドウォール膜ＳＷの端部付近において、少なくともゲート幅方向に関しては、第一のコンタクトプラグ８Ａ，８Ｂは、完全にソース・ドレイン領域５を覆っている。

なお、本実施の形態では、第一のコンタクトプラグ８Ａ，８Ｂを構成するバリアメタル膜８ａは、次の構成を有する。当該バリアメタル膜８ａは、ＴｉとＴｉＮ膜の積層構造である、Ｔｉの膜厚は３〜５ｎｍ程度、ＴｉＮの膜厚は５〜１０ｎｍ程度である。なお、当該バリアメタル膜８ａ上には、タングステン膜８ｂが形成される。また、バリアメタル８ａとして、Ｔｉの他にＴｉシリサイドを形成することにより、シリサイド化によるシリコン基板１の消費をさらに低減できる。

以上のように、本実施の形態では、ソース・ドレイン領域５に直接、タングステンが主要構成である第一のコンタクトプラグ８Ａ，８Ｂが形成されている。つまり、ソース・ドレイン領域５と第一のコンタクトプラグ８Ａ，８Ｂとの間において、金属シリサイド膜が省略されている。

したがって、導電材料から成る第一のコンタクトプラグ８Ａ，８Ｂとソース・ドレイン領域５との接触抵抗を低減することができる。また、金属シリサイド膜の形成がされないので、シリサイド化に伴う半導体基板１のシリコンの消費を防止できる。よって、動作時において、ソース・ドレイン領域５の浅い接合が破壊されることを防止できる。

また、駆動電流の電流密度は、サイドウォール膜ＳＷの端部において支配的となる。したがって、サイドウォール膜ＳＷに接するように、第一のコンタクトプラグ８Ａ，８Ｂを形成することにより、駆動電流の電気抵抗を削減できる。また、駆動電流の電流密度は、サイドウォール膜ＳＷの端部において支配的となる。したがって、ゲート長方向の第一のコンタクトプラグ８Ａ，８Ｂの寸法よりも、ゲート幅方向の第一のコンタクトプラグ８Ａ，８Ｂの寸法が重要となる。

トランジスタのソース・ドレイン領域５間の電流は、サイドウォール膜ＳＷ部に集中して流れる。従って、電流が集中するサイドウォール膜ＳＷ部を覆うことにより、ソース・ドレイン領域５間の抵抗を最小に設定することが出来る。具体的には、サイドウォール膜ＳＷと接する部分の一方のコンタクトプラグ８Ａの長さＬａは、ゲート幅方向の第一の電極領域５の長さＬｓ以上であること。また、サイドウォール膜ＳＷと接する部分の他方のコンタクトプラグ８Ｂの長さＬｂが、ゲート幅方向の第二の電極領域の長さＬｔ以上とすることである。

＜実施の形態５＞
本実施の形態に係る半導体装置では、ＮＭＩＳトランジスタ（以下、単にＮＭＩＳと称する）とＰＭＩＳトランジスタ（以下、単にＰＭＩＳと称する）とが、同一の半導体基板の上面内に形成されている。つまり、当該半導体装置は、ＣＭＩＳ構造を有する。そして、本実施の形態に係る半導体装置では、ソース・ドレイン領域と第一のコンタクトプラグとの間には、金属シリサイド膜が省略されている。さらに、本実施の形態に係る半導体装置では、ＮＭＩＳ側の第一のコンタクトプラグの底面の導電体と、ＰＭＩＳ側の第一のコンタクトプラグの底面の導電体とは、異なる材料である。

次に、本実施の形態に係る半導体装置の製造方法を説明を行うことにより、当該半導体装置の構成についても説明する。

まずはじめに、シリコンから成る半導体基板１の表面内に素子分離絶縁膜２が形成されている。当該素子分離絶縁膜２により、隣接する半導体素子同士は、電気的に分離されている。なお、本実施の形態では、図３３に示すように、半導体基板１には、素子分離絶縁膜２より区画された、ＮＭＩＳ形成領域１００とＰＭＩＳ形成領域２００とを有している。また、異なる不純物注入処理により、各ＭＩＳ形成領域１００，２００における半導体基板１内には、各々異なる導電型のウェル領域が形成されている。なお、図３３には、当該各ウェル領域は、図示を省略している。

次に、ＮＭＩＳ形成領域１００およびＰＭＩＳ形成領域２００の各々に対して、図３〜６を用いて説明した方法と同様な方法を実施する。これにより、図３４に示すように、ＮＭＩＳ形成領域１００における半導体基板１の上面内には、ＮＭＩＳＴｒｎが形成される。他方、ＰＭＩＳ形成領域２００における半導体基板１の上面内には、ＰＭＩＳＴｒｐが形成される。

ＮＭＩＳ形成領域１００には、ソース・ドレイン領域（第一の電極領域と把握できる）５ｎとゲート構造Ｇｎを有するＮＭＩＳＴｒｎが形成される。ここで、ゲート構造Ｇｎは、ゲート絶縁膜３ｎとゲート電極（第一のゲート電極と把握できる）４ｎとが当該順に積層された積層構造である。当該ゲート構造Ｇｎの両側面には、多層構造のサイドウォール膜ＳＷｎが形成されている。ゲート構造Ｇｎは、半導体基板１の上面に形成されている。当該ゲート構造Ｇｎの両脇における半導体基板１の表面内には、ソース・ドレイン領域５ｎが形成されている。ソース・ドレイン領域５ｎは、深さが浅い不純物拡散領域５ｎａと深さが深い不純物拡散領域５ｎｂとから成る二段構造を有する。

ＰＭＩＳ形成領域２００には、ソース・ドレイン領域（第二の電極領域と把握できる）５ｐとゲート構造Ｇｐを有するＰＭＩＳＴｒｐが形成される。ここで、ゲート構造Ｇｐは、ゲート絶縁膜３ｐとゲート電極（第二のゲート電極と把握できる）４ｐとが当該順に積層された積層構造である。当該ゲート構造Ｇｐの両側面には、多層構造のサイドウォール膜ＳＷｐが形成されている。ゲート構造Ｇｐは、半導体基板１の上面に形成されている。当該ゲート構造Ｇｐの両脇における半導体基板１の表面内には、ソース・ドレイン領域５ｐが形成されている。ソース・ドレイン領域５ｐは、深さが浅い不純物拡散領域５ｐａと深さが深い不純物拡散領域５ｐｂとから成る二段構造を有する。

ここで、図４，６の不純物注入処理をＮＭＩＳ形成領域１００における半導体基板１に施すときには、当該図４，６の工程では、ｎ型の不純物イオンが注入される。また、図４，６の不純物注入処理をＰＭＩＳ形成領域２００における半導体基板１に施すときには、当該図４，６の工程では、ｐ型の不純物イオンが注入される。

各ＭＩＳＴｒｎ，Ｔｒｐを形成後、次に、ＮＭＩＳ形成領域１００およびＰＭＩＳ形成領域２００の各々に対して、図９を用いて説明した方法と同様な方法を実施する。

これにより、図３５に示すように、両ＭＩＳ形成領域１００，２００における半導体基板１の上面には、第一の層間絶縁膜７が形成される。ここで、当該第一の層間絶縁膜７の上面は、ゲート電極４ｎの上面およびゲート電極４ｐの上面と同じ高さ位置にある。つまり、第一の層間絶縁膜７の上面と各ゲート構造Ｇｎ，Ｇｐの上面とは面一であり、第一の層間絶縁膜７の上面からは、各ゲート電極４ｎ，４ｐの上面が露出している。なお、ゲート電極４ｎ，４ｐ上に形成されていたハードマスクＨＭも、当該図９に示す工程により除去される。

次に、図１０，１１を用いて説明した方法と同様な方法を、各ゲート電極４ｎ，４ｐに対して施す。これより、各ゲート電極４ｎ，４ｐは、フルシリサイド化される。なお、図３５では、フルシリサイド化された各各ゲート電極４ｎ，４ｐが図示されているものとする。

次に、第一の層間絶縁膜７に対して、リソグラフィーおよびエッチングの組み合わせ処理を施す。これにより、ＮＭＩＳ形成領域１００に形成された第一の層間絶縁膜７に、第一のコンタクトホールである第一の開口部７ｍが形成される（図３６）。当該第一の開口部７ｍは、ゲート構造Ｇｎの両側面に各々形成される。また、第一の開口部７ｍは各々、第一の層間絶縁膜７の上面から半導体基板１の上面に至って、貫通して形成されている。換言すれば、各第一の開口部７ｍの底面からは、ソース・ドレイン領域５ｎが露出している。

次に、第一の開口部７ｍの底面から露出している部分に存在する自然酸化膜を除去する。その後、図３６に示す構造体に対してスパッタ法若しくはＣＶＤ法を施す。これにより、図３７に示すように、第一の開口部７ｍの両側面部および底面と、第一の層間絶縁膜７の上面と、ゲート電極４ｎ，４ｐの上面に、第一の導電体から成るバリアメタル膜８ｓｎを成膜する。なお、本実施の形態では、実施の形態１と異なり、ソース・ドレイン領域５ｎに直接バリアメタル膜８ｓｎが形成される。つまり、ソース・ドレイン領域５ｎ上には、金属シリサイド膜６は形成されない。

ここで、第一の導電体として、当該第一の導電体と直接接するｎ型のソース・ドレイン領域５ｎとのバリアハイトが低くなる材料を選定する。たとえば、当該第一の導電体として、Ｙｂ，Ｔａ，Ｃｒ（クロム），Ｚｒ（ジルコニウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドニウム），Ｄｙ（ジスプロシウム），Ｅｒ，Ｈｆ，Ｙ，Ｌａ，Ｖ（バナジウム）およびＨｏ（ホルニウム）の何れかの導電体を少なくとも採用することができる。また、第一の導電体は、これらの導電体の金属シリサイドでも良い。また、第一の導電体は、前記で列記した導電体にＮｉ、Ｔｉ、Ｃｏを含有させた合金であっても良い。

また、バリアメタル膜８ｓｎとして、前記のような第一の導電体とＴｉＮ膜とが当該順に積層して成る積層構造であっても良い。バリアメタル膜８ｓｎが当該積層構造の場合であっても、ｎ型のソース・ドレイン領域５ｎには、第一の導電体が直接接する。

次に、バリアメタル膜８ｓｎに対してＣＶＤ法を施す。これにより、バリアメタル８ｓ上に、タングステン膜８ｂを成膜する。その後、バリアメタル膜８ｓｎおよびタングステン膜８ｂに対して、ＣＭＰ法を施す。

これにより、第一の開口部７ｍにのみ、バリアメタル膜８ｓｎおよびタングステン膜８ｂを残存させる。つまり、図３８に示すように、ゲート電極４ｎ，４ｐおよび第一の層間絶縁膜７を再び露出させ、第一の開口部７ｍには、第一のコンタクトプラグとして、ＮＭＩＳ側コンタクトプラグ８Ｎが形成（充填）される。

図３８の構成に示すように、ＮＭＩＳ側コンタクトプラグ８Ｎは、バリヤメタル８ｓとタングステン膜８ｂの積層構造である。ここで、当該ＮＭＩＳ側コンタクトプラグ８Ｎの底面は、上記から分かるように、第一の導電体で構成されている。つまり、第一の導電型とソース・ドレイン領域５ｎとが直接接することにより、ＮＭＩＳ側コンタクトプラグ８Ｎの下面と、ソース・ドレイン領域５ｎとは電気的に接続される。

また、ＮＭＩＳ側コンタクトプラグ８Ｎは、所定の電気抵抗率を有する。

次に、第一の層間絶縁膜７に対して、リソグラフィーおよびエッチングの組み合わせ処理を再度施す。これにより、ＰＭＩＳ形成領域２００に形成された第一の層間絶縁膜７に、第一のコンタクトホールである第二の開口部７ｆが形成される（図３９）。当該第二の開口部７ｆは、ゲート構造Ｇｐの両側面に各々形成される。また、第二の開口部７ｆは各々、第一の層間絶縁膜７の上面から半導体基板１の上面に至って、貫通して形成されている。換言すれば、各第二の開口部７ｆの底面からは、ソース・ドレイン領域５ｐが露出している。

次に、第二の開口部７ｆの底面から露出している部分に存在する自然酸化膜を除去する。その後、図３９に示す構造体に対してスパッタ法若しくはＣＶＤ法を施す。これにより、図４０に示すように、第二の開口部７ｆの両側面部および底面と、第一の層間絶縁膜７の上面と、ゲート電極４ｎ，４ｐの上面に、第二の導電体から成るバリアメタル膜８ｔを成膜する。なお、本実施の形態では、実施の形態１と異なり、ソース・ドレイン領域５ｐに直接バリアメタル膜８ｔが形成される。つまり、ソース・ドレイン領域５ｐ上には金属シリサイド膜は形成されない。

ここで、第二の導電体として、当該第二の導電体と直接接するｐ型のソース・ドレイン領域５ｐとのバリアハイトが低くなる材料を選定する。たとえば、当該第二の導電体として、Ｐｔ，Ｒｕ，Ｐｄ、Ｉｒ（イリジウム）、Ｎｉ、Ｍｎ、Ｒｈ（ロジウム）の何れかの導電体を少なくとも採用することができる。また、第二の導電体は、これらの導電体の金属シリサイドでも良い。また、第二の導電体は、前記で列記した導電体にＮｉ、Ｔｉ、Ｃｏを含有させた合金であっても良い。

また、バリアメタル膜８ｔとして、前記のような第二の導電体とＴｉＮ膜とが当該順に積層して成る積層構造であっても良い。バリアメタル膜８ｔが当該積層構造の場合であっても、ｐ型のソース・ドレイン領域５ｐには、第二の導電体が直接接する。

次に、バリアメタル膜８ｔに対してＣＶＤ法を施す。これにより、バリアメタル８ｔ上に、タングステン膜８ｂを成膜する。その後、バリアメタル膜８ｔおよびタングステン膜８ｂに対して、ＣＭＰ法を施す。

これにより、第二の開口部７ｆにのみ、バリアメタル膜８ｔおよびタングステン膜８ｂを残存させる。つまり、図４１に示すように、ゲート電極４ｎ，４ｐおよび第一の層間絶縁膜７を再び露出させ、第二の開口部７ｆには、第一のコンタクトプラグとして、ＰＭＩＳ側コンタクトプラグ８Ｐが形成（充填）される。

図４１の構成に示すように、ＰＭＩＳ側コンタクトプラグ８Ｐは、バリヤメタル８ｔとタングステン膜８ｂの積層構造である。ここで、当該ＰＭＩＳ側コンタクトプラグ８Ｐの底面は、上記から分かるように、第二の導電体で構成されている。つまり、第二の導電型とソース・ドレイン領域５ｐとが直接接することにより、ＰＭＩＳ側コンタクトプラグ８Ｐの下面と、ソース・ドレイン領域５ｐとは電気的に接続される。

また、ＰＭＩＳ側コンタクトプラグ８Ｐは、所定の電気抵抗率を有する。

なお、各ＭＩＳ形成領域１００，２００において、ソース・ドレイン領域５ｎ，５ｐとのバリアハイトが低くなる材料を各々選定している。よって、上記の通り、ＮＭＩＳ側コンタクトプラグ８Ｎの底部に形成される第一の導電体は、ＰＭＩＳ側コンタクトプラグ８Ｐの底部に形成される第二の導電体とは、異なる。

しかしながら、ＮＭＩＳ側コンタクトプラグ８ＮとＰＭＩＳ側コンタクトプラグ８Ｐとは共に、タングステン膜８ｂが主要構成要素である。したがって、ＮＭＩＳ側コンタクトプラグ８Ｎが有する電気抵抗率とＰＭＩＳ側コンタクトプラグ８Ｐが有するとは、ほぼ同一である。なお、厳密には、バリアメタル膜８ｓｎ，８ｔの相違に起因して、両コンタクトプラグ８Ｎ，８Ｐの電気抵抗率は、若干相違する。

さて次に、図４１に示す構造体に対してＣＶＤ法を施す。これにより、第一の層間絶縁膜７上、ＮＭＩＳ側コンタクトプラグ８Ｎ上およびＰＭＩＳ側コンタクトプラグ８Ｐ上に、第二の層間絶縁膜９を形成する（図４２）。第二の層間絶縁膜９として、たとえばシリコン酸化膜を採用することができる。

次に、図１６，１７を用いて説明した方法と同様な方法により、第二の層間絶縁膜９内に、第二のコンタクトプラグ１０を形成する（図４２）。

当該第二のコンタクトプラグ１０は、所定の電気抵抗率を有する。ここで、第二のコンタクトプラグ１０が有する電気抵抗率は、第一のコンタクトプラグ８Ｐ，８Ｎが有する電気抵抗率よりも小さい（低い）。また、第二のコンタクトプラグ１０は、第二の層間絶縁膜９を上下方向（膜厚方向）に貫通して形成されている。さらに、図４２に示すように、各第二のコンタクトプラグ１０の下面は、ＮＭＩＳ側コンタクトプラグ８Ｎの上面またはＰＭＩＳ側コンタクトプラグ８Ｐの上面と電気的に接続されている。つまり、第二のコンタクトプラグ１０は、第一のコンタクトプラグ８Ｎ，８Ｐと、より上層に形成された部材（後述する銅配線１２の下面）とを電気的に接続する、コンタクトプラグとして機能する。

また、第二のコンタクトプラグ１０は、バリヤメタル１０ａと銅膜１０ｂの積層構造である。

さて次に、第二の層間絶縁膜９上に、シリコン酸化膜等から成る第三の層間絶縁膜１１を形成する。その後、当該第三の層間絶縁膜１１に、銅配線１２を配設する（図４２）。当該第三の層間絶縁膜１１および銅配線１２の形成方法および構成は、実施の形態１で説明した内容と同じである。

以上により、図４２に示す構造を有する半導体装置が完成する。

上記の製造方法を採用することにより、ＮＭＩＳ側コンタクトプラグ８Ｎの底部に形成される第一の導電体と、ＰＭＩＳ側コンタクトプラグ８Ｐの底部に形成される第二の導電体とを、異ならせることができる構成を簡単に作成できる。

そして、上記第一の導電体と上記第二の導電体とを異ならせることにより、ＮＭＩＳ形成領域１００側において、第一の導電体として、当該第一の導電体と直接接するｎ型のソース・ドレイン領域５ｎとのバリアハイトが低くなる材料を選定することができる。他方、ＰＭＩＳ形成領域２００側において、第二の導電体として、当該第二の導電体と直接接するｐ型のソース・ドレイン領域５ｐとのバリアハイトが低くなる材料を選定することができる。

したがって、ＮＭＩＳ側においてもＰＭＩＳ側においても、第一のコンタクトプラグ８Ｎ，８Ｐとソース・ドレイン領域５ｎ，５ｐとの接触抵抗を下げることができる。したがって、ＣＭＩＳ構造において、両トランジスタ側において駆動電流を共に向上させることができ、高性能なＣＭＩＳトランジスタを提供できる。

なお、上記説明では、ＮＭＩＳ側コンタクトプラグ８Ｎを作成した後に、ＰＭＩＳ側コンタクトプラグ８Ｐを作成した。しかし、ＰＭＩＳ側コンタクトプラグ８Ｐを先に作成し、その後に、ＮＭＩＳ側コンタクトプラグ８Ｎを作成しても良い。

＜実施の形態６＞
本実施の形態では、たとえば第二のコンタクトプラグ１０がズレて形成されたとしても、第二のコンタクトプラグ１０とゲート電極４との接続を防止することができる半導体装置を提供する。なお、本実施の形態においても、ゲート構造Ｇ１は、ゲート絶縁膜３とゲート電極４とが当該順に積層された積層体である。

以下、本実施の形態に係る半導体装置の製造方法を説明を行うことにより、当該半導体装置の構成についても説明する。

まず、図２〜１３を用いて説明した工程を実施することにより、図４３の構成を作成する。本実施の形態では、適用される方法は実施の形態１とほぼ同じである。

次に、第一の層間絶縁膜７上、第一のコンタクトプラグ８上、およびゲート電極４上において、絶縁膜４１を形成する。ここで、当該絶縁膜４１は、後述する第二の層間絶縁膜９との間でエッチング選択比を有する絶縁膜である。本実施の形態では、当該絶縁膜４１は、シリコン窒化膜とする。なお、実施の形態１と同様に、本実施の形態においても、第一の層間絶縁膜７は、シリコン酸化膜である。その後、当該絶縁膜４１に対して、リソグラフィーとエッチングとの組み合わせ処理を施す。これにより、図４４に示すように、絶縁膜４１はパターニングされる。なお、図４４の構成を上面から見た平面図を、図４５に示す。

具体的に、絶縁膜４１は、ゲート電極４上において当該ゲート電極４を覆い、第一のコンタクトプラグ８の上面が完全に露出する大きさの開口部４１ａを有するように、パターニングされる。当該開口部４１ａの開口の大きさは、第一のコンタクトプラグ８の上面と同程度若しくは、同程度以上である。また、図４５に示すように、絶縁膜４１は、第一のコンタクトプラグ８と隣り合うゲート電極４の上面部分を、少なくとも覆っている。

次に、図４４，４５に示す構造体に対してＣＶＤ法を施す。これにより、図４６に示すように、絶縁膜４１を覆い、開口部４１ａを充填するように、第一の層間絶縁膜７上に、第二の層間絶縁膜９を形成する。本実施の形態では、第二の層間絶縁膜９は、シリコン酸化膜である。

次に、リソグラフィーおよびエッチングの組み合わせにより、第二の層間絶縁膜９に、第二のコンタクトホールを形成する。ここで、第二のコンタクトホールは、第二の層間絶縁膜９の上面から第一の層間絶縁膜７の上面（より具体的には、第一のコンタクトプラグ８）に至って、貫通して形成されている。

ここで、第二のコンタクトホール形成の際には、絶縁膜４１がエッチングストッパとして機能する条件で、第二の層間絶縁膜９のエッチング処理が実施される。なお、絶縁膜４１はシリコン窒化膜であり、シリコン酸化膜である第二の層間絶縁膜９に対してエッチング選択比を有する。したがって、所定のエッチングガス等を選択することにより、前記条件は満たされる。また、本実施の形態では、第二のコンタクトホールの図面水平方向の径は、開口部４１ａの図面水平方向の径よりも大きい。

次に、実施の形態１と同様の方法により、第二のコンタクトホールを充填するように、第二の層間絶縁膜９の上に、バリアメタル膜１０ａと銅膜１０ｂとを当該順に積層する。ここで、図４７に示すように、銅膜１０ｂの膜厚は、バリアメタル膜１０ａの膜厚と比べて非常に大きい。

次に、バリアメタル膜１０ａおよび銅膜１０ｂに対して、ＣＭＰ法を施す。これにより、第二の層間絶縁膜９を再び露出させ、第二のコンタクトホールには、第二のコンタクトプラグ１０が形成される（図４８）。図４８の構成に示すように、第二のコンタクトプラグ１０は、バリヤメタル１０ａと銅膜１０ｂの積層構造である。

図４８に示すように、第二のコンタクトプラグ１０は、第二の層間絶縁膜９を膜厚方向に貫通するように形成されている。したがって、第二のコンタクトプラグ１０の下面は、第一のコンタクトプラグ８の上面と電気的に接続される。なお、第二のコンタクトプラグ１０の図面水平方向の径は、開口部４１ａの図面水平方向の径よりも大きい。したがって、第二のコンタクトプラグ１０の下面の一部は、絶縁膜４１の上面にも接している（図４８参照）。

ここで、第二のコンタクトプラグ１０は、第一のコンタクトプラグ８が有する第一の電気抵抗率より小さい、第二の電気抵抗率を有する。なお、上記の通り、第二のコンタクトプラグ１０のほとんどが銅膜１０ｂで構成されている。

その後、実施の形態１と同様に、第二の層間絶縁膜９上に第三の層間絶縁膜１１を形成し、当該第三の層間絶縁膜１１に、銅配線１２を配設する（図４９）。ここで、銅配線１２の下面は、第二のコンタクトプラグ１２の上面と接続されている。

以上のように、本実施の形態では、少なくともゲート電極４を覆う絶縁膜４１を形成し、当該絶縁膜４１をエッチングストッパとして機能させて、第二の層間絶縁膜９のエッチング処理を実施している。つまり、当該絶縁膜４１をエッチングストッパとして機能させて、第二の層間絶縁膜９に第二のコンタクトホールを形成している。

したがって、第二の層間絶縁膜９において、大きな断面積を有する第二のコンタクトホールを形成することが可能となる。つまり、当該絶縁膜４１の存在により、第二のコンタクトホールがゲート電極４に至ることを防止できる。よって、第二のコンタクトホールの形成ズレを気にすることなく、大きな断面積を有する第二のコンタクトホールを、第二の層間絶縁膜１０内に形成できる。

したがって、当該第二のコンタクトホール内に第二のコンタクトプラグ１０を形成することにより、第一のコンタクトプラグ８の上面全体と接触する第二のコンタクトプラグ１０を形成できる。つまり、第一のコンタクトプラグ８と第二のコンタクトプラグ１０との接触抵抗をより削減できる。

また、たとえ第二のコンタクトホールがズレて、ゲート電極４の上方においても形成されたとしても、絶縁膜４１の存在により、第二のコンタクトプラグ１０とゲート電極４とは絶縁される。つまり、望まない、第二のコンタクトプラグ１０とゲート電極４との短絡を防止できる。

また、図示していないが、図４９において絶縁膜４１の下方においても配線等が配設されているとする。当該構成の場合にも、当該配線等は、絶縁膜４１により覆われているので、第二のコンタクトホールの位置ずれを気にせず、大きな断面積を有する当該第二のコンタクトホールを形成できる。つまり、上記位置ずれが発生し、配線等の上方に第二のコンタクトホールが形成されたとしても、絶縁膜４１の存在により、望まない、第二のコンタクトプラグ１０と当該配線等との短絡を防止できる。

＜実施の形態７＞
上記各実施の形態および後述する実施の形態（特に、ゲート電極の構成を限定すること無ければ）では、ゲート電極がフルシリサイドゲート電極である場合について言及している。本実施の形態では、ゲート電極の一部がメタルで構成されている場合について言及する。

図５０は、本実施の形態に係る半導体装置の構成を示す断面図である。

図５０に示すように、ゲート絶縁膜３上には、ゲート電極（第一のゲート電極と把握できる）が形成されている。本実施の形態では、ゲート電極は、メタル導電層４Ｍと絶縁膜４１Ｍとが当該順に積層した積層構造である。つまり、本実施の形態では、ゲート構造とは、ゲート絶縁膜３、メタル導電層４Ｍ、および絶縁膜４１Ｍが当該順に積層された積層体のことである。

ここで、メタル導電層４Ｍとして、たとえばＴｉＮとＷとの積層膜を採用できる。また、絶縁膜４１Ｍはシリコン窒化膜であり、第二の層間絶縁膜９との間でエッチング選択比を有する絶縁膜である。

つまり、エッチング処理により、第二の層間絶縁９に第二のコンタクトホールが形成される。当該絶縁膜４１Ｍは、当該第二のコンタクトホールの形成の際に、エッチングストッパとして機能する。また、当該絶縁膜４１Ｍは、製造工程中において、メタル導電層４Ｍを汚染から保護するマスクとしても機能する。

なお、当該ゲート電極の構成以外の図５０の構成は、図１に示した構成と同じである。したがって、ここでの図５０の他の構成の詳細な説明は、省略する。

本実施の形態に係る半導体装置は、実施の形態１で説明した効果に加えて、以下の効果も有する。

つまり、メタル導電層４Ｍ上に、第二のコンタクトホールの形成の際にエッチングストッパーとして機能する絶縁膜４１Ｍが形成されている。つまり、第二のコンタクトホールの底面は、絶縁膜４１Ｍの上面に形成される。したがって、第二のコンタクトホールの形成の際に、リソグラフィーのアライメントずれが発生したとしても、最終的に、第二のコンタクトプラグ９がメタル導電層４Ｍに接続されることを防止できる。よって、大きな断面積を有する第二のコンタクトホールを、第二の層間絶縁膜１０内に形成できる。したがって、第一のコンタクトプラグ８の上面全体と接触する第二のコンタクトプラグ１０を形成できる。つまり、第一のコンタクトプラグ８と第二のコンタクトプラグ１０との接触抵抗をより削減できる。

なお、第一の層間絶縁膜７の成膜後、上面の平坦化のためにＣＭＰ処理が実施される。この際、絶縁膜４１Ｍの上面を検出することにより、容易にＣＭＰ処理を止めることができる。つまり、絶縁膜４１Ｍをストッパーとして、第一の層間絶縁膜７のＣＭＰ処理を制御する。これにより、ゲート電極の上面（すなわち、ゲート構造の上面であり、より具体的には、絶縁膜４１Ｍ）と第一の層間絶縁膜７の上面とが面一となる構成を、簡単に作成することができる。

また、メタル導電層４Ｍとより上層の配線とを接続させるために、メタル導電層４Ｍに接続するビアを形成する場合には、当該ビアの形成・接続のために、絶縁膜４１Ｍには、開口部が形成される。

＜実施の形態８＞
本実施の形態に係る半導体装置の構成を示す断面図を図５１に示す。図５１の構成と図１の構成とは、下記の点において相違する。

つまり、実施の形態１では、ゲート電極は、フルシリサイドゲート電極であった。本実施の形態では、ゲート電極は、ポリシリコン膜４ｐｏと金属シリサイド膜６との積層構造である。なお、実施の形態１と同様に、当該積層構造のゲート電極は、ゲート絶縁膜３上に形成されている。ここで、本実施の形態では、ゲート構造は、ゲート絶縁膜３、ポリシリコン膜４ｐｏ、および金属シリサイド膜６が当該順に積層した積層体のことである。

また、本実施の形態では、サイドウォール膜ＳＷが形成されたゲート電極を覆うように、半導体基板１上に、絶縁膜６１が形成されている。より具体的には、絶縁膜６１は、半導体基板１の表面内に形成されたソース・ドレイン領域（電極領域）５上にも形成されている。当該絶縁膜６１は、半導体基板１の上面内に形成されているトランジスタＴｒのチャネル領域に、所定の歪を生じさせることが可能なストレス絶縁膜である。

また、絶縁膜６１はシリコン窒化膜であり、第二の層間絶縁膜９との間でエッチング選択比を有する絶縁膜である。つまり、エッチング処理により、第二の層間絶縁膜９に第二のコンタクトホールが形成される。絶縁膜６１は、当該第二のコンタクトホールの形成の際に、エッチングストッパとして機能する。

その他の図５１の構成は、図１の構成と同じである。したがって、図５１のその他の構成の説明は、ここでは省略する。

次に、本実施の形態に係る半導体装置の製造方法について説明する。

まず、図２〜６を用いて説明した工程と同様の工程を実施する。ここで、本実施の形態では、実施の形態１と異なり、ポリシリコン膜４ｐｏ上にはハードマスクが形成されていない。つまり、上記工程の実施により本実施の形態では、図５２に示すように、半導体基板１上には、ゲート絶縁膜３を介して、ポリシリコン膜４ｐｏのみが形成される。なお、本実施の形態においても、ポリシリコン膜４ｐｏの両脇における半導体基板１の表面内には、多段構造のソース・ドレイン領域５が形成される。また、ポリシリコン膜４ｐｏの両側面には、多層構造のサイドウォール膜ＳＷが形成される。

次に、図５２に示した構造体において、露出した半導体基板１上面に形成された自然酸化膜（図示せず）を除去する。その後、図５２に示した構造体に対して、スパッタ法を施す。これにより、図５３に示すように、ポリシリコン膜４ｐｏを覆うように、半導体基板１上に、例えばニッケル等からなる金属膜２１を形成する。当該金属膜２１の膜厚は、例えば１０ｎｍ程度である。また、金属膜２１として、ニッケルの他に、Ｃｏ、Ｔｉ、Ｐｔ、Ｖ、Ｐｄ、Ｈｆ、Ｙｂ、Ｅｒや、前記において列記した金属を２つ以上含む合金を適用することもできる。

次に、金属膜２１に対して、さらにスパッタ法を施す。これにより、図５３に示すように、金属膜２１上に酸化防止用のＴｉＮ膜２２が形成される。当該ＴｉＮ膜２２の膜厚は、例えば１０ｎｍ程度である。

次に、周知のサリサイド法を施す。具体的に、図５３に示した構造体に対して、２５０℃〜４００℃の熱処理を施す。当該熱処理により、金属膜２１と半導体基板１の表面のシリコン、および金属膜２１とポリシリコン膜４ｐｏのシリコンとが各々反応する。当該反応後の様子を図５４に示す。図５４に示すように、ソース・ドレイン領域５の表面内およびポリシリコン膜４ｐｏの表面内に、各々金属シリサイド膜６が形成される。なお、シリサイド化しなかった金属膜２１とＴｉＮ膜２２とは、硫酸と過酸化水素水の混合液等により除去される（図５４）。

次に、図５４に示した構造体に対してＣＶＤ法を施す。これにより、図５５に示すように、ゲート構造を覆うように、半導体基板１上に、シリコン窒化膜から成る絶縁膜６１を形成する。より具体的に、当該絶縁膜６１は、ソース・ドレイン領域５上にも形成される。

ここで、絶縁膜６１は、例えば１５〜３０ｎｍ程度の膜厚を有する。また、ゲート構造の下方に形成されるチャネル領域に対して、歪を発生させるストレス絶縁膜として機能する。また、上記の通り、絶縁膜６１は、第二の層間絶縁膜９との間でエッチング選択比を有する絶縁膜である。つまり、エッチング処理により、第二の層間絶縁膜９に第二のコンタクトホールを形成する際に、絶縁膜６１はエッチングストッパとして機能する。

次に、図５５に示した構造体に対してＣＶＤ法を施す。これにより、絶縁膜６１上に、第一の層間絶縁膜７が形成される。当該第一の層間絶縁膜７は、シリコン酸化膜から成る。その後、第一の層間絶縁膜７に対してＣＭＰ 法を施す。これにより、図５６に示すように、第一の層間絶縁膜７が平坦化される。また、図５６に示すように、当該ＣＭＰ処理により、第一の層間絶縁膜７の上面から、絶縁膜６１の一部を露出させる。より具体的に、上記ＣＭＰ処理により、ゲート構造の上部に形成された絶縁膜６１を、第一の層間絶縁膜７の上面から露出させる。

次に、リソグラフィーおよびエッチングの組み合わせにより、第一の層間絶縁膜７および絶縁膜６１に、トレンチおよびコンタクトホールを形成する。ここで、トレンチおよびコンタクトホールは共に、第一の層間絶縁膜７の上面から半導体基板１の上面（より具体的には、ソース・ドレイン領域（電極領域）５）に至って、貫通して形成される。

なお、トレンチおよびコンタクトホールは共に、第一の層間絶縁膜７および絶縁膜６１を貫通して形成されている。よって、本明細書において、トレンチおよびコンタクトホールは共に、第一のコンタクトホールと称する。

次に、第一のコンタクトホールの底面から露出している部分に存在する自然酸化膜を除去する。その後、図５７に示すように、当該第一のコンタクトホール内に、第一のコンタクトプラグ８を形成する。ここで、第一のコンタクトプラグ８は共に、第一の電気抵抗率を有する。なお、第一のコンタクトプラグ８の形成方法は、実施の形態１で説明した第一のコンタクトプラグ８Ａ，８Ｂの形成方法と同じである。したがって、ここでは、第一のコンタクトプラグ８の詳細な形成方法の説明を省略する。

実施の形態１でも説明したように、第一のコンタクトプラグ８は共に、バリヤメタル８ａとタングステン膜８ｂの積層構造である。なお、上記の通り、第一のコンタクトプラグ８のほとんどがタングステン膜８ｂで構成されている。

図５７に示すように、第一のコンタクトプラグ８の形成の際に実施されるＣＭＰ処理により、第一の層間絶縁膜７の上面から、絶縁膜６１の一部（ゲート電極上における絶縁膜６１）および第一のコンタクトプラグ８の上面が露出する。つまり、第一の層間絶縁膜８の上面とゲート電極上における絶縁膜６１の上面とが、同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７および絶縁膜６１を貫通して形成される。なお、第一のコンタクトプラグ８は、ソース・ドレイン領域５と第一の層間絶縁膜７の上面に存在する部材とを電気的に接続する、コンタクトプラグとして機能する。

その後、第二の層間絶縁膜９、第二のコンタクトプラグ１０、第三の層間絶縁膜１１および銅配線１２を形成し、図５１に示す構造を有する半導体装置が完成する。

ここで、絶縁膜６１は、第二の層間絶縁膜９との間でエッチング選択比を有する絶縁膜である。したがって、エッチング処理により、第二の層間絶縁９に第二のコンタクトホールを形成する際には、絶縁膜６１はエッチングストッパとして機能する。たとえば、絶縁膜６１はシリコン窒化膜であり、シリコン酸化膜である第二の層間絶縁膜９に対してエッチング選択比を有する。したがって、所定のエッチングガス等を選択することにより、絶縁膜６１はエッチングストッパとして機能させることができる。

なお、第二のコンタクトプラグ１０は、上記第一の電気抵抗率より小さい第二の電気抵抗率を有する。また、実施の形態１でも説明したように、第二のコンタクトプラグ１０は、ほとんどが銅膜で構成されている。

以上のように、本実施の形態では、ゲート構造を覆うように、ソース・ドレイン領域５上にも、絶縁膜６１が形成される。ここで、当該絶縁膜６１は、第二の層間絶縁膜９との間でエッチング選択比を有する。また、当該絶縁膜膜６１は、トランジスタＴｒのチャネル領域に所定の歪を生じさせることが可能な、ストレス絶縁膜として機能する。

したがって、実施の形態７で説明した効果に加えて、チャネル領域において発生した歪に起因してトランジスタＴｒの駆動の向上させることができる。つまり、本実施の形態に係る一の絶縁膜６１を設けるだけで、リソグラフィーのアライメントずれを気にせず、径の大きな第二のコンタクトプラグ９を形成でき、さらに、トランジスタＴｒの駆動能力も向上させることができる。

なお、第一の層間絶縁膜７の成膜後、上面の平坦化のためにＣＭＰ処理が実施される。この際、ゲート電極上における絶縁膜６１の上面を検出することにより、容易にＣＭＰ処理を止めることができる。つまり、絶縁膜６１をストッパーとして、第一の層間絶縁膜７のＣＭＰ処理を制御する。これにより、ゲート電極上におけるゲート絶縁膜６１の上面と第一の層間絶縁膜７の上面とが面一となる構成を、簡単に作成することができる。

また、ゲート電極とより上層の配線とを接続させるために、ゲート電極に接続するビアを形成する場合には、当該ビアの形成・接続のために、絶縁膜６１には、開口部が形成される。

＜実施の形態９＞
上記各実施の形態では、第二の層間絶縁膜９はシリコン酸化膜であった。ところで、第二の層間絶縁膜９には、低電気抵抗率である第二の電気抵抗率を有する第二のコンタクトプラグ１０が形成される。

そこで、本実施の形態では、第二の層間絶縁膜９として、低比誘電率膜（ｌｏｗ−ｋ膜）を適用する。より具体的に、本実施の形態に係る第二の層間絶縁膜９は、ＦＳＧ（Ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ：比誘電率ｋ＝３．４〜３．６）が有する比誘電率よりも低い、比誘電率を有する。

第二の層間絶縁膜９として、たとえば、ＳｉＯＣ膜（炭素を添加したシリコン酸化膜）、ＳｉＣＯ膜（酸素を添加したＳｉＣ膜）、有機系高分子膜およびポーラスシリカのいずれかを含む膜を採用できる。なお、有機系高分子膜とは、ポリアリルエーテル系膜、ポリイミド系膜、パリレン系膜、テフロン（登録商標）系膜等である。また、ポーラスシリカ膜は、たとえばポーラスＭＳＱ膜（Ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）である。

ＳｉＯＣ膜の比誘電率は、２．７〜２．９程度である。ＳｉＣＯ膜の比誘電率は、３程度である。有機系高分子膜の比誘電率は、２．５〜３程度である。ＭＳＱ膜の比誘電率は、２．０〜２．５程度である。

なお、第二の電気抵抗率より高い第一の電気抵抗率を有する第一のコンタクトプラグ８が形成される第一の層間絶縁膜７として、上記低比誘電率膜を適用してもかまわない。しかし、第一の層間絶縁膜７には、ゲート電極が形成される。したがって、第一の層間絶縁膜７としては、ＳｉＯ２膜、ＦＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜（これらの膜の比誘電率は４程度）を適用する方が望ましい。

以上のように、本実施の形態では、第二の層間絶縁膜９は低比誘電率膜である。したがって、第二のコンタクトプラグ１０間の容量を低減することができる。これにより、第二のコンタクトプラグ１０における電気信号の遅延を抑制することができる。また、第二の層間絶縁膜９は低比誘電率膜であるので、当該第二の層間絶縁膜９の膜厚を薄く設定できる。つまり、第二の層間絶縁膜９に形成される第二のコンタクトプラグ１０の高さを、低く設定できる。よって、第二のコンタクトプラグ１０の電気抵抗をより低減できる。この観点からも、第二のコンタクトプラグ１０における電気信号遅延は抑制される。

なお、本願の各実施の形態において、第二のコンタクトプラグ１０を、平面視において離れて形成されている部材間を電気的に接続する、配線としても機能させても良い。つまり、図５８に示すように、第二のコンタクトプラグ１０の一部分１０Ｌは、第二の層間絶縁膜９内において平面視方向に延設されている。そして、当該一部分１０Ｌを有する第二のコンタクトプラグ１０により、平面視において離れて形成されている第一のコンタクトプラグ８と銅配線１２とが電気的に接続される。

しかしながら、第二のコンタクトプラグ１０を配線として機能させる構成は、本実施の形態のように、第二の層間絶縁膜９が低比誘電率膜である場合により効果的である。なぜなら、本実施の形態では、第二のコンタクトプラグ１０における電気信号遅延を抑制できるからである。また、第二のコンタクトプラグ１０を配線としても機能させることにより、デバイス設計の自由度を向上させることもできる。

なお、第二の層間絶縁膜９には、銅膜を主要素とする第二のコンタクトプラグ１０が形成される。したがって、銅の第二の層間絶縁膜９への拡散をより抑制できる構成が望ましい。たとえば、第二の層間絶縁膜９を、銅拡抑制効果のあるＳｉＣＮ膜と上記低比誘電率膜との積層膜を用いることが、銅拡散防止の観点からより望ましい。

＜実施の形態１０＞
本実施の形態に係る半導体装置の構成を示す断面図を、図５９に示す。図５９に示すように、本実施の形態では、第一のコンタクトプラグ８の上面は、窪んだ部分（シーム部）８ｓを有している。そして、当該窪んだ部分８ｓが充填されるように、第二のコンタクトプラグ１０が形成される。その他の構成は、上記実施の形態（より具体的に、図２０の構成）と同じである。したがって、ここでの当該その他の構成の説明は省略する。

たとえば、図２０を含む他の構成、つまり第一のコンタクトプラグ８の上面を平坦とする場合には、次のような形成方法を採用する。つまり、完全に第一のコンタクトホール形状が埋め込まれるように、膜厚のタングステン膜８ｂを形成する。つまり、タングステン膜８ｂの上面において、第一のコンタクトホールの形状に起因した窪みが無くなる程度まで、厚膜のタングステン膜８ｂを形成する。その後、ＣＭＰ処理により、タングステン膜８ｂ等を研磨し、平坦化処理実施する。

これに対して、本実施の形態では、たとえば次の方法を採用する。

第一のコンタクトホール内にタングステン膜（導電材料と把握できる）８ｂを埋め込み際に、タングステン膜８ｂの膜厚を、たとえば第一のコンタクトホールを埋め込むのに必要な膜厚（即ちホールの半分から半分の２０％増し程度の膜厚）に設定する。つまり、前述方法より、薄膜のタングステン膜８ｂを第一のコンタクトホール内に充填する。これにより、図６０に示すように、タングステン膜８ｂの上面に、窪み部分（シーム部）ｒ１が形成される。なお、図６０では図面簡略化のため、バリアメタル膜８ａ、金属シリサイド膜６およびソース・ドレイン領域５等は、図示を省略している。

次に、タングステン膜８ｂに対して、研磨量を調整したＣＭＰ処理を施す。または、タングステン膜８ｂに対して、ドライエッチング処理を施す。これにより、上面に窪んだ部分（シーム部）８ｓを有する第一のコンタクトプラグ８が形成される（図５９）。

その後、当該窪んだ部分８ｓを充填するように、バリアメタル膜１０ａおよび銅膜１０ｂを形成する。これにより、図５９に示すように、第二のコンタクトプラグ１０の下面を、上記窪んだ部分８ｓと接続させることができる。

以上のように、本実施の形態では、第一のコンタクトプラグ８の上面は、窪んだ部分８ｓを有している。そして、当該窪んだ部分８ｓが充填されるように、第二のコンタクトプラグ１０が形成される。

したがって、第一のコンタクトプラグ８と第二のコンタクトプラグ１０との接触面積が増大する。よって、両コンタクトプラグ８，１０間における界面抵抗を低減することができる。

＜実施の形態１１＞
本実施の形態に係る半導体装置の構成断面図を、図６１に示す。ここで、図６１の左右方向は、ゲート長方向であり、図６１の表裏方向は、ゲート幅方向である。

図６１に示すように、本実施の形態では、半導体基板１の上面に、第一のゲート電極４ｌと第二のゲート電極４ｒとが形成されている。ここで、第一のゲート電極４ｌは、第一のゲート絶縁膜３ｌを介して、半導体基板１上に形成されている。また、第二のゲート電極４ｒは、第二のゲート絶縁膜３ｒを介して、半導体基板１上に形成されている。第一のゲート電極４ｌと第一のゲート絶縁膜３ｌとで、ゲート構造Ｇｌが構成される。第二のゲート電極４ｒと第二のゲート絶縁膜３ｒとで、ゲート構造Ｇｒが構成される。なお、各ゲート構造Ｇｌ，Ｇｒの両側面には、サイドウォール膜ＳＷが形成されている。

なお、第一のゲート電極４ｌは、一方のトランジスタの構成要素である、他方、第二のゲート電極４ｒは、他方のトランジスタの構成要素である。

また、本実施の形態では、第一のコンタクトプラグ８ＣＬは、配線としても機能する。つまり、当該第一のコンタクトプラグ８ＣＬは、ソース・ドレイン領域（図６１において図示せず）と第二のコンタクトプラグ１０とを接続している。さらに、第一のコンタクトプラグ８ＣＬは、第一の層間絶縁膜７内において、ゲート幅方向に延設された部分を少なくと有する配線としても機能する。つまり、断面視における、ゲート電極４ｌ，４ｒの配列方向とは垂直な方向に、第一のコンタクトプラグ８ＣＬの一部が延設されている。

第一のコンタクトプラグ８ＣＬは、第一のゲート電極４ｌと第二のゲート電極４ｒとの間に形成されている。より具体的には、第一のコンタクトプラグ８ＣＬの一方の側面は、第一のゲート電極４ｌの側面に形成されたサイドウォール膜ＳＷと直接接している。また、第一のコンタクトプラグ８ＣＬはの他方の側面は、第二のゲート電極４ｒの側面に形成されたサイドウォール膜ＳＷと直接接している。

なお、実施の形態１と同様に、本実施の形態においても、第一のコンタクトプラグ８ＣＬは、バリアメタル膜８ａとタングステン膜８ｂとから構成されている。また、第一のコンタクトプラグ８ＣＬは、実施の形態１と同様に、第二のコンタクトプラグ１０が有する第二の電気抵抗率よりも高い、第一の電気抵抗率を有する。

図６１では、図面簡略化のため、ソース・ドレイン領域５および素子分離絶縁膜２は、省略している。また、第一のコンタクトプラグ８ＣＬ以外の構成（たとえば、各層間絶縁膜７，９，１１、第二のコンタクトプラグ１０および銅配線１２等）は、実施の形態１で説明した構成と同じである。したがって、これらの構成の説明は、ここでは省略する。

たとえば、ゲート電極４ｌ，４ｒ間の間隔が非常に狭くなると、当該ゲート電極４ｌ，４ｒ間の半導体基板１の表面内に形成される金属シリサイド膜６が薄膜する。そうすると、金属シリサイド膜６の高抵抗化または、凝集により当該金属シリサイド膜６の断線が発生する可能性が高くなる。

これに対して、本実施の形態では、第一のコンタクトプラグ８ＣＬは、第一のゲート電極４ｌと第二のゲート電極４ｒとの間に形成されている。さらに、第一のコンタクトプラグ８ＣＬは、断面図におけるゲート電極４ｌ，４ｒの配列方向とは垂直な方向に、延設される配線としても機能する。

したがって、抵抗値が低抵抗で安定しており、断線が起こらない狭ゲート間配線を得ることができる。

＜実施の形態１２＞
本実施の形態に係る半導体装置の構成断面図を、図６２に示す。

図６２に示すように、本実施の形態では、半導体基板１の上面に、第一のゲート電極４ｏと第二のゲート電極４ｆとが形成されている。ここで、第一のゲート電極４ｏは、第一のゲート絶縁膜３ｏを介して、半導体基板１上に形成されている。また、第二のゲート電極４ｆは、第二のゲート絶縁膜３ｆを介して、半導体基板１（図６２の断面状態では素子分離絶縁膜２）上に形成されている。第一のゲート電極４ｏと第一のゲート絶縁膜３ｏとで、ゲート構造Ｇｏが構成される。第二のゲート電極４ｆと第二のゲート絶縁膜３ｆとで、ゲート構造Ｇｆが構成される。なお、各ゲート構造Ｇｏ，Ｇｆの両側面には、サイドウォール膜ＳＷが形成されている。

つまり、図６２に示すように、半導体基板１には、二つのトランジスタが形成されている。第一のゲート電極４ｏは、一方のトランジスタの構成要素である、他方、第二のゲート電極４ｆは、他方のトランジスタの構成要素である。なお、図６２の断面図では、ゲート長方向のゲート電極４ｏが図示されており、ゲート幅方向のゲート電極４ｆが図示されている。

実施の形態１と同様に、第一のコンタクトプラグ８Ｓは、ソース・ドレイン領域５（より具体的には、金属シリサイド膜６）と第二のコンタクトプラグ１０Ｓとを、電気的に接続している。具体的に、第一のコンタクトプラグ８Ｓの底面は、ソース・ドレイン領域５に形成された金属シリサイド膜６と電気的に接続する。他方、第一のコンタクトプラグ８Ｓの上面は、第二のコンタクトプラグ１０Ｓの底面と電気的に接続する。

また、本実施の形態では、第一のコンタクトプラグ８Ｓは、第一のゲート電極４ｏと第二のゲート電極４ｆとの間に形成されている。より具体的には、第一のコンタクトプラグ８Ｓの一方の側面は、第一のゲート電極４ｏの側面に形成されたサイドウォール膜ＳＷと直接接している。また、第一のコンタクトプラグ８Ｓはの他方の側面は、第二のゲート電極４ｆの側面に形成されたサイドウォール膜ＳＷと直接接している。

なお、実施の形態１と同様に、本実施の形態においても、第一のコンタクトプラグ８Ｓは、バリアメタル膜８ａとタングステン膜８ｂとから構成されている。また、第一のコンタクトプラグ８Ｓは、実施の形態１と同様に、第二のコンタクトプラグ１０が有する第二の電気抵抗率よりも高い、第一の電気抵抗率を有する。

第二のコンタクトプラグ１０Ｓは、第一のコンタクトプラグ８Ｓ、第二のゲート電極４ｆおよび銅配線１２と電気的に接続している。具体的に、第二のコンタクトプラグ１０Ｓの底面は、第一のコンタクトプラグ８Ｓの上面および第二のゲート電極４ｆの上面と電気的に接続している。また、第二のコンタクトプラグ１０Ｓの上面は、銅配線１２の底面と電気的に接続している。

なお、実施の形態１と同様に、本実施の形態においても、第二のコンタクトプラグ１０Ｓは、バリアメタル膜１０ａと銅膜１０ｂとから構成されている。また、第二のコンタクトプラグ１０Ｓは、実施の形態１と同様に、第一のコンタクトプラグ８Ｓが有する第一の電気抵抗率よりも低い、第二の電気抵抗率を有する。

本実施の形態では、第一のコンタクトプラグ８Ｓと第二のコンタクトプラグ１０Ｓとで、一方のトランジスタが有するソース・ドレイン領域５と他方のトランジスタが有するゲート電極４ｆとを電気的に接続するシェアードコンタクトが構成されている。

図６２における上記以外の構成（たとえば、ソース・ドレイン領域５、各層間絶縁膜７，９，１１および銅配線１２等）は、実施の形態１で説明した構成と同じである。したがって、これらの構成の説明は、ここでは省略する。

たとえば、第一のコンタクトプラグ８Ｓおよび第二のコンタクトプラグ１０Ｓのように、コンタクトプラグが分割されて形成されていない構成では、次のような問題が生じることがあった。

図６３に示すように、層間絶縁膜７０内にコンタクトプラグ７２を形成する際に、アライメントずれが生じたとする。そして、これにより、コンタクトプラグ７２が、設計段階の位置よりも、第二のゲート電極４ｆ側にズレて形成されたとする。この場合、コンタクトプラグ７２の底面と接続されるのは、第二のゲート電極４ｆの上面および当該第二のゲート電極４ｆの側面に形成されたサイドウォール膜ＳＷのみである。つまり、この場合、コンタクトプラグ７２の底面は、ソース・ドレイン領域５とは電気的に接続されなくなる。

これに対して、本実施の形態では、コンタクトプラグは分割して形成されている。第一のコンタクトプラグ８Ｓは、第一のゲート電極４ｏと第二のゲート電極４ｆとの間に形成されている。そして、第二のコンタクトプラグ１０Ｓの底面は、第一のコンタクトプラグ８Ｓの上面および第二のゲート電極４ｆの上面と電気的に接続する。

したがって、第二のコンタクトプラグ１０Ｓが、設計段階の位置よりも、第二のゲート電極４ｆ側に多少ズレて形成されたとしても、第二のコンタクトプラグ１０Ｓの底面を、第二のゲート電極４ｆと第一のコンタクトプラグ８Ｓの上面とに接続させることができる。つまり、第二のコンタクトプラグ１０Ｓの形成の際にアライメントズレが発生したとしても、第二のコンタクトプラグ１０Ｓの底面が第一のコンタクトプラグ８Ｓの上面と接続されない事態を抑制することができる。

図６４から分かるように、第二のコンタクトプラグ１０Ｓの形成の際、サイドウォール膜ＳＷの膜厚分（３０ｎｍ程度）のアライメントズレが許容される。図６４は、アライメントずれの発生した状態を示している。図６４では、平面視において、第二のコンタクトプラグ１０Ｓの端部１０Ｓｅが、ゲート電極４ｆの側面に形成されたサイドウォール膜ＳＷの上に位置している。このような場合においても、第二のコンタクトプラグ１０Ｓの底部が、第一のコンタクトプラグ８Ｓの上面と接していることが理解できる。

なお、ゲート構造Ｇｆが、ゲート電極４ｏのゲート長方向の延長線上に配置されないケースもある。このようなケースでは、第一のコンタクトプラグ８Ｓを第一の層間絶縁膜７内において延設し、配線として機能させれば良い。

上記各実施の形態に記載した発明は、コンタクトプラグを有する半導体装置全般に適用できる。特に、４５ｎｍ以降の高集積な、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等で、上記各実施の形態に記載した発明は有効的である。

実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための平面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の効果を説明するための断面図である。 実施の形態１に係る半導体装置の他の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための平面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための平面図である。 実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための平面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態６に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態７に係る半導体装置の構成を示す断面図である。 実施の形態８に係る半導体装置の構成を示す断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態９に係る半導体装置の構成を示す断面図である。 実施の形態１０に係る半導体装置の構成を示す断面図である。 実施の形態１０に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１１に係る半導体装置の構成を示す断面図である。 実施の形態１２に係る半導体装置の構成を示す断面図である。 実施の形態１２に係る半導体装置の効果を説明するための断面図である。 実施の形態１２に係る半導体装置の効果を説明するための断面図である。

符号の説明

１ 半導体基板、２ 素子分離絶縁膜、３，３ｎ，３ｐ，３ｌ，３ｒ，３ｆ，３ｏ ゲート絶縁膜、４，４ｎ，４ｐ，４ｌ，４ｒ，４ｆ，４ｏ ゲート電極、５，５ｎ，５ｐ ソース・ドレイン領域（電極領域）、４Ｍ メタル導電層、４ｐｏ ポリシリコン膜、６ 金属シリサイド膜、７ 第一の層間絶縁膜、７ａ，７ｄ 第一のコンタクトホール、７ｍ 第一の開口部、７ｆ 第二の開口部、８，８Ａ，８Ｂ，８Ｎ，８Ｐ，８ＣＬ，８Ｓ，１８ 第一のコンタクトプラグ、８ａ，１０ａ，１２ａ，８ｓｎ，８ｔ バリアメタル膜、８ｂ タングステン膜、８ｓ 窪んだ部分、９ 第二の層間絶縁膜、９ａ 第二のコンタクトホール、１０，１０Ｓ 第二のコンタクトプラグ、１０ｂ，１２ｂ 銅膜、１０Ｌ 第二のコンタクトプラグ１０の一部分、１１ 第三の層間絶縁膜、１２ 銅配線、３１ 局所配線、４１，４１Ｍ，６１ 絶縁膜、４１ａ 開口部、１００ ＮＭＩＳ形成領域、２００ ＰＭＩＳ形成領域、Ｇ１，Ｇ２，Ｇｎ，Ｇｐ，Ｇｌ，Ｇｒ，Ｇｆ，Ｇｏ ゲート構造、Ｌａ サイドウォール膜と接する部分の一方のコンタクトプラグの長さ、Ｌｂ サイドウォール膜と接する部分の他方のコンタクトプラグの長さ、Ｌｓ ゲート幅方向の第一の電極領域の長さ、Ｌｔ ゲート幅方向の第二の電極領域の長さ、ＳＷ，ＳＷａ，ＳＷｐ サイドウォール膜、Ｔｒ１，Ｔｒ２，Ｔｒｎ，Ｔｒｐ トランジスタ。

Claims (25)

1. 半導体基板と、
   前記半導体基板の上に形成された第一のゲート電極と、前記半導体基板の表面内に形成された電極領域とを有するトランジスタと、
   上面が、前記第一のゲート電極の上面と同じ高さ位置である、第一の層間絶縁膜と、
   前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、
   前記第一の層間絶縁膜の膜厚方向に貫通して形成され、下面において前記電極領域と電気的に接続され、第一の電気抵抗率を有する、第一のコンタクトプラグと、
   前記第二の層間絶縁膜の膜厚方向に貫通して形成され、下面において前記第一のコンタクトプラグの上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する、第二のコンタクトプラグとを、備えている、
   ことを特徴とする半導体装置。
2. 前記第一のコンタクトプラグは、前記第一の層間絶縁膜内において、配線としても機能する、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第二のコンタクトプラグは、前記第二の層間絶縁膜内において、配線としても機能する、
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記半導体基板上に形成された第二のゲート電極と、
   前記第二の層間絶縁膜内において形成され、前記第一のコンタクトプラグと前記第二のゲート電極とを電気的に接続する、局所配線とを、さらに備えている、
   ことを特徴とする請求項２に記載の半導体装置。
5. 前記電極領域は、
   第一の電極領域および第二の電極領域であり、
   前記第一のコンタクトプラグは、
   前記第一の電極領域と電気的に接続する一方のコンタクトプラグ、および前記第二の電極領域と電気的に接続する他方のコンタクトプラグであり、
   前記第一のゲート電極の両側面に形成されたサイドウォール膜を、
   さらに備えており、
   前記第一の電極領域および前記第二の電極領域は、
   前記第一のゲート電極の一方脇および前記第一のゲート電極の他方脇における前記半導体基板の表面内に、各々形成されており、
   前記一方のコンタクトプラグの一の側面部は、
   前記第一のゲート電極の一方の側面部に形成された前記サイドウォール膜と直接、接触しており、
   前記他方のコンタクトプラグの一の側面部は、
   前記第一のゲート電極の他方の側面部に形成された前記サイドウォール膜と直接、接触しており、
   前記一方のコンタクトプラグと前記他方のコンタクトプラグとは、
   前記サイドウォール膜が形成された前記第一のゲート電極により、電気的に絶縁されている、
   ことを特徴とする請求項１に記載の半導体装置。
6. 平面視における、前記サイドウォール膜と接する部分の前記一方のコンタクトプラグの長さは、
   平面視における、前記第一のゲート電極のゲート幅方向の前記第一の電極領域の長さ、以上であり、
   平面視における、前記サイドウォール膜と接する部分の前記他方のコンタクトプラグの長さは、
   平面視における、前記第一のゲート電極のゲート幅方向の前記第二の電極領域の長さ、以上である、
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記トランジスタは、
   ＮＭＩＳトランジスタであり、
   前記第一のコンタクトプラグの底部には、
   Ｙｂ，Ｔａ，Ｃｒ，Ｚｒ，Ｅｕ，Ｇｄ，Ｄｙ，Ｅｒ，Ｈｆ，Ｙ，Ｌａ，ＶおよびＨｏの何れかの導電体が、少なくとも含まれている、
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記トランジスタは、
   ＰＭＩＳトランジスタであり、
   前記第一のコンタクトプラグの底部には、
   Ｐｔ，Ｒｕ，Ｐｄ，Ｉｒ，Ｎｉ，ＭｕおよびＲｈの何れかの導電体が、少なくとも含まれている、
   ことを特徴とする請求項１に記載の半導体装置。
9. 前記第一のゲート電極上に形成され、前記第二の層間絶縁膜との間でエッチング選択比を有する絶縁膜を、さらに備えている、
   ことを特徴とする請求項１に記載の半導体装置。
10. 半導体基板と、
    前記半導体基板の上に形成されたゲート電極と、前記半導体基板の表面内に形成された電極領域とを有するトランジスタと、
    前記ゲート電極を覆うように、前記電極領域上に形成される絶縁膜と、
    上面が、前記ゲート電極上における前記絶縁膜の上面と同じ高さ位置である、第一の層間絶縁膜と、
    前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、
    前記第一の層間絶縁膜の膜厚方向に貫通して形成され、下面において前記電極領域と電気的に接続され、第一の電気抵抗率を有する、第一のコンタクトプラグと、
    前記第二の層間絶縁膜の膜厚方向に貫通して形成され、下面において前記第一のコンタクトプラグの上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する、第二のコンタクトプラグとを、備えており、
    前記絶縁膜は、
    前記第二の層間絶縁膜との間でエッチング選択比を有し、前記トランジスタのチャネル領域に所定の歪を生じさせることが可能である、
    ことを特徴とする半導体装置。
11. 前記第一のゲート電極は、
    フルシリサイドゲート電極である、
    ことを特徴とする請求項１に記載の半導体装置。
12. 前記第一のゲート電極は、
    メタル導電層と、
    前記メタル導電層上に形成された、前記第二の層間絶縁膜との間でエッチング選択比を有する絶縁膜とを、備えている、
    ことを特徴とする請求項１に記載の半導体装置。
13. 前記第一のコンタクトプラグは、
    タングステン、タンタル、チタン、ルテニウムおよび、これらの窒化物、酸化物、珪化物の、いずれかを主成分として含んでおり、
    前記第二のコンタクトプラグは、
    銅、アルミニウム、ロジウム、ルテニウム、銀の、いずれかを主成分として含んでいる、
    ことを特徴とする請求項１に記載の半導体装置。
14. 前記第二の層間絶縁膜は、
    ＦＳＧが有する比誘電率よりも低い、比誘電率を有する、
    ことを特徴とする請求項１に記載の半導体装置。
15. 前記第二の層間絶縁膜は、
    ＳｉＯＣ、ＳｉＣＯ、有機系高分子およびポーラスシリカのいずれかを含む、
    ことを特徴とする請求項１４に記載の半導体装置。
16. 前記第一のコンタクトプラグの上面は、
    窪んだ部分を有しており、
    前記窪んだ部分が充填されるように、前記第二のコンタクトプラグが形成される、
    ことを特徴とする請求項１に記載の半導体装置。
17. 前記半導体基板上に形成された第二のゲート電極を、
    さらに備えており、
    前記第一のコンタクトプラグは、
    前記第一のゲート電極と前記第二のゲート電極との間に形成されており、前記第一の層間絶縁膜において延設される前記配線としても機能する、
    ことを特徴とする請求項２に記載の半導体装置。
18. 前記半導体基板上に形成された第二のゲート電極を、
    さらに備えており、
    前記第一のコンタクトプラグは、
    前記第一のゲート電極と前記第二のゲート電極との間に形成されており、
    前記第二のコンタクトプラグの底面は、
    前記第一のコンタクトプラグ上面および前記第二のゲート電極の上面と電気的に接続している、
    ことを特徴とする請求項１に記載の半導体装置。
19. 半導体基板と、
    前記半導体基板の上に形成された第一のゲート電極と、前記半導体基板の表面内に形成された第一の電極領域とを有するＮＭＩＳトランジスタと、
    前記半導体基板の上に形成された第二のゲート電極と、前記半導体基板の表面内に形成された第二の電極領域とを有するＰＭＩＳトランジスタと、
    上面が、前記第一のゲート電極の上面および前記第二のゲート電極の上面と同じ高さ位置である、第一の層間絶縁膜と、
    前記第一の層間絶縁膜上に形成される第二の層間絶縁膜と、
    前記第一の層間絶縁膜の膜厚方向に貫通して形成される、第一のコンタクトプラグと、
    前記第二の層間絶縁膜の膜厚方向に貫通して形成され、下面において前記第一のコンタクトプラグの上面と電気的に接続され、前記第一のコンタクトプラグが有する電気抵抗率より低い電気抵抗率を有する、第二のコンタクトプラグとを、備えており、
    前記第一のコンタクトプラグは、
    下面において前記第一の電極領域と電気的に接続される、ＮＭＩＳ側コンタクトプラグと、
    下面において前記第二の電極領域と電気的に接続される、ＰＭＩＳ側コンタクトプラグと、であり、
    前記ＮＭＩＳ側コンタクトプラグの底部に形成される導電体は、
    前記ＰＭＩＳ側コンタクトプラグの底部に形成される導電体とは、異なる、
    ことを特徴とする半導体装置。
20. （Ａ）半導体基板の上に形成されたゲート電極と、前記半導体基板の表面内に形成された電極領域とを有する、トランジスタを形成する工程と、
    （Ｂ）上面が、前記ゲート電極の上面と同じ高さ位置である第一の層間絶縁膜を、前記半導体基板上に形成する工程と、
    （Ｃ）前記第一の層間絶縁膜の上面から前記電極領域に達する、第一のコンタクトホールを形成する工程と、
    （Ｄ）前記第一のコンタクトホール内に、第一の電気抵抗率を有する第一のコンタクトプラグを形成する工程と、
    （Ｅ）前記第一の層間絶縁膜上に、第二の層間絶縁膜を形成する工程と、
    （Ｆ）前記第二の層間絶縁膜の上面から前記第一のコンタクトプラグの上面に達する、第二のコンタクトホールを形成する工程と、
    （Ｇ）前記第二のコンタクトホール内に、前記第一の電気抵抗率より低い第二の電気抵抗率を有する第二のコンタクトプラグを形成する工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。
21. 前記工程（Ｃ）は、
    前記ゲート電極が開口内部に存する、一の前記第一のコンタクトホールを形成する工程であり、
    （Ｈ）前記ゲート電極の両側面に、サイドウォール膜を形成する工程を、
    さらに備えており、
    前記工程（Ｄ）は、
    （Ｄ−１）前記第一のコンタクトホールを充填し、前記ゲート電極を覆うように、前記第一の層間絶縁膜上に、導電体を形成する工程と、
    （Ｄ−２）前記導電体の上面を除去することにより、前記サイドウォール膜が形成された前記ゲート電極により絶縁された二つの前記第一のコンタクトプラグを、前記ゲート電極の両側面において、各々形成する工程とを、
    備えている、
    ことを特徴とする請求項２０に記載の半導体装置の製造方法。
22. （Ｉ）前記工程（Ｄ）の後に、前記ゲート電極の上面を覆うように、絶縁膜を形成する工程を、
    さらに備えており、
    前記工程（Ｅ）は、
    前記絶縁膜を覆うように、前記第一の層間絶縁膜上に前記第二の層間絶縁膜を形成する工程であり、
    前記工程（Ｆ）は、
    前記絶縁膜がエッチングストッパとして機能する条件で、前記第二の層間絶縁膜をエッチングすることにより、前記第二のコンタクトホールを形成する工程である、
    ことを特徴とする請求項２０に記載の半導体装置の製造方法。
23. （Ａ）半導体基板の上に形成されたゲート電極と、前記半導体基板の表面内に形成された電極領域とを有する、トランジスタを形成する工程と、
    （Ｂ）前記ゲート電極の上面を覆うように、前記電極領域上に、絶縁膜を形成する工程と、
    （Ｃ）上面が、前記ゲート電極上における前記絶縁膜の上面と同じ高さ位置である第一の層間絶縁膜を、前記半導体基板上に形成する工程と、
    （Ｄ）前記第一の層間絶縁膜の上面から前記電極領域に達する、第一のコンタクトホールを形成する工程と、
    （Ｅ）前記第一のコンタクトホール内に、第一の電気抵抗率を有する第一のコンタクトプラグを形成する工程と、
    （Ｆ）前記第一の層間絶縁膜上および前記絶縁膜上に、第二の層間絶縁膜を形成する工程と、
    （Ｇ）前記絶縁膜がエッチングストッパとして機能する条件で、前記第二の層間絶縁膜をエッチングすることにより、前記第二の層間絶縁膜の上面から前記第一のコンタクトプラグの上面に達する、第二のコンタクトホールを形成する工程と、
    （Ｈ）前記第二のコンタクトホール内に、前記第一の電気抵抗率より低い第二の電気抵抗率を有する第二のコンタクトプラグを形成する工程とを、備えており、
    前記絶縁膜は、
    前記トランジスタのチャネル領域に所定の歪を生じさせることが可能な、ストレス絶縁膜である、
    ことを特徴とする半導体装置の製造方法。
24. 前記工程（Ｄ）は、
    （Ｄ−１１）前記第一のコンタクトホールの形状に起因した窪みが上面に形成されるように、前記第一のコンタクトホール内に導電材料を形成する工程と、
    （Ｄ−１２）前記導電材料に対して、研磨処理またはドライエッチング処理を実施することにより、上面に窪んだ部分を有する前記第一のコンタクトプラグを、前記第一のコンタクトホール内に形成する工程とを、備えている、
    ことを特徴とする請求項２０に記載の半導体装置の製造方法。
25. （Ａ）半導体基板の上に形成された第一のゲート電極と、前記半導体基板の表面内に形成された第一の電極領域とを有する、ＮＭＩＳトランジスタを形成する工程と、
    （Ｂ）半導体基板の上に形成された第二のゲート電極と、前記半導体基板の表面内に形成された第二の電極領域とを有する、ＰＭＩＳトランジスタを形成する工程と、
    （Ｃ）上面が、前記第一のゲート電極の上面および前記第二のゲート電極の上面と同じ高さ位置である第一の層間絶縁膜を、前記半導体基板上に形成する工程と、
    （Ｄ）前記第一の電極領域が露出する第一の開口部を、前記第一の層間絶縁膜に形成する工程と、
    （Ｅ）前記第一の開口部を充填するように、底面が第一の導電体で構成されているＮＭＩＳ側コンタクトプラグを、第一のコンタクトプラグとして形成する工程と、
    （Ｆ）前記第二の電極領域が露出する第二の開口部を、前記第一の層間絶縁膜に形成する工程と、
    （Ｇ）前記第二の開口部を充填するように、底面が前記第一の導電体と異なる第二の導電体で構成されているＰＭＩＳ側コンタクトプラグを、前記第一のコンタクトプラグとして形成する工程と、
    （Ｈ）前記工程（Ｅ）および（Ｇ）の後に、前記第一の層間絶縁膜上に第二の層間絶縁膜を形成する工程と、
    （Ｉ）下面が前記第一のコンタクトプラグの上面と電気的に接続され、前記第一のコンタクトプラグが有する電気抵抗率より低い電気抵抗率を有する、第二のコンタクトプラグを前記第二の層間絶縁膜の膜厚方向に貫通して形成する工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。

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