JP2009038221A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセル領域以外の周辺領域に悪影響を与えることがない、磁気メモリ素子を有する半導体装置及びその製造方法を得る。
【解決手段】メモリセルにおいて、ビット線部ＢＬ１を含む層間絶縁膜４上の全面に絶縁膜１３が形成され、絶縁膜１３上に、平面視してビット線部ＢＬ１及び高透磁率膜１２の形成位置に対応する領域に高透磁率膜１４が形成される。高透磁率膜１４を含む絶縁膜１３上全面に層間絶縁膜１５が形成される。一方、周辺回路領域において、ビット線１０上を含む全面に絶縁膜１３が堆積される。絶縁膜１３上には層間絶縁膜１５が直接形成され、高透磁率膜１４は形成されない。
【選択図】図１

Description

この発明は、ＴＭＲ(Tunneling Magneto Resistance)等の磁気メモリ素子を有する半導体装置及びその製造方法に関する。

従来のＴＭＲ素子を有するＭＲＡＭのメモリセル部分の構造（その１）は、デジット線上に層間絶縁膜を介してＴＭＲ素子が構成される。デジット線の下層にはバリアメタル層が形成される。ＴＭＲ素子の上部電極となる金属膜上に選択的に形成された接続孔を介してビット線部が形成される。ＴＭＲ素子の側面から接続孔の側面にかけて層間絶縁膜が形成される。なお、ＴＭＲ素子は、ＭＴＪ（Magnetic Tunneling Junction）素子と呼ぶ場合もある。

ビット線部は、ビット線及びバリアメタル層から構成され、バリアメタル層はビット線の底面に加え、側面にも形成される。そして、ビット線部を覆って高透磁率膜が形成される。すなわち、高透磁率膜は、バリアメタル層の側面上並びにビット線の上面上に形成される。

従来のＴＭＲ素子を有するＭＲＡＭのメモリセル部分の構造（その２）は、例えば、特許文献１および特許文献２の磁気記憶装置として開示されている。

特許文献１および特許文献２に示すように、ビット線部は、ビット線及びバリアメタル層から構成され、バリアメタル層はビット線の底面に加え、側面にも形成される。そして、ビット線部及び層間絶縁膜上を覆って絶縁膜が形成される。すなわち、絶縁膜は、ビット線の上面及び層間絶縁膜上を含む全面に形成される。

さらに、絶縁膜を覆って高透磁率膜が形成され、高透磁率膜を含む全面に層間絶縁膜が堆積される。

特開２００６−３２７６２号公報 特表２００６−５１１９５６公報

従来のＭＲＡＭのメモリセル領域における、高透磁率膜に対するパターニング前の構造は高透磁率膜がビット線部の側面及び上面を含む全面に形成されている点を除き、従来の完成構造と同様である。

メモリセル領域は高透磁率膜のパターニング前の構造から従来の完成構造を得るべく加工する必要がある。しかし、ビット線部の側面及び上面のみを高透磁率膜が正確に覆うように形成することが困難であるという問題点があった。

加えて、高透磁率膜のパターニングの際、予めマスクの重ね合わせズレやパターニング加工時の寸法変動を考慮すると、配線となるビット線部の形成幅より大きな寸法で加工する必要がある。その結果、配線間スペースを拡げる必要が生じるため、メモリセルの集積度を低下させてしまうという問題点があった。

一方、周辺回路領域は、電気的に接続してはならない部分に形成されている高透磁率膜を除去する必要がある。なぜなら、高透磁率膜は導電性の金属であるからである。また、周辺回路領域において、コンタクトをとる必要がある部分上の高透磁率膜も、高透磁率膜のよる抵抗値変化の恐れを考慮して、除去する方が望ましい。

一方、配線は主として銅で形成される場合が多く、銅の腐食を考慮して配線の酸化膜との反応による腐食を防ぐべく高透磁率膜を配線上に残しておく方が望ましい。このように、周辺回路領域においても、高透磁率膜を選択的に除去する必要がある。

したがって、メモリセル領域のみならず、周辺回路領域おいても高透磁率膜を選択的に除去しなければならず、周辺回路領域において高透磁率膜を精度良く選択的に除去することは困難であるため、周辺回路の特性を劣化させる恐れ等、周辺回路に悪影響を与えているという問題点があった。

また、特許文献１および特許文献２のＭＲＡＭのメモリセル構造は、高透磁率膜とビット線部との間に絶縁膜が形成されているため、必然的にＴＭＲ素子と高透磁率膜との距離が離れることになり、ＴＭＲ膜の上面に大きな磁束を集中させることが困難となる問題点があった。

また、特許文献１および特許文献２のＭＲＡＭのメモリセル構造は、高透磁率膜のパターニングを行わずに全面に形成する構造であるため、高透磁率膜からの磁束のわきだし口をＴＭＲ素子の直上及びその近傍に配置することができない。このため、ビット線部の側面に設けられた高透磁率膜が収束させた磁束の大部分をＴＭＲ素子の直上及びその近傍に放出することができず、書込特性等の動作特性を劣化させてしまうという問題点があった。

加えて、従来のＭＲＡＭは、周辺回路領域においての考慮が何らなされていないという問題点があった。

この発明は上記問題点を解決するためになされたもので、メモリセル領域以外の周辺領域に悪影響を与えない構造の磁気メモリ素子を有する半導体装置及びその製造方法を得ることを本発明の一つの目的とする。

また、集積度の向上を図りながら磁気メモリ素子の良好な動作特性を維持した半導体装置及びその製造方法を得ることを本発明の他の目的とする。

この発明の一実施の形態によれば、メモリセル領域において、絶縁膜を介してビット線上に、平面視してビット線に対応する領域に形成される高透磁率膜を形成する。一方、周辺回路領域において、ビット線に対応する配線上に上記絶縁膜を形成する。この絶縁膜上には上記高透磁率膜は形成されない。

この実施の形態によれば、周辺回路領域においては上記絶縁膜上に上記高透磁率膜を形成しないため、メモリセル領域における上記高透磁率膜のパターニングの際、周辺回路領域に悪影響を与えることはない。

＜実施の形態１＞
（構造）
図１はこの発明における実施の形態１である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域及び周辺回路領域それぞれの構造を示す断面図である。図１において、(a) がメモリセル領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造を示し、(b) が周辺回路領域の断面構造を示している。

同図の(a) に示すように、メモリセル領域において、デジット線１上に層間絶縁膜３を介して、下層配線とＴＭＲ膜７を接続する引き出し配線となる金属膜６、ＴＭＲ膜７及び金属膜８からなる磁気メモリ素子であるＴＭＲ素子ＥＴ１が構成される。デジット線１の下層にはバリアメタル層２が形成される。ＴＭＲ素子ＥＴ１の上部電極となる金属膜８上に選択的に形成された接続孔９を介してビット線部ＢＬ１が形成される。ＴＭＲ膜７及び金属膜８の側面から接続孔９の側面にかけてシリコン窒化膜からなる層間絶縁膜５が形成される。

ビット線部ＢＬ１は、ビット線１０及びバリアメタル層１１から構成され、バリアメタル層１１はビット線１０の底面に加え、側面にも形成される。そして、ビット線部ＢＬ１の側面に高透磁率膜１２（第１の高透磁率膜）が形成される。すなわち、高透磁率膜１２は、バリアメタル層１１の側面に形成される。そして、ＴＭＲ素子ＥＴ１及びビット線部ＢＬ１を含む層間絶縁膜３上の全面にシリコン酸化膜などの層間絶縁膜４が形成される。層間絶縁膜４はその形成高さがビット線部ＢＬ１の形成高さと同程度となる。

そして、ビット線部ＢＬ１を含む層間絶縁膜４上の全面に所定の膜厚のシリコン窒化膜等の絶縁膜１３（メモリセル用第１の絶縁膜）が堆積され、絶縁膜１３上に高透磁率膜１４（第２の高透磁率膜）が選択的に形成される。なお、絶縁膜１３は、シリコン窒化膜の他に、ＳｉＣＮなど、銅の拡散を防止するとともに、シリコン酸化膜とのエッチング選択比が大きいもの、またはそれらの積層膜であってもよい。高透磁率膜１４は平面視してビット線部ＢＬ１及び高透磁率膜１２の形成位置に対応する領域に形成される。高透磁率膜１４を含む絶縁膜１３上全面に層間絶縁膜１５が形成される。なお、高透磁率膜には、残留磁化の非常に低い軟磁性体として、NiFe、NiFeMo、CoNbZr、CoFeNb、CoFeSiB、CoNbRu、CoNbZrMoCr、CoZrCrMoなどの合金、もしくはアモルファス合金を用いるのが好ましい。また、バリアメタル膜として、TaもしくはTaNを用いるのが好ましい。

次に、図１の(b) で示す実施の形態１のＭＲＡＭの周辺回路領域（メモリセル領域以外の周辺領域）の構造について説明する。同図に示すように、デジット線１に対応して同程度の形成高さに形成される配線４１と、ビット線部ＢＬ１に対応して同程度の形成高さに形成される配線４０とが 金属プラグ１６を介して電気的に接続されている。

なお、配線４１の側面にバリアメタル層４２、金属プラグ１６及び配線４０の側面及び配線４０の底面にバリアメタル層２４が形成される。さらに、バリアメタル層２４の側面及び底面（配線４１上を除く）に高透磁率膜２９が形成される。また、配線４１は層間絶縁膜４３内に選択的に形成され、金属プラグ１６は層間絶縁膜３，４内に選択的に形成され、配線４０は層間絶縁膜４内に選択的に形成される。

そして、配線４０、バリアメタル層２４及び高透磁率膜２９上を含む層間絶縁膜４上全面に所定の膜厚の絶縁膜１３（周辺領域用第１の絶縁膜）が堆積される。絶縁膜１３上には層間絶縁膜１５（周辺領域用第２の絶縁膜）が直接形成され、高透磁率膜１４は形成されない。

このように、実施の形態１のＭＲＡＭにおいては、メモリセル領域は絶縁膜１３を介して高透磁率膜１４を平面視してビット線部ＢＬ１（及び高透磁率膜１２）に対応する領域に形成し、周辺回路領域は高透磁率膜１４を形成することなく絶縁膜１３のみを形成した構造を呈している。すなわち、周辺回路領域において、絶縁膜１３上に全面に層間絶縁膜１５が直接形成されている。

（製造方法（第１の態様））
図２〜図４は実施の形態１のＭＲＡＭの製造方法の第１の態様を示す断面図である。以下、これらの図を参照して実施の形態１の製造方法の第１の態様を説明する。

これらの図において、(a) がメモリセル領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造を示し、(b) が周辺回路領域の断面構造を示している。

まず、図２に示すように、層間絶縁膜４３を形成後、層間絶縁膜４３に溝部（図示せず）を選択的に形成し、バリアメタル層、銅膜を埋め込んだ後、研磨処理により平坦化することにより、メモリセル領域（図２(a) ）にデジット線１及びバリアメタル層２、周辺回路領域（図２(b) ）に配線４１及びバリアメタル層４２を形成する。

さらに、層間絶縁膜３、金属膜６、ＴＭＲ膜７、金属膜８を堆積後、ＴＭＲ膜７及び金属膜８をパターニングし、その後、シリコン窒化膜からなる層間絶縁膜５をＴＭＲ膜７および金属膜８の側面を覆うように成膜して、層間絶縁膜３の一部及び金属膜６及び層間絶縁膜５をパターニングして、メモリセル領域にＴＭＲ素子ＥＴ１を得る。ここで、引き出し配線となる金属膜６は、層間絶縁膜５をマスクとして加工される。よって、ＴＭＲ膜７の側面にエッチング残渣やレジストなどの有機物が付着することによる特性劣化を防ぐことができる。

さらに、金属膜８上の層間絶縁膜５を選択的に貫通させた貫通孔に金属等を埋め込むことにより接続孔９を得た後、全面に層間絶縁膜４を形成する。

その後、層間絶縁膜４に対し、メモリセル領域に溝３１を形成するとともに、周辺回路領域に溝３２及びプラグ形成領域３３を形成する。

次に、図３の(a) に示すように、溝３１にバリアメタル層、高透磁率膜１２、バリアメタル層１１及びビット線１０（銅膜）の順に埋め込む。なお、ビット線１０を溝３１内への埋め込みは、銅膜を堆積後、研磨処理により平坦化する等により行う。また、説明の都合上、最初に埋め込んだバリアメタル層の図示を省略している。なお、高透磁率膜１２は溝３１内に埋め込み後、バリアメタル層１１の形成前にスパッタエッチングを行うことにより、溝３１の側面にのみ形成することができる。

同時に、図３の(b) に示すように、溝３２及びプラグ形成領域３３にバリアメタル層、高透磁率膜２９、バリアメタル層２４及び配線７０（銅膜）を埋め込む。なお、説明の都合上、最初に埋め込んだバリアメタル層の図示を省略している。

なお、高透磁率膜２９は高透磁率膜１２と同一材料で同時に形成され、バリアメタル層２４はバリアメタル層１１と同一材料で同時に形成され、配線７０がビット線１０と同一材料（銅）で同時に形成されるのが一般的である。

さらに、図３に示すように、メモリセル領域及び周辺回路領域の全面に絶縁膜１３及び高透磁率膜１４を順次堆積する。

その後、図４の(a) に示すように、メモリセル領域における高透磁率膜１４をエッチング等により選択的に除去し、平面視してビット線部ＢＬ１及び高透磁率膜１２に対応する絶縁膜１３上の領域のみに高透磁率膜１４を残存させる。

同時に、図４の(b) に示すように、周辺回路領域においてエッチング等により高透磁率膜１４を全て除去する。

その後、図４に示すように、メモリセル領域及び周辺回路領域の全面に層間絶縁膜１５を形成する。その結果、図１で示した構造の実施の形態１のＭＲＡＭを得ることができる。

（効果）
図５〜図７は図４で示す工程後の構造のバリエーションを示す断面図である。これらの図において、(a) がメモリセル領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造を示し、(b) が周辺回路領域の断面構造を示している。

図５及び図６に示すように、マスク位置ズレ等により、高透磁率膜１４の形成位置がずれたり（図５）、高透磁率膜１４の形成長が短くなったり（図６）する現象が生じても、周辺回路領域の高透磁率膜１４は全面除去するため、周辺回路領域に何ら悪影響を及ぼすことなく除去することができる。

また、図７に示すように、高透磁率膜１４の膜厚を高透磁率膜１２より厚く形成しても、周辺回路領域の高透磁率膜１４は全面除去するため、周辺回路領域に何ら悪影響を及ぼすことなく除去することができる。

上述したように、周辺回路領域における高透磁率膜１４は全面除去を行うため、メモリセル領域では、高透磁率膜によるＴＭＲへの磁場集中効果を効率的に得ることができるとともに、周辺回路領域に関し緻密なパターニングを行うマスクを必要とすることなく比較的容易にパターニングを行える。

図８は実施の形態１の製造方法の第１の態様における図３で示す工程後の状態を模式的に示した平面図である。同図に示すように、メモリセル領域及び周辺回路領域を含むＭＡＲＡＭ全体に高透磁率膜１４形成されている。

図９は実施の形態１の製造方法の第１の態様における図４で示す工程後の状態を模式的に示した平面図である。同図に示すように、メモリセル領域２１のみ高透磁率膜１４を残存させ、周辺回路領域２２及びコンタクトが必要なコンタクト領域２３を含む、メモリセル領域２１以外の全周辺領域において高透磁率膜１４が形成されることなく絶縁膜１３が露出している。

なお、コンタクト領域２３においては、大きなマスクパターンのマスクを用いて、コンタクト領域２３における絶縁膜１３を選択的に除去すれば良いため、容易に行える。

加えて、コンタクト領域２３における高透磁率膜１４は除去されているため、絶縁膜１３に対するエッチングを行うことにより、絶縁膜１３より下層の領域とのコンタクトをとることができ、製造工程の短縮化を図ることができる。

（製造方法（第２の態様））
図１０〜図１２は実施の形態１のＭＲＡＭの製造方法の第２の態様を示す断面図である。以下、これらの図を参照して実施の形態１の製造方法の第２の態様を説明する。これらの図において、(a) がメモリセル領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造を示し、(b) が周辺回路領域の断面構造を示している。

まず、図１０に示すように、図２で示した第１の態様の工程と同様、メモリセル領域（図１０(a) ）にデジット線１及びバリアメタル層２、周辺回路領域（図１０(b) ）に配線４１及びバリアメタル層４２を形成する。さらに、図２で示した第１の態様の工程と同様、メモリセル領域にＴＭＲ素子ＥＴ１及び接続孔９を得る。

その後、図２で示した第１の態様と同様、層間絶縁膜４に対し、メモリセル領域に溝３１を形成するとともに、周辺回路領域に溝３２及びプラグ形成領域３３を形成する。

そして、図１０の(b) に示すように、周辺回路領域において、プラグ形成領域３３内に金属プラグ１７を埋め込む。

次に、図１１の(a) に示すように、図３で示した第１の態様の工程と同様、溝３１にバリアメタル層、高透磁率膜１２、バリアメタル層１１及びビット線１０の順に埋め込む。

同時に、図１１の(b) に示すように、溝３２にバリアメタル層、高透磁率膜２９、バリアメタル層２４及び配線７０を埋め込む。なお、説明の都合上、最初に埋め込んだバリアメタル層の図示を省略している。

なお、高透磁率膜２９は高透磁率膜１２と同一材料で同時に形成され、バリアメタル層２４はバリアメタル層１１と同一材料で同時に形成され、配線７０がビット線１０と同一材料（銅）で同時に形成されるのが一般的である。

さらに、メモリセル領域及び周辺回路領域の全面に絶縁膜１３及び高透磁率膜１４を順次堆積する。

その後、図１２の(a) に示すように、メモリセル領域における高透磁率膜１４をエッチング等により選択的に除去し、平面視してビット線部ＢＬ１及び高透磁率膜１２に対応する絶縁膜１３上の領域にのみ高透磁率膜１４を残存させる。

同時に、図１２の(b) に示すように、周辺回路領域における高透磁率膜１４をエッチング等により全て除去する。

その後、図１２に示すように、メモリセル領域及び周辺回路領域の全面に層間絶縁膜１５を形成する。その結果、図１で示した構造と同様な実施の形態１のＭＲＡＭを得ることができる。ただし、金属プラグ１６及びその側面に形成されるバリアメタル層２４及び高透磁率膜２９が金属プラグ１７に置き換わる点が異なる。

（製造方法（第３の態様））
図１３〜図１５は実施の形態１のＭＲＡＭの製造方法の第３の態様を示す断面図である。以下、これらの図を参照して実施の形態１の製造方法の第３の態様を説明する。これらの図において、(a) がメモリセル領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造を示し、(b) が周辺回路領域の断面構造を示している。

まず、図１３に示すように、図２で示した第１の態様の工程と同様、メモリセル領域（図１３(a) ）にデジット線１及びバリアメタル層２、周辺回路領域（図１３(b) ）に配線４１及びバリアメタル層４２を形成する。さらに、図２で示した第１の態様の工程と同様、メモリセル領域にＴＭＲ素子ＥＴ１を得る。

ＴＭＲ素子ＥＴ１を得た後、金属膜８上の層間絶縁膜５を除去し、金属膜８の表面を露出させる。

その後、図２で示した第１の態様と同様、層間絶縁膜４に対し、メモリセル領域に溝３１を形成するとともに、周辺回路領域に溝３２及びプラグ形成領域３３を形成する。

次に、図１４の(a) に示すように、図３で示した第１の態様の工程と同様、溝３１にバリアメタル層、高透磁率膜１２、バリアメタル層１１及びビット線１０の順に埋め込む。

同時に、図１４の(b) に示すように、溝３２にバリアメタル層、高透磁率膜２９、バリアメタル層２４及び配線７０を埋め込む。

なお、高透磁率膜２９は高透磁率膜１２と同一材料で同時に形成され、バリアメタル層２４はバリアメタル層１１と同一材料で同時に形成され、配線７０がビット線１０と同一材料（銅）で同時に形成されるのが一般的である。

さらに、メモリセル領域及び周辺回路領域の全面に絶縁膜１３及び高透磁率膜１４を順次堆積する。

その後、図１５の(a) に示すように、メモリセル領域における高透磁率膜１４をエッチング等により選択的に除去し、平面視してビット線部ＢＬ１及び高透磁率膜１２に対応する絶縁膜１３上の領域にのみ高透磁率膜１４を残存させる。

同時に、図１５の(b) に示すように、周辺回路領域における高透磁率膜１４をエッチング等による全て除去する。

その後、図１５に示すように、メモリセル領域及び周辺回路領域の全面に層間絶縁膜１５を形成する。その結果、図１で示した構造と同様な実施の形態１のＭＲＡＭを得ることができる。ただし、接続孔９が省略され、ＴＭＲ素子ＥＴ１の金属膜８上にビット線部ＢＬ１が直接形成されている点が異なる。

このように、実施の形態１の製造方法の第３の態様では、ＴＭＲ素子ＥＴ１の上部電極である金属膜８上に直接ビット線部ＢＬ１を形成することにより、高透磁率膜１２及び高透磁率膜１４による磁場集中効果を高めた構造を得ることができる。

（バリエーション）
図１６〜図２０は図１で示したメモリセル構造のチップ上における位置を示す説明図である。

図１６に示すように、チップ８０内にチップ第１部分領域８１が存在し、図１７に示すように、チップ第１部分領域８１内にチップ第２部分領域８２が存在する。

さらに、図１８に示すように、チップ第２部分領域８２内にチップ第３部分領域８３が存在し、チップ第２部分領域８２の周辺にコンタクト部ＣＴ１が形成される。

そして、図１９に示すように、チップ第３部分領域８３内にメモリセル領域８４が存在し、その周囲に配線領域等が形成される。

さらに、図２０に示すように、メモリセル領域８４は複数のビット線ＢＬと複数のビット線ＢＬと平面視して垂直に交叉する複数のデジット線ＤＬとから構成され、ビット線ＢＬとデジット線ＤＬとの交点部分に図１で示した構造のＴＭＲ素子ＥＴ１が存在する。なお、メモリセル領域８４の周辺にもコンタクト部ＣＴ２が存在する。

図２１〜図２６は高透磁率膜１４の残す領域と除去する領域との第１のバリエーションを示す説明図である。以下、実施の形態１の製造方法の第１の態様を例に挙げて説明する。

図２１に示すように、製造方法の第１の態様の図３で示す工程後、チップ第２部分領域８２上を含むチップ上全面に高透磁率膜１４が形成されている。

その後、図２２に示すように、製造方法の第１の態様の図４で示す工程後、高透磁率膜１４はメモリセル領域８４上の領域のみ残存させ、他の領域は全て除去する。したががって、図２２のコンタクト部ＣＴ１のＡ−Ａ断面が図２５に示す構造、すなわち、図１の(b) の周辺回路領域と同様な構造となる。

図２３に示すように、メモリセル領域８４のビット線ＢＬ上のみに高透磁率膜１４が残存するようにパターニングされる。メモリセル領域８４の周辺に存在するコンタクト部ＣＴ２のＢ−Ｂ断面も、図２５に示す構造、すなわち、図１の(b) の周辺回路領域と同様な構造となる。

図２４に示すように、メモリ素子形成領域８５のＣ−Ｃ断面が図２６に示す構造、すなわち、図１の(a) のメモリセル領域の構造となる。すなわち、磁場集中効果が高い構造を得ることができる。

図２７〜図２９は高透磁率膜１４の残す領域と除去する領域との第２のバリエーションを示す説明図である。以下、実施の形態１の製造方法の第１の態様を例に挙げて説明する。

図２７に示すように、製造方法の第１の態様の図３で示す工程後、チップ第２部分領域８２上を含むチップ上全面に高透磁率膜１４が形成されている。

その後、図２８に示すように、製造方法の第１の態様の図４で示す工程後、高透磁率膜１４はメモリセル領域８４上の領域のみ残存させ、他の領域は全て除去する。

図２８に示すように、メモリセル領域８４のコンタクト部ＣＴ２及びその近傍領域のみ高透磁率膜１４を除去し、メモリセル領域８４の全メモリ素子形成領域を覆うように高透磁率膜１４を残存させる。

このように、メモリセル領域８４の全メモリ素子形成領域を覆う形状の高透磁率膜１４を得ることにより、メモリセル領域８４は比較的大きなパターンでパターニングすることがでため、パターニングが容易に行える効果を奏する。この場合のメモリ素子形成領域の断面構造は図２６に示す構造で高透磁率膜１４が全面に形成される構造となる。また、コンタクト部ＣＴ２の断面構造は図２５に示す構造と等価になる。

その後、メモリセル領域８４に対してのみ、高透磁率膜１４に対するエッチングをさらに行い、メモリセル領域８４のビット線ＢＬ上のみに高透磁率膜１４が残存するようにパターニングする（図２３参照）ことも可能である。

＜実施の形態２＞
図３０はこの発明の実施の形態３であるＭＲＡＭのビット線周辺の断面構造を模式的に示した説明図である。なお、ＭＲＡＭのメモリセル領域の構造自体は図１の(a) で示した構造と同様である。

同図に示すように、ビット線１０の側面に形成される第１の金属膜はバリアメタル層１１及び高透磁率膜１２で構成される。一方、絶縁膜１３を介してビット線１０上に形成される第２の金属膜である高透磁率膜１４はバリアメタル層１４ｂ及び高透磁率膜１４ｔ（第２の高透磁率膜）の積層構造で形成される。なお、他の構成は、図１の(a) で示した実施の形態１のメモリセル領域の構造と同様であるため、説明を省略する。

実施の形態２ではビット線１０、バリアメタル層１１及び高透磁率膜１２を一つの高透磁率膜付きのビット線部ＢＬ２ｔとし、高透磁率膜１４（高透磁率膜１４ｔ）の高透磁率膜幅Ｌ１及び高透磁率膜厚Ｄ１と、ビット線部ＢＬ２ｔの配線幅Ｌ２や高透磁率膜１２の膜厚との関係に着目している。

ＴＭＲ素子のＴＭＲ膜への磁束効果を高めるためには一般的には「配線幅Ｌ２≦高透磁率膜幅Ｌ１」となる条件設定が望ましい。しかし、上記条件設定では、実効配線幅が高透磁率膜１４の高透磁率膜幅Ｌ１で決定してしまうため、１個当たりのメモリセル素子のサイズ縮小化を阻害する。

したがって、メモリセル素子の集積度向上を図るべく「高透磁率膜幅Ｌ１≦配線幅Ｌ２」の条件下で、かつ、磁束集中効果を得るために、高透磁率膜１４の高透磁率膜厚Ｄ１をビット線部ＢＬ２ｔの側面に形成される高透磁率膜１２の高透磁率膜厚Ｄ２より厚くする必要がある。

仮に、高透磁率膜幅Ｌ１＝配線幅Ｌ２の関係にあっても、ビット線部ＢＬ２ｔと高透磁率膜１４との位置合わせにズレが生じた場合、ビット線部ＢＬ２ｔの一方端上に高透磁率膜１４を形成することができず、磁束の湧き出し口と吸い込み口との位置関係は、片側において、「配線幅Ｌ２＞高透磁率膜幅Ｌ１」と等価な関係となる。

図３１は高透磁率膜１４ｔのビット線部ＢＬ２ｔに対する位置合わせズレが生じ場合の状態を模式的に示す説明図である。

高透磁率膜１２から湧き出す磁力線は放射状になると考えられるため、高透磁率膜１２より湧き出した磁束線の多くを高透磁率膜１４ｔ吸い込ませるためには、図３１に示すように、高透磁率膜１２の湧き出し口から少なくとも４５度の角度を持った延長線上に高透磁率膜１４ｔが存在するという磁束集中効果発揮条件を満足することが望まれる。

すなわち、高透磁率膜１４は、高透磁率膜１４ｔの上面形成位置が、高透磁率膜１２の上端部を基準としたビット線１０上面からの形成角度が４５度以上の高さに位置することが必要となる。

実施の形態２では、ビット線部ＢＬ２ｔと高透磁率膜１４との位置合わせズレを考慮している。仮に、上記位置合わせズレの最大値が１５０ｎｍであると見積もる。この際、バリアメタル層１４ｂの膜厚が３０ｎｍであり、絶縁膜１３の膜厚が６０ｎｍであったとする。

この場合、上記磁束集中効果発揮条件を満足すべく、高透磁率膜１４ｔの膜厚を６０ｎｍ以上にする必要がある。すなわち、絶縁膜１３の膜厚をＤ１３とし、バリアメタル層１４ｂの膜厚をＤ１４とし、上記位置合わせズレ量をＸとすると、高透磁率膜１４ｔの高透磁率膜厚Ｄ１は、以下の式(1)により定まる。

Ｄ１＝Ｘ−（Ｄ１３＋Ｄ１４）…(1)
なお、上記式(1)では高透磁率膜幅Ｌ１＝配線幅Ｌ２の場合を例に挙げている。Ｌ１＜Ｌ２の場合も上記磁束集中効果発揮条件を満足することができれば、適用可能である。

このように、実施の形態２のＭＲＡＭでは、配線幅Ｌ２≧高透磁率膜幅Ｌ１の条件下において、高透磁率膜１２及び高透磁率膜１４ｔによる磁束集中効果を得るように、高透磁率膜１４ｔの高透磁率膜厚Ｄ１を決定している。上記磁束集中効果発揮条件を満足させるには、通常、高透磁率膜１４ｔの高透磁率膜厚Ｄ１が高透磁率膜１２の高透磁率膜厚Ｄ２よりも厚く形成することになる。

したがって、実施の形態２のＭＲＡＭは、高透磁率膜幅Ｌ１≦配線幅Ｌ２の条件で上記磁束集中効果発揮条件を満足させることにより、メモリセル領域における集積度向上を図りながら、ＴＭＲ素子への磁束集中効果を高め良好な動作特性を維持することができる効果を奏する。

なお、実施の形態２のＭＲＡＭは、実施の形態１の製造方法の第１〜第３の態様で示した図２の(a) 〜図４の(a) 、図１０の(a) 〜図１２の(a) 、図１３の(a) 〜図１５の(a) で示した工程と同様にして形成することができる。

また、実施の形態２において、絶縁膜１３の存在は必須である。なぜならば、絶縁膜１３を形成しない場合、高透磁率膜１４（高透磁率膜１４ｔ，バリアメタル層１４ｂ）の位置ズレにより、ビット線１０の表面の一部が露出してしまうからである。一方、バリアメタル層１４ｂは、高透磁率膜１４ｔのみの膜厚増加で上記磁束集中効果発揮条件を満足させることができれば、省略することは可能である。

＜実施の形態３＞
（構造（第１及び第２の態様））
図３２はこの発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造の第１の態様の詳細を示す説明図である。

ＴＭＲ素子ＥＴ３のＴＭＲ膜７上に形成される金属膜８上に選択的に形成された接続孔９を介してビット線部ＢＬ３が形成される。ＴＭＲ膜７及び金属膜８の側面から接続孔９の側面にかけて層間絶縁膜５が形成される。なお、ＴＭＲ素子ＥＴ３の構造自体は、図１で示した実施の形態１のＴＭＲ素子ＥＴ１等と同様である。

高透磁率膜付きのビット線部ＢＬ３ｔは、ビット線１０、バリアメタル層１８，１９，２５及び高透磁率膜２０，２６から構成される。バリアメタル層１９はビット線１０底面に加え、側面にも形成される。

さらに、バリアメタル層１９の側面から底面の一部に伸びて高透磁率膜２０が形成される。すなわち、高透磁率膜２０はビット線１０の側面のみならず、側面から底面の一部下にも折れ曲がって形成される。バリアメタル層１８は高透磁率膜２０の側面及び底面並びにバリアメタル層１９の底面に形成される。さらに、ビット線１０、バリアメタル層１８，１９及び高透磁率膜２０の上面にバリアメタル層２５が形成される。このバリアメタル層２５上に高透磁率膜２６が形成される。

なお、ＴＭＲ素子ＥＴ３の構造自体は、図１の(a) で示した実施の形態１のＴＭＲ素子ＥＴ１等と同様であり、ＴＭＲ膜７より下層の構造は、例えば、図１の(a) で示した実施の形態１のメモリセル領域の構造と同様である。

ＴＭＲ素子ＥＴ３への書き込み時の電流値を下げるため、電流から生み出される磁場をＴＭＲ素子ＥＴ３に可能な限り集中させる必要がある。そのための、ビット線周辺のクラッド配線（高透磁率膜２０等）の構造に特徴を持たせたのが実施の形態３である。

ビット線１０上にバリアメタル層２５等の中間層を介して高透磁率膜２６を形成するのが一般的である。なぜなら、ビット線１０上に直接高透磁率膜２６を形成することは技術的に難しいからである。しかし、上記中間層の存在はビット線１０からの磁場集中効果を上記中間層が存在しない理想的な構造に比べ、劣化させている。

そこで、実施の形態３では高透磁率膜２０をビット線１０の側面のみならず、底面の一部に延在して形成することにより、磁場集中効果を高めている。

以下、高透磁率膜２０のビット線１０への食い込み距離Ｌ３と接続孔９の接続孔距離Ｌ４に関するシミュレーション結果について説明する。なお、シミュレーションはバリアメタル層の形成領域は真空であるとの仮定で行っている。

図３２に示すように、食い込み距離Ｌ３が“０”である構造に比べ、食い込み距離Ｌ３が５０ｎｍ以上ある場合、磁場集中効果を２０％以上増加する。この増加量は、接続孔９の接続孔距離Ｌ４が短い程大きく、接続孔距離Ｌ４が０〜１００ｎｍの範囲で効果的な量となる。

図３３は実施の形態３のＭＲＡＭの第２の態様を示す説明図である。同図に示すように、接続孔距離Ｌ４が“０”、すなわち、金属膜８とビット線部ＢＬ３ｔとが直接接続される構造を呈している。なお、他の構成は図３２で示した構成と同様であるため、説明を省略する。図３３に示すように、接続孔距離Ｌ４が“０”の場合が、最も高透磁率膜幅Ｌ１による磁場集中効果を発揮させることができる。

さらに、食い込み距離Ｌ３を１００ｎｍ程度にすれば、接続孔距離Ｌ４が“０”の場合の磁場集中効果の増加量が５０％となり、接続孔距離Ｌ４が１００ｎｍでも２０％を維持し、接続孔距離Ｌ４が１５０ｎｍの場合でも１５％を保つことができる。

ただし、磁場をビット線１０内で閉じ込めないため、ビット線部ＢＬ３ｔの配線幅Ｌ５との関係において、以下の式(2)を満足させる必要がある。

Ｌ５＞２×Ｌ３…(2)
このように、実施の形態３においては、高透磁率膜２０をビット線１０の側面のみならず、底面に伸びて形成したため、高透磁率膜２０及び高透磁率膜２６による磁場集中効果の向上を図ることができる。

（製造方法（第１の態様））
図３４〜図３７は実施の形態３のＭＲＡＭの製造方法の第１の態様を示す断面図である。以下、これらのを参照して実施の形態３の製造方法の第１の態様を説明する。なお、ここでは、実施の形態１の製造方法の第１〜第３の態様（図２の(a) 、図１０の(a) 、図１３の(a) ）で示した方法等を経て、ＴＭＲ素子が形成された後の製造方法を示している。

まず、図３４に示すように、層間絶縁膜に形成された溝３０（図２の(a) に示された実施の形態１の製造方法の第１の態様における溝３１相当）の底面上及び側面上に所定の膜厚のバリアメタル層１８及び高透磁率膜２０を順次堆積する。

さらに、図３５あるいは図３６に示すように、高透磁率膜２０に対し、異方性エッチングであるスパッタエッチングを溝３０の中心方向に傾きを持たせて行うことにより、溝３０の底面の中心部のみ高透磁率膜２０を除去する。

その後、図３７に示すように、バリアメタル層１９及びビット線１０（銅膜）の順に埋め込み、さらに、ビット線１０、バリアメタル層１８，１９及び高透磁率膜２０の上面にバリアメタル層２５及び高透磁率膜２６を堆積することにより、図３３で示した構造の実施の形態３の第２の態様の構造を得る。なお、図３４で示す工程前の工程において接続孔９を形成した場合は、図３２で示した構造が得られる。

このように、実施の形態３のＭＲＡＭの製造方法の第１の態様は、高透磁率膜２０に対するスパッタエッチングにより、ビット線１０の側面から底面の一部に伸びて高透磁率膜２０を形成することができ、磁場集中効果を高めたメモリセル構造を得ることができる。

（製造方法（第２の態様））
図３８〜図４０は実施の形態３のＭＲＡＭの製造方法の第２の態様を示す断面図である。以下、これらの図を参照して実施の形態３の製造方法の第２の態様を説明する。

まず、図３８に示すように、層間絶縁膜に形成された溝３０の底面上及び側面上に所定の膜厚のバリアメタル層１８及び高透磁率膜２０を順次堆積する。さらに、バリアメタル層１８及び高透磁率膜２０上、及び溝３０内に埋め込んで酸化膜２７（埋め込み絶縁膜）を形成する。

さらに、図３９に示すように、酸化膜２７に対する等方性エッチングであるエッチバック処理を施すことにより、酸化膜２７と共に高透磁率膜２０を同時に除去する。その結果、溝３０の底面の中心部のみ高透磁率膜２０を除去することができる。

その後、図４０に示すように、残存した酸化膜２７を除去する。その後、バリアメタル層１９及びビット線１０（銅膜）の順に埋め込み、さらに、ビット線１０、バリアメタル層１８，１９及び高透磁率膜２０の上面にバリアメタル層２５及び高透磁率膜２６を堆積することにより、図３２あるいは図３３で示した実施の形態３の構造が得られる。

このように、実施の形態３のＭＲＡＭの製造方法の第２の態様は、溝３０に埋め込んだ酸化膜２７に対するエッチバック処理により、ビット線１０の側面から底面の一部に伸びて形成される高透磁率膜２０を形成することができ、磁場集中効果を高めたメモリセル構造を得ることができる。

（構造（第３の態様））
図４１はこの発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造の第３の態様の示す説明図である。

同図に示すように、ビット線部ＢＬ４は、ビット線１０及びバリアメタル層１９から構成される。バリアメタル層１９はビット線１０の底面に加え、側面にも形成される。

さらに、バリアメタル層１９の側面から底面の一部にかけて高透磁率膜２０が形成される。すなわち、高透磁率膜２０はビット線１０の側面のみならず、底面の一部下にも折れ曲がって形成される。

そして、ビット線部ＢＬ４及び高透磁率膜２０上の全面に所定の膜厚の絶縁膜２８が形成される。なお、絶縁膜２８は、シリコン窒化膜の他に、ＳｉＣＮなど、銅の拡散を防止するとともに、シリコン酸化膜とのエッチング選択比が大きいもの、またはそれらの積層膜であってもよい。絶縁膜２８上に選択的に高透磁率膜２６が形成される。高透磁率膜２６はビット線部ＢＬ４及び高透磁率膜２０と平面視して対応する領域上に形成される。

なお、ビット線部ＢＬ４及び高透磁率膜２０以外の構造は、例えば、図１の(a) で示した実施の形態１のメモリセル領域の構造と同様である。

実施の形態３の第３の態様では、ビット線１０とが高透磁率膜２０とが絶縁膜２８との存在により離れている。通常、ＴＭＲ素子にかかる磁場は０．００３Ｔ程度減少するが、高透磁率膜２０はビット線１０の底面下においても食い込んで形成されているため、磁場集中効果の劣化を最小限に抑えることができる。

一方、絶縁膜２８を介して高透磁率膜２６を形成することにより、絶縁膜２８がビット線部ＢＬ４に関しバリアメタルの役割を果たす結果、以下で述べる効果を奏する。

図４２は実施の形態３の第３の態様の効果を示す説明図である。同図に示すように、ビット線部ＢＬ４に対する高透磁率膜２６の形成位置がずれて形成された場合でも、絶縁膜２８の存在により、銅膜であるビット線１０が露出することなく、ビット線１０の腐食の恐れがない。したがって、実施の形態３の第３の態様は、高透磁率膜２６に対するパターニング精度に余裕を持たせることができるという効果を奏する。

また、高透磁率膜２６のエッチングの際に、高透磁率膜２６の材料がビット線１０中に拡散することもない。さらに、実施の形態１と同様、高透磁率膜２６のパターニング時に、周辺回路領域上に形成された高透磁率膜２６も同時に支障なく除去することができる。

（構造（第４の態様））
図４３はこの発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造の第４の態様の示す説明図である。

同図に示すように、高透磁率膜２６ａの高透磁率膜幅Ｌ２６ａをビット線部ＢＬ４及び高透磁率膜２０による配線幅Ｌ２０より狭くしている。上記構造を呈することにより、ビット線部ＢＬ４に対する高透磁率膜２６ａの形成位置がずれて形成された場合でも、絶縁膜２８の存在により、銅膜であるビット線１０が露出することなく、ビット線１０の腐食の恐れがない。したがって、実施の形態３の第４の態様は、メモリセル領域の集積度向上を図りながら、高透磁率膜２６ａに対するパターニング精度に余裕を持たせることができるという効果を奏する。

（構造（第５の態様））
図４４はこの発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造の第５の態様の示す説明図である。

同図に示すように、高透磁率膜２６ｂの高透磁率膜幅Ｌ２６ｂをビット線部ＢＬ４及び高透磁率膜２０の配線幅Ｌ２０より広くしている。このような構造を呈することにより、実施の形態３の第５の態様は、磁場集中効果を第３の態様以上に発揮することができる。

（構造（第６の態様））
図４５はこの発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域のビット線に対して垂直方向、すなわちディジット線方向の断面構造の第６の態様の示す説明図である。

同図に示すように、高透磁率膜２６ｃの高透磁率膜厚Ｄ２６ｃを他の態様（第３〜第５の態様）の高透磁率膜２６（２６ａ，２６ｂ）の高透磁率膜厚より厚くしている。このような構造を呈することにより、実施の形態３の第６の態様は、磁場集中効果を第３の態様以上に発揮することができる。

（その他）
なお、実施の形態３の構造において、さらに実施の形態２の磁束集中効果発揮条件を満足させることにより、実施の形態２の効果を併せて発揮することができる。

また、実施の形態３の第１及び第２の態様ではビット線１０上にバリアメタル層２５を介して高透磁率膜２６が形成される構造を示したが、第３〜第６の態様のように、ビット線１０上に絶縁膜２８を介して高透磁率膜２６を設けた構造にすることも勿論可能である。

この発明における実施の形態１である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域及び周辺回路領域それぞれの構造を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第１の態様を示す断面図である。 図４で示す工程後の構造のバリエーションを示す断面図である。 図４で示す工程後の構造のバリエーションを示す断面図である。 図４で示す工程後の構造のバリエーションを示す断面図である。 図３で示す工程後の状態を模式的に示した平面図である。 図４で示す工程後の状態を模式的に示した平面図である。 実施の形態１のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第３の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第３の態様を示す断面図である。 実施の形態１のＭＲＡＭの製造方法の第３の態様を示す断面図である。 図１で示したメモリセル構造のチップ上における位置を示す説明図である。 図１で示したメモリセル構造のチップ上における位置を示す説明図である。 図１で示したメモリセル構造のチップ上における位置を示す説明図である。 図１で示したメモリセル構造のチップ上における位置を示す説明図である。 図１で示したメモリセル構造のチップ上における位置を示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第１のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第２のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第２のバリエーションを示す説明図である。 高透磁率膜の残す領域と除去する領域との第２のバリエーションを示す説明図である。 この発明の実施の形態３であるＭＲＡＭのビット線周辺の断面構造を模式的に示した説明図である。 上面の高透磁率膜のビット線部に対する位置合わせズレが生じ場合の状態を模式的に示す説明図である。 この発明における実施の形態３である、ＴＭＲ素子を有するＭＲＡＭのメモリセル領域のビット線周辺領域の断面構造の第１の態様の詳細を示す説明図である。 実施の形態３のＭＲＡＭの第２の態様を示す説明図である。 実施の形態３のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第１の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態３のＭＲＡＭの製造方法の第２の態様を示す断面図である。 実施の形態３のＭＲＡＭの第３の態様を示す説明図である。 実施の形態３の第３の態様の効果を示す説明図である。 実施の形態３のＭＲＡＭの第４の態様を示す説明図である。 実施の形態３のＭＲＡＭの第５の態様を示す説明図である。 実施の形態３のＭＲＡＭの第６の態様を示す説明図である。

符号の説明

１ デジット線、２，１１，１４ｂ，１８，１９，２４，２５，４２ バリアメタル層、３〜５，１５，４３ 層間絶縁膜、６，８ 金属膜、７ ＴＭＲ膜、９ 接続孔、１０ ビット線、１２，１４，１４ｔ，１０，２６，２６ａ〜２６ｃ，２９ 高透磁率膜、１３ 絶縁膜、１６ 金属プラグ、２８ シリコン窒化膜、４０，４１ 配線、ＢＬ１，ＢＬ２ｔ，ＢＬ３ｔ，ＢＬ４ ビット線部、ＥＴ１〜ＥＴ３ ＴＭＲ素子。

Claims (12)

1. メモリセル領域及び前記メモリセル領域以外の周辺領域とを有する半導体装置であって、
   前記メモリセル領域は、
   磁気メモリ素子と、
   磁気メモリ素子の上部電極と電気的に接続されて形成されるビット線と、
   前記ビット線の側面に形成される第１の高透磁率膜と、
   前記ビット線及び前記第１の高透磁率膜上に形成されるメモリセル用第１の絶縁膜と、
   前記絶縁膜上に、平面視して前記ビット線に対応する領域に形成される第２の高透磁率膜と、
   前記第２の高透磁率膜を含む前記絶縁膜上に形成されるメモリセル用第２の絶縁膜とを備え、
   前記周辺領域は
   前記ビット線に対応する形成高さに形成される配線と、
   前記配線上に形成される周辺領域用第１の絶縁膜と、
   前記絶縁膜上に全面に直接形成される周辺領域用第２の絶縁膜とを備える、
   半導体装置。
2. 磁気メモリ素子と、
   磁気メモリ素子の上部電極と電気的に接続されて形成されるビット線と、
   前記ビット線の側面に形成され、少なくとも一部に第１の高透磁率膜を含む第１の金属膜と、
   前記ビット線及び前記第１の金属膜上に形成される絶縁膜と、
   前記絶縁膜上に形成され、少なくとも一部に第２の高透磁率膜を含む第２の金属膜とを備え、
   前記第２の金属膜は、前記第２の高透磁率膜の上面形成位置が、前記第１の高透磁率膜の上端部を基準とした前記ビット線の上面からの形成角度が４５度以上の高さに位置することを特徴とする、
   半導体装置。
3. 請求項２記載の半導体装置であって、
   前記第２の高透磁率膜の膜厚は前記第１の高透磁率膜の膜厚より厚く設定されることを特徴とする、
   半導体装置。
4. 請求項２あるいは請求項３記載の半導体装置であって、
   前記第２の高透磁率膜の形成幅は、前記ビット線の両側面に形成される前記第１の高透磁率膜間の距離で規定される配線幅以下に設定されることを特徴とする、
   半導体装置。
5. 請求項２ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
   前記第１の高透磁率膜は前記ビット線の側面から底面の一部に伸びて形成される、
   半導体装置。
6. メモリセル領域及び前記メモリセル領域以外の周辺領域とを有する半導体装置の製造方法であって、
   (a) 前記メモリセル領域において磁気メモリ素子を形成するステップと、
   (b) 前記メモリセル領域において前記磁気メモリ素子の上部電極と電気的に接続されるビット線部及び前記ビット線部の側面上に第１の高透磁率膜を形成するとともに、前記周辺領域において配線を形成するステップと、
   (c) 前記ビット線部及び前記第１の高透磁率膜を含む前記メモリセル領域及び前記配線を含む前記周辺領域上に所定の膜厚の絶縁膜を形成するステップと、
   (d) 前記絶縁膜上に第２の高透磁率膜を形成するステップと、
   (e) 前記メモリセル領域にのみ前記第２の高透磁率膜が残存するように前記第２の高透磁率膜を選択的に除去するステップと、
   を備える半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法であって、
   前記ステップ(b) は、前記磁気メモリ素子の上部電極上に前記ビット線部を直接形成するステップを含む、
   半導体装置の製造方法。
8. (a) 磁気メモリ素子を形成するステップと、
   (b) 磁気メモリ素子の上部電極と電気的に接続するビット線を形成するとともに、前記ビット線の側面上に少なくとも一部に第１の高透磁率膜を含む第１の金属膜を形成するステップと、
   (c) 前記ビット線及び前記第１の金属膜上に絶縁膜を形成するステップと、
   (d) 前記絶縁膜上に、少なくとも一部に第２の高透磁率膜を含む第２の金属膜を選択的に形成するステップとを備え、
   前記ステップ(d) は、前記第２の高透磁率膜の上面形成位置が、前記第１の高透磁率膜の上端部を基準とした前記ビット線の上面からの形成角度が４５度以上の高さに位置するように前記第２の金属膜を形成することを特徴とする、
   半導体装置の製造方法。
9. 請求項７記載の半導体装置の製造方法であって、
   前記ステップ(d) は、前記第２の高透磁率膜の膜厚が、前記第１の高透磁率膜間の膜厚より厚くなるように形成することを特徴とする、
   半導体装置の製造方法。
10. 請求項８あるいは請求項９記載の半導体装置の製造方法であって、
    前記ステップ(d) は、前記第２の高透磁率膜の形成幅が、前記ビット線の両側面に形成される前記第１の高透磁率膜間の距離で規定される配線幅以下になるように形成することを特徴とする、
    半導体装置の製造方法。
11. 請求項８ないし請求項１０のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ステップ(b) は、
    (b-1) 前記磁気メモリ素子上に層間絶縁膜を形成するステップと、
    (b-2) 前記層間絶縁膜の表面から所定の深さの溝を形成するステップと、
    (b-3) 前記溝の底面及び側面上に沿って所定の膜厚で前記第１の高透磁率膜を形成するステップと、
    (b-4) 前記第１の高透磁率膜に対し前記溝の中心方向に傾きを持たせた異方性エッチングを行い、前記溝の底面の中心領域上の前記第１の高透磁率膜を選択的に除去するステップと、
    (b-5) 前記ステップ(b-4)の実行後に、前記溝内に前記ビット線を埋め込んで形成するステップとを含む、
    半導体装置の製造方法。
12. 請求項８ないし請求項１０のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ステップ(b) は、
    (b-1) 前記磁気メモリ素子上に層間絶縁膜を形成するステップと、
    (b-2) 前記層間絶縁膜の表面から所定の深さの溝を形成するステップと、
    (b-3) 前記溝の底面及び側面上に沿って所定の膜厚で前記第１の高透磁率膜を形成するステップと、
    (b-4) 前記ステップ(b-3)の実行後に、前記第１の高透磁率膜上及び前記溝内に埋め込んで埋め込み絶縁膜を形成するステップと、
    (b-5) 前記埋め込み絶縁膜に対する等方性エッチング処理により、前記溝の底面の中心領域上の前記第１の高透磁率膜及び前記埋め込み絶縁膜を選択的に除去するステップと、
    (b-6) 前記ステップ(b-5)の実行後に残存した前記埋め込み絶縁膜を除去するステップと、
    (b-7) 前記ステップ(b-6)の実行後に、前記溝内に前記ビット線を埋め込んで形成するステップとを含む、
    半導体装置の製造方法。

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