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JP2009038207A - Solid-state imaging device and manufacturing method thereof - Google Patents

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JP2009038207A
JP2009038207A JP2007200954A JP2007200954A JP2009038207A JP 2009038207 A JP2009038207 A JP 2009038207A JP 2007200954 A JP2007200954 A JP 2007200954A JP 2007200954 A JP2007200954 A JP 2007200954A JP 2009038207 A JP2009038207 A JP 2009038207A
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JP
Japan
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diffusion layer
floating diffusion
impurity region
region
impurity
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JP2007200954A
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Japanese (ja)
Inventor
Morikazu Tsuno
盛和 津野
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Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Abstract

【課題】浮遊拡散層のレイアウトパターン幅が小さくなり、かつその周囲にポリシリコンパターンが浮遊拡散層に沿って配置された場合でも、接合リーク電流の発生を抑制することができる固体撮像装置およびその製造方法を提供する。
【解決手段】浮遊拡散層60を構成する第1の不純物領域22をイオン注入により形成する。また、周辺回路に属するMOSトランジスタのソース領域あるいはドレイン領域を構成する第2の不純物領域72をイオン注入により形成する。第1の不純物領域22を形成するイオン注入は、第1の不純物領域22の不純物種をリンにする、あるいは、第1の不純物領域22の不純物種を砒素とし、2E19/cm3を越える不純物濃度を有する部分が半導体層表面から60nm以下の深さにすることにより、シリコン基板内部に発生する引張応力を抑制した条件で実施する。
【選択図】図3
A solid-state imaging device capable of suppressing the occurrence of junction leakage current even when the layout pattern width of the floating diffusion layer is reduced and a polysilicon pattern is disposed along the floating diffusion layer around the layout pattern width. A manufacturing method is provided.
A first impurity region 22 constituting a floating diffusion layer 60 is formed by ion implantation. In addition, a second impurity region 72 constituting the source region or drain region of the MOS transistor belonging to the peripheral circuit is formed by ion implantation. In the ion implantation for forming the first impurity region 22, the impurity species of the first impurity region 22 is changed to phosphorus, or the impurity species of the first impurity region 22 is changed to arsenic, and the impurity concentration exceeds 2E19 / cm 3. This is performed under the condition that the tensile stress generated inside the silicon substrate is suppressed by setting the portion having the depth of 60 nm or less from the surface of the semiconductor layer.
[Selection] Figure 3

Description

本発明は、ディジタルカメラ等に使用される固体撮像装置に関する。   The present invention relates to a solid-state imaging device used for a digital camera or the like.

MOS(Metal Oxide Semiconductor)型固体撮像装置は、フォトダイオードにより検出された信号を増幅するMOSトランジスタを各画素に備えているため、CCD(Charge Coupled Device)型固体撮像装置に比べて高感度であるという特徴を有している。   A MOS (Metal Oxide Semiconductor) type solid-state imaging device has higher sensitivity than a CCD (Charge Coupled Device) type solid-state imaging device because each pixel includes a MOS transistor that amplifies a signal detected by a photodiode. It has the characteristics.

図7(a)は、MOS型固体撮像装置の構成を模式的に示す回路図である。また、図7(b)は、図7(a)の単位画素部分を拡大して示す回路図である。図7(a)に示すように、MOS型固体撮像装置の感光領域200は、2次元状に配列された複数の単位画素201により構成されている。また、感光領域200の周囲には、列方向に画素を選択する垂直シフトレジスタ210、行方向に画素を選択する水平シフトレジスタ220、および垂直シフトレジスタと水平シフトレジスタとにタイミングパルスを供給するパルス発生回路230等の周辺回路が配置されている。また、図7(b)に示すように、単位画素201は、フォトダイオード110、転送トランジスタ120、リセットトランジスタ130、増幅トランジスタ140、および列選択トランジスタ150により構成されている。   FIG. 7A is a circuit diagram schematically showing the configuration of the MOS type solid-state imaging device. FIG. 7B is an enlarged circuit diagram showing the unit pixel portion of FIG. As shown in FIG. 7A, the photosensitive region 200 of the MOS type solid-state imaging device is composed of a plurality of unit pixels 201 arranged two-dimensionally. Around the photosensitive area 200, a vertical shift register 210 that selects pixels in the column direction, a horizontal shift register 220 that selects pixels in the row direction, and a pulse that supplies timing pulses to the vertical shift register and the horizontal shift register. Peripheral circuits such as the generation circuit 230 are arranged. As shown in FIG. 7B, the unit pixel 201 includes a photodiode 110, a transfer transistor 120, a reset transistor 130, an amplification transistor 140, and a column selection transistor 150.

MOS型固体撮像装置の一種であるCMOS(Complementary-MOS)イメージセンサでは、周辺回路はN型MOSトランジスタとP型MOSトランジスタとを組み合わせたCMOS論理回路により構成されている。一方、単位画素201を構成する転送トランジスタ120、リセットトランジスタ130、増幅トランジスタ140、および列選択トランジスタ150は、全てN型MOSトランジスタにより構成されている。また、周辺回路がN型MOSトランジスタのみで構成されたMOS型固体撮像装置も存在する。周辺回路をN型MOSトランジスタのみで構成した場合、MOS型固体撮像装置は全てN型MOSトランジスタで構成されるため、製造工程が簡潔になる。   In a CMOS (Complementary-MOS) image sensor which is a kind of MOS type solid-state imaging device, the peripheral circuit is constituted by a CMOS logic circuit in which an N-type MOS transistor and a P-type MOS transistor are combined. On the other hand, the transfer transistor 120, the reset transistor 130, the amplification transistor 140, and the column selection transistor 150 constituting the unit pixel 201 are all configured by N-type MOS transistors. There is also a MOS type solid-state imaging device whose peripheral circuit is composed only of N-type MOS transistors. When the peripheral circuit is composed of only N-type MOS transistors, the MOS-type solid-state imaging device is entirely composed of N-type MOS transistors, which simplifies the manufacturing process.

図8は、単位画素およびN型MOSトランジスタの構造を模式的に示す断面図である。図8では、単位画素として、フォトダイオードと転送トランジスタとを示している。また図中のN型MOSトランジスタは、半導体基板上に形成された転送トランジスタ以外のN型MOSトランジスタ、すなわち、増幅トランジスタ、列選択トランジスタ、あるいは周辺回路が含むN型MOSトランジスタを代表している。なお、図8では、図7に示した素子に同一の符号を付している。   FIG. 8 is a cross-sectional view schematically showing the structure of the unit pixel and the N-type MOS transistor. In FIG. 8, a photodiode and a transfer transistor are shown as unit pixels. The N-type MOS transistor in the figure represents an N-type MOS transistor other than the transfer transistor formed on the semiconductor substrate, that is, an N-type MOS transistor included in the amplification transistor, the column selection transistor, or the peripheral circuit. In FIG. 8, the same reference numerals are given to the elements shown in FIG.

図8に示すように、単位画素201とN型MOSトランジスタ170は、P型のウェル領域102(以下、Pウェル102という。)が形成された半導体基板103表面部の素子分離101により区分された領域にそれぞれ形成されている。フォトダイオード110は、基板表面から順に、フォトダイオードを構成するP型不純物領域115、N型不純物領域114を備える。そのN型不純物領域114をソース領域として、転送トランジスタ120が構成されている。転送トランジスタ120のドレイン領域は、浮遊拡散層(フローティングディフュージョン)160を構成している。浮遊拡散層160は、転送トランジスタ120のゲート電極123に隣接した低濃度不純物領域121と、当該低濃度不純物領域121と電気的に接続された高濃度不純物領域122とにより構成されている。本構成の単位画素201は、フォトダイオード110において光電変換によって生成され、PN接合に蓄積された信号電荷(電子)を、転送トランジスタ120を導通状態にすることにより浮遊拡散層160に転送する。その浮遊拡散層160の電位を、増幅トランジスタを介して読み出すことで画素信号が出力される(図7参照)。なお、浮遊拡散層160の電位を読み出すためのコンタクトは、浮遊拡散層160の高濃度不純物領域122上に形成される。   As shown in FIG. 8, the unit pixel 201 and the N-type MOS transistor 170 are divided by the element isolation 101 on the surface of the semiconductor substrate 103 where the P-type well region 102 (hereinafter referred to as the P-well 102) is formed. Each region is formed. The photodiode 110 includes, in order from the substrate surface, a P-type impurity region 115 and an N-type impurity region 114 that constitute the photodiode. The transfer transistor 120 is configured using the N-type impurity region 114 as a source region. The drain region of the transfer transistor 120 constitutes a floating diffusion layer (floating diffusion) 160. The floating diffusion layer 160 includes a low concentration impurity region 121 adjacent to the gate electrode 123 of the transfer transistor 120 and a high concentration impurity region 122 electrically connected to the low concentration impurity region 121. The unit pixel 201 of this configuration transfers signal charges (electrons) generated by photoelectric conversion in the photodiode 110 and accumulated in the PN junction to the floating diffusion layer 160 by making the transfer transistor 120 conductive. A pixel signal is output by reading the potential of the floating diffusion layer 160 through the amplification transistor (see FIG. 7). Note that a contact for reading the potential of the floating diffusion layer 160 is formed on the high concentration impurity region 122 of the floating diffusion layer 160.

また、N型MOSトランジスタ170のソース領域およびドレイン領域は、短チャネル効果を抑制するため、ゲート電極173の側から低濃度不純物領域171と高濃度不純物領域172とが順に設けられたLDD(Lightly Doped Drain)構造を有している。N型MOSトランジスタ170のソース領域およびドレイン領域と導通を取るためのコンタクトは、各領域の高濃度不純物領域172上に形成される。   The source region and the drain region of the N-type MOS transistor 170 are LDD (Lightly Doped) in which a low concentration impurity region 171 and a high concentration impurity region 172 are sequentially provided from the gate electrode 173 side in order to suppress the short channel effect. Drain) structure. Contacts for establishing conduction with the source region and the drain region of the N-type MOS transistor 170 are formed on the high-concentration impurity region 172 of each region.

以上のようなMOS型固体撮像装置の製造工程では、MOSトランジスタとフォトダイオードの両方を形成する必要がある。そのため、一般にMOSロジック製造プロセスにフォトダイオード形成工程を追加する手法が用いられる。この場合、浮遊拡散層160の高濃度不純物領域122およびN型MOSトランジスタの高濃度不純物領域172は、同一工程で同時に形成される。また、MOSロジック製造プロセスでは、ソース領域とのコンタクトやドレイン領域とのコンタクトの寄生抵抗を低減するために、高濃度不純物領域172上に金属シリサイド層174が形成される。このため、フォトダイオード形成工程を単純に追加したMOSロジック製造プロセスでは、浮遊拡散層160の高濃度不純物領域122上にも金属シリサイド層124が形成される。   In the manufacturing process of the MOS type solid-state imaging device as described above, it is necessary to form both the MOS transistor and the photodiode. Therefore, generally, a technique of adding a photodiode forming step to the MOS logic manufacturing process is used. In this case, the high concentration impurity region 122 of the floating diffusion layer 160 and the high concentration impurity region 172 of the N-type MOS transistor are simultaneously formed in the same process. In the MOS logic manufacturing process, a metal silicide layer 174 is formed on the high-concentration impurity region 172 in order to reduce the parasitic resistance of the contact with the source region and the contact with the drain region. For this reason, in the MOS logic manufacturing process in which the photodiode forming step is simply added, the metal silicide layer 124 is also formed on the high concentration impurity region 122 of the floating diffusion layer 160.

高濃度不純物領域122を、砒素を用いて形成する場合、高濃度不純物領域122に積層欠陥(面状の格子欠陥)が生じやすくなり、積層欠陥に起因する接合リーク電流が増加することが知られている。例えば、コバルト(Co)を用いて金属シリサイド層124を形成する場合、積層欠陥が発生していると、その積層欠陥の周囲の格子歪みによりCoの拡散が促進される。同時に、Coは、積層欠陥中の過剰な格子間原子と反応し、結晶面に沿った方向にCoの析出を伴う積層欠陥(Co析出)を形成する。このような、積層欠陥が高濃度不純物領域122とPウェル102との接合の空乏層内に存在すると、バンド間トンネリングによる接合リークが発生し、接合リーク電流が増大する。当該接合リーク電流は、浮遊拡散層160の電位を変動させ、画素信号にノイズを重畳させる。このようなMOS型固体撮像装置では、接合リーク電流により変動した浮遊拡散層160の電位が増幅され、いわゆる白キズ等の固定パターンノイズが発生する。   When the high-concentration impurity region 122 is formed using arsenic, it is known that stacking faults (planar lattice defects) are likely to occur in the high-concentration impurity region 122 and the junction leakage current due to the stacking fault increases. ing. For example, when the metal silicide layer 124 is formed using cobalt (Co), if a stacking fault occurs, the diffusion of Co is promoted by lattice distortion around the stacking fault. At the same time, Co reacts with excess interstitial atoms in stacking faults to form stacking faults (Co precipitation) accompanied by Co precipitation in the direction along the crystal plane. When such a stacking fault exists in the depletion layer at the junction between the high-concentration impurity region 122 and the P well 102, junction leakage due to interband tunneling occurs, and junction leakage current increases. The junction leakage current fluctuates the potential of the floating diffusion layer 160 and causes noise to be superimposed on the pixel signal. In such a MOS type solid-state imaging device, the potential of the floating diffusion layer 160 fluctuated due to the junction leakage current is amplified, and fixed pattern noise such as so-called white scratches is generated.

この対策として、イオン注入で形成された不純物導入領域の活性化アニールを低温長時間と高温短時間で行い、不純物を十分に活性化しながら結晶欠陥の回復を行う手法が提案されている(例えば、特許文献1等参照)。また、MOS型固体撮像装置の微細化が進んだ場合でも画素セル間の特性差をなくすため、画素のレイアウトを均一にすることが可能なレイアウトが提案されている(例えば、特許文献2等参照)。そのレイアウトでは、ゲート電極を構成するポリシリコンパターンが、浮遊拡散層に隣接する素子分離上に、浮遊拡散層に沿って配置されている。
特開平10−172922号公報 特開2006−108497号公報
As a countermeasure against this, a technique has been proposed in which activation annealing of an impurity introduction region formed by ion implantation is performed at a low temperature for a long time and a high temperature for a short time, and crystal defects are recovered while sufficiently activating the impurities (for example, (See Patent Document 1). Also, a layout capable of making the pixel layout uniform has been proposed in order to eliminate the characteristic difference between the pixel cells even when the miniaturization of the MOS type solid-state imaging device is advanced (see, for example, Patent Document 2). ). In the layout, the polysilicon pattern constituting the gate electrode is arranged along the floating diffusion layer on the element isolation adjacent to the floating diffusion layer.
JP-A-10-172922 JP 2006-108497 A

しかしながら、近年の画素が微細化された固体撮像装置では、限られたレイアウトスペースの中で、フォトダイオードの表面積を大きくしつつ、単位画素の占有面積を小さくする必要がある。このため、浮遊拡散層を構成する不純物領域の一部の水平方向幅が小さくなっている。また、その水平方向幅が小さくなった箇所では、浮遊拡散層の幅方向を画定する素子分離上に、例えば、転送トランジスタまたはリセットトランジスタのゲート配線が浮遊拡散層に沿って配置されることがある。このように、浮遊拡散層の幅方向を画定する素子分離上にゲート配線が浮遊拡散層に沿って配置されていると、浮遊拡散層に積層欠陥だけでなく転位欠陥(線状の格子欠陥)が発生する。   However, in recent solid-state imaging devices in which pixels are miniaturized, it is necessary to reduce the area occupied by unit pixels while increasing the surface area of the photodiode in a limited layout space. For this reason, the horizontal width of a part of the impurity region constituting the floating diffusion layer is reduced. Further, at the portion where the horizontal width is reduced, for example, the gate wiring of the transfer transistor or the reset transistor may be arranged along the floating diffusion layer on the element isolation that defines the width direction of the floating diffusion layer. . As described above, when the gate wiring is arranged along the floating diffusion layer on the element isolation that defines the width direction of the floating diffusion layer, not only the stacking fault but also the dislocation defect (linear lattice defect) in the floating diffusion layer. Occurs.

図9は、浮遊拡散層の幅方向を画定する素子分離上にゲート配線が浮遊拡散層に沿って配置された場合に、転位欠陥が発生する箇所を模式的に示す構造図である。図9(a)は、平面図である。また、図9(b)は、図9(a)に示すA−A線における断面図である。図9(c)は、図9(a)に示すB−B線における断面図である。図9では、半導体基板705(Pウェル)を構成するシリコンの表面部に、所定の間隔をおいて対向して形成された素子分離701が形成され、当該素子分離701の間に、帯状の不純物領域702(浮遊拡散層)が形成されている。ここでは、半導体基板705上の素子分離701をSTI(Shallow Trench Isolation)構造としている。なお、現実の固体撮像装置では、浮遊拡散層は、図7に示すように、転送トランジスタのドレイン領域およびリセットトランジスタのソース領域となるが、図9では、便宜上、不純物領域702を矩形状の孤立したパターンとして示している。また、図9において、不純物領域703の幅方向は、短手方向を意味する。   FIG. 9 is a structural diagram schematically showing a location where a dislocation defect occurs when the gate wiring is arranged along the floating diffusion layer on the element isolation that defines the width direction of the floating diffusion layer. FIG. 9A is a plan view. Moreover, FIG.9 (b) is sectional drawing in the AA shown in Fig.9 (a). FIG.9 (c) is sectional drawing in the BB line shown to Fig.9 (a). In FIG. 9, element isolations 701 are formed on the surface of silicon constituting the semiconductor substrate 705 (P well) so as to face each other at a predetermined interval, and a band-like impurity is formed between the element isolations 701. A region 702 (floating diffusion layer) is formed. Here, the element isolation 701 on the semiconductor substrate 705 has an STI (Shallow Trench Isolation) structure. In the actual solid-state imaging device, the floating diffusion layer becomes the drain region of the transfer transistor and the source region of the reset transistor as shown in FIG. 7, but in FIG. 9, the impurity region 702 is isolated in a rectangular shape for convenience. Is shown as a pattern. In FIG. 9, the width direction of the impurity region 703 means a short direction.

帯状の不純物領域702のパターン幅が小さい場合、図9(a)に示すように、一方の素子分離701上にポリシリコンパターンが不純物領域702の長手方向に沿って配置されると、素子分離間のシリコン部分に転位欠陥704が発生する。当該転位欠陥704は、ポリシリコンパターン703が配置されていない素子分離701、すなわち、ポリシリコンパターン703が配置された素子分離と対向する素子分離701の底部近傍のシリコン領域に発生する。   When the pattern width of the band-like impurity region 702 is small, as shown in FIG. 9A, when a polysilicon pattern is arranged on one element isolation 701 along the longitudinal direction of the impurity region 702, the element isolation Dislocation defects 704 are generated in the silicon portion. The dislocation defect 704 occurs in a silicon region near the bottom of the element isolation 701 where the polysilicon pattern 703 is not arranged, that is, the element isolation 701 facing the element isolation where the polysilicon pattern 703 is arranged.

図9(b)の断面図に示すように、不純物領域702の長手方向の中央部では、ポリシリコンパターン703が配置されていない素子分離の底部近傍のシリコン領域に、不純物領域702の長手方向に沿った転位線704(刃状転位)が発生する。また、不純物領域702の長手方向の終端部では、図9(c)の断面図に示すように、転位線704を起点として、転位線704周りの格子面が、らせん状にずれて塑性変形するらせん転位706が発生する。このような転位欠陥(刃状転位、らせん転位)が浮遊拡散層とPウェルとの接合の空乏層内に存在すると、積層欠陥と同様の現象が発生し、接合リーク電流が増大する。また、転位欠陥は、帯状の不純物領域702の幅が小さくなるにつれて顕著に発生するようになる。   As shown in the cross-sectional view of FIG. 9B, in the central portion of the impurity region 702 in the longitudinal direction, in the longitudinal direction of the impurity region 702, in the silicon region near the bottom of the element isolation where the polysilicon pattern 703 is not disposed. Dislocation lines 704 (edge dislocations) are generated. Further, at the end portion in the longitudinal direction of the impurity region 702, as shown in the sectional view of FIG. 9C, the lattice plane around the dislocation line 704 starts from the dislocation line 704 and is plastically deformed. A screw dislocation 706 occurs. When such dislocation defects (edge dislocations, screw dislocations) exist in the depletion layer at the junction between the floating diffusion layer and the P well, a phenomenon similar to the stacking fault occurs and the junction leakage current increases. In addition, dislocation defects become more prominent as the width of the band-like impurity region 702 becomes smaller.

上述のように、固体撮像装置では、接合リーク電流に起因して変動した浮遊拡散層の電位が増幅されて画素信号となる。このため、例えば、通常のロジック回路のN型MOSトランジスタとしての動作では問題が発生しない程度のわずかな接合リーク電流であっても、当該接合リーク電流が浮遊拡散層で発生すると、固体撮像装置の感度が低下してしまう。また、MOS型固体撮像装置では、再生画面上で出力の大きい白い点状欠陥(白キズ)が生じてしまう。   As described above, in the solid-state imaging device, the potential of the floating diffusion layer that has fluctuated due to the junction leakage current is amplified and becomes a pixel signal. For this reason, for example, even if the junction leakage current is small enough not to cause a problem in the operation of the normal logic circuit as an N-type MOS transistor, if the junction leakage current is generated in the floating diffusion layer, the solid-state imaging device Sensitivity will decrease. In addition, in the MOS type solid-state imaging device, a white spot defect (white scratch) having a large output occurs on the reproduction screen.

本発明は、上記従来の事情を鑑みて提案されたものであって、浮遊拡散層のパターン幅が小さくなり、かつその周囲にポリシリコンパターンが浮遊拡散層に沿って配置された場合でも、接合リーク電流の発生を抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。   The present invention has been proposed in view of the above-described conventional circumstances, and even when the pattern width of the floating diffusion layer is reduced and the polysilicon pattern is disposed around the floating diffusion layer, the bonding is performed. An object of the present invention is to provide a solid-state imaging device capable of suppressing the occurrence of leakage current and a method for manufacturing the same.

上記課題を解決するために、本発明は以下の技術的手段を採用している。まず、本発明は、所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路とを半導体層上に備えた固体撮像装置の製造方法を前提としている。そして、本発明に係る固体撮像装置の製造方法では、まず、最小幅が0.3μm以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第1の不純物領域は、活性化アニール後の第1の不純物領域内に発生する圧縮応力を抑制する条件でイオン注入することにより形成される。また、上記周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域が形成される。そして、上記第1および上記第2の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。ここで、周辺回路に属するゲート絶縁型電界効果トランジスタとは、上記半導体層上に形成された、光電変換により生成された信号電荷を浮遊拡散層に転送する転送トランジスタ以外のトランジスタを指す。また、上記半導体層は、例えば、上記浮遊拡散層と逆導電型の不純物が導入された単結晶シリコンとすることができる。また、ゲート絶縁型電界効果トランジスタには、MOS型トランジスタに代表されるMIS(Metal Insulator Semiconductor)型トランジスタが含まれる。   In order to solve the above problems, the present invention employs the following technical means. First, according to the present invention, there is provided a floating diffusion layer having a strip-shaped portion that is in contact with an element isolation formed opposite to each other at a predetermined interval, and the floating diffusion layer on at least one of the element isolations defining the strip-shaped portion. A plurality of pixels that transfer a signal charge generated by photoelectric conversion to the floating diffusion layer and output a signal corresponding to a potential of the floating diffusion layer, and a wiring pattern arranged along the line It is premised on a method of manufacturing a solid-state imaging device having a peripheral circuit including an insulated gate field effect transistor having an impurity diffusion layer of the same conductivity type as the diffusion layer on a semiconductor layer. In the method for manufacturing a solid-state imaging device according to the present invention, first, element isolation that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less is formed. Next, the wiring pattern is formed. The first impurity region constituting the floating diffusion layer is formed by ion implantation under a condition that suppresses the compressive stress generated in the first impurity region after the activation annealing. In addition, a second impurity region constituting the source region or drain region of the gate insulating field effect transistor belonging to the peripheral circuit is formed. A compound layer of the constituent element of the semiconductor layer and the refractory metal element is formed on the surfaces of the first and second impurity regions. Here, the gate insulating field effect transistor belonging to the peripheral circuit refers to a transistor formed on the semiconductor layer other than the transfer transistor that transfers the signal charge generated by photoelectric conversion to the floating diffusion layer. The semiconductor layer can be, for example, single crystal silicon into which an impurity having a conductivity type opposite to that of the floating diffusion layer is introduced. The gate insulation type field effect transistor includes a MIS (Metal Insulator Semiconductor) type transistor represented by a MOS type transistor.

本構成によれば、コンタクト抵抗低減のため、浮遊拡散層および周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域やドレイン領域の表面に形成される金属シリサイド層等の化合物層を形成する場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。この結果、固体撮像装置を製造歩留まりよく、安定して製造することが可能となる。   According to this configuration, in order to reduce the contact resistance, a compound layer such as a metal silicide layer formed on the surface of the source region or the drain region of the gate insulating field effect transistor belonging to the floating diffusion layer and the peripheral circuit is formed. In addition, the junction leakage current of the floating diffusion layer, which increases as the width of the band-like portion of the floating diffusion layer decreases, can be suppressed. As a result, the solid-state imaging device can be manufactured stably with a high manufacturing yield.

また、本発明に係る他の固体撮像装置の製造方法では、まず、最小幅が0.3μm以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第1の不純物領域は、上記半導体層にリンをイオン注入することにより形成される。また、上記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域が形成される。そして、上記第1および上記第2の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。   In another method for manufacturing a solid-state imaging device according to the present invention, first, element isolation that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less is formed. Next, the wiring pattern is formed. The first impurity region constituting the floating diffusion layer is formed by ion implantation of phosphorus into the semiconductor layer. In addition, a second impurity region constituting the source region or drain region of the insulated gate field effect transistor belonging to the peripheral circuit is formed. A compound layer of the constituent element of the semiconductor layer and the refractory metal element is formed on the surfaces of the first and second impurity regions.

本構成によれば、コンタクト抵抗低減のため、浮遊拡散層および周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域やドレイン領域の表面に形成される金属シリサイド層等の化合物層を形成する場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。この結果、固体撮像装置を製造歩留まりよく、安定して製造することが可能となる。   According to this configuration, in order to reduce the contact resistance, a compound layer such as a metal silicide layer formed on the surface of the source region or the drain region of the gate insulating field effect transistor belonging to the floating diffusion layer and the peripheral circuit is formed. In addition, the junction leakage current of the floating diffusion layer, which increases as the width of the band-like portion of the floating diffusion layer decreases, can be suppressed. As a result, the solid-state imaging device can be manufactured stably with a high manufacturing yield.

また、本発明に係るさらに他の固体撮像装置の製造方法では、まず、最小幅が0.3μm以下の有限値となる上記帯状部を画定する素子分離が形成される。次いで、上記配線パターンが形成される。上記浮遊拡散層を構成する第1の不純物領域は、2E19/cm3を越える不純物濃度を有する部分が上記半導体層表面から60nm以下の深さになる状態で前記半導体層に砒素をイオン注入することにより形成される。また、周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域が形成される。そして、上記第1および上記第2の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成される。 In still another method for manufacturing a solid-state imaging device according to the present invention, first, element isolation is formed that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less. Next, the wiring pattern is formed. The first impurity region constituting the floating diffusion layer is formed by ion-implanting arsenic into the semiconductor layer with a portion having an impurity concentration exceeding 2E19 / cm 3 being at a depth of 60 nm or less from the surface of the semiconductor layer. It is formed by. In addition, a second impurity region constituting the source region or drain region of the insulated gate field effect transistor belonging to the peripheral circuit is formed. A compound layer of the constituent element of the semiconductor layer and the refractory metal element is formed on the surfaces of the first and second impurity regions.

本構成によれば、例えば、半導体層が単結晶シリコンであり、上記第1の不純物領域を、砒素を用いて形成する場合であっても、上記化合物層を形成した場合に、浮遊拡散層の帯状部幅の減少に伴って増大する浮遊拡散層の接合リーク電流を抑制することができる。   According to this configuration, for example, even when the semiconductor layer is single crystal silicon and the first impurity region is formed using arsenic, the floating diffusion layer is not formed when the compound layer is formed. It is possible to suppress the junction leakage current of the floating diffusion layer that increases as the width of the strip portion decreases.

以上の構成は、上記画素が、STI(Shallow Trench Isolation)構造の素子分離に区分された半導体層上の領域に形成され、当該素子分離上に配線パターンが配置されている場合に特に好適である。また、上記第1の不純物領域の接合深さは、100nm以上かつ150nm以下の範囲にすることが好ましい。さらに、上記第1の不純物領域の不純物濃度は、上記第2の不純物領域よりも低濃度にすることができる。加えて、上記第1および第2の不純物領域は、低濃度不純物領域と高濃度不純物領域とを有し、上記化合物層が、上記高濃度不純物領域の表面にのみ形成される構成を採用することもできる。   The above configuration is particularly suitable when the pixel is formed in a region on a semiconductor layer divided into element isolation having an STI (Shallow Trench Isolation) structure and a wiring pattern is arranged on the element isolation. . The junction depth of the first impurity region is preferably in the range of 100 nm to 150 nm. Furthermore, the impurity concentration of the first impurity region can be lower than that of the second impurity region. In addition, the first and second impurity regions have a low-concentration impurity region and a high-concentration impurity region, and the compound layer is formed only on the surface of the high-concentration impurity region. You can also.

一方、他の観点では、本発明は、所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層を含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路とを備える固体撮像装置を提供することができる。すなわち、本発明に係る固体撮像装置は、上記浮遊拡散層を構成する第1の不純物領域と、上記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域を備える。第1および第2の不純物領域の表面には、上記半導体層の構成元素と高融点金属元素との化合物層が形成されている。また、上記帯状部を画定する素子分離の少なくとも一方上には、上記帯状部に沿って配線パターンが配置されている。そして、上記帯状部の最小幅が0.3μm以下の有限値であるとともに、上記第1の不純物領域の不純物種がリンである。   On the other hand, in another aspect, the present invention includes a floating diffusion layer having a band-shaped portion that is in contact with both ends of an element isolation formed opposite to each other at a predetermined interval, and the signal charge generated by photoelectric conversion is floated on the floating surface. A plurality of pixels that transfer to the diffusion layer and output a signal corresponding to the potential of the floating diffusion layer; and a peripheral circuit including an insulated gate field effect transistor having an impurity diffusion layer of the same conductivity type as the floating diffusion layer; A solid-state imaging device can be provided. That is, in the solid-state imaging device according to the present invention, the first impurity region constituting the floating diffusion layer and the second impurity region constituting the source region or the drain region of the insulated gate field effect transistor belonging to the peripheral circuit. Is provided. A compound layer of the constituent element of the semiconductor layer and the refractory metal element is formed on the surfaces of the first and second impurity regions. Further, a wiring pattern is disposed along at least one of the element isolations that define the band-shaped portion along the band-shaped portion. The minimum width of the strip portion is a finite value of 0.3 μm or less, and the impurity species of the first impurity region is phosphorus.

本発明によれば、浮遊拡散層幅が小さくなり、かつ浮遊拡散層の幅を画定する素子分離上に、ゲート電極であるポリシリコンのパターンが形成された状況下であっても、浮遊拡散層における転位欠陥の発生を抑制することができる。この結果、接合リーク電流の発生を抑制することができ、固体撮像装置のセル面積が小さくなった場合でも白キズ等の発生を抑制することができる。したがって、高感度の固体撮像装置を、高い製造歩留まりで安定して製造することができる。   According to the present invention, the floating diffusion layer width is reduced, and the floating diffusion layer is formed even in a situation where a polysilicon pattern as a gate electrode is formed on the element isolation that defines the width of the floating diffusion layer. The occurrence of dislocation defects in can be suppressed. As a result, the occurrence of junction leakage current can be suppressed, and the occurrence of white flaws or the like can be suppressed even when the cell area of the solid-state imaging device is reduced. Therefore, a high-sensitivity solid-state imaging device can be stably manufactured with a high manufacturing yield.

以下、添付図面を参照して本発明の実施形態について説明する。以下の実施形態では、フォトダイオードとN型MOSトランジスタで構成される固体撮像装置、すなわち、信号電荷が電子である固体撮像装置として本発明を具体化している。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the following embodiments, the present invention is embodied as a solid-state imaging device including a photodiode and an N-type MOS transistor, that is, a solid-state imaging device whose signal charge is an electron.

(第1の実施形態)
図1は、本発明の第1の実施形態における固体撮像装置が有する単位画素要部のパターンレイアウトを示す平面図である。なお、図1では、説明のため、素子分離1、転送トランジスタのゲート電極23(以下、転送ゲート23という。)、リセットトランジスタのゲート電極33(以下、リセットゲート33という。)のみを図示している。
(First embodiment)
FIG. 1 is a plan view showing a pattern layout of a main part of a unit pixel included in the solid-state imaging device according to the first embodiment of the present invention. In FIG. 1, only the element isolation 1, the transfer transistor gate electrode 23 (hereinafter referred to as transfer gate 23), and the reset transistor gate electrode 33 (hereinafter referred to as reset gate 33) are shown for illustration. Yes.

図1に示すように、本実施形態の単位画素は、フォトダイオード11において光電変換によって生成され、フォトダイオード11のPN接合に蓄積された信号電荷(電子)を、転送トランジスタを導通状態にすることにより浮遊拡散層60に転送する。その浮遊拡散層60の電位を、増幅トランジスタ(図7参照)を介して読み出すことで画素信号が出力される。なお、浮遊拡散層60は、浮遊拡散層60の電位を初期状態に戻すためのリセットトランジスタのソース領域を兼ねている。すなわち、リセットトランジスタを導通状態にすることにより、浮遊拡散層60の電位が初期状態になる。また、本実施形態では、浮遊拡散層60は、転送トランジスタのゲート長方向(図1では、上下方向)のパターン幅が小さくなった部分61(以下、帯状部61という)を有している。   As shown in FIG. 1, the unit pixel according to the present embodiment causes signal charges (electrons) generated by photoelectric conversion in the photodiode 11 and accumulated in the PN junction of the photodiode 11 to turn on the transfer transistor. To the floating diffusion layer 60. A pixel signal is output by reading the potential of the floating diffusion layer 60 through an amplification transistor (see FIG. 7). The floating diffusion layer 60 also serves as the source region of the reset transistor for returning the potential of the floating diffusion layer 60 to the initial state. That is, the potential of the floating diffusion layer 60 becomes the initial state by setting the reset transistor in a conductive state. In the present embodiment, the floating diffusion layer 60 has a portion 61 (hereinafter referred to as a belt-like portion 61) in which the pattern width in the gate length direction (vertical direction in FIG. 1) of the transfer transistor is reduced.

転送ゲート23は、フォトダイオード11と浮遊拡散層60との接続部の半導体基板表面に配置されている。ここでは、転送ゲート23は隣接する複数個の単位画素にわたって共通化されている。このため、転送ゲート23は素子分離1上にも配置されている。また、リセットゲート33は、帯状部61に沿って配置されている。ここでは、転送ゲート23とリセットゲート33とは互いに平行に配置されており、リセットゲート33は、帯状部61の長手方向に平行に配置されている。リセットゲート33は、転送ゲート23と同様に、隣接する複数個の単位画素にわたって共通化されている。このため、リセットゲート33は素子分離1上にも配置されている。なお、本実施形態では、帯状部61の短手方向の幅d1が0.3μm程度である。また、リセットゲート33の浮遊拡散層60側の端部と、リセットゲート33が配置された素子分離1の浮遊拡散層60側端部との間の距離d2は、50nm程度である。また、転送ゲート23およびリセットゲート33は、ポリシリコンからなるパターンにより構成されている。   The transfer gate 23 is disposed on the surface of the semiconductor substrate at the connection portion between the photodiode 11 and the floating diffusion layer 60. Here, the transfer gate 23 is shared by a plurality of adjacent unit pixels. For this reason, the transfer gate 23 is also disposed on the element isolation 1. Further, the reset gate 33 is disposed along the belt-like portion 61. Here, the transfer gate 23 and the reset gate 33 are arranged in parallel to each other, and the reset gate 33 is arranged in parallel to the longitudinal direction of the strip-shaped portion 61. Similar to the transfer gate 23, the reset gate 33 is shared by a plurality of adjacent unit pixels. For this reason, the reset gate 33 is also disposed on the element isolation 1. In the present embodiment, the width d1 of the strip portion 61 in the short direction is about 0.3 μm. The distance d2 between the end of the reset gate 33 on the floating diffusion layer 60 side and the end of the element isolation 1 where the reset gate 33 is disposed on the floating diffusion layer 60 side is about 50 nm. Further, the transfer gate 23 and the reset gate 33 are configured by a pattern made of polysilicon.

また、図2および図3は、本実施形態における固体撮像装置の製造過程を示す工程断面図である。図2および図3では、単位画素とN型トランジスタとを半導体基板の表面部に並べて図示している。ここでは、単位画素として、フォトダイオードと転送トランジスタとを示している。また、N型トランジスタは、転送トランジスタ以外の半導体基板上のN型トランジスタを代表する。すなわち、単位画素内のリセットトランジスタや増幅トランジスタ、あるいは周辺回路のトランジスタ等である。   2 and 3 are process cross-sectional views illustrating the manufacturing process of the solid-state imaging device according to the present embodiment. 2 and 3, the unit pixel and the N-type transistor are shown side by side on the surface portion of the semiconductor substrate. Here, a photodiode and a transfer transistor are shown as unit pixels. The N-type transistor represents an N-type transistor on a semiconductor substrate other than the transfer transistor. That is, a reset transistor or an amplification transistor in a unit pixel, a transistor in a peripheral circuit, or the like.

図2および図3では、図中左側から順に、フォトダイオード形成領域10、転送トランジスタ形成領域20、N型トランジスタ形成領域70を配置している。上述のように、フォトダイオードのN型不純物領域は転送トランジスタのソース領域と共通であるため、ここでは、転送トランジスタのゲート電極とドレイン領域(浮遊拡散層60、図3(d)参照)とを転送トランジスタ形成領域20として示している。   2 and 3, a photodiode formation region 10, a transfer transistor formation region 20, and an N-type transistor formation region 70 are arranged in this order from the left side in the drawing. As described above, since the N-type impurity region of the photodiode is common with the source region of the transfer transistor, the gate electrode and the drain region (floating diffusion layer 60, see FIG. 3D) of the transfer transistor are used here. This is shown as a transfer transistor formation region 20.

本実施形態の固体撮像装置の製造工程では、図2(a)に示すように、まず、N型のシリコン基板からなる半導体基板3の表面部に公知の手法により素子分離1が形成される。ここでは、素子分離1は深さ300nmのSTI構造を有している。素子分離1が形成された後、フォトダイオード形成領域10、転送トランジスタ形成領域20、およびN型トランジスタ形成領域70にPウェル2が形成される。その後、半導体基板3の表面にゲート絶縁膜(図示せず)が形成される。本実施形態では、ゲート絶縁膜として、膜厚が5nm〜10nm程度のシリコン酸化膜を熱酸化法により形成している。当該ゲート絶縁膜上に減圧CVD(Chemical Vapor Deposition)法等により、膜厚が180nm〜200nm程度の導電性ポリシリコン膜が形成される。そのポリシリコン膜に対して公知のフォトリソグラフィ技術およびエッチング技術を適用することにより、転送ゲート23およびN型トランジスタのゲート電極73が形成される。なお、フォトダイオードを構成するN型不純物領域14は、Pウェル2が形成されてからポリシリコン膜が堆積されるまでの間に、フォトダイオード形成領域10に開口を有するマスクを通じたイオン注入法により形成される。あるいは、ゲート電極23、73を形成した後、フォトダイオード形成領域10に開口を有するマスクを通じたイオン注入法によりN型不純物領域14を形成することもできる。   In the manufacturing process of the solid-state imaging device of this embodiment, as shown in FIG. 2A, first, the element isolation 1 is formed on the surface portion of the semiconductor substrate 3 made of an N-type silicon substrate by a known method. Here, the element isolation 1 has an STI structure with a depth of 300 nm. After the element isolation 1 is formed, the P well 2 is formed in the photodiode formation region 10, the transfer transistor formation region 20, and the N-type transistor formation region 70. Thereafter, a gate insulating film (not shown) is formed on the surface of the semiconductor substrate 3. In this embodiment, a silicon oxide film having a thickness of about 5 nm to 10 nm is formed as a gate insulating film by a thermal oxidation method. A conductive polysilicon film having a thickness of about 180 nm to 200 nm is formed on the gate insulating film by a low pressure CVD (Chemical Vapor Deposition) method or the like. By applying a known photolithography technique and etching technique to the polysilicon film, the transfer gate 23 and the gate electrode 73 of the N-type transistor are formed. The N-type impurity region 14 constituting the photodiode is formed by ion implantation through a mask having an opening in the photodiode formation region 10 between the formation of the P well 2 and the deposition of the polysilicon film. It is formed. Alternatively, after the gate electrodes 23 and 73 are formed, the N-type impurity region 14 can be formed by ion implantation through a mask having an opening in the photodiode formation region 10.

次に、図2(b)に示すように、転送ゲート23のソース側端部から所定の間隔おいた位置よりフォトダイオード形成領域10(転送トランジスタのソース領域)の端部を規定する素子分離1にわたって開口が設けられたレジストパターン81が形成される。レジストマスク81は公知のフォトリソグラフィ技術により形成される。そのレジストパターン81を通じたイオン注入によりN型不純物領域14内にP型不純物領域15が形成される。   Next, as shown in FIG. 2B, the element isolation 1 that defines the end of the photodiode formation region 10 (source region of the transfer transistor) from a position spaced from the source side end of the transfer gate 23 by a predetermined distance. A resist pattern 81 having an opening is formed. The resist mask 81 is formed by a known photolithography technique. P-type impurity region 15 is formed in N-type impurity region 14 by ion implantation through resist pattern 81.

続いて、図2(c)に示すように、転送トランジスタのドレイン領域である高濃度不純物領域となるべき領域に開口を有するレジストパターン82が形成される。ここでは、レジストパターン82の開口端を、転送ゲート23上と、転送トランジスタのドレイン領域端を規定する素子分離1上に配置している。そのレジストパターン82を通じたイオン注入により、転送トランジスタのドレイン領域(浮遊拡散層60)の一部を構成するN型の低濃度不純物領域21が形成される。ここでは、注入エネルギーが30keV、ドーズ量が2E13/cm2の注入条件でリン(P)をイオン注入している。 Subsequently, as shown in FIG. 2C, a resist pattern 82 having an opening in a region to be a high concentration impurity region which is a drain region of the transfer transistor is formed. Here, the opening end of the resist pattern 82 is disposed on the transfer gate 23 and on the element isolation 1 that defines the drain region end of the transfer transistor. By ion implantation through the resist pattern 82, an N-type low-concentration impurity region 21 constituting a part of the drain region (floating diffusion layer 60) of the transfer transistor is formed. Here, phosphorus (P) is ion-implanted under implantation conditions of an implantation energy of 30 keV and a dose of 2E13 / cm 2 .

その後、図2(d)に示すように、N型トランジスタのソース領域およびドレイン領域に開口を有するレジストパターン83がフォトリソグラフィ技術を用いて形成される。そのレジストパターン83をマスクとして、半導体基板3にN型の不純物が導入され、N型トランジスタのソース領域およびドレイン領域の一部を構成する低濃度不純物領域71が形成される。ここでは、注入エネルギーが50keV、ドーズ量が4E13/cm2の注入条件でリンをイオン注入している。 Thereafter, as shown in FIG. 2D, a resist pattern 83 having openings in the source region and the drain region of the N-type transistor is formed using a photolithography technique. Using the resist pattern 83 as a mask, an N-type impurity is introduced into the semiconductor substrate 3 to form a low-concentration impurity region 71 constituting part of the source region and drain region of the N-type transistor. Here, phosphorus is ion-implanted under an implantation condition of an implantation energy of 50 keV and a dose of 4E13 / cm 2 .

イオン注入が完了すると、半導体基板3上の全面にシリコン酸化膜、次いでシリコン窒化膜等からなる絶縁膜がCVD法等により順次堆積される。次いで、図3(a)に示すようにフォトダイオード形成領域10を被覆するレジストパターン84がフォトリソグラフィ等により形成され、そのレジストパターン84をマスクとして、絶縁膜に対してRIE(Reactive Ion Etching)によるエッチバックが行われる。これにより、転送ゲート23のドレイン側の側面にサイドウォール25が形成され、ゲート電極73の両側にサイドウォール75が形成される。同時に、フォトダイオード形成領域10を被覆する被覆膜16が形成される。なお、被覆膜16上のレジストパターン84は、サイドウォール25、75の形成が完了した後、アッシング等により除去される。   When ion implantation is completed, a silicon oxide film and then an insulating film made of a silicon nitride film or the like are sequentially deposited on the entire surface of the semiconductor substrate 3 by a CVD method or the like. Next, as shown in FIG. 3A, a resist pattern 84 covering the photodiode forming region 10 is formed by photolithography or the like, and the insulating film is subjected to RIE (Reactive Ion Etching) using the resist pattern 84 as a mask. Etch back is performed. As a result, the sidewall 25 is formed on the side surface on the drain side of the transfer gate 23, and the sidewall 75 is formed on both sides of the gate electrode 73. At the same time, a coating film 16 that covers the photodiode forming region 10 is formed. The resist pattern 84 on the coating film 16 is removed by ashing or the like after the formation of the sidewalls 25 and 75 is completed.

この後、図3(b)に示すように、N型トランジスタ形成領域70に開口を有するレジストパターン85がフォトリソグラフィ等により形成される。当該状態で半導体基板3に砒素(As)がイオン注入等により導入され、N型トランジスタのソース領域の一部およびドレイン領域の一部を構成するN型の高濃度不純物領域72が形成される。当該イオン注入により、LDD構造を有するN型トランジスタのソース領域およびドレイン領域が完成する。なお、砒素のイオン注入は、注入エネルギーが50keV、ドーズ量が2E15/cm2の注入条件で行われる。これにより、接合深さが120nm程度で、最大濃度が6.2E20/cm3程度の高濃度不純物領域72が形成される。 Thereafter, as shown in FIG. 3B, a resist pattern 85 having an opening in the N-type transistor formation region 70 is formed by photolithography or the like. In this state, arsenic (As) is introduced into the semiconductor substrate 3 by ion implantation or the like, and an N-type high concentration impurity region 72 constituting a part of the source region and part of the drain region of the N-type transistor is formed. By the ion implantation, the source region and the drain region of the N-type transistor having the LDD structure are completed. Arsenic ion implantation is performed under the implantation conditions of an implantation energy of 50 keV and a dose of 2E15 / cm 2 . As a result, a high concentration impurity region 72 having a junction depth of about 120 nm and a maximum concentration of about 6.2E20 / cm 3 is formed.

レジストパターン85が除去された後、半導体基板3上に、N型トランジスタ形成領域70を被覆するレジストパターン86が形成される。当該状態で、イオン注入により半導体基板3にリンが導入され、図3(c)に示すように、転送トランジスタのドレイン領域(浮遊拡散層60)を構成する高濃度不純物領域22が形成される。当該イオン注入により、LDD構造を有する転送トランジスタのドレイン領域(浮遊拡散層60)が完成する。   After the resist pattern 85 is removed, a resist pattern 86 that covers the N-type transistor formation region 70 is formed on the semiconductor substrate 3. In this state, phosphorus is introduced into the semiconductor substrate 3 by ion implantation, and as shown in FIG. 3C, a high concentration impurity region 22 constituting the drain region (floating diffusion layer 60) of the transfer transistor is formed. By this ion implantation, the drain region (floating diffusion layer 60) of the transfer transistor having the LDD structure is completed.

高濃度不純物領域22上には、以降の工程で、コンタクトホール62(図1参照)が形成され、その形成されたコンタクトホール62を介して増幅トランジスタに接続される。そのため、高濃度不純物領域22は、コンタクト抵抗を低減させると同時に接合リーク電流の増加を抑制することができる状態に不純物濃度が最適化された条件で形成する必要がある。なお、リンのイオン注入は、注入エネルギーが50keV、ドーズ量が8E13/cm2の注入条件で行われる。これにより、接合深さが150nm程度で、最大濃度が9.0E18/cm3程度の高濃度不純物領域22が形成される。リンのイオン注入後には、レジストパターン86をアッシング等により除去した後、850℃で45分間の活性化アニール処理が行われる。 A contact hole 62 (see FIG. 1) is formed on the high-concentration impurity region 22 in a subsequent process, and is connected to the amplification transistor through the formed contact hole 62. Therefore, the high-concentration impurity region 22 needs to be formed under a condition where the impurity concentration is optimized so that the contact resistance can be reduced and an increase in junction leakage current can be suppressed. Note that phosphorus ion implantation is performed under an implantation condition of an implantation energy of 50 keV and a dose of 8E13 / cm 2 . As a result, a high concentration impurity region 22 having a junction depth of about 150 nm and a maximum concentration of about 9.0E18 / cm 3 is formed. After phosphorus ion implantation, the resist pattern 86 is removed by ashing or the like, and then an activation annealing process is performed at 850 ° C. for 45 minutes.

活性化アニール処理が完了すると、コバルトからなる高融点金属材料が半導体基板3上に堆積され、ランプアニールが行われる。これにより、図3(d)に示すように、コバルトが直接接触するシリコン基板やポリシリコン(ゲート電極)に金属シリサイド層が形成される。本実施形態では、高濃度不純物領域22、72の表面にコバルトシリサイドからなる金属シリサイド層24、74が形成される。また、ゲート電極23、73の上面にもコバルトシリサイド層が形成される。なお、コバルトシリサイドは2段階アニール法を用いて形成される。本実施形態では、1stアニールが490℃で60秒間、2ndアニールが840℃で10秒間である。また、シリコン基板やポリシリコンと未反応の、素子分離1上およびサイドウォール25、75上の高融点金属材料は、1stアニール後に、ウェットエッチング等により選択的に除去される。以降、半導体基板3の全面に層間絶縁膜が堆積された後、金属シリサイド層24、74上にコンタクトホール62、32(図1参照)が形成される。さらに、上層配線の形成を行うことでMOS型固体撮像装置が完成する。   When the activation annealing process is completed, a refractory metal material made of cobalt is deposited on the semiconductor substrate 3 and lamp annealing is performed. Thereby, as shown in FIG. 3D, a metal silicide layer is formed on a silicon substrate or polysilicon (gate electrode) in direct contact with cobalt. In the present embodiment, metal silicide layers 24 and 74 made of cobalt silicide are formed on the surfaces of the high concentration impurity regions 22 and 72. A cobalt silicide layer is also formed on the upper surfaces of the gate electrodes 23 and 73. Cobalt silicide is formed using a two-step annealing method. In this embodiment, the first annealing is 490 ° C. for 60 seconds, and the second annealing is 840 ° C. for 10 seconds. Further, the refractory metal material on the element isolation 1 and the sidewalls 25 and 75, which has not reacted with the silicon substrate or polysilicon, is selectively removed by wet etching or the like after the first annealing. Thereafter, after an interlayer insulating film is deposited on the entire surface of the semiconductor substrate 3, contact holes 62 and 32 (see FIG. 1) are formed on the metal silicide layers 24 and 74. Furthermore, the MOS type solid-state imaging device is completed by forming the upper layer wiring.

以上説明したように、本実施形態では、浮遊拡散層60を形成するイオン種としてリンを使用している。このように、リンを用いることで、浮遊拡散層60での転位欠陥の発生を抑制することができる。これは、転位欠陥の発生がシリコンの非晶質化により増長すると考えられるためである。シリコン基板中の転位は、イオン注入後の活性化アニール等のような高温熱処理中に、シリコン基板中の応力が降伏応力を超えた場合に発生する。図4は、本実施形態により、転位欠陥の発生が抑制されるメカニズムを模式的に示す図である。なお、図4は、図1に示す帯状部61(浮遊拡散層60)を、転送ゲート23およびリセットゲート33に垂直な面で切断した断面図である。   As described above, in this embodiment, phosphorus is used as the ion species for forming the floating diffusion layer 60. Thus, by using phosphorus, it is possible to suppress the occurrence of dislocation defects in the floating diffusion layer 60. This is because the generation of dislocation defects is considered to increase due to the amorphous state of silicon. Dislocations in the silicon substrate occur when the stress in the silicon substrate exceeds the yield stress during high temperature heat treatment such as activation annealing after ion implantation. FIG. 4 is a diagram schematically illustrating a mechanism by which the generation of dislocation defects is suppressed according to the present embodiment. 4 is a cross-sectional view of the belt-like portion 61 (floating diffusion layer 60) shown in FIG. 1 cut along a plane perpendicular to the transfer gate 23 and the reset gate 33. As shown in FIG.

例えば、不純物濃度が2E19/cm3を超えるように砒素注入を行ったシリコン基板表面には、注入直後に非晶質層が形成される。この非晶質層は高温熱処理時に再結晶化される。非晶質層は原子半径がシリコンよりも大きい砒素を含むため、再結晶化した領域の格子定数はシリコンの格子定数よりも大きくなる。その結果、砒素注入により浮遊拡散層60を形成した場合には、図4に示すように、浮遊拡散層60内に格子定数差による横方向の圧縮応力が発生する。また、浮遊拡散層60の下方近傍のシリコン領域には、横方向の引張応力が発生する。 For example, an amorphous layer is formed immediately after the implantation on the surface of the silicon substrate into which arsenic has been implanted so that the impurity concentration exceeds 2E19 / cm 3 . This amorphous layer is recrystallized during the high temperature heat treatment. Since the amorphous layer contains arsenic having an atomic radius larger than that of silicon, the lattice constant of the recrystallized region becomes larger than that of silicon. As a result, when the floating diffusion layer 60 is formed by arsenic implantation, a lateral compressive stress due to a lattice constant difference is generated in the floating diffusion layer 60 as shown in FIG. Further, a lateral tensile stress is generated in the silicon region near the lower portion of the floating diffusion layer 60.

また、注入領域に隣接する素子分離上にポリシリコンパターンが配置されていると、高温熱処理時に、シリコン基板の単結晶シリコンや、素子分離を構成するシリコン酸化膜等の絶縁膜がポリシリコンパターンで力学的に抑えられる。その結果、単結晶シリコンや絶縁膜が熱膨張できなくなり、ポリシリコンパターンが配置された素子分離近傍のシリコン領域では、特に強い横方向の圧縮応力が発生する。この圧縮応力は、ポリシリコンパターン端と、ポリシリコンパターンが配置された素子分離の端部との距離が小さくなるにつれて次第に大きくなる。例えば、図4では、リセットゲート33の帯状部61側端部と、リセットゲート33が配置された素子分離1の帯状部61側端部との間の距離d3の方が、転送ゲート23の帯状部61側端部と、転送ゲート23が配置された素子分離1の帯状部61側端部との間の距離d4よりも小さい。したがって、帯状部61では、リセットゲート33が配置された素子分離1の上端部近傍で、強い圧縮応力が発生することになる。また、上述のようにシリコン領域の表面部に砒素注入が行われている場合は、上述の格子定数差に起因する圧縮応力が重畳され、ポリシリコンパターンが形成された素子分離1の上端部近傍のシリコン領域での圧縮応力がより高まることになる。なお、図4では、応力の強度を矢印の太さで模式的に示している。   In addition, when a polysilicon pattern is arranged on the element isolation adjacent to the implantation region, the single crystal silicon of the silicon substrate or the insulating film such as a silicon oxide film constituting the element isolation is a polysilicon pattern during high-temperature heat treatment. It can be suppressed dynamically. As a result, the single crystal silicon and the insulating film cannot thermally expand, and a particularly strong lateral compressive stress is generated in the silicon region near the element isolation where the polysilicon pattern is arranged. This compressive stress gradually increases as the distance between the end of the polysilicon pattern and the end of the element isolation where the polysilicon pattern is disposed decreases. For example, in FIG. 4, the distance d3 between the end of the reset gate 33 on the side of the strip 61 and the end of the isolation 1 where the reset gate 33 is disposed is closer to the distance d3. The distance d4 is smaller than the distance d4 between the end portion on the side of the portion 61 and the end portion on the side of the strip portion 61 of the element isolation 1 where the transfer gate 23 is disposed. Accordingly, strong compressive stress is generated in the band portion 61 in the vicinity of the upper end portion of the element isolation 1 where the reset gate 33 is disposed. Further, when arsenic is implanted in the surface portion of the silicon region as described above, the vicinity of the upper end portion of the element isolation 1 in which the compressive stress due to the lattice constant difference is superimposed and the polysilicon pattern is formed is superimposed. This will increase the compressive stress in the silicon region. In FIG. 4, the stress intensity is schematically shown by the thickness of the arrow.

ポリシリコンパターンが配置された素子分離の上端部近傍のシリコン領域では、例えば、帯状部61の幅が1μm以上と十分大きい場合は、当該上端部近傍での応力が降伏応力を超えると転位欠陥が生じる。しかしながら、帯状部61の幅が0.3μm以下程度に小さくなった場合、ポリシリコンパターンが配置された素子分離の上端部近傍の応力が降伏応力よりも小さい応力であっても、当該上端部近傍と異なるシリコン領域で転位欠陥が発生するようになる。そのメカニズムを以下で説明する。   In the silicon region in the vicinity of the upper end of the element isolation where the polysilicon pattern is arranged, for example, when the width of the belt-like portion 61 is sufficiently large, such as 1 μm or more, dislocation defects are generated when the stress in the vicinity of the upper end exceeds the yield stress. Arise. However, when the width of the belt-like portion 61 is reduced to about 0.3 μm or less, even if the stress in the vicinity of the upper end of the element isolation where the polysilicon pattern is arranged is smaller than the yield stress, in the vicinity of the upper end. Dislocation defects occur in different silicon regions. The mechanism will be described below.

素子分離上にポリシリコンパターンが配置されていない場合、単結晶シリコンとシリコン酸化膜は比較的自由に熱膨張する。このとき、単結晶シリコンとシリコン酸化膜との熱膨張係数差により、シリコン領域には横方向に引張応力が作用する。こうした引張応力は、素子分離の底部端(コーナー部)に集中する。このとき、シリコン表面に砒素注入が行われ、かつ対向する素子分離1上にポリシリコンパターンが配置されていると、上述のポリシリコンパターンが配置された素子分離の上端部近傍に発生する圧縮応力が、当該引張応力がさらに高める方向に作用する。この引張応力を高める作用は、素子分離領域に挟まれたシリコン領域の幅(帯状部の幅)が小さくなるにつれて、対向する素子分離が接近するため、次第に大きくなる。また、シリコンは引張応力耐性が弱いことが知られている。そのため、シリコン領域の幅が0.3μm程度の細線になると、ポリシリコンパターンが配置されていない素子分離の底部端近傍を起点とした転位欠陥が発生するようになる。   When the polysilicon pattern is not arranged on the element isolation, the single crystal silicon and the silicon oxide film thermally expand relatively freely. At this time, due to the difference in thermal expansion coefficient between the single crystal silicon and the silicon oxide film, a tensile stress acts in the lateral direction on the silicon region. Such tensile stress is concentrated at the bottom end (corner portion) of element isolation. At this time, if arsenic implantation is performed on the silicon surface and a polysilicon pattern is disposed on the opposing element isolation 1, a compressive stress generated near the upper end of the element isolation where the polysilicon pattern is disposed. However, it acts in a direction in which the tensile stress is further increased. The effect of increasing the tensile stress gradually increases as the opposing element isolation approaches as the width of the silicon region sandwiched between the element isolation regions (the width of the band-shaped portion) decreases. Silicon is known to have low tensile stress resistance. For this reason, when the width of the silicon region becomes a thin line of about 0.3 μm, a dislocation defect starts from the vicinity of the bottom end of the element isolation where the polysilicon pattern is not arranged.

このような転位欠陥は、対向する素子分離の双方にポリシリコンパターンが配置された状況下でも発生する。例えば、図4では、対向する素子分離1上のポリシリコンパターンは、帯状部61に対して非対称に配置されている。すなわち、距離d4の方が距離d3よりも大きくなっている。この場合、ポリシリコンパターンが、熱膨張を力学的に抑える効果は、転送ゲート23が配置された素子分離1側の方が小さい。このため、転送ゲート23が配置された素子分離1側では、単結晶シリコンとシリコン酸化膜の熱膨張が発生し、素子分離1の底部端に引張応力が集中する。そして、帯状部61の幅が0.3μm以下程度に小さい場合には、リセットゲート33が配置された素子分離1の上端部近傍の圧縮応力が当該引張応力に作用し、転送ゲート23が配置された素子分離1の底部端近傍(図4に示す矢指部P)で転位欠陥が発生する。   Such a dislocation defect occurs even in a situation in which a polysilicon pattern is disposed on both opposing element isolations. For example, in FIG. 4, the polysilicon pattern on the opposing element isolation 1 is disposed asymmetrically with respect to the band-shaped portion 61. That is, the distance d4 is larger than the distance d3. In this case, the effect of dynamically suppressing the thermal expansion of the polysilicon pattern is smaller on the element isolation 1 side where the transfer gate 23 is disposed. For this reason, on the element isolation 1 side where the transfer gate 23 is disposed, thermal expansion of the single crystal silicon and the silicon oxide film occurs, and tensile stress concentrates on the bottom end of the element isolation 1. When the width of the strip portion 61 is as small as about 0.3 μm or less, the compressive stress in the vicinity of the upper end portion of the element isolation 1 where the reset gate 33 is disposed acts on the tensile stress, and the transfer gate 23 is disposed. Dislocation defects occur in the vicinity of the bottom end of the element isolation 1 (the arrow finger portion P shown in FIG. 4).

これに対し、本実施形態では、格子定数がシリコンとほぼ同等であるリンをイオン注入することにより浮遊拡散層60を形成している。このため、帯状部61の幅が0.3μm以下(ゼロより大きい)のように小さくなり、かつ帯状部61の幅を画定する素子分離1上にポリシリコンからなる配線パターンが配置された状況下であっても、上述したような高温熱処理時に、シリコン基板内部の引張応力が高められることがない。したがって、転位欠陥の発生を抑制することができる。また、このとき、浮遊拡散層60を構成する低濃度不純物領域21(図3参照)のリンのイオン注入ドーズ量は、接合リーク電流を低減する目的で、2E13/cm2〜8E13/cm2のドーズ量とすることが好ましい。また、浮遊拡散層60を高濃度不純物領域22(図3参照)のリンのイオン注入ドーズ量は8E13/cm2以上のドーズ量であることが好ましい。 On the other hand, in this embodiment, the floating diffusion layer 60 is formed by ion implantation of phosphorus having a lattice constant substantially equal to that of silicon. For this reason, the width of the belt-like portion 61 is as small as 0.3 μm or less (greater than zero), and the wiring pattern made of polysilicon is arranged on the element isolation 1 that defines the width of the belt-like portion 61. However, the tensile stress inside the silicon substrate is not increased during the high-temperature heat treatment as described above. Therefore, generation of dislocation defects can be suppressed. At this time, the phosphorus ion implantation dose of the low-concentration impurity region 21 (see FIG. 3) constituting the floating diffusion layer 60 is 2E13 / cm 2 to 8E13 / cm 2 for the purpose of reducing the junction leakage current. It is preferable to use a dose amount. Further, the phosphorus ion implantation dose in the high-concentration impurity region 22 (see FIG. 3) in the floating diffusion layer 60 is preferably 8E13 / cm 2 or more.

また、本実施形態では、N型トランジスタのソース領域およびドレイン領域を構成する低濃度不純物領域71および高濃度不純物領域72を、転送トランジスタのドレイン領域である浮遊拡散層60と異なるイオン種をイオン注入することにより形成できる。このため、浮遊拡散層60の不純物プロファイルと、N型トランジスタのソース領域あるいはドレイン領域の不純物プロファイルを異ならせることができる。すなわち、N型トランジスタの電気特性を低下させることなく、浮遊拡散層60における接合リーク電流の発生を抑制することができる。   In this embodiment, the low concentration impurity region 71 and the high concentration impurity region 72 constituting the source region and drain region of the N-type transistor are ion-implanted with ion species different from the floating diffusion layer 60 that is the drain region of the transfer transistor. Can be formed. Therefore, the impurity profile of the floating diffusion layer 60 and the impurity profile of the source region or drain region of the N-type transistor can be made different. That is, the occurrence of junction leakage current in the floating diffusion layer 60 can be suppressed without degrading the electrical characteristics of the N-type transistor.

以上説明したように、本実施形態によれば、高感度な固体撮像装置を高い製造歩留まりで形成することができる。   As described above, according to this embodiment, a highly sensitive solid-state imaging device can be formed with a high manufacturing yield.

なお、上記実施形態では、N型トランジスタのソース領域およびドレイン領域と浮遊拡散層とを異なる注入条件で形成したが、N型トランジスタのソース領域およびドレイン領域を、上述の浮遊拡散層の形成条件と同条件で形成することもできる。   In the above embodiment, the source region and drain region of the N-type transistor and the floating diffusion layer are formed under different implantation conditions. However, the source region and drain region of the N-type transistor are formed according to the above-described formation conditions of the floating diffusion layer. It can also be formed under the same conditions.

(第2の実施形態)
上記第1の実施形態では、転位欠陥の発生を抑制するため、浮遊拡散層の高濃度不純物領域を、リンをイオン注入することで形成した。しかしながら、砒素等の他のイオン種をイオン注入することにより浮遊拡散層を形成した場合であっても、特定の条件下であれば、その表面に金属シリサイド層を形成することに起因する接合リーク電流の発生を抑制することができる。そこで、第2の実施形態では、浮遊拡散層の高濃度不純物領域を、砒素をイオン注入することにより形成する事例について説明する。
(Second Embodiment)
In the first embodiment, in order to suppress the generation of dislocation defects, the high concentration impurity region of the floating diffusion layer is formed by ion implantation of phosphorus. However, even when a floating diffusion layer is formed by ion implantation of other ion species such as arsenic, junction leakage due to the formation of a metal silicide layer on the surface under certain conditions Generation of current can be suppressed. Therefore, in the second embodiment, a case will be described in which the high concentration impurity region of the floating diffusion layer is formed by ion implantation of arsenic.

図5は、本実施形態の固体撮像装置の製造過程を示す工程断面図である。なお、本実施形態における固体撮像装置の画素主要部のレイアウトパターンは、図1で説明したレイアウトパターンであるとする。上述のように、本実施形態は、浮遊拡散層の高濃度不純物領域を形成するイオン注入のイオン種に砒素を用いる点が第1の実施形態と異なる。このため、図5において、第1の実施形態と同一の構造を有する部位に同一の符号を付し、以下での詳細な説明を省略する。なお、図2および図3と同様に、図5に示すN型トランジスタは、半導体基板上の転送トランジスタ以外のN型トランジスタを代表する。また、図5では、図2および図3と同様、図中左側から順に、フォトダイオード形成領域10、転送トランジスタ形成領域20、N型トランジスタ形成領域70を配置している。   FIG. 5 is a process cross-sectional view illustrating the manufacturing process of the solid-state imaging device of the present embodiment. Note that the layout pattern of the main part of the pixel of the solid-state imaging device in the present embodiment is the layout pattern described in FIG. As described above, this embodiment is different from the first embodiment in that arsenic is used as an ion species for ion implantation for forming a high concentration impurity region of the floating diffusion layer. For this reason, in FIG. 5, the same code | symbol is attached | subjected to the site | part which has the same structure as 1st Embodiment, and the detailed description below is abbreviate | omitted. 2 and 3, the N-type transistor shown in FIG. 5 represents an N-type transistor other than the transfer transistor on the semiconductor substrate. In FIG. 5, as in FIGS. 2 and 3, a photodiode formation region 10, a transfer transistor formation region 20, and an N-type transistor formation region 70 are arranged in order from the left side in the drawing.

本実施形態の固体撮像装置の製造工程では、第1の実施形態において図2(a)〜図2(d)および図3(a)を用いて説明した工程を経て、半導体基板3上に、N型トランジスタの高濃度不純物領域72が形成される。図5(a)に示すように、以上の工程において、フォトダイオード形成領域10には、N型不純物領域14、P型不純物領域15、および被覆膜16が形成されている。また、転送トランジスタ形成領域20には、ゲート電極23、サイドウォール25、および低濃度不純物領域21が形成されている。この低濃度不純物領域21の形成は、後に述べるように砒素注入でも可能である。さらに、N型トランジスタ形成領域70には、ゲート電極73、サイドウォール75、低濃度不純物領域71、および高濃度不純物領域72が形成されている。   In the manufacturing process of the solid-state imaging device of the present embodiment, the process described with reference to FIGS. 2A to 2D and FIG. 3A in the first embodiment is performed on the semiconductor substrate 3. A high concentration impurity region 72 of the N-type transistor is formed. As shown in FIG. 5A, the N-type impurity region 14, the P-type impurity region 15, and the coating film 16 are formed in the photodiode forming region 10 in the above process. In the transfer transistor formation region 20, a gate electrode 23, sidewalls 25, and a low concentration impurity region 21 are formed. The low concentration impurity region 21 can be formed by arsenic implantation as will be described later. Further, a gate electrode 73, a sidewall 75, a low concentration impurity region 71, and a high concentration impurity region 72 are formed in the N-type transistor formation region 70.

この後、半導体基板3上に、N型トランジスタ形成領域70を被覆するレジストパターン86が形成される。当該状態で、イオン注入により半導体基板3に砒素が導入され、図5(b)に示すように、転送トランジスタのドレイン領域(浮遊拡散層60)を構成する高濃度不純物領域22aが形成される。当該イオン注入により、LDD構造を有する転送トランジスタのドレイン領域(浮遊拡散層60)が完成する。ここでは、砒素のイオン注入は、注入エネルギーが50keV、ドーズ量が5E14/cm2の注入条件で行われる。これにより、接合深さが100nm程度、最大濃度が2.0E20/cm3程度の高濃度不純物領域22aが形成される。なお、イオン注入後の活性化アニール条件は、850℃で45分間である。 Thereafter, a resist pattern 86 covering the N-type transistor formation region 70 is formed on the semiconductor substrate 3. In this state, arsenic is introduced into the semiconductor substrate 3 by ion implantation, and as shown in FIG. 5B, a high concentration impurity region 22a constituting the drain region (floating diffusion layer 60) of the transfer transistor is formed. By this ion implantation, the drain region (floating diffusion layer 60) of the transfer transistor having the LDD structure is completed. Here, arsenic ion implantation is performed under implantation conditions of an implantation energy of 50 keV and a dose of 5E14 / cm 2 . As a result, a high concentration impurity region 22a having a junction depth of about 100 nm and a maximum concentration of about 2.0E20 / cm 3 is formed. The activation annealing condition after ion implantation is 850 ° C. for 45 minutes.

浮遊拡散層60を構成する高濃度不純物領域22aの接合深さは、100nmから150nmの範囲内であることが好ましい。これは、デバイスとしては、不純物領域の抵抗を低減させる必要があるためなるべく深くまで不純物領域を形成する必要があるが、深い接合を形成すると不純物領域が横方向に広ってゲート電極直下まで到達し、GIDL(gate induced drain leakage)電流が増大してしまうからである。サイドウォール長(横方向への厚さ)が概ね70〜80nmで形成される場合、横方向広がりをサイドウォール長以下に抑制しようとすると、接合深さは100nmから150nmとなる。   The junction depth of the high-concentration impurity region 22a constituting the floating diffusion layer 60 is preferably in the range of 100 nm to 150 nm. This is because, as a device, it is necessary to reduce the resistance of the impurity region, so it is necessary to form the impurity region as deep as possible. However, if a deep junction is formed, the impurity region spreads laterally and reaches just below the gate electrode. This is because the GIDL (gate induced drain leakage) current increases. When the sidewall length (thickness in the lateral direction) is approximately 70 to 80 nm, the junction depth is 100 nm to 150 nm if the lateral spread is to be suppressed to the sidewall length or less.

この後、上記各不純物領域中の注入イオンの活性化アニール処理が完了すると、コバルトからなるシリサイド材料を半導体基板3上に堆積してランプアニールを行うことにより、コバルトが直接接触するシリコン基板や、ゲート電極を構成するポリシリコンに金属シリサイド層24、74が形成される。本実施形態では、図5(c)に示すように、高濃度不純物領域22a、72の表面にコバルトシリサイドからなる金属シリサイド層24、74が形成される。また、ゲート電極23およびゲート電極73の上面にも金属シリサイド層が形成される。なお、コバルトシリサイドは2段階アニール法を用いて形成される。本実施形態では、1stアニールが490℃で60秒間、2ndアニールが840℃で10秒間である。また、1stアニール後に、ウェットエッチング等によりシリコン基板やポリシリコンと未反応の高融点金属が選択的に除去される。   Thereafter, when the activation annealing process of the implanted ions in each of the impurity regions is completed, a silicide material made of cobalt is deposited on the semiconductor substrate 3 and lamp annealing is performed. Metal silicide layers 24 and 74 are formed on polysilicon constituting the gate electrode. In the present embodiment, as shown in FIG. 5C, metal silicide layers 24 and 74 made of cobalt silicide are formed on the surfaces of the high concentration impurity regions 22a and 72, respectively. A metal silicide layer is also formed on the upper surfaces of the gate electrode 23 and the gate electrode 73. Cobalt silicide is formed using a two-step annealing method. In this embodiment, the first annealing is 490 ° C. for 60 seconds, and the second annealing is 840 ° C. for 10 seconds. Further, after the first annealing, the silicon substrate or polysilicon and the unreacted refractory metal are selectively removed by wet etching or the like.

上述したように、単結晶シリコン基板へのイオン注入のイオン種が砒素である場合、2E19/cm3を超える不純物濃度を有する不純物領域に非晶質層が発生する。この場合、ドーズ量が大きくなりイオン注入領域にシリコンの非晶質層がより厚く形成されるようになると、高温熱処理時にシリコン基板内部の引張応力が高まり転位欠陥が発生する。 As described above, when the ion species for ion implantation into the single crystal silicon substrate is arsenic, an amorphous layer is generated in an impurity region having an impurity concentration exceeding 2E19 / cm 3 . In this case, when the dose increases and an amorphous silicon layer is formed thicker in the ion-implanted region, the tensile stress inside the silicon substrate increases during the high-temperature heat treatment, causing dislocation defects.

図6は、浮遊拡散層60(高濃度不純物領域22a)を砒素のイオン注入により形成した場合の注入ドーズ量と接合リーク電流不良率との関係を示す図である。イオン注入後の活性化アニールは850℃で45分間実施している。注入エネルギーは50keVである。なお、当該データを取得したパターンの平面構造は図1に示した平面構造と同一であり、断面構造は図5に示した断面構造と同一である。   FIG. 6 is a diagram showing the relationship between the implantation dose and the junction leakage current failure rate when the floating diffusion layer 60 (high-concentration impurity region 22a) is formed by arsenic ion implantation. Activation annealing after ion implantation is performed at 850 ° C. for 45 minutes. The implantation energy is 50 keV. The planar structure of the pattern from which the data is acquired is the same as the planar structure shown in FIG. 1, and the sectional structure is the same as the sectional structure shown in FIG.

図6に示すように、注入ドーズ量が6E14/cm2以上になると不良が発生し始める。注入ドーズ量が6E14/cm2の場合、イオン注入直後の非晶質層の厚さは60nmである。すなわち、図9で説明した転位欠陥の発生は、非晶質層の厚さが60nmを超えると、その厚さに依存して次第に増大することになる。なお、図9で説明した転位欠陥を抑制し、かつ、コンタクトの寄生抵抗を低くする観点では、浮遊拡散層60の最大濃度が、1E20/cm3から5E20/cm3の範囲であることが好ましい。また、この範囲であっても、非晶質層の厚さは60nm以下である。 As shown in FIG. 6, when the implantation dose is 6E14 / cm 2 or more, defects start to occur. When the implantation dose is 6E14 / cm 2 , the thickness of the amorphous layer immediately after ion implantation is 60 nm. That is, the occurrence of dislocation defects described with reference to FIG. 9 gradually increases depending on the thickness of the amorphous layer when the thickness exceeds 60 nm. From the viewpoint of suppressing the dislocation defect described in FIG. 9 and reducing the parasitic resistance of the contact, the maximum concentration of the floating diffusion layer 60 is preferably in the range of 1E20 / cm 3 to 5E20 / cm 3. . Even within this range, the thickness of the amorphous layer is 60 nm or less.

上述したように、転位欠陥は砒素をイオン注入することにより生じるシリコン基板内部での引張応力の発生が主な原因である。そこで高濃度不純物領域22aの注入エネルギーを例えば40keVに低下させ、非晶質層が60nm以下となる条件下で注入ドーズ量を増大させることも可能である。したがって、砒素のイオン注入は、浮遊拡散層内に発生する転位欠陥を抑制可能な注入条件、すなわち、高濃度不純物領域22aの濃度が2E19/cm3以下にまで減少する深さが60nm以下となる注入条件の範囲内で実施することができる。なお、金属シリサイド層24、74が形成された半導体基板3の全面には、層間絶縁膜が堆積された後、金属シリサイド層24、74上にコンタクトホール62、32(図1参照)が形成され、上層配線の形成を行うことでMOS型固体撮像装置が完成する。 As described above, the dislocation defects are mainly caused by the generation of tensile stress inside the silicon substrate caused by ion implantation of arsenic. Therefore, the implantation energy of the high concentration impurity region 22a can be reduced to 40 keV, for example, and the implantation dose can be increased under the condition that the amorphous layer is 60 nm or less. Therefore, the ion implantation of arsenic is implantation conditions that can suppress dislocation defects generated in the floating diffusion layer, that is, the depth at which the concentration of the high concentration impurity region 22a is reduced to 2E19 / cm 3 or less is 60 nm or less. It can be carried out within the range of the injection conditions. Note that an interlayer insulating film is deposited on the entire surface of the semiconductor substrate 3 on which the metal silicide layers 24 and 74 are formed, and then contact holes 62 and 32 (see FIG. 1) are formed on the metal silicide layers 24 and 74. The MOS type solid-state imaging device is completed by forming the upper layer wiring.

以上のように、本実施形態によれば、微細化につれて浮遊拡散層幅が短くなり、かつ、その周囲の素子分離領域上にポリシリコンからなるゲート電極が浮遊拡散層に沿って配置されている場合であっても、その不純物ドーズ量や注入エネルギーを、転位欠陥の発生を抑制可能な条件に設定するため、浮遊拡散層において接合リークが発生することを抑制できる。   As described above, according to the present embodiment, the width of the floating diffusion layer is shortened with miniaturization, and the gate electrode made of polysilicon is arranged along the floating diffusion layer on the surrounding element isolation region. Even in this case, since the impurity dose and the implantation energy are set to conditions that can suppress the generation of dislocation defects, it is possible to suppress the occurrence of junction leakage in the floating diffusion layer.

なお、本実施形態では、N型トランジスタのソース領域およびドレイン領域と浮遊拡散層とを異なる注入条件で形成したが、N型トランジスタのソース領域およびドレイン領域を、上述の浮遊拡散層の形成条件(濃度が2E19/cm3を超える部分の深さが60nm以下となる注入条件)で形成することもできる。 In this embodiment, the source region and drain region of the N-type transistor and the floating diffusion layer are formed under different implantation conditions. However, the source region and drain region of the N-type transistor are formed under the above-described conditions for forming the floating diffusion layer (see FIG. It can also be formed under an implantation condition in which the depth of the portion where the concentration exceeds 2E19 / cm 3 is 60 nm or less.

また、上述の接合リーク電流の増大は、固体撮像装置の周辺回路あるいは一般のロジックLSIにおけるN型トランジスタのソース領域、あるいはドレイン領域においても発生し得る。すなわち、N型トランジスタのゲート幅方向のソース領域幅(あるいはドレイン領域幅)が小さくなり、かつ、ゲート幅方向のソース領域幅(あるいはドレイン領域幅)を画定する素子分離上に、ポリシリコンからなる配線パターンがソース領域(あるいはドレイン領域)に沿って近接して配置された場合、ソース領域(あるいはドレイン領域)の接合リーク電流が増大する。この場合、N型トランジスタに、本発明の技術思想を適用することにより、このようなN型トランジスタの接合リーク電流の増大も抑制することができる。   The increase in the junction leakage current described above can also occur in the peripheral region of the solid-state imaging device or the source region or drain region of an N-type transistor in a general logic LSI. That is, the source region width (or drain region width) in the gate width direction of the N-type transistor is reduced, and polysilicon is formed on the element isolation that defines the source region width (or drain region width) in the gate width direction. When the wiring pattern is arranged close to the source region (or drain region), the junction leakage current of the source region (or drain region) increases. In this case, by applying the technical idea of the present invention to the N-type transistor, an increase in the junction leakage current of the N-type transistor can be suppressed.

以上説明したように、本発明によれば、素子分離領域で囲まれた浮遊拡散層のような不純物領域において、接合リーク電流の発生を抑制することができる。その結果、高感度の固体撮像装置を安定して製造することができる。   As described above, according to the present invention, it is possible to suppress the occurrence of junction leakage current in an impurity region such as a floating diffusion layer surrounded by an element isolation region. As a result, a highly sensitive solid-state imaging device can be manufactured stably.

なお、本発明は、以上で説明した実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。本発明の特徴は、浮遊拡散層を形成するイオン注入が、非晶質化により生じる応力を増大させることのない条件で行われることである。したがって、その技術的思想を逸脱しない範囲において、上述の各工程で使用したプロセスを他の等価なプロセスに置換することが可能である。また、工程順を入れ替えることも、材料種を変更することも可能である。例えば、上記では、転送ゲートおよびリセットゲートをポリシリコンで構成したが、ポリメタルや金属等の他の材料により構成した場合でも同様の効果を得ることができる。また、ゲート絶縁膜も酸化膜に限らず、窒化膜等の他の絶縁膜を採用することができる。さらに、本発明は、MOS型固体撮像装置の製造に特に好適であるが、浮遊拡散層を備える全ての固体撮像装置に適用することができる。その浮遊拡散層の構造を上記浮遊拡散層と同じにすることで、高感度の固体撮像装置を実現することができる。   The present invention is not limited to the embodiment described above, and various modifications and applications are possible within the scope of the effects of the present invention. A feature of the present invention is that the ion implantation for forming the floating diffusion layer is performed under conditions that do not increase the stress caused by the amorphization. Therefore, it is possible to replace the process used in each of the above steps with another equivalent process without departing from the technical idea. Moreover, it is also possible to change a process order and to change a material kind. For example, in the above description, the transfer gate and the reset gate are made of polysilicon, but the same effect can be obtained even when the transfer gate and the reset gate are made of other materials such as polymetal or metal. Further, the gate insulating film is not limited to the oxide film, and other insulating films such as a nitride film can be employed. Furthermore, the present invention is particularly suitable for manufacturing a MOS type solid-state imaging device, but can be applied to all solid-state imaging devices including a floating diffusion layer. By making the structure of the floating diffusion layer the same as that of the floating diffusion layer, a highly sensitive solid-state imaging device can be realized.

本発明は、高感度の固体撮像装置を安定して製造できるという効果を有し、固体撮像装置およびその製造方法として有用である。   The present invention has an effect that a highly sensitive solid-state imaging device can be stably manufactured, and is useful as a solid-state imaging device and a manufacturing method thereof.

本発明の実施形態における固体撮像装置が有する単位画素要部のパターンレイアウトを示す平面図The top view which shows the pattern layout of the unit pixel principal part which the solid-state imaging device in embodiment of this invention has 本発明の第1の実施形態における固体撮像装置の製造過程を示す工程断面図Process sectional drawing which shows the manufacture process of the solid-state imaging device in the 1st Embodiment of this invention 本発明の第1の実施形態における固体撮像装置の製造過程を示す工程断面図Process sectional drawing which shows the manufacture process of the solid-state imaging device in the 1st Embodiment of this invention 転位欠陥の発生メカニズムを示す模式図Schematic diagram showing the dislocation defect generation mechanism 本発明の第2の実施形態における固体撮像装置の製造過程を示す工程断面図Process sectional drawing which shows the manufacture process of the solid-state imaging device in the 2nd Embodiment of this invention 砒素のイオン注入ドーズ量とリーク電流不良率の関係を示す図A graph showing the relationship between the ion implantation dose of arsenic and the leakage current failure rate MOS型固体撮像装置の一例を示す回路図Circuit diagram showing an example of a MOS solid-state imaging device 従来の固体撮像装置の一例を示す断面図Sectional drawing which shows an example of the conventional solid-state imaging device 転位欠陥の発生箇所を示す模式図Schematic diagram showing the location of dislocation defects

符号の説明Explanation of symbols

1、101 素子分離
2、102 Pウェル
3、103 N型半導体基板
10 フォトダイオード形成領域
14、114 N型不純物領域
15、115 P型不純物領域
16 被覆膜
20、 転送トランジスタ形成領域
21、121 低濃度不純物領域
22、22a、122 高濃度不純物領域
23、123 転送ゲート電極
24、124 金属シリサイド層(コバルトシリサイド)
25 サイドウォール
60、160 浮遊拡散層
70 N型トランジスタ形成領域
71、171 低濃度不純物領域
72、172 高濃度不純物領域
73、173 ゲート電極
74、174 金属シリサイド層(コバルトシリサイド)
75 サイドウォール
110 フォトダイオード
120 転送トランジスタ
170 N型トランジスタ
DESCRIPTION OF SYMBOLS 1,101 Element isolation 2,102 P well 3,103 N-type semiconductor substrate 10 Photodiode formation area 14,114 N-type impurity area 15,115 P-type impurity area 16 Cover film 20, Transfer transistor formation area 21,121 Low Concentration impurity regions 22, 22a, 122 High concentration impurity regions 23, 123 Transfer gate electrodes 24, 124 Metal silicide layer (cobalt silicide)
25 Side wall 60, 160 Floating diffusion layer 70 N-type transistor formation region 71, 171 Low concentration impurity region 72, 172 High concentration impurity region 73, 173 Gate electrode 74, 174 Metal silicide layer (cobalt silicide)
75 Side wall 110 Photodiode 120 Transfer transistor 170 N-type transistor

Claims (10)

所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有するゲート絶縁型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が0.3μm以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第1の不純物領域を、活性化アニール後の第1の不純物領域内に発生する圧縮応力を抑制する条件でイオン注入することにより形成する工程と、
前記周辺回路に属するゲート絶縁型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域を形成する工程と、
前記第1および前記第2の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
A floating diffusion layer having a band-shaped portion in contact with both ends of an element isolation formed to face each other at a predetermined interval, and at least one of the element isolations defining the band-shaped portion is disposed along the floating diffusion layer A plurality of pixels including a wiring pattern and transferring a signal charge generated by photoelectric conversion to the floating diffusion layer and outputting a signal corresponding to a potential of the floating diffusion layer; and the same conductivity type as the floating diffusion layer A peripheral circuit including a gate insulation type field effect transistor having an impurity diffusion layer, and a manufacturing method of a solid-state imaging device provided on a semiconductor layer,
Forming an element isolation that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less;
Forming the wiring pattern;
Forming a first impurity region constituting the floating diffusion layer by ion implantation under a condition for suppressing a compressive stress generated in the first impurity region after activation annealing;
Forming a second impurity region constituting a source region or a drain region of a gate insulating field effect transistor belonging to the peripheral circuit;
Forming a compound layer of a constituent element of the semiconductor layer and a refractory metal element on the surfaces of the first and second impurity regions;
A method for manufacturing a solid-state imaging device.
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が0.3μm以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第1の不純物領域を、前記半導体層にリンをイオン注入することにより形成する工程と、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域を形成する工程と、
前記第1および前記第2の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
A floating diffusion layer having a band-shaped portion in contact with both ends of an element isolation formed to face each other at a predetermined interval, and at least one of the element isolations defining the band-shaped portion is disposed along the floating diffusion layer A plurality of pixels including a wiring pattern and transferring a signal charge generated by photoelectric conversion to the floating diffusion layer and outputting a signal corresponding to a potential of the floating diffusion layer; and the same conductivity type as the floating diffusion layer A peripheral circuit including an insulated gate field effect transistor having an impurity diffusion layer, and a manufacturing method of a solid-state imaging device provided on a semiconductor layer,
Forming an element isolation that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less;
Forming the wiring pattern;
Forming a first impurity region constituting the floating diffusion layer by ion-implanting phosphorus into the semiconductor layer;
Forming a second impurity region constituting a source region or a drain region of the insulated gate field effect transistor belonging to the peripheral circuit;
Forming a compound layer of a constituent element of the semiconductor layer and a refractory metal element on the surfaces of the first and second impurity regions;
A method for manufacturing a solid-state imaging device.
所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層と、前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された配線パターンとを含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置の製造方法であって、
最小幅が0.3μm以下の有限値である前記帯状部を画定する素子分離を形成する工程と、
前記配線パターンを形成する工程と、
前記浮遊拡散層を構成する第1の不純物領域を、2E19/cm3を越える不純物濃度を有する部分が前記半導体層表面から60nm以下の深さになる状態で前記半導体層に砒素をイオン注入することにより形成する工程と、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域を形成する工程と、
前記第1および前記第2の不純物領域の表面に、前記半導体層の構成元素と高融点金属元素との化合物層を形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
A floating diffusion layer having a band-shaped portion in contact with both ends of an element isolation formed to face each other at a predetermined interval, and at least one of the element isolations defining the band-shaped portion is disposed along the floating diffusion layer A plurality of pixels including a wiring pattern and transferring a signal charge generated by photoelectric conversion to the floating diffusion layer and outputting a signal corresponding to a potential of the floating diffusion layer; and the same conductivity type as the floating diffusion layer A peripheral circuit including an insulated gate field effect transistor having an impurity diffusion layer, and a manufacturing method of a solid-state imaging device provided on a semiconductor layer,
Forming an element isolation that defines the band-like portion having a finite value with a minimum width of 0.3 μm or less;
Forming the wiring pattern;
Arsenic is ion-implanted into the first impurity region constituting the floating diffusion layer in a state where a portion having an impurity concentration exceeding 2E19 / cm 3 has a depth of 60 nm or less from the surface of the semiconductor layer. A step of forming by:
Forming a second impurity region constituting a source region or a drain region of the insulated gate field effect transistor belonging to the peripheral circuit;
Forming a compound layer of a constituent element of the semiconductor layer and a refractory metal element on the surfaces of the first and second impurity regions;
A method for manufacturing a solid-state imaging device.
前記第1の不純物領域の接合深さが、100nm以上かつ150nm以下の範囲にある請求項1から3のいずれか1項に記載の固体撮像装置の製造方法。   4. The method of manufacturing a solid-state imaging device according to claim 1, wherein a junction depth of the first impurity region is in a range of 100 nm or more and 150 nm or less. 前記第1の不純物領域の不純物濃度は、前記第2の不純物領域よりも低濃度である請求項1から4のいずれか1項に記載の固体撮像装置の製造方法。   5. The method of manufacturing a solid-state imaging device according to claim 1, wherein an impurity concentration of the first impurity region is lower than that of the second impurity region. 6. 前記第1および第2の不純物領域は、低濃度不純物領域と高濃度不純物領域とを有し、前記化合物層が、前記高濃度不純物領域の表面にのみ形成された請求項1から5のいずれか1項に記載の固体撮像装置の製造方法。   The first and second impurity regions each include a low concentration impurity region and a high concentration impurity region, and the compound layer is formed only on a surface of the high concentration impurity region. 2. A method for manufacturing a solid-state imaging device according to item 1. 前記画素が、STI(Shallow Trench Isolation)構造の素子分離に区分された前記半導体層上の領域に形成される請求項1から6のいずれか1項に記載の固体撮像装置。   7. The solid-state imaging device according to claim 1, wherein the pixel is formed in a region on the semiconductor layer divided into element isolation having an STI (Shallow Trench Isolation) structure. 8. 所定の間隔をおいて対向して形成された素子分離に両端が接する帯状部を有する浮遊拡散層を含み、光電変換により生成された信号電荷を前記浮遊拡散層に転送して、前記浮遊拡散層の電位に応じた信号を出力する複数の画素と、前記浮遊拡散層と同一導電型の不純物拡散層を有する絶縁ゲート型電界効果トランジスタを含む周辺回路と、を半導体層上に備える固体撮像装置であって、
前記浮遊拡散層を構成する第1の不純物領域と、
前記帯状部を画定する素子分離の少なくとも一方上に前記浮遊拡散層に沿って配置された、配線パターンと、
前記周辺回路に属する絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域を構成する第2の不純物領域と、
前記第1および前記第2の不純物領域の表面に形成された、前記半導体層の構成元素と高融点金属元素との化合物層と、
を備え、
前記帯状部の最小幅が0.3μm以下の有限値であるとともに、前記第1の不純物領域の不純物種がリンであることを特徴とする固体撮像装置。
Including a floating diffusion layer having a band-shaped portion that is in contact with both ends of the element isolation formed facing each other at a predetermined interval, and transferring the signal charge generated by photoelectric conversion to the floating diffusion layer, A solid-state imaging device comprising: a plurality of pixels that output a signal corresponding to a potential of a first electrode; and a peripheral circuit including an insulated gate field effect transistor having an impurity diffusion layer having the same conductivity type as the floating diffusion layer on a semiconductor layer. There,
A first impurity region constituting the floating diffusion layer;
A wiring pattern arranged along the floating diffusion layer on at least one of the element isolations defining the strip-shaped portion;
A second impurity region constituting a source region or a drain region of an insulated gate field effect transistor belonging to the peripheral circuit;
A compound layer of a constituent element of the semiconductor layer and a refractory metal element formed on the surfaces of the first and second impurity regions;
With
A solid-state imaging device, wherein a minimum width of the strip-like portion is a finite value of 0.3 μm or less, and an impurity species of the first impurity region is phosphorus.
前記画素が、STI(Shallow Trench Isolation)構造の素子分離に区分された前記半導体層上の領域に形成された請求項8に記載の固体撮像装置。   The solid-state imaging device according to claim 8, wherein the pixel is formed in a region on the semiconductor layer divided into element isolation having an STI (Shallow Trench Isolation) structure. 前記第1の不純物領域の不純物濃度が、前記第2の不純物領域よりも低濃度である請求項8または9に記載の固体撮像装置。   10. The solid-state imaging device according to claim 8, wherein an impurity concentration of the first impurity region is lower than that of the second impurity region.
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