[go: up one dir, main page]

JP2009033177A - 積層されたｎａｎｄ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法 - Google Patents

積層されたｎａｎｄ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法 Download PDF

Info

Publication number
JP2009033177A
JP2009033177A JP2008194064A JP2008194064A JP2009033177A JP 2009033177 A JP2009033177 A JP 2009033177A JP 2008194064 A JP2008194064 A JP 2008194064A JP 2008194064 A JP2008194064 A JP 2008194064A JP 2009033177 A JP2009033177 A JP 2009033177A
Authority
JP
Japan
Prior art keywords
resistive memory
memory cell
insulating layer
forming
variable resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008194064A
Other languages
English (en)
Other versions
JP5661992B2 (ja
JP2009033177A5 (ja
Inventor
Gwan-Hyeob Koh
▲寛▼協 高
Dae-Won Ha
大元 河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009033177A publication Critical patent/JP2009033177A/ja
Publication of JP2009033177A5 publication Critical patent/JP2009033177A5/ja
Application granted granted Critical
Publication of JP5661992B2 publication Critical patent/JP5661992B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

【課題】積層されたＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１，ＳＴＲ２は、ビットラインＢＬ及びビットラインＢＬに直列接続された複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３を含み、複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３のそれぞれは、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３、第１ノードＮ１と第２ノードＮ２との間に接続されたヒータＨ１、Ｈ２、Ｈ３、第２ノードＮ２と第３ノードＮ３との間に接続された可変抵抗体Ｒ１、Ｒ２、Ｒ３、第１ノードＮ１に接続された第１端子及び第３ノードＮ３に接続された第２端子を有するスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３とを含む。
【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関し、特に、積層されたＮＡＮＤ型抵抗性メモリセルストリング及びそれを含む不揮発性メモリ素子とその製造方法に関するものである。
半導体記憶素子は、揮発性メモリ素子と不揮発性メモリ素子に分類される。前記不揮発性メモリ素子は電源が遮断されても、その内部に保存されているデータが消滅しない特徴を有する。よって、不揮発性メモリ素子はコンピュータ、移動通信端末機（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）及びメモリカードなどに広く採用されている。
前記不揮発性メモリ素子としてはフラッシュメモリ素子が広く用いられている。前記フラッシュメモリ素子は積層ゲート構造（ｓｔａｃｋｅｄ ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するメモリセルを主に採用している。前記積層ゲート構造は、チャネル領域上に順に積層されたトンネル酸化層、浮遊ゲート、ゲート層間絶縁層（ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）及び制御ゲート電極を含む。前記フラッシュメモリセルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化層の膜質（ｆｉｌｍ ｑｕａｌｉｔｙ）を改善すべきであり、セルのカップリングの割合（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）を増加すべきである。
抵抗性メモリ素子（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）も開発されている。前記抵抗性メモリ素子としては、磁気ＲＡＭ素子（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ；ＭＲＡＭ ｄｅｖｉｃｅ）、相変化メモリ素子（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）及び抵抗ＲＡＭ素子（ｒｅｓｉｓｔａｎｃｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ；ＲＲＡＭ ｄｅｖｉｃｅ）を挙げることができ、前記抵抗性メモリ素子の単位セルは二つの電極及びその間に介在された可変抵抗性物質層（ｖａｒｉａｂｌｅ ｒｅｓｉｓｔｉｖｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）を有するデータ保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を備える。前記抵抗性メモリ素子が磁気ＲＡＭ素子である場合、前記可変抵抗性物質層は順に積層された固定層（ｐｉｎｎｅｄ ｌａｙｅｒ）、トンネリング絶縁層及び自由層（ｆｒｅｅ ｌａｙｅｒ）を含み、前記固定層及び自由層は強磁性層を備える。また、前記抵抗性メモリ素子が相変化メモリ素子である場合、前記可変抵抗性物質層はカルコゲナイド層（ｃｈａｌｃｏｇｅｎｉｄｅ ｌａｙｅｒ）のような相変化物質層（ｐｈａｓｅ ｃｈａｎｇｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）を含む。さらに、前記抵抗性メモリ素子が抵抗ＲＡＭ素子の場合、前記可変抵抗性物質層はプラセオジムカルシウムマンガン酸化層（Ｐｒａｓｅｏｄｙｍｉｕｍ Ｃａｌｃｉｕｍ Ｍａｎｇａｎｅｓｅ Ｏｘｉｄｅ ｌａｙｅｒ；（Ｐｒ，Ｃａ）ＭｎＯ３、以下「ＰＣＭＯ層」と称する）とすることができる。
前記可変抵抗性物質層、すなわちデータ保存物質層（ｄａｔａ ｓｔｏｒａｇｅ ｍａｔｅｒｉａｌ ｌａｙｅｒ）は、前記電極間に印加される電気的な信号（電圧または電流）の極性（ｐｏｌａｒｉｔｙ）及び／または大きさ（ｍａｇｎｉｔｕｄｅ）によって第１抵抗または前記第１抵抗よりも高い第２抵抗を有する。
前記抵抗ＲＡＭ素子は、特許文献１に「不揮発性半導体メモリ装置」との名称で開示されている。特許文献１によれば、一つのビットラインに複数個のＮＡＮＤ型セルユニットが並列に接続され、前記ＮＡＮＤ型セルユニットのそれぞれは直列接続される複数個の可変抵抗素子及び直列接続される複数個のスイッチングＭＯＳトランジスタを含む。前記スイッチングＭＯＳトランジスタのそれぞれは前記可変抵抗素子のうちのいずれか一つに並列接続される。前記スイッチングＭＯＳトランジスタは半導体基板に１次元的に配列されていて、前記可変抵抗素子はそれぞれ前記ＭＯＳトランジスタ上に提供される。よって、前記ＮＡＮＤ型セルユニットを採用する抵抗ＲＡＭ素子の集積度を改善するのに限界がある。
他の例において、前記相変化メモリ素子は、特許文献２により「半導体装置」との名称で開示されている。特許文献２によれば、半導体基板上に一対の相変化メモリセルが積層され、上記一対の相変化メモリセル間にビットラインが介在される。すなわち、上記一対の積層された相変化メモリセルはそれらの間に配置された一つのビットラインを共有する。結果的に、特許文献１はＮＯＲ型相変化メモリ素子を開示している。
韓国特許出願公開第２００４−７９３２８号明細書 特開２００５−２６００１４号公報
本発明が解決しようとする技術的課題は、集積度を改善するのに好適なＮＡＮＤ型抵抗性メモリセルストリングを提供することにある。
本発明が解決しようとする他の技術的課題は、集積度を改善するのに好適なＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性半導体素子を提供することにある。
本発明が解決しようとするさらに他の技術的課題は、集積度を改善することができるＮＡＮＤ型抵抗性メモリセルストリングの製造方法を提供することにある。
本発明が解決しようとするさらに他の技術的課題は、集積度を改善することができるＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性メモリ素子の製造方法を向上させることにある。
本発明の一実施形態によれば、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングは、ビットライン及び前記ビットラインに直列接続された複数個の抵抗性メモリセルを含み、前記複数個の抵抗性メモリセルのそれぞれは、第１ノード、第２ノード及び第３ノード、前記第１ノードと第２ノードとの間に接続されたヒータ、前記第２ノードと第３ノード間に接続される可変抵抗体、前記第１ノードに接続された第１端子及び前記第３ノードに接続された第２端子を有するスイッチング素子を含む。
本発明の実施形態によれば、半導体基板上に直列接続される複数個の抵抗性メモリセルが順に積層されて、前記抵抗性メモリセルのそれぞれは可変抵抗性物質を含む情報保存要素及び前記情報保存要素に並列接続されるスイッチング素子を備えるように形成される。よって、ＮＡＮＤ型抵抗性メモリセルストリングを備える不揮発性メモリ素子の集積度を改善することができる。
図１は本発明の一実施形態に係る抵抗性メモリ素子のセルアレイブロックの一部分を示す等価回路図である。
図１に示すように、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２が提供される。前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２は、一つのビットラインＢＬを共有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２は並列接続される。前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は、図１に示すように前記第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２と類似した構成を有する。よって、本実施形態において、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２のうちいずれか一つ、例えば第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１を説明する。
前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は、前記ビットラインＢＬに直列接続される複数個の抵抗性メモリセル及びメインスイッチング素子ＳＷ０を備える。図１に示すように、前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は直列接続される第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３を含むものとして仮定する。しかし、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングを構成する抵抗性メモリセルの個数は「３」に限定されない。例えば、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングは２個、４個またはその以上の直列接続される抵抗性メモリセルを含むこともできる。本実施形態において、前記抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３は相変化メモリセルとすることができる。すなわち、前記第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３をそれぞれ第１ないし第３相変化メモリセルとすることができる。
前記メインスイッチング素子ＳＷ０は、ゲート電極、ソース及びドレインを備えるＭＯＳトランジスタとすることができる。この場合、前記メインスイッチング素子ＳＷ０のソースは共通ソースラインＣＳＬを介して接地することができ、前記メインスイッチング素子ＳＷ０のドレインは前記第１相変化メモリセルＣＬ１に電気的に接続される。また、前記メインスイッチング素子ＳＷ０のゲート電極は、前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１のメインワードラインＷＬ０の役割をする。
前記第１相変化メモリセルＣＬ１は第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第１ヒータＨ１またはヒータ要素、前記第２及び第３ノードＮ２、Ｎ３にそれぞれ接続される両端を有する第１可変抵抗体Ｒ１、及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第１スイッチング素子ＳＷ１を備える。すなわち、前記第１ヒータＨ１及び前記第１可変抵抗体Ｒ１は互いに直列接続され、前記第１スイッチング素子ＳＷ１は前記第１ヒータＨ１及び第１可変抵抗体Ｒ１を備える第１情報保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）に並列接続される。前記第１スイッチング素子ＳＷ１は、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。この場合に、前記第１スイッチング素子ＳＷ１のソース及びドレインはそれぞれ前記第１ノードＮ１及び第３ノードＮ３に接続され、前記第１スイッチング素子ＳＷ１のゲート電極は第１ワードラインＷＬ１の役割をする。また、前記第１相変化メモリセルＣＬ１の第１ノードＮ１は前記メインスイッチング素子ＳＷ０のドレインに接続される。
前記第２相変化メモリセルＣＬ２も前記第１相変化メモリセルＣＬ１と類似した構成を有する。すなわち、前記第２相変化メモリセルＣＬ２は、第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第２ヒータＨ２、前記第２及び第３ノードＮ２、Ｎ３間に接続される第２可変抵抗体Ｒ２及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第２スイッチング素子ＳＷ２を備える。前記第２スイッチング素子ＳＷ２も、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。前記第２スイッチング素子ＳＷ２のソース及びドレインは、それぞれ前記第２相変化メモリセルＣＬ２の第１及び第３ノードＮ１、Ｎ３にそれぞれ接続され、前記第２スイッチング素子ＳＷ２のゲート電極は第２ワードラインＷＬ２の役割をする。前記第２相変化メモリセルＣＬ２の第１ノードＮ１は前記第１相変化メモリセルＣＬ１の第３ノードＮ３に接続される。
前記第３相変化メモリセルＣＬ３も前記第１相変化メモリセルＣＬ１と類似した構成を有する。すなわち、前記第３相変化メモリセルＣＬ３は、第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第３ヒータＨ３、前記第２及び第３ノードＮ２、Ｎ３間に接続される第３可変抵抗体Ｒ３及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第３スイッチング素子ＳＷ３を備える。前記第３スイッチング素子ＳＷ３もソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。前記第３スイッチング素子ＳＷ３のソース及びドレインは、それぞれ前記第３相変化メモリセルＣＬ３の第１及び第３ノードＮ１、Ｎ３にそれぞれ接続され、前記第３スイッチング素子ＳＷ３のゲート電極は第３ワードラインＷＬ３の役割をする。前記第３相変化メモリセルＣＬ３の第１及び第３ノードＮ１、Ｎ３は、それぞれ前記第２相変化メモリセルＣＬ２の第３ノードＮ３及び前記ビットラインＢＬに接続される。前記第１ないし第３可変抵抗体Ｒ１、Ｒ２、Ｒ３は相変化物質からなる抵抗体とすることができる。
前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２を駆動する方法を説明する。以下において、「第１ストリング」という用語は前記第１のＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１のことであり、「第２ストリング」という用語は前記第２のＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２のことである。また、「第１セル」、「第２セル」及び「第３セル」という用語はそれぞれ前記第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３のことである。
まず、図１に示す第１及び第２ストリングＳＴＲ１、ＳＴＲ２を構成する複数個のセルＣＬ１、ＣＬ２、ＣＬ３のうちいずれか一つを選択的にプログラムする方法を説明する。前記プログラム方法は、前記第１及び第２ストリングＳＴＲ１、ＳＴＲ２のうちいずれか一つを選択することと、前記選択されたストリングを構成する複数個のセルＣＬ１、ＣＬ２、ＣＬ３のうちいずれか一つを選択することと、前記選択されたセルにプログラム信号を印加することとを含むことができる。
例えば、前記選択されたセルを、前記第１ストリングＳＴＲ１を構成する第１ないし第３セルＣＬ１、ＣＬ２、ＣＬ３のうち前記第２セルＣＬ２とすることができる。この場合、前記プログラム方法は、前記第１ストリングＳＴＲ１を選択することと、前記第１ストリングＳＴＲ１を構成する第２セルＣＬ２を選択することと、前記選択された第２セルＣｌ２にプログラム信号を印加することとを含むことができる。
前記第１ストリングＳＴＲ１は前記第１メインスイッチング素子ＳＷ０をオンにすることで選択されることができ、前記第１ストリングＳＴＲ１の第２セルＣＬ２は前記第１ストリングＳＴＲ１を構成する前記第２スイッチング素子ＳＷ２をオフにすることで選択される。前記第１ストリングＳＴＲ１の前記第２セルＣＬ２が選択される間に、前記第２ストリングＳＴＲ２は前記第２ストリングＳＴＲ２を構成するメインスイッチング素子ＳＷ０をオフにさせることによって非選択状態のままにすることができ、前記第１ストリングＳＴＲ１の第１及び第３セルＣＬ１、ＣＬ３は前記第１ストリングＳＴＲ１を構成する第１及び第３スイッチング素子ＳＷ１、ＳＷ３をオンのさせることによって非選択状態のままにすることができる。また、前記プログラム信号を印加することは、前記選択されたストリング、すなわち第１ストリングＳＴＲ１に接続されるビットラインＢＬにプログラム電流Ｉｐを印加することで達成することができる。
上述のプログラムモード下において、前記プログラム電流Ｉｐは、図１に示すように前記第１ストリングＳＴＲ１を定義する第３スイッチング素子ＳＷ３、第２可変抵抗体Ｒ２、第２ヒータＨ２、第１スイッチング素子ＳＷ１及びメインスイッチング素子ＳＷ０を介して接地端子に流れる。すなわち、前記プログラム電流Ｉｐは前記第１ストリングＳＴＲ１を構成する第１ないし第３セルＣＬ１、ＣＬ２、ＣＬ３のうち選択された第２セルＣＬ２の第２可変抵抗体Ｒ２及び第２ヒータＨ２のみを介して接地端子に流れる。これにより、前記第２ヒータＨ２は前記プログラム電流Ｉｐが流れる間にジュール熱を発生させ、前記選択された第２可変抵抗体Ｒ２は前記ジュール熱によって第１抵抗または前記第１抵抗よりも高い第２抵抗を有するように変化される。
次いで、図１の第１ストリングＳＴＲ１の第２セルＣＬ２に保存された情報を選択的に読み出しする方法を説明する。前記読み出し方法は前記第１ストリングＳＴＲ１を選択することと、前記第１ストリングＳＴＲ１の第２セルＣＬ２を選択することと、前記選択された第２セルＣＬ２に読み出し信号を印加することとを含むことができる。
前記第１ストリングＳＴＲ１及び前記第１ストリングＳＴＲ１の第２セルＣＬ２は、前記プログラムモードで説明したような同じ方法を用いて選択することができる。また、前記読み出し信号も前記選択されたストリング、すなわち前記第１ストリングＳＴＲ１に接続されるビットラインＢＬに読み出し電圧を印加することで提供することができる。
前記読み出し電圧が前記選択されたビットラインＢＬに印加される間に、前記選択されたビットラインＢＬに誘導される電圧（または前記選択されたビットラインＢＬを介して流れる電流）は前記選択されたセルの可変抵抗体（すなわち、前記第１ストリングＳＴＲ１の第２セルＣＬ２の第２可変抵抗体Ｒ２）の電気的な抵抗によって決定される。よって、前記選択されたセル内に保存された情報は前記選択されたビットラインＢＬに誘導される電圧（または前記選択されたビットラインＢＬを介して流れる電流）を、感知増幅器（図示せず）を用いて検出することで読み出しすることができる。
上述の読み出しモードの間、前記選択されたセルの可変抵抗体及びヒータを介して流れる読み出し電流は前記プログラム電流Ｉｐよりも小さくなければならない。これは、前記選択されたセルがプログラムされるのを防止するためである。
図２は本発明の一実施形態に係る抵抗性メモリ素子のセルアレイブロックの一部分を示す等価回路図である。
図２に示すように、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’が提供され、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’も図１を参照して説明した実施形態のように、一つのビットラインＢＬを共有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’は前記ビットラインＢＬに並列で接続される。前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’は、図２に示すように前記第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２’と類似した構成を有する。また、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’のそれぞれは、図１を参照して説明した第１または第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１またはＳＴＲ２と類似した構成を有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’のそれぞれは、前記ビットラインＢＬに直列接続される複数個の抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’及びメインスイッチング素子ＳＷ０を備える。
本実施形態は、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’のそれぞれの構成にて図１に示す実施形態と異なる。すなわち、本実施形態に係る前記第１抵抗性メモリセルＣＬ１’は、図２に示すように並列接続される第１可変抵抗体Ｒ１及び第１スイッチング素子ＳＷ１を備え、前記第２及び第３抵抗性メモリセルＣＬ２’、ＣＬ３’は前記第１抵抗性メモリセルＣＬ１’と類似した構成を有する。言い替えれば、前記第２抵抗性メモリセルＣＬ２’も並列接続される第２可変抵抗体Ｒ２及び第２スイッチング素子ＳＷ２を備え、前記第３抵抗性メモリセルＣＬ３’も並列接続される第３可変抵抗体Ｒ３及び第３スイッチング素子ＳＷ３を備える。
本実施形態において、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’は抵抗ＲＡＭセル（ＲＲＡＭ ｃｅｌｌ）または磁気ＲＡＭセル（ＭＲＡＭ ｃｅｌｌ）とすることができる。すなわち、前記第１ないし第３抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’はそれぞれ第１ないし第３抵抗ＲＡＭセルまたは第１ないし第３磁気ＲＡＭセルとすることができる。
上述の第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’は、図１を参照して説明したのと類似したプログラム方法及び読み出し方法を用いて駆動することができる。本実施形態において、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’が磁気ＲＡＭセルである場合に、前記磁気ＲＡＭセルはデジットラインを備えない。よって、本実施形態に係るＮＡＮＤ型磁気ＲＡＭセルストリングの磁気ＲＡＭセルは、米国特許第７１６４５９８号明細書に開示されたスピン注入メカニズム（ｓｐｉｎ ｉｎｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ）を用いてプログラムすることができる。
図３は図１の等価回路図を有するＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。
図３に示すように、半導体基板１の所定領域に素子分離層３が提供されて活性領域３ａを画定する。前記活性領域３ａ内にメインソース９ｓ及びメインドレイン９ｄが配置され、前記メインソース９ｓ及びメインドレイン９ｄ間のチャネル領域上部にメインゲート電極７ａが配置される。前記メインゲート電極７ａは前記チャネル領域からゲート絶縁層５によって絶縁される。前記メインゲート電極７ａは前記活性領域３ａを横切るように延長して（実質的に垂直）メインワードライン（図１のＷＬ０）の役割をする。前記メインソース９ｓに隣接した活性領域３ａ上に他の一つのメインゲート電極７ｂが配置される。すなわち、前記メインソース９ｓは前記メインゲート電極７ａ、７ｂ間の活性領域内に位置することができる。前記メインゲート電極７ａ、メインソース９ｓ及びメインドレイン９ｄはメインスイッチング素子（図１のＳＷ０）を構成する。
前記メインスイッチング素子９ｓ、９ｄ、７ａ及び素子分離層３上に下部絶縁層１１が形成される。前記下部絶縁層１１内に共通ソースライン１３ｓ及びドレインパッド１３ｄを提供することができる。前記共通ソースライン１３ｓは前記メインワードライン７ａに平行するように配置することができる。前記共通ソースライン１３ｓ及びドレインパッド１３ｄはそれぞれ前記下部絶縁層１１を貫通するソースコンタクトホール１１ｓ及びドレインコンタクトホール１１ｄを介して前記メインソース９ｓ及びメインドレイン９ｄに電気的に接続される。
前記共通ソースライン１３ｓ、ドレインパッド１３ｄ及び下部絶縁層１１上に第１絶縁層１５が配置され、前記第１絶縁層１５内に第１スイッチング素子ＳＷ１が配置される。前記第１スイッチング素子ＳＷ１は前記第１絶縁層１５を貫通する第１ボディパターン１７ｂ及び前記第１ボディパターン１７ｂの側壁を囲む第１ゲート電極２３を備える。前記第１ボディパターン１７ｂは順に積層された第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄを備える。前記第１ゲート電極２３は少なくとも前記第１チャネル１７ｃの側壁を囲み、前記第１ソース１７ｓは前記ドレインパッド１３ｄに電気的に接続される。結果的に、前記第１スイッチング素子ＳＷ１を垂直ＭＯＳトランジスタとすることができる。前記第１ゲート電極２３は前記メインワードライン７ａと平行するように延長して第１ワードライン（図１のＷＬ１）の役割をする。
前記第１スイッチング素子ＳＷ１に隣接した前記第１絶縁層１５内に第１下部電極２７（図１の第１ヒータＨ１）が配置される。前記第１下部電極２７は前記ドレインパッド１３ｄに電気的に接続される。前記第１下部電極２７の上部及び前記第１ドレイン１７ｄの上部面は第１相変化物質パターン２９（図１の第１可変抵抗体Ｒ１）で覆われ、前記第１相変化物質パターン２９上に第１上部電極３１が積層される。前記第１下部電極２７、第１相変化物質パターン２９及び第１上部電極３１は第１情報保存要素を構成する。前記第１相変化物質パターン２９は一般的に結晶状態の初期状態を有するが、加熱によって非晶質状態に遷移された状態とすることができる。前記第１スイッチング素子ＳＷ１及び第１情報保存要素２７、２９、３１は第１抵抗性メモリセル（図１のＣＬ１）、すなわち第１相変化メモリセルを構成する。
前記第１上部電極３１及び第１絶縁層１５上に第２絶縁層３３が提供される。前記第２絶縁層３３内に前記第１スイッチング素子ＳＷ１と類似した構造を有する第２スイッチング素子ＳＷ２が配置される。すなわち、前記第２スイッチング素子ＳＷ２は前記第２絶縁層３３を貫通して前記第１上部電極３１に接触する第２ボディパターン３５ｂ及び前記第２ボディパターン３５ｂの側壁を囲む第２ゲート電極３７を備える。前記第２ボディパターン３５ｂも順に積層された第２ソース３５ｓ、第２チャネル３５ｃ及び第２ドレイン３５ｄを備える。前記第２ゲート電極３７も前記第１ワードライン２３と平行するように延長して第２ワードライン（図１のＷＬ２）の役割をする。
前記第２スイッチング素子ＳＷ２に隣接して第２情報保存要素が配置される。前記第２情報保存要素も前記第１情報保存要素と類似した構造を有することができる。すなわち、前記第２情報保存要素は前記第２絶縁層３３を貫通して前記第１上部電極３１に電気的に接続される第２下部電極３９（図１の第２ヒータＨ２）、前記第２下部電極３９及び前記第２ドレイン３５ｄを覆う第２相変化物質パターン４１（図１の第２可変抵抗体Ｒ２）及び前記第２相変化物質パターン４１上の第２上部電極４３を含むことができる。前記第２相変化物質パターン４１も結晶状態の初期状態を有する。前記第２スイッチング素子ＳＷ２及び第２情報保存要素３９、４１、４３は第２抵抗性メモリセル（図１のＣＬ２）、すなわち第２相変化メモリセルを構成する。
前記第２上部電極４３及び第２絶縁層３３上に第３絶縁層４５が提供される。前記第２絶縁層４５内に前記第１スイッチング素子ＳＷ１と類似した構造を有する第３スイッチング素子ＳＷ３が配置される。すなわち、前記第３スイッチング素子ＳＷ３は前記第３絶縁層４５を貫通して前記第２上部電極４３に接触する第３ボディパターン４７ｂ及び前記第３ボディパターン４７ｂの側壁を囲む第３ゲート電極４９を備える。前記第３ボディパターン４７ｂも順に積層された第３ソース４７ｓ、第３チャネル４７ｃ及び第３ドレイン４７ｄを備え、前記第３ゲート電極４９も前記第１ワードライン２３と平行するように延長して第３ワードライン（図１のＷＬ３）の役割をする。
前記第３スイッチング素子ＳＷ３に隣接して第３情報保存要素が配置される。前記第３情報保存要素も前記第１情報保存要素と類似した構造を有することができる。すなわち、前記第３情報保存要素は前記第３絶縁層４５を貫通して前記第２上部電極４３に電気的に接続される第３下部電極５１（図１の第３ヒータＨ３）、前記第３下部電極５１及び前記第３ドレイン４７ｄを覆う第３相変化物質パターン５３（図１の第３可変抵抗体Ｒ３）及び前記第３相変化物質パターン５３上の第３上部電極５５を含むことができる。前記第３相変化物質パターン５３も結晶状態の初期状態を有する。前記第３スイッチング素子ＳＷ３及び第３情報保存要素５１、５３、５５は第３抵抗性メモリセル（図１のＣＬ３）、すなわち第３相変化メモリセルを構成する。
前記第３上部電極５５及び第３絶縁層４５上に上部絶縁層５７が配置され、前記上部絶縁層５７上にビットライン６１（図１のＢＬ）が配置される。前記ビットライン６１は前記上部絶縁層５７を貫通するビットラインコンタクトプラグ５９を介して前記第３上部電極５５に電気的に接続される。前記ビットライン６１は前記メインワードライン７ａと交差するように配置される。
結果的に、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングは、半導体基板１に形成されたメインスイッチング素子、前記メインスイッチング素子上に順に積層された複数個の抵抗性メモリセル及び前記複数個の抵抗性メモリセルのうち最上部抵抗性メモリセルに電気的に接続されるビットラインを備える。前記メインスイッチング素子は前記複数個の抵抗性メモリセルのうち最下部抵抗性メモリセルに電気的に接続され、前記複数個の積層された抵抗性メモリセルは互いに直列接続される。
図３に示す前記第１ないし第３抵抗性メモリセルのうちのいずれか一つは図１を参照して説明したのと同じ方法を用いて選択的にプログラムされるか、または読み出しすることができる。よって、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを駆動させる方法に対する説明は省略する。
一方、前記第１抵抗性メモリセルが選択的にプログラムされる間に、前記第１相変化物質パターン２９及び前記第１下部電極２７間の界面においてジュール熱が発生して前記第１相変化物質パターン２９の一部分（すなわち、前記第１下部電極２７の上部面に隣接した第１相変化領域２９ｖ）が結晶状態または非晶質状態に変換することができる。これにより、前記第１相変化物質パターン２９は第１抵抗または前記第１抵抗よりも高い第２抵抗を有することができる。同様に、前記第２抵抗性メモリセルが選択的にプログラムされる間に前記第２相変化物質パターン４１の一部分（すなわち、前記第２下部電極３９の上部面に隣接した第２相変化領域４１ｖ）が結晶状態または非晶質状態に変換することができ、前記第３抵抗性メモリセルが選択的にプログラムされる間に前記第３相変化物質パターン５３の一部分（すなわち、前記第３下部電極５１の上部面に隣接した第３相変化領域５３ｖ）が結晶状態または非晶質状態に変換することができる。
図４は図１の等価回路図を有する他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。本実施形態は情報保存要素の形態において図３の実施形態とは異なる。
図４に示すように、半導体基板１上に、図３と類似する形態を有するメインスイッチング素子９ｓ、９ｄ、７ａ、下部絶縁層１１、ドレインパッド１３ｄ及び共通ソースライン１３ｓが提供される。前記下部絶縁層１１、ドレインパッド１３ｄ及び共通ソースライン１３ｓ上に第１絶縁層１５が配置され、前記第１絶縁層１５内に、図３と類似した形態を有する第１スイッチング素子ＳＷ１が配置される。前記ドレインパッド１３ｄは前記第１絶縁層１５を貫通する第１ホール１０１によって露出され、前記第１ホール１０１内に第１下部電極１０３（図１の第１ヒータＨ１）が配置される。前記第１下部電極１０３はリセスされて前記第１絶縁層１５の上部面よりも低い上部面を有することができる。前記第１下部電極１０３上の第１ホール１０１は第１相変化物質パターン１０７（図１の第１可変抵抗体Ｒ１）で埋め込まれることができる。これに加えて、前記第１相変化物質パターン１０７の側壁及び前記第１絶縁層１５間に第１絶縁性スペーサ１０５が介在される。すなわち、本実施形態において、前記第１相変化物質パターン１０７は前記第１ホール１０１によって前記第１下部電極１０３と自己整列される。言い替えれば、前記第１相変化物質パターン１０７は前記第１ホール１０１の側壁の前記第１絶縁性スペーサ１０５によって定義された形態を有することができる。前記第１相変化物質パターン１０７上に第１上部電極１０９が形成される。前記第１下部電極１０３、第１相変化物質パターン１０７及び第１上部電極１０９は第１情報保存要素を定義する。前記第１スイッチング素子ＳＷ１及び第１情報保存要素１０３、１０７、１０９は第１抵抗性メモリセル（図１のＣＬ１）、すなわち第１相変化メモリセルを定義する。
前記第１上部電極１０９は、図４に示すように前記第１ドレイン１７ｄの上部面と直接接触することができる。これにより、前記第１上部電極１０９及び前記第１スイッチング素子ＳＷ１間の電気的奇生抵抗が図３の実施形態に比べて著しく減少される。これは図３の実施形態において第１上部電極３１及び第１スイッチング素子ＳＷ１間に第１相変化物質パターン２９が存在するのに対して、本実施形態においては前記第１上部電極１０９及び第１スイッチング素子ＳＷ１間に抵抗性物質層が存在しないからである。
前記第１絶縁層１５及び第１上部電極１０９上に第２絶縁層１１１が配置される。前記第２絶縁層１１１内に、図３と類似した形態を有する第２スイッチング素子ＳＷ２が配置される。また、前記第２絶縁層１１１内に前記第１情報保存要素１０３、１０７、１０９と類似した形態を有する第２情報保存要素が配置される。すなわち、前記第２情報保存要素は前記第２絶縁層１１１を貫通して前記第１上部電極１０９に電気的に接続される第２下部電極１１５（図１の第２ヒータＨ２）、前記第２下部電極１１５上の第２相変化物質パターン１１９（図１の第２可変抵抗体Ｒ２）、及び前記第２相変化物質パターン１１９及び前記第２ドレイン３５ｄを覆う第２上部電極１２１を含むことができる。前記第２相変化物質パターン１１９の側壁及び第２絶縁層１１１間に第２絶縁性スペーサ１１７が介在される。前記第２上部電極１２１も、図４に示すように前記第２ドレイン３５ｄの上部面と直接接触することができる。前記第２スイッチング素子ＳＷ２及び第２情報保存要素１１５、１１９、１２１は第２抵抗性メモリセル（図１のＣＬ２）、すなわち第２相変化メモリセルを定義する。
前記第２絶縁層１１１及び第２上部電極１２１上に第３絶縁層１２３が配置され、前記第３絶縁層１２３内に図３と類似した形態を有する第３スイッチング素子ＳＷ３が配置される。また、前記第３絶縁層１２３内に前記第１情報保存要素１０３、１０７、１０９と類似した第３情報保存要素が配置される。すなわち、前記第３情報保存要素は前記第３絶縁層１２３を貫通して前記第２上部電極１２１に電気的に接続される第３下部電極１２７（図１の第３ヒータＨ３）、前記第３下部電極１２７上の第３相変化物質パターン１３１（図１の第３可変抵抗体Ｒ３）、及び前記第３相変化物質パターン１３１及び前記第３ドレイン４７ｄを覆う第３上部電極１３３を含むことができる。前記第３相変化物質パターン１３１の側壁及び第３絶縁層１２３間に第３絶縁性スペーサ１２９が介在される。前記第３上部電極１３３も、図４に示すように前記第３ドレイン４７ｄの上部面と直接接触することができる。前記第３スイッチング素子ＳＷ３及び第３情報保存要素１２７、１３１、１３３は第３抵抗性メモリセル（図１のＣＬ３）、すなわち第３相変化メモリセルを構成する。
前記第３上部電極１３３及び第３絶縁層１２３上に上部絶縁層１３５が配置され、前記上部絶縁層１３５上にビットライン１３９（図１のＢＬ）が配置される。前記ビットライン１３９は前記上部絶縁層１３５を貫通するビットラインコンタクトプラグ１３７を介して前記第３上部電極１３３に電気的に接続することができる。前記ビットライン１３９は前記メインワードライン７ａと交差するように配置することができる。
図４に示す前記第１ないし第３抵抗性メモリセルのうちのいずれか一つは、図１を参照して説明したのと同じ方法を用いて選択的にプログラムされるか、または読み出しすることができる。よって、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを駆動する方法に対する説明は省略する。
本実施形態によれば、前記第１ないし第３上部電極１０９、１２１、１３３がそれぞれ上述のように前記第１ないし第３ドレイン１７ｄ、３５ｄ、４７ｄと直接接触することができ、それにより、前記上部電極１０９、１２１、１３３及び前記スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３間の電気的奇生抵抗が図３の実施形態に比べて著しく減少される。このように奇生抵抗が減少すると、非選択された抵抗性メモリセルのスイッチング素子を介して流れる電流の量が増加されて前記非選択された抵抗性メモリセルの情報保存要素がソフトプログラムされることを著しく抑制することができる。さらに、前記上部電極１０９、１２１、１３３及び前記スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３間の電気的奇生抵抗が減少すると、読み出しモードにおいてビットラインに誘導される信号を感知する感知増幅器のセンシングマージンを増加することができる。
図５は図２の等価回路図を有するさらに他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。本実施形態は情報保存要素の形態において図４の実施形態とは異なる。すなわち、本実施形態によれば、図４の第１下部電極１０３、第１相変化物質パターン１０７及び第１絶縁性スペーサ１０５の代りに第１可変抵抗体１５１が提供され、図４の第２下部電極１１５、第２相変化物質パターン１１９及び第２絶縁性スペーサ１１７の代りに第２可変抵抗体１５３が提供される。同様に、図４の第３下部電極１２７、第３相変化物質パターン１３１及び第３絶縁性スペーサ１２９の代りに第３可変抵抗体１５５が提供される。結果的に、前記第１ないし第３可変抵抗体１５１、１５３、１５５はそれぞれ前記第１ないし第３スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３に並列接続される。
前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれは、抵抗ＲＡＭセルに用いられる可変抵抗性物質、例えばプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層を含むことができる。その反面、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを磁気ＲＡＭセルに用いられる磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）構造体とすることができる。すなわち、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれは順に積層された固定層、トンネリング絶縁層及び自由層を含むことができる。
次いで、本発明の実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明する。
図６Ａないし図１３Ａは図３に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法を説明するための平面図であり、図６Ｂないし図１３Ｂはそれぞれ図６Ａないし図１３Ａに対応する断面図である。
図６Ａ及び図６Ｂに示すように、半導体基板１の所定領域に素子分離層３を形成して活性領域３ａを画定する。前記活性領域上にゲート絶縁膜５を形成し、前記ゲート絶縁膜５を有する基板上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記活性領域３ａを横切る一対のメインゲート電極７ａ、７ｂを形成する。前記メインゲート電極７ａ、７ｂ及び前記素子分離層３をイオン注入マスクとして用いて前記活性領域３ａ内に不純物イオンを注入してメインソース９ｓ及びメインドレイン９ｄを形成する。前記メインゲート電極７ａ、メインソース９ｓ及びメインドレイン９ｄはメインスイッチング素子（図１のＳＷ０）を構成する。
前記メインスイッチング素子７ａ、９ｓ、９ｄを有する基板上に下部絶縁層１１を形成する。前記下部絶縁層１１内にまたは上に、通常の方法を用いて共通ソースライン１３ｓ及びドレインパッド１３ｄを形成する。前記共通ソースライン１３ｓは前記下部絶縁層１１を貫通するソースコンタクトホール１１ｓを介して前記メインソース１３ｓに接触するように形成され、前記ドレインパッド１３ｄは前記下部絶縁層１１を貫通するドレインコンタクトホール１１ｄを介して前記メインドレイン９ｄに接触するように形成される。前記メインゲート電極７ａ及び共通ソースライン１３ｓは図６Ａに示すように前記活性領域３ａを横切るライン形態を有するように形成することができる。
図７Ａ及び図７Ｂに示すように、前記共通ソースライン１３ｓ及びドレインパッド１３ｄを有する基板上に第１絶縁層１５を形成し、前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの第１領域を露出させる第１ボディホール１５ａを形成する。前記第１ボディホール１５ａ内に、そして前記第１絶縁層１５上にシリコン層のような半導体層を形成し、前記半導体層を平坦化させて前記第１絶縁層１５の上部面を露出させる。その結果、前記第１ボディホール１５ａ内に半導体パターンが形成される。続いて、前記半導体パターンをエッチングして前記第１ボディホール１５ａ内にリセスされた半導体パターン１７ａを形成する。前記リセスされた半導体パターン１７ａは図７Ｂに示すように前記第１絶縁層１５の上部面よりも低い上部面を有することができる。
図８Ａ及び図８Ｂに示すように、前記リセスされた半導体パターン１７ａ内に不純物イオンを注入して順に積層された第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄを形成する。前記第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄは第１ボディパターン１７ｂを構成する。続いて、前記第１ボディパターン１７ｂ上の第１ボディホール１５ａ内に第１ボディキャッピングパターン１９を形成する。前記第１ボディキャッピングパターン１９は前記第１絶縁層１５に対してエッチング選択比を有する物質層で形成することができる。例えば、前記第１絶縁層１５がシリコン酸化層で形成される場合に、前記第１ボディキャッピングパターン１９をシリコン窒化層またはシリコン酸窒化層のような絶縁層で形成することができる。
図９Ａ及び図９Ｂに示すように、前記第１絶縁層１５をパターニングして前記第１ボディパターン１７ｂ及び第１ボディキャッピングパターン１９の側壁を露出させる第１グルーブ１５ｂを形成する。前記第１グルーブ１５ｂを図９Ａに示すように前記共通ソースライン１３ｓに平行なライン形態を有するように形成することができる。また、前記第１グルーブ１５ｂを少なくとも前記第１チャネル１７ｃの側壁を露出させるように形成することができる。言い替えれば、前記第１グルーブ１７ｃを前記第１ソース１７ｓに隣接した前記ドレインパッド１３ｄが露出しないように形成することができる。他方、前記第１グルーブ１５ｂを前記第１ソース１７ｓに隣接した前記ドレインパッド１３ｄが露出するように形成することもできる。この場合に、前記第１グルーブ１５ｂは前記第１ソース１７ｓ、第１チャネル１７ｃ、第１ドレイン１７ｄ及び第１ボディキャッピングパターン１９の側壁すべてを露出させることができる。
前記第１グルーブ１５ｂを有する基板上に第１ゲート絶縁膜２１を形成する。前記第１ゲート絶縁膜２１を、化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）技術または原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）技術のような当業界でよく知られている蒸着技術を用いて形成することができる。一方、前記第１ゲート絶縁膜２１を熱酸化技術（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ）を用いて形成することもできる。この場合に、前記第１ゲート絶縁膜２１は前記ドレインパッド１３ｄの露出した領域及び前記第１ボディパターン１７ｂの側壁上に選択的に形成されることができる。
前記第１ゲート絶縁膜２１上にゲート導電層を形成し、前記ゲート導電層を平坦化させて前記第１グルーブ１５ｂ内に第１ゲート電極２３を形成する。前記第１ゲート電極２３は前記第１絶縁層１５の上部面よりも低い上部面を有するようにリセスすることができる。さらに詳しくは、前記第１ゲート電極２３は前記第１ドレイン１７ｄの上部面よりも低い上部面を有するようにリセスすることができる。前記第１ゲート電極２３及び第１ボディパターン１７Ｂは第１スイッチング素子ＳＷ１、すなわち第１垂直ＭＯＳトランジスタを構成する。
図１０Ａ及び図１０Ｂに示すように、前記第１ゲート電極２３が形成された基板上に第１ゲートキャッピング絶縁層を形成し、前記第１ゲートキャッピング絶縁層を平坦化して前記第１ゲート電極２３上の第１グルーブ１５ｂ内に残存する第１ゲートキャッピングパターン２５を形成する。
図１１Ａ及び図１１Ｂに示すように、前記第１ボディキャッピングパターン１９を除去して前記第１ドレイン１７ｄを露出させ、また、前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの第２領域を露出させる第１ホール１５ｃを形成する。前記第１ボディキャッピングパターン１９は前記第１ホール１５ｃを形成した後に除去される。
図１２Ａ及び図１２Ｂに示すように、前記第１ホール１５ｃ内に第１下部電極２７を形成する。前記第１下部電極２７を前記第１ホール１５ｃを有する基板上にチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような下部電極層を蒸着して前記下部電極層を平坦化して形成することができる。
前記第１下部電極２７を有する基板上に可変抵抗性物質層及び上部電極層を順に形成し、前記上部電極層及び可変抵抗性物質層をパターニングして前記第１下部電極２７及び前記第１ドレイン１７ｄを覆う第１可変抵抗体２９及び前記第１可変抵抗体２９上に積層された第１上部電極３１を形成する。前記可変抵抗性物質層をカルコゲナイド層のような相変化物質層で形成することができ、前記上部電極層はチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。前記第１下部電極２７、第１可変抵抗体２９及び第１上部電極３１は第１情報保存要素を構成する。また、前記第１情報保存要素２７、２９、３１及び前記第１スイッチング素子ＳＷ１は第１抵抗性メモリセル、すなわち第１相変化メモリセル（図１のＣＬ１）を構成する。
図１３Ａ及び図１３Ｂに示すように、前記第１上部電極３１及び第１絶縁層１５上に第２絶縁層３３を形成し、図７Ａないし図１２Ａ及び図７Ｂないし図１２Ｂを参照して説明したような同じ方法を用いて前記第１絶縁層３３内に第２スイッチング素子ＳＷ２及び第２下部電極３９を形成する。続いて、図１２Ａ及び図１２Ｂを参照して説明したような同じ方法を用いて前記第２下部電極３９及び前記第２スイッチング素子ＳＷ２を覆う第２可変抵抗体４１及び前記第２可変抵抗体４１上に積層された第２上部電極４３を形成する。前記第２下部電極３９、第２可変抵抗体４１及び第２上部電極４３は第２情報保存要素を構成し、前記第２情報保存要素３９、４１、４３及び第２スイッチング素子ＳＷ２は第２抵抗性メモリセル、すなわち第２相変化メモリセル（図１のＣＬ２）を構成する。
続いて、前記第２抵抗性メモリセル上に第３絶縁層４５を形成し、図７Ａないし図１２Ａ及び図７Ｂないし図１２Ｂを参照して説明したような同じ方法を用いて前記第３絶縁層４５内に第３スイッチング素子ＳＷ３及び第３下部電極５１を形成する。続いて、図１２Ａ及び図１２Ｂを参照して説明したような同じ方法を用いて前記第３下部電極５１及び前記第３スイッチング素子ＳＷ３を覆う第３可変抵抗体５３及び前記第３可変抵抗体５３上に積層された第３上部電極５５を形成する。前記第３下部電極５１、第３可変抵抗体５３及び第３上部電極５５は第３情報保存要素を構成し、前記第３情報保存要素５１、５３、５５及び第３スイッチング素子ＳＷ３は第３抵抗性メモリセル、すなわち第３相変化メモリセル（図１のＣＬ３）を構成する。
前記第３抵抗性メモリセルを有する基板上に上部絶縁層５７を形成し、前記上部絶縁層５７内に前記第３上部電極５５に電気的に接続されるビットラインコンタクトプラグ５９を形成する。前記ビットラインコンタクトプラグ５９を有する基板上に金属層のような導電層を形成し、前記導電層をパターニングして前記ビットラインコンタクトプラグ５９を覆うビットライン６１を形成する。前記ビットライン６１は平面図から見た場合、前記メインゲート電極７ａと交差するように形成される。
図１４ないし図１７は図４に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法を説明するための断面図である。
図１４及び図１５に示すように、半導体基板１上に、図６Ａないし図１０Ａ及び図６Ｂないし図１０Ｂを参照して説明したような同じ方法を用いてメインスイッチング素子７ａ、９ｓ、９ｄ、下部絶縁層１１、共通ソースライン１３ｓ、ドレインパッド１３ｄ、第１絶縁層１５及び第１スイッチング素子ＳＷ１を形成する。前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの所定領域を露出させる第１ホール１０１を形成し、前記第１ホール１０１内に第１下部電極１０３を形成する。前記第１スイッチング素子ＳＷ１の第１ボディパターン１７ｂ上の第１ボディキャッピングパターン１９は前記第１ホール１０１の形成の前または後に除去することができる。前記第１下部電極１０３をチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。また、前記第１下部電極１０３は前記第１絶縁層１５の上部面よりも低い上部面を有するようにリセスした形態を有するように形成される。
図１６に示すように、前記第１下部電極１０３上の前記第１ホール１０１の側壁上に第１絶縁性スペーサ１０５を形成することができる。前記第１絶縁性スペーサ１０５を前記第１絶縁層１５に対してエッチング選択比を有する物質層で形成することができる。例えば、前記第１絶縁層１５がシリコン酸化層で形成された場合、前記第１絶縁性スペーサ１０５をシリコン窒化層またはシリコン酸窒化層で形成することができる。前記第１絶縁性スペーサ１０５を有する基板上に可変抵抗性物質層を形成し、前記可変抵抗性物質層を平坦化させて前記第１絶縁性スペーサ１０５により囲まれた第１ホール１０１内に第１可変抵抗体１０７を形成する。前記可変抵抗性物質層をカルコゲナイド層のような相変化物質層で形成することができる。結果的に、前記第１可変抵抗体１０７は前記第１ホール１０１により前記第１下部電極１０３に自己整列されることができ、前記第１ホール内に限定された形状を有するように形成することができる。
前記第１可変抵抗体１０７を有する基板上に上部電極層を形成し、前記上部電極層をパターニングして前記第１可変抵抗体１０７及び前記第１ドレイン１７ｄを覆う第１上部電極１０９を形成する。前記上部電極層をチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。
前記第１下部電極１０３、第１可変抵抗体１０７及び第１上部電極１０９は第１情報保存要素を構成し、前記第１情報保存要素１０３、１０７、１０９及び第１スイッチング素子ＳＷ１は第１抵抗性メモリセル、すなわち第１相変化メモリセル（図１のＣＬ１）を構成する。
図１７に示すように、前記第１上部電極１０９を有する基板上に第２絶縁層１１１を形成し、前記第２絶縁層１１１内に図１４を参照して説明したような同じ方法を用いて第２スイッチング素子ＳＷ２を形成する。続いて、前記第２絶縁層１１１をパターニングして前記第１上部電極１０９の所定領域を露出させる第２ホール１１３を形成し、前記第２ホール１１３内に図１５及び図１６を参照して説明したような同じ方法を用いて第２下部電極１１５、第２絶縁性スペーサ１１７及び第２可変抵抗体１１９を形成する。続いて、前記第２可変抵抗体１１９及び第２ドレイン３５ｄを覆う第２上部電極１２１を形成する。
前記第２下部電極１１５、第２可変抵抗体１１９及び第２上部電極１２１は第２情報保存要素を構成し、前記第２情報保存要素１１５、１１９、１２１及び第２スイッチング素子ＳＷ２は第２抵抗性メモリセル、すなわち第２相変化メモリセル（図１のＣＬ２）を構成する。
続いて、前記第２上部電極１２１及び前記第２絶縁層１１１上に第３絶縁層１２３を形成し、前記第３絶縁層１２３内に図１４を参照して説明したような同じ方法を用いて第３スイッチング素子ＳＷ３を形成する。続いて、前記第３絶縁層１２３をパターニングして前記第２上部電極１２１の所定領域を露出させる第３ホール１２５を形成し、前記第３ホール１２５内に図１５及び図１６を参照して説明したような同じ方法を用いて第３下部電極１２７、第３絶縁性スペーサ１２９及び第３可変抵抗体１３１を形成する。続いて、前記第３可変抵抗体１３１及び第３ドレイン４７ｄを覆う第３上部電極１３３を形成する。
前記第３下部電極１２７、第３可変抵抗体１３１及び第３上部電極１３３は第３情報保存要素を構成し、前記第３情報保存要素１２７、１３１、１３３及び第３スイッチング素子ＳＷ３は第３抵抗性メモリセル、すなわち第３相変化メモリセル（図１のＣＬ３）を構成する。
前記第３上部電極１３３及び第３絶縁層１２３上に上部絶縁層１３５を形成し、前記上部絶縁層１３５上にビットライン１３９を形成する。前記ビットライン１３９は前記上部絶縁層１３５を貫通するビットラインコンタクトプラグ１３７を介して前記第３上部電極１３３に電気的に接続することができる。前記ビットライン１３９を図１３Ａ及び図１３Ｂを参照して説明したような同じ方法を用いて形成することができる。
図５に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法は、第１ないし第３可変抵抗体１５１、１５３、１５５を形成する方法において、図１４ないし図１７に示す実施形態の製造方法とは異なる。すなわち、図５の第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを、抵抗ＲＡＭセルに用いられる可変抵抗性物質、例えばプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層に形成することができる。他方、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを、一般的な磁気ＲＡＭセルに用いられる磁気トンネル接合（ＭＴＪ）構造体を製造する方法を用いて製作することができる。すなわち、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを順に積層された固定層、トンネリング絶縁層及び自由層を含むように形成することができる。
本発明の一実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを示す等価回路図である。 本発明の他の実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを示す等価回路図である。 図１の等価回路図を有するＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。 図１の等価回路図を有する他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。 図２の等価回路図を有するさらに他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。 図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。 図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
符号の説明
１ 半導体基板
３ 素子分離層
３ａ 活性領域
７ａ、７ｂ メインゲート電極
９ｓ メインソース
９ｄ メインドレイン
１１ 下部絶縁層
１１ｓ ソースコンタクトホール
１１ｄ ドレインコンタクトホール
１３ｓ 共通ソースライン
１３ｄ ドレインパッド
１５ 第１絶縁層
１７ｂ 第１ボディパターン
１７ｓ 第１ソース
１７ｃ 第１チャネル
１７ｄ 第１ドレイン
２３ 第１ゲート電極
２７ 第１下部電極
２９ 第１相変化物質パターン
２９ｖ 第１相変化領域
３１ 第１上部電極
３３ 第２絶縁層
３５ｂ 第２ボディパターン
３５ｓ 第２ソース
３５ｃ 第２チャネル
３５ｄ 第２ドレイン
３９ 第２下部電極
４１ 第２相変化物質パターン
４３ 第２上部電極
４５ 第３絶縁層
４７ｂ 第３ボディパターン
４７ｓ 第３ソース
４７ｃ 第３チャネル
４７ｄ 第３ドレイン
５１ 第３下部電極
５３ 第３相変化物質パターン
５５ 第３上部電極
５７ 上部絶縁層
５９ ビットラインコンタクトプラグ
６１ ビットライン

Claims (33)

  1. ビットラインと、
    前記ビットラインに直列接続された複数個の抵抗性メモリセルと、を含み、
    前記複数個の抵抗性メモリセルのそれぞれは、
    第１ノード、第２ノード及び第３ノードと、
    前記第１ノードと第２ノードとの間に接続されたヒータと、
    前記第２ノードと第３ノードとの間に接続された可変抵抗体と、
    前記第１ノードに接続される第１端子及び前記第３ノードに接続された第２端子を有するスイッチング素子とを含むことを特徴とするＮＡＮＤ型抵抗性メモリセルストリング。
  2. 前記直列接続された複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの第３ノードはビットラインコンタクトを介して前記ビットラインと直接接続し、
    前記直列接続された複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの第１ノードは第２番目の抵抗性メモリセルの第３ノードと接続していることを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  3. 前記スイッチング素子は、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタであり、前記第１端子は前記ソースであり、前記第２端子は前記ドレインであることを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  4. 前記ＭＯＳトランジスタのゲート電極はワードラインを含むことを特徴とする請求項３に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  5. 前記複数個の抵抗性メモリセルの一つに直列で接続されたメインスイッチング素子をさらに含むことを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  6. 共通ソースラインをさらに含み、
    前記メインスイッチング素子はメインソース、メインドレイン及びメインゲート電極を備えるメインＭＯＳトランジスタであり、前記メインＭＯＳトランジスタの前記メインドレインは前記複数個の抵抗性メモリセルのうちの一つと接続し、前記メインソースは前記共通ソースラインに接続し、前記メインゲート電極はメインワードラインを含むことを特徴とする請求項５に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  7. 前記可変抵抗体は変化、前記ヒータ要素を介して加えられた熱に応答して非晶質状態と結晶状態との間で変化する相変化物質を含むことを特徴とする請求項１に記載のＮＡＮＤ型抵抗性メモリセルストリング。
  8. 基板と、
    前記基板上の絶縁層と、
    前記絶縁層内に積層され、直列接続された複数個の抵抗性メモリセルと、
    前記直列接続された複数個の抵抗性メモリセルのうちの第１番目の抵抗性メモリセルが前記絶縁層上に形成され、第２番目の抵抗性メモリセルが前記第１番目の抵抗性メモリセル上に形成されてＮＡＮＤ型抵抗性メモリセルストリングを定義し、
    前記絶縁層上に形成され、前記複数個の抵抗性メモリセルの最後の一つと電気的に接続したビットラインと、を含むことを特徴とする不揮発性メモリ素子。
  9. 前記複数個の抵抗性メモリセルの少なくとも一つが、
    前記絶縁層内に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと、
    前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
    前記スイッチング素子と並列に接続されたデータ保存要素と、を含み、
    前記データ保存要素は、
    前記スイッチング素子の前記ボディパターンと離隔された下部電極と、
    前記下部電極上の可変抵抗体と、
    前記可変抵抗体上の上部電極と、を含み、
    前記複数個の抵抗性メモリセルの前記第１番目の抵抗性メモリセルの上部電極は、前記下部電極と前記複数個の抵抗性メモリセルの第２番目の抵抗性メモリセルのボディパターン上に形成されていることを特徴とする請求項８に記載の不揮発性半導体素子。
  10. 前記複数個の抵抗性メモリセルのうち最後の抵抗性メモリセルの上部電極上に形成されたビットラインコンタクトプラグをさらに含み、
    前記ビットラインは前記ビットラインコンタクトプラグにより前記複数個の抵抗性メモリセルの最後の抵抗性メモリセルの上部電極と直接接続することを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記スイッチング素子のゲート電極は前記絶縁層内に前記ビットラインと直交して延長されたワードラインを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
  12. 前記可変抵抗体は、前記下部電極を介して加えられる熱によって非晶質状態と結晶質状態との間を変化する相変化物質層を含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
  13. 前記基板上のメインスイッチング素子をさらに含み、前記メインスイッチング素子は前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルと電気的に接続することを特徴とする請求項８に記載の不揮発性メモリ素子。
  14. 前記メインスイッチング素子は、
    前記基板内のメインソース領域及びメインドレイン領域と、
    前記メインソース領域と前記メインドレイン領域との間において前記基板上に形成されたメインゲート電極と、を含み、
    前記メインドレイン領域は前記複数個の抵抗性メモリセルのうち第１番目の抵抗性メモリセルの前記下部電極及び前記ボディパターンと電気的に接続されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
  15. 前記メインスイッチング素子の前記ゲート電極は、前記ボディパターンに対向する側壁上に形成されていることを特徴とする請求項９に記載の不揮発性メモリ素子。
  16. 前記可変抵抗体と前記下部電極は、前記絶縁層内のコンタクトホール内に限定されて形成されたことを特徴とする請求項１５に記載の不揮発性メモリ素子。
  17. 前記コンタクトホールと前記可変抵抗体の側壁間に形成された絶縁性スペーサをさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子。
  18. 前記複数個の抵抗性メモリセルの少なくとも一つは、
    前記絶縁層内に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
    前記スイッチング素子から離隔された可変抵抗体と、
    前記可変抵抗体と前記スイッチング素子の前記ドレイン領域上に形成された上部電極と、を含み、
    前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの上部電極は、前記可変抵抗体及び前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルのドレイン領域と、前記複数個の抵抗性メモリセルの第２番目の抵抗性メモリセルのソース領域と電気的に接続されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
  19. 前記可変抵抗体はプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層のうち一つを含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
  20. 前記可変抵抗体は、順に積層された固定層、トンネリング絶縁層及び自由層を含む磁気トンネル接合を含むことを特徴とする請求項１９に記載の不揮発性メモリ素子。
  21. 基板上に絶縁層を形成する工程と、
    前記絶縁層内に積層された複数個の抵抗性メモリセルを、前記基板上に形成された複数個の抵抗性メモリセルの第１番目の抵抗性メモリセル上に第２番目の抵抗性メモリセルが形成されてＮＡＮＤ型抵抗性メモリセルストリングが定義されるように形成する工程と、
    前記絶縁層上に前記複数個の抵抗性メモリセルのうち最後の抵抗性メモリセルに電気的に接続されるビットラインを形成する工程と、
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  22. 前記抵抗性メモリセルの少なくとも一つの抵抗性メモリセルを形成する工程は、
    前記基板上に層間絶縁層を形成する工程と、
    前記層間絶縁層内にソース領域、チャネル領域及びドレイン領域が積層されたボディパターンを含むスイッチング素子を形成する工程と、
    前記層間絶縁層内に前記スイッチング素子の前記ソース領域と前記ドレイン領域との間に電気的に接続された情報保存要素を形成する工程と、
    を含むことを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
  23. 前記スイッチング素子を形成する工程は、
    前記層間絶縁層をパターニングして開口部を形成する工程と、
    前記層間絶縁層内の前記開口部内に前記ボディパターンを形成する工程と、
    前記層間絶縁層内の前記開口部内に順に積層されたソース、チャネル及びドレインを画定するために前記ボディパターン内部に不純物イオンを注入し、前記ボディパターンの側壁上にゲート電極を形成する工程と、
    を含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  24. 前記ゲート電極を形成する工程は、
    前記ボディパターンの側壁を露出させるグルーブを形成するために前記層間絶縁層をエッチングする工程と、
    前記露出したボディパターンの側壁上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上の前記グルーブ内に前記ゲート電極を形成する工程と、
    を含むことを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
  25. 前記情報保存要素を形成する工程は、
    前記層間絶縁層を貫通する開口部を形成する工程と、
    前記開口部内に下部電極を形成する工程と、
    前記下部電極上に可変抵抗体を形成する工程と、
    前記可変抵抗体上に上部電極を形成する工程と、を含み、
    前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルの上部電極は前記複数個の抵抗性メモリセルの第２番目の抵抗性メモリセルの下部電極及びボディパターン上に形成されることを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  26. 前記可変抵抗体は、前記下部電極を介して加えられる熱によって非晶質状態と結晶質状態との間を変化する相変化物質層を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
  27. 前記複数個の抵抗性メモリセルの最後の抵抗性メモリセルの上部電極上にビットラインコンタクトプラグを形成する工程をさらに含み、
    前記ビットラインは前記ビットラインコンタクトプラグにより前記複数個の抵抗性メモリセルのうち最後の抵抗性メモリセルの上部電極と直接的に接続する工程を特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
  28. 前記絶縁層を形成する前に、
    前記基板内にメインソース領域とメインドレイン領域を形成し、
    メインスイッチング素子を定義するために前記ソース領域と前記ドレイン領域との間の前記基板上にメインゲート電極を形成し、
    前記複数個の抵抗性メモリセルを形成する工程は、前記メインスイッチング素子上に前記複数個の抵抗性セルのうちの第１番目の抵抗性メモリセルを形成して前記ソース領域が前記メインスイッチング素子の前記メインドレイン領域と電気的に接続する工程を含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  29. 前記情報保存要素を形成する工程は、
    前記層間絶縁層を貫通する前記開口部内の前記下部電極上に前記可変抵抗体を形成して前記可変抵抗体を前記開口部内に限定する工程と、
    前記可変抵抗体及び前記ボディパターン上に前記上部電極を形成する工程と、
    を含むことを特徴とする請求項２５に記載の不揮発性メモリ素子の製造方法。
  30. 前記可変抵抗体を形成する前に、前記層間絶縁層内の前記開口部の側壁上に絶縁性スペーサを形成する工程をさらに含むことを特徴とする請求項２９に記載のＮＡＮＤ型抵抗性メモリセルストリングの製造方法。
  31. 前記情報保存要素を形成する工程は、
    前記層間絶縁層を貫通するホールを形成する工程と、
    前記ホール内に可変抵抗体を形成する工程と、
    前記可変抵抗体及び前記ボディパターン上に上部電極を形成する工程と、
    を含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  32. 前記可変抵抗体は、プラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）及び遷移金属酸化層のうちの一つを含むことを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
  33. 前記可変抵抗体は、順に積層された固定層、トンネリング絶縁層及び自由層を含む磁気トンネル接合構造を含むことを特徴とする請求項３１に記載の不揮発性メモリ素子の製造方法。
JP2008194064A 2007-07-26 2008-07-28 積層されたｎａｎｄ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法 Active JP5661992B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0075044 2007-07-26
KR1020070075044A KR101258268B1 (ko) 2007-07-26 2007-07-26 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들

Publications (3)

Publication Number Publication Date
JP2009033177A true JP2009033177A (ja) 2009-02-12
JP2009033177A5 JP2009033177A5 (ja) 2011-08-25
JP5661992B2 JP5661992B2 (ja) 2015-01-28

Family

ID=40157620

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008194064A Active JP5661992B2 (ja) 2007-07-26 2008-07-28 積層されたｎａｎｄ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法

Country Status (6)

Country Link
US (2) US7843718B2 (ja)
JP (1) JP5661992B2 (ja)
KR (1) KR101258268B1 (ja)
CN (1) CN101354917B (ja)
DE (1) DE102008034003B4 (ja)
TW (1) TWI517359B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206487A (ja) * 2008-02-01 2009-09-10 Sony Corp メモリ素子及び表示装置
WO2012049721A1 (ja) * 2010-10-12 2012-04-19 株式会社日立製作所 半導体記憶装置
JP2012084676A (ja) * 2010-10-12 2012-04-26 Hitachi Ltd 半導体記憶装置
US8379441B2 (en) 2009-08-11 2013-02-19 Samsung Electronics Co., Ltd. Variable resistance memory and memory system including the same
JPWO2012032730A1 (ja) * 2010-09-08 2014-01-20 株式会社日立製作所 半導体記憶装置
JP6411005B1 (ja) * 2017-11-08 2018-10-24 Tdk株式会社 トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ

Families Citing this family (272)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795350B1 (ko) * 2006-11-24 2008-01-17 삼성전자주식회사 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법.
JP5398740B2 (ja) * 2008-01-16 2014-01-29 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ・セルおよびメモリ・デバイス
KR100960462B1 (ko) * 2008-04-18 2010-05-31 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 형성 방법
KR100960461B1 (ko) * 2008-04-18 2010-05-28 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 형성 방법
KR101486984B1 (ko) * 2008-10-30 2015-01-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 형성방법
US8130556B2 (en) * 2008-10-30 2012-03-06 Sandisk Technologies Inc. Pair bit line programming to improve boost voltage clamping
US7916528B2 (en) * 2009-03-30 2011-03-29 Seagate Technology Llc Predictive thermal preconditioning and timing control for non-volatile memory cells
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8198160B2 (en) * 2010-04-19 2012-06-12 Jun Liu Vertical transistor phase change memory
US8367460B2 (en) * 2010-06-22 2013-02-05 Micron Technology, Inc. Horizontally oriented and vertically stacked memory cells
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
CN101958148B (zh) * 2010-09-21 2012-10-10 中国科学院上海微系统与信息技术研究所 能消除干扰的相变存储器单元及形成的相变存储器
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US12362219B2 (en) 2010-11-18 2025-07-15 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US12360310B2 (en) 2010-10-13 2025-07-15 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12125737B1 (en) 2010-11-18 2024-10-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12144190B2 (en) 2010-11-18 2024-11-12 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and memory cells preliminary class
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12272586B2 (en) 2010-11-18 2025-04-08 Monolithic 3D Inc. 3D semiconductor memory device and structure with memory and metal layers
US12136562B2 (en) 2010-11-18 2024-11-05 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US12243765B2 (en) 2010-11-18 2025-03-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12154817B1 (en) 2010-11-18 2024-11-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12463076B2 (en) 2010-12-16 2025-11-04 Monolithic 3D Inc. 3D semiconductor device and structure
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8693241B2 (en) * 2011-07-13 2014-04-08 SK Hynix Inc. Semiconductor intergrated circuit device, method of manufacturing the same, and method of driving the same
TWI506627B (zh) * 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8704206B2 (en) * 2011-11-21 2014-04-22 Avalanche Technology Inc. Memory device including transistor array with shared plate channel and method for making the same
US8767431B2 (en) 2012-01-26 2014-07-01 HGST Netherlands B.V. High current capable access device for three-dimensional solid-state memory
FR2979467A1 (fr) * 2012-02-15 2013-03-01 Commissariat Energie Atomique Dispositif microelectronique dote de cellules memoires resistives empilees
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
KR20130112219A (ko) * 2012-04-03 2013-10-14 에스케이하이닉스 주식회사 적층형 메모리 장치
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US9224945B2 (en) * 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US12249538B2 (en) 2012-12-29 2025-03-11 Monolithic 3D Inc. 3D semiconductor device and structure including power distribution grids
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
US9230641B2 (en) 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) * 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
KR20140122042A (ko) * 2013-04-09 2014-10-17 에스케이하이닉스 주식회사 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
JP2015002283A (ja) * 2013-06-17 2015-01-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
CN104659203B (zh) * 2013-11-21 2018-01-05 华邦电子股份有限公司 电阻式存储元件及其操作方法
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
TWI544670B (zh) * 2014-03-26 2016-08-01 華邦電子股份有限公司 非揮發性記憶體元件及其製造方法
CN105023925B (zh) * 2014-04-15 2017-10-20 华邦电子股份有限公司 非易失性存储器元件及其制造方法
KR102157863B1 (ko) * 2014-09-01 2020-09-22 삼성전자주식회사 불 휘발성 메모리 장치
KR20160107566A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 저항변화 메모리 장치 및 그 동작 방법
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10515981B2 (en) 2015-09-21 2019-12-24 Monolithic 3D Inc. Multilevel semiconductor device and structure with memory
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US12477752B2 (en) 2015-09-21 2025-11-18 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US9721634B2 (en) * 2015-04-27 2017-08-01 Qualcomm Incorporated Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance
TWI571873B (zh) * 2015-07-16 2017-02-21 華邦電子股份有限公司 電阻式記憶裝置
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US9647037B2 (en) * 2015-08-25 2017-05-09 Qualcomm Incorporated Resistive random access memory device with resistance-based storage element and method of fabricating same
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US12178055B2 (en) 2015-09-21 2024-12-24 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US12250830B2 (en) 2015-09-21 2025-03-11 Monolithic 3D Inc. 3D semiconductor memory devices and structures
US9595324B1 (en) * 2015-09-23 2017-03-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12219769B2 (en) 2015-10-24 2025-02-04 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US9887237B2 (en) 2015-11-18 2018-02-06 Toshiba Memory Corporation Magnetic storage device
US9953705B2 (en) 2016-04-26 2018-04-24 Western Digital Technologies, Inc. Planar memory cell architectures in resistive memory devices
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
CN107564931A (zh) * 2016-07-06 2018-01-09 中电海康集团有限公司 一种基于共源电阻技术的磁性随机存取存储器及其共源结构制造工艺
CN107564930A (zh) * 2016-07-06 2018-01-09 中电海康集团有限公司 一种基于源极合金电阻的磁性随机存取存储器及源极合金电阻制造工艺
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US12225704B2 (en) 2016-10-10 2025-02-11 Monolithic 3D Inc. 3D memory devices and structures with memory arrays and metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
CN110678974B (zh) 2017-06-02 2023-11-28 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
US10861902B2 (en) 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
KR102366798B1 (ko) 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
JP7234110B2 (ja) 2017-07-06 2023-03-07 株式会社半導体エネルギー研究所 メモリセル及び半導体装置
KR102293121B1 (ko) * 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
KR102581399B1 (ko) * 2018-11-02 2023-09-22 삼성전자주식회사 반도체 메모리 소자
CN111293136A (zh) * 2018-12-07 2020-06-16 中国科学院上海微系统与信息技术研究所 基于二维器件的三维mram存储结构及其制作方法
CN109709862B (zh) * 2019-01-04 2021-05-07 华大半导体有限公司 一种可编程的可变电阻器
US10886333B2 (en) 2019-03-01 2021-01-05 International Business Machines Corporation Memory structure including gate controlled three-terminal metal oxide components
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR102710731B1 (ko) * 2019-07-31 2024-09-27 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
CN110620128A (zh) * 2019-08-29 2019-12-27 浙江省北大信息技术高等研究院 一种阻变存储器件及其写入方法、擦除方法和读取方法
KR102805359B1 (ko) * 2019-11-14 2025-05-12 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
JP2021150390A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 記憶装置
US11450362B2 (en) 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
DE102021106752B4 (de) 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
CN113823656B (zh) * 2020-06-19 2024-12-06 长鑫存储技术有限公司 存储器及其形成方法、控制方法
TWI775138B (zh) * 2020-09-03 2022-08-21 力晶積成電子製造股份有限公司 複合型記憶體結構
CN111933796B (zh) * 2020-09-29 2020-12-18 杭州未名信科科技有限公司 一种阻变式存储器及其制造方法
US12317764B2 (en) * 2020-11-06 2025-05-27 International Business Machines Corporation Uniform voltage drop in arrays of memory devices
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
CN115565573A (zh) 2021-07-02 2023-01-03 联华电子股份有限公司 半导体元件
CN113782672B (zh) * 2021-07-23 2023-08-15 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法与相变化记忆体组件
US12406741B2 (en) 2022-08-10 2025-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with backside heater structure
US12150393B2 (en) 2022-09-30 2024-11-19 International Business Machines Corporation Heater for phase change material memory cell

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093083A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
JP2004213744A (ja) * 2002-12-27 2004-07-29 Tdk Corp メモリ装置
JP2004272975A (ja) * 2003-03-06 2004-09-30 Sharp Corp 不揮発性半導体記憶装置
JP2004349709A (ja) * 2003-05-23 2004-12-09 Samsung Electronics Co Ltd 半導体メモリ素子およびその製造方法
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP2005101535A (ja) * 2003-08-27 2005-04-14 Nec Corp 半導体装置
JP2006060235A (ja) * 2004-08-20 2006-03-02 Samsung Electronics Co Ltd ビア構造体の形成方法及びこのようなビア構造体を合併させた相変化記憶素子の製造方法
JP2007035683A (ja) * 2005-07-22 2007-02-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157314B2 (en) * 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
KR100457159B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 마그네틱 램
US6785161B2 (en) * 2002-06-28 2004-08-31 Micron Technology, Inc. High voltage regulator for low voltage integrated circuit processes
US6839263B2 (en) 2003-02-05 2005-01-04 Hewlett-Packard Development Company, L.P. Memory array with continuous current path through multiple lines
JP4377816B2 (ja) * 2003-03-18 2009-12-02 株式会社東芝 相変化メモリ装置
KR100835275B1 (ko) 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
JP4529493B2 (ja) 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
KR100604913B1 (ko) * 2004-10-28 2006-07-28 삼성전자주식회사 멀티 비트 셀 어레이 구조를 가지는 마그네틱 램
US8102018B2 (en) * 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093083A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
JP2004213744A (ja) * 2002-12-27 2004-07-29 Tdk Corp メモリ装置
JP2004272975A (ja) * 2003-03-06 2004-09-30 Sharp Corp 不揮発性半導体記憶装置
JP2004349709A (ja) * 2003-05-23 2004-12-09 Samsung Electronics Co Ltd 半導体メモリ素子およびその製造方法
JP2005032855A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP2005101535A (ja) * 2003-08-27 2005-04-14 Nec Corp 半導体装置
JP2006060235A (ja) * 2004-08-20 2006-03-02 Samsung Electronics Co Ltd ビア構造体の形成方法及びこのようなビア構造体を合併させた相変化記憶素子の製造方法
JP2007035683A (ja) * 2005-07-22 2007-02-08 Elpida Memory Inc 半導体装置及びその製造方法
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206487A (ja) * 2008-02-01 2009-09-10 Sony Corp メモリ素子及び表示装置
US8115188B2 (en) 2008-02-01 2012-02-14 Sony Corporation Memory element and display device
US8379441B2 (en) 2009-08-11 2013-02-19 Samsung Electronics Co., Ltd. Variable resistance memory and memory system including the same
JPWO2012032730A1 (ja) * 2010-09-08 2014-01-20 株式会社日立製作所 半導体記憶装置
WO2012049721A1 (ja) * 2010-10-12 2012-04-19 株式会社日立製作所 半導体記憶装置
JP2012084676A (ja) * 2010-10-12 2012-04-26 Hitachi Ltd 半導体記憶装置
JP6411005B1 (ja) * 2017-11-08 2018-10-24 Tdk株式会社 トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ
WO2019092816A1 (ja) * 2017-11-08 2019-05-16 Tdk株式会社 トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ

Also Published As

Publication number Publication date
US8036018B2 (en) 2011-10-11
US20090027955A1 (en) 2009-01-29
TWI517359B (zh) 2016-01-11
TW200913233A (en) 2009-03-16
CN101354917A (zh) 2009-01-28
CN101354917B (zh) 2014-05-07
KR101258268B1 (ko) 2013-04-25
US20110044093A1 (en) 2011-02-24
DE102008034003A1 (de) 2009-01-29
DE102008034003B4 (de) 2022-02-10
JP5661992B2 (ja) 2015-01-28
KR20090011452A (ko) 2009-02-02
US7843718B2 (en) 2010-11-30

Similar Documents

Publication Publication Date Title
JP5661992B2 (ja) 積層されたｎａｎｄ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法
US7037762B2 (en) Phase changeable memory devices having multi-level data storage elements and methods of fabricating the same
US6841833B2 (en) 1T1R resistive memory
JP4822841B2 (ja) 半導体記憶装置及びその製造方法
US8115259B2 (en) Three-dimensional memory device
US7939816B2 (en) Multi-bit memory device having resistive material layers as storage node and methods of manufacturing and operating the same
US9136468B2 (en) Nonvolatile semiconductor memory device
US7910914B2 (en) Semiconductor memory and method for manufacturing the same
US8036017B2 (en) Semiconductor memory device
JP2003303941A (ja) 自己整列したプログラム可能な相変化メモリ
JP2008160004A (ja) 半導体記憶装置及びその製造方法
JP4981302B2 (ja) 不揮発性メモリ素子、不揮発性メモリ素子アレイ、及び不揮発性メモリ素子アレイの動作方法
JP2008251059A (ja) 不揮発性半導体記憶装置およびそのデータ消去方法
JP2008277543A (ja) 不揮発性半導体記憶装置
JP2007294925A (ja) 不揮発性メモリ素子、その動作方法、及びその製造方法
KR100448899B1 (ko) 상변환 기억 소자
KR102661235B1 (ko) 데이터 스토리지 엘리먼트 및 그 제조 방법
US9595564B1 (en) Semiconductor memory device and method of manufacturing the same
JP2008211049A (ja) 半導体記憶装置及びその製造方法
US7678642B2 (en) Method for manufacturing phase change memory device using a patterning process
CN104952876A (zh) 具电阻性元件的非易失性存储器与存储单元结构及其制法
JP2020047824A (ja) 抵抗変化型メモリ
JP2010027984A (ja) 不揮発性記憶装置およびその製造方法
CN111799295A (zh) 电子设备及其制造方法
JP2006332671A (ja) 相変化記憶素子及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110707

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141204

R150 Certificate of patent or registration of utility model

Ref document number: 5661992

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250