JP2009032896A - 半導体装置 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴの高速化と低消費電力化を図る。
【解決手段】ＣＭＯＳインバータ１のｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０をそれぞれ、ゲートＧへの入力信号Ｖｉｎの切替えに同期してチャネル領域にバイアス電圧が印加される構造とする。そして、そのバイアス電圧を、容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を用いて調整する。それにより、ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０の各しきい値電圧が、それらのオン・オフに応じて、それぞれ適した値に調整され、オン状態の電流増加による高速化と、オフ状態のリーク電流低減による低消費電力化が可能になる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、相補型の電界効果トランジスタを備えた半導体装置に関する。

ｎチャネル型ＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）を用いて構成されるＣＭＯＳ型の半導体装置に関しては、その高性能化を目的として、基板バイアスの制御によってしきい値電圧を制御する方法が提案されている（例えば特許文献１参照）。すなわち、ＭＯＳＦＥＴがオンになったときには、しきい値電圧が低くなるように基板バイアスを制御することによってその高速化を図り、ＭＯＳＦＥＴがオフになったときには、しきい値電圧が高くなるように基板バイアスを制御することによってリーク電流を低減し、その低消費電力化を図る。

ところで、近年では、ＭＯＳＦＥＴの形態として、従来広く実用されているプレーナ型のほか、フィン型等も提案されている（例えば特許文献２参照）。
特開平１１−１７５２３号公報 特開２００５−３２７７６６号公報

これまで、プレーナ型のＭＯＳＦＥＴについて、その基板バイアス制御によるオン・オフ時のしきい値電圧制御が検討されてきている。そのようなしきい値電圧制御を行うための回路は、しきい値電圧の制御性を確保しつつ、ＭＯＳＦＥＴの形成プロセスやサイズ等を考慮し、できるだけ簡単な構成にすることが望ましい。また、今後は、プレーナ型のＭＯＳＦＥＴに限らず、フィン型等のＭＯＳＦＥＴにおいても、そのようなしきい値電圧制御を行えるようにすることが望まれる。

本発明はこのような点に鑑みてなされたものであり、高速化および低消費電力化を実現することのできる半導体装置を提供することを目的とする。

本発明では、上記課題を解決するために、半導体層と、前記半導体層に形成された第１不純物拡散層と、前記第１不純物拡散層内に形成されたソース領域およびドレイン領域と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１不純物拡散層と第１電源線との間に形成された第１容量素子と、前記第１不純物拡散層と第２電源線との間に形成された第２容量素子と、を有することを特徴とする半導体装置が提供される。

このような半導体装置によれば、第１不純物拡散層が形成された半導体層に、ソース領域およびドレイン領域が形成され、さらに、ゲート絶縁膜を介してゲート電極が形成される。第１不純物拡散層と第１，第２電源線との間には、それぞれ第１，第２容量素子が形成される。ゲート電極への入力電圧切替えに同期してチャネル領域に印加されるバイアス電圧は、第１，第２容量素子によって調整され、オン・オフ時のしきい値電圧が、それぞれ適した値に調整される。

本発明によれば、しきい値電圧をオン・オフに応じて調整することができ、オン電流の増加とリーク電流の低減を図ることが可能になる。したがって、高速で低消費電力の半導体装置が実現可能になる。

以下、本発明の実施の形態を、ＣＭＯＳインバータを例に、図面を参照して詳細に説明する。
図１はＣＭＯＳインバータの回路図、図２はＣＭＯＳインバータの要部構成例を示す図である。

図２に示すように、ＣＭＯＳインバータ１は、フィン型のｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０を備えている。
ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０はそれぞれ、絶縁層１１，２１上に起立した状態で形成された半導体層１２，２２の一方の面側に、トランジスタ部が形成されている。すなわち、各一方の面に、絶縁膜１３，２３を介してゲートＧとなる電極１４，２４が形成されると共に、各電極１４，２４の両側の半導体層１２，２２内に、所定導電型の不純物が導入された、ソースＳとなる拡散層１５，２５、およびドレインＤとなる拡散層１６，２６が形成されている。

ｐＭＯＳＦＥＴ１０では、電極１４に絶縁膜１３を介して対向する、拡散層１５，１６間の半導体層１２内に、反転層が形成されて正孔が移動するチャネルが形成される。また、ｎＭＯＳＦＥＴ２０では、電極２４に絶縁膜２３を介して対向する、拡散層２５，２６間の半導体層１２内に、反転層が形成されて電子が移動するチャネルが形成される。なお、このようにｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０においてチャネルが形成される領域を、チャネル領域という。

また、半導体層１２，２２はそれぞれ、トランジスタ部のチャネル型に応じて所定導電型とされる。例えば、半導体層１２，２２にそれぞれ所定導電型の不純物が導入されて、その全体を所定導電型の不純物拡散層にする。そして、その不純物拡散層内に、ソースＳとなる拡散層１５，２５、およびドレインＤとなる拡散層１６，２６が形成され、拡散層１５，１６間および拡散層２５，２６間にチャネルが形成されるようになる。

さらに、これらのｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０では、トランジスタ部が形成されている面（表面）側とその反対の面（裏面）側の半導体層１２，２２内に、離間して拡散層１７，１８および拡散層２７，２８がそれぞれ形成されている。これらの拡散層１７，１８，２７，２８が形成された面は、それぞれ絶縁膜１９，２９で被覆されている。

図１および図２に示したように、ＣＭＯＳインバータ１を構成するｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０の各拡散層１５，２５（ソースＳ）は、２種類の電源線、ここではそれぞれ電源ＶＤＤおよびグランドＧＮＤに接続されている。ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０の各電極１４，２４（ゲートＧ）には、入力信号Ｖｉｎが入力され、各拡散層１６，２６（ドレインＤ）から出力信号Ｖｏｕｔが出力されるようになっている。

さらに、図２に示したように、ｐＭＯＳＦＥＴ１０に形成した拡散層１７，１８は、ここではそれぞれ電源ＶＤＤおよびグランドＧＮＤに接続され、ｎＭＯＳＦＥＴ２０に形成した拡散層２７，２８は、ここではそれぞれグランドＧＮＤおよび電源ＶＤＤに接続されている。図２に示したような拡散層１７，１８，２７，２８を形成することにより、ＣＭＯＳインバータ１の回路内には、図１に示したように容量（接合容量）Ｃ１，Ｃ２，Ｃ３，Ｃ４が設けられるようになる。

これらの接合容量Ｃ１，Ｃ２，Ｃ３，Ｃ４は、ｐｎ接合部に形成される空乏層の幅、および拡散層１７，１８，２８，２７の面積によって調整することができる。ｐｎ接合部の空乏層の幅は、導入する不純物の濃度プロファイルを調整することによって制御することが可能であり、また、拡散層１７，１８，２７，２８の面積は、チャネル方向の長さを調整することによって制御することが可能である。

また、図１に示した接合容量Ｃ１，Ｃ２間（図２に示した半導体層１２裏面側の拡散層１７，１８間）のＸ点に接続されている容量Ｃ５は、ｐＭＯＳＦＥＴ１０の電極１４（ゲートＧ）と半導体層１２の合成容量であり、接合容量Ｃ３，Ｃ４間（図２に示した半導体層２２の拡散層２８，２７間）のＹ点に接続されている容量Ｃ６は、ｎＭＯＳＦＥＴ２０の電極２４（ゲートＧ）と半導体層２２の合成容量である。

このような構成を有するＣＭＯＳインバータ１では、入力信号Ｖｉｎとして所定の高電圧が印加されたときには、ｐＭＯＳＦＥＴ１０がオフ状態、ｎＭＯＳＦＥＴ２０がオン状態となり、出力信号Ｖｏｕｔは０となる。また、入力信号Ｖｉｎとして所定の低電圧が印加されたときには、ｐＭＯＳＦＥＴ１０がオン状態、ｎＭＯＳＦＥＴ２０がオフ状態となり、出力信号Ｖｏｕｔは電源ＶＤＤ（あるいは電源ＶＤＤ相当の電圧値）となる。

このようにオン・オフするＣＭＯＳインバータ１を、ここでは半導体層１２，２２が接地されていないフローティング構造にしている。そのため、半導体層１２，２２の電圧（トランジスタ部形成面側の電圧とその裏面側の電圧）が、接合容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の影響を受けつつ、ゲート電圧すなわちｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ２０のオン・オフに応じて変化するようになっている。

ここで、そのような半導体層１２，２２裏面側の電圧変化の原理について説明する。なお、ここでは、ｎＭＯＳＦＥＴ２０を例にして説明する。
図３は半導体層裏面側の電圧変化の原理を説明するための回路図である。

まず、ＣＭＯＳインバータ１におけるｎＭＯＳＦＥＴ２０の容量に係る部分に着目し、図３に示すような回路について考える。なお、便宜上、図３では、図１および図２に示したような電源ＶＤＤへの接続に替え、電圧Ｅを印加した場合を図示している。また、電圧Ｖｇは、ｎＭＯＳＦＥＴ２０のゲートＧに印加されるゲート電圧（入力信号Ｖｉｎ）である。

接合容量Ｃ３，Ｃ４および合成容量Ｃ６の部分に蓄積される電荷量Ｑ３，Ｑ４，Ｑ６は、次式（１ａ），（１ｂ），（１ｃ）のように表され、電荷量保存則より、次式（２）の関係を有している。

Ｑ３＝Ｃ３×（Ｅ−Ｖ２） …（１ａ）
Ｑ４＝Ｃ４×Ｖ２ …（１ｂ）
Ｑ６＝Ｃ６×（Ｖｇ−Ｖ２） …（１ｃ）
−Ｑ３＋Ｑ４−Ｑ６＝０ …（２）
また、電圧について、次式（３），（４）の関係が得られる。

Ｅ−Ｑ３／Ｃ３−Ｑ４／Ｃ４＝０ …（３）
Ｖｇ−Ｑ６／Ｃ６−Ｑ４／Ｃ４＝０ …（４）
これらの式（１ａ）〜（１ｃ），（２）〜（４）を用いると、Ｙ点の電圧Ｖ２は、次式（５）のように表すことができる。

Ｖ２＝（Ｃ３×Ｅ＋Ｃ６×Ｖｇ）／（Ｃ３＋Ｃ４＋Ｃ６） …（５）
この式（５）の両辺を微分することにより、次式（６）に示すようなＹ点の電圧変化量ΔＶ２とゲート電圧変化量ΔＶｇとの関係を得ることができる。

ΔＶ２＝｛Ｃ６／（Ｃ３＋Ｃ４＋Ｃ６）｝×ΔＶｇ …（６）
この式（６）より、Ｙ点の電圧は、ゲート電圧Ｖｇ、すなわちｎＭＯＳＦＥＴ２０のオン・オフ制御のためにゲートＧに印加される入力信号Ｖｉｎの変化に伴って変化することがわかる。また、式（５），（６）より、接合容量Ｃ３，Ｃ４は、それらがない場合のＹ点の電圧Ｖ２およびその変化量ΔＶ２を調整していることがわかる。

図４は半導体層裏面側の電圧変化の推移を概念的に説明する図である。
図４（Ａ），（Ｄ）には、ｎＭＯＳＦＥＴ２０の平面模式図を示している（拡散層２５，２６，２７，２８および絶縁膜２９は図示を省略。）。このｎＭＯＳＦＥＴ２０のオン・オフ状態における、半導体層２２の表裏面側、すなわちトランジスタ部（ゲートＧ，ソースＳ，ドレインＤ）形成面側と接合容量Ｃ３，Ｃ４形成面側の電圧について見る。なお、図４では、高電圧が印加されている状態を“１”、低電圧が印加されている状態を“０”で表している。

ＣＭＯＳインバータ１におけるｎＭＯＳＦＥＴ２０のオン・オフ状態によらず、接合容量Ｃ３，Ｃ４には一定の電圧が印加されていて、接合容量Ｃ３のＹ点側と反対の側は“１”の状態にあり、接合容量Ｃ４のＹ点側と反対の側は“０”の状態にある。

まず、ＣＭＯＳインバータ１におけるｎＭＯＳＦＥＴ２０がオフ状態にあるときには（このときｐＭＯＳＦＥＴ１０はオン状態）、図４（Ａ）に示したように、ゲートＧ，ソースＳ，ドレインＤがそれぞれ“０”，“０”，“１”の状態にある。そのため、半導体層２２の表面側の電圧は、図４（Ｂ）に示したように、ソースＳ側に比べてドレインＤ側が高い状態にある。また、半導体層２２の裏面側の電圧は、図４（Ｃ）に示したように、接合容量Ｃ４側に比べて接合容量Ｃ３側が高い状態にある。なお、このときのＹ点の電圧Ｖ２は、式（５）を用いて求めることができ、例えば、Ｖｇ＝０とした場合には、Ｖ２＝Ｃ３×Ｅ／（Ｃ３＋Ｃ４＋Ｃ６）と求めることができる。

ｎＭＯＳＦＥＴ２０がこのようなオフ状態からオン状態に切り替わると（このときｐＭＯＳＦＥＴ１０はオン状態からオフ状態に切り替わる）、図４（Ｄ）に示したように、ゲートＧ，ソースＳ，ドレインＤがそれぞれ“０”，“１”，“０”の状態になる。半導体層２２の電圧は、“１”の状態にあるゲートＧによって全体的に引き上げられる。かつ、半導体層２２の表面側では、図４（Ｅ）に示したように、ドレインＤが“０”になることでそのドレインＤ側の電圧が低下する。半導体層２２の裏面側の電圧は、図４（Ｆ）に示したように、そのドレインＤ側の電圧にひきずられて低下し（ΔＶｓ）、その後、ある定常値を示す。

ｎＭＯＳＦＥＴ２０がこのようなオン状態から再びオフ状態に切り替わると、ゲートＧに引き上げられていた半導体層２２の表面側の電圧が低下するので、その裏面側の電圧が一時的に低下する。そして、最終的に、図４（Ａ），（Ｂ），（Ｃ）に示した状態に戻る。

このように、半導体層２２の裏面側の電圧は、ｎＭＯＳＦＥＴ２０のオン・オフ、すなわち入力信号Ｖｉｎの変化に同期して変化する。
図５は入力信号に対する半導体層裏面側の電圧およびしきい値電圧の変化を説明する図である。

図５に示すように、ｎＭＯＳＦＥＴ２０に対する入力信号Ｖｉｎの立ち上がり時、すなわちオフ状態からオン状態に切り替わったときには、半導体層２２の裏面側電圧は、一旦上昇する。その後は、徐々に低下していき、定常値に落ち着く。この入力信号Ｖｉｎの立ち上がり時に、ｎＭＯＳＦＥＴ２０のしきい値電圧は、半導体層２２の裏面側電圧の変化方向と逆方向に変化するため、一旦低下する。このようにオン状態に切り替わったときの半導体層２２の裏面側電圧としきい値電圧とは、接合容量Ｃ３，Ｃ４によって調整されている。このような入力信号Ｖｉｎの立ち上がり時におけるしきい値電圧の低下は、オン電流の増加に寄与する。

一方、ｎＭＯＳＦＥＴ２０に対する入力信号Ｖｉｎの立ち下がり時、すなわちオン状態からオフ状態に切り替わったときには、半導体層２２の裏面側電圧は、一旦低下し、その後は徐々に上昇していき、最終的には入力信号Ｖｉｎの立ち上がり前の状態に戻る。この入力信号Ｖｉｎの立ち上がり時に、ｎＭＯＳＦＥＴ２０のしきい値電圧は、半導体層２２の裏面側電圧の変化方向と逆方向に変化し、一旦上昇する。このようにオフ状態に切り替わったときの半導体層２２の裏面側電圧としきい値電圧とは、接合容量Ｃ３，Ｃ４によって調整されている。このような入力信号Ｖｉｎの立ち下がり時におけるしきい値電圧の上昇は、オフ状態のリーク電流抑制に寄与する。

このように、ｎＭＯＳＦＥＴ２０では、入力信号Ｖｉｎの変化に同期して半導体層２２内にバイアス電圧を印加することができ、それにより、ｎＭＯＳＦＥＴ２０のオン状態の電流増加と、オフ状態のリーク電流低減を図ることができる。

以上、図３〜図５を参照してｎＭＯＳＦＥＴ２０を例にその半導体層２２の電圧変化について説明したが、ＣＭＯＳインバータ１を構成するｐＭＯＳＦＥＴ１０についても同様の考え方が適用でき、その半導体層１２内には、入力信号Ｖｉｎの変化に同期してバイアス電圧が印加され、そのバイアス電圧が接合容量Ｃ１，Ｃ２によって調整され、それにより、オン電流の増加とリーク電流の低減が図られるようになる。

続いて、図１に示した回路構成を有するＣＭＯＳインバータ１についてのシミュレーション結果について説明する。
図６はシミュレーション結果の一例を示す図であって、（Ａ）は入出力信号およびＸ点，Ｙ点における電圧の変化、（Ｂ）はＸ点における電圧変化の拡大図である。

図６には、図１に示したＣＭＯＳインバータ１の入力信号Ｖｉｎに対する、出力信号Ｖｏｕｔ、ｐＭＯＳＦＥＴ１０のＸ点の電圧Ｖ１、およびｎＭＯＳＦＥＴ２０のＹ点の電圧Ｖ２の時間変化を、回路シミュレータにより計算した結果を示している。なお、この図６に示した例では、ｐＭＯＳＦＥＴ１０のＸ点の電圧Ｖ１が電源ＶＤＤに近い値に、また、ｎＭＯＳＦＥＴ２０のＹ点の電圧Ｖ２がグランドＧＮＤに近い値になるように、接合容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の値を調整している。

ＣＭＯＳインバータ１では、図６に示したように、高い入力信号Ｖｉｎ（６Ｖ）が入力されると、ｐＭＯＳＦＥＴ１０がオフ状態、ｎＭＯＳＦＥＴ２０がオン状態になり、低い出力信号Ｖｏｕｔ（０Ｖ）が出力される。低い入力信号Ｖｉｎ（０Ｖ）が入力されると、ｐＭＯＳＦＥＴ１０がオン状態、ｎＭＯＳＦＥＴ２０がオフ状態になり、高い出力信号Ｖｏｕｔ（６Ｖ）が出力される。

このような入出力過程において、ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０のＸ点，Ｙ点の電圧Ｖ１，Ｖ２は、図６および図５に示したように、入力信号Ｖｉｎの立ち下がり時には、入力信号Ｖｉｎの変化方向と同方向に一旦低下した後、上昇し、安定化する。また、ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０のＸ点，Ｙ点の電圧Ｖ１，Ｖ２は、入力信号Ｖｉｎの立ち上がり時には、入力信号Ｖｉｎの変化方向と同方向に一旦上昇した後、低下し、安定化する。

ｎＭＯＳＦＥＴ２０では、前述のように、オン状態からオフ状態に切り替わる入力信号Ｖｉｎの立ち下がり時には、接合容量Ｃ３，Ｃ４によるしきい値電圧上昇でリーク電流が抑えられ、オフ状態からオン状態に切り替わる立ち上がり時には、接合容量Ｃ３，Ｃ４によるしきい値電圧低下でオン電流が増加する。

また、ｐＭＯＳＦＥＴ１０では、オフ状態からオン状態に切り替わる入力信号Ｖｉｎの立ち下がり時には、接合容量Ｃ１，Ｃ２によるしきい値電圧低下でオン電流が増加し、オン状態からオフ状態に切り替わる立ち上がり時には、接合容量Ｃ１，Ｃ２によるしきい値電圧上昇でリーク電流が抑えられる。

図７は入力信号立ち下がり時の出力信号の変化を示す図、図８は入力信号立ち上がり時の出力信号の変化を示す図、図９は入力信号立ち下がり時の貫通電流の変化を示す図である。また、図１０は比較用ＣＭＯＳインバータの回路図である。

図７〜図９には、図１に示したＣＭＯＳインバータ１の入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの変化と共に、図１０に示すような比較用ＣＭＯＳインバータ１００を用いた場合の入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの変化を併せて示している。なお、図１０に示したＣＭＯＳインバータ１００は、図１に示したＣＭＯＳインバータ１とは、接合容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を設けずに、ｐＭＯＳＦＥＴ１１０の半導体層を電源ＶＤＤに接続し、ｎＭＯＳＦＥＴ１２０の半導体層をグランドＧＮＤに接続している点で相違している。

まず、図７および図８より、出力信号Ｖｏｕｔの変化について見ると、ＣＭＯＳインバータ１では、比較用ＣＭＯＳインバータ１００に比べて全体的な容量が増加しているにも関わらず、入力信号Ｖｉｎの立ち下がり時、立ち上がり時共に、入力に対する出力のレスポンスが速くなり、遅延時間が小さくなっていることがわかる。

また、図９より、入力信号Ｖｉｎの立ち下がり時の貫通電流の変化について見ると、ＣＭＯＳインバータ１では、比較用ＣＭＯＳインバータ１００に比べ、貫通電流のピーク値は大きくなるが、より短時間で収束し、遅延時間の改善が認められる。なお、ここでは、入力信号Ｖｉｎの立ち下がり時の結果について述べたが、立ち上がり時についても同様に、遅延時間の改善が認められる。

表１にＣＭＯＳインバータ１と比較用ＣＭＯＳインバータ１００の遅延時間および消費電力のシミュレーション結果を示す。

以上説明したように、上記のＣＭＯＳインバータ１では、接合容量Ｃ１，Ｃ２および接合容量Ｃ３，Ｃ４にそれぞれ、トランジスタ部でのオン・オフと関係なく、すなわちゲートＧへの入力信号Ｖｉｎやそれに応じて発生するソースＳ−ドレインＤ間電圧とは独立に、一定の電圧を印加しておく。これにより、入力信号Ｖｉｎが切り替わる際には、それに同期して、接合容量Ｃ１，Ｃ２の値に応じたバイアス電圧がｐＭＯＳＦＥＴ１０のチャネル領域に印加され、接合容量Ｃ３，Ｃ４の値に応じたバイアス電圧がｎＭＯＳＦＥＴ２０のチャネル領域に印加されるようになる。このように、ｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０の各しきい値電圧を、それらのオン・オフに同期して、それぞれ接合容量Ｃ１，Ｃ２および接合容量Ｃ３，Ｃ４を用いて調整することにより、高速化と低消費電力化を共に実現することが可能になる。

以上、図１および図２に示したような構成を有するＣＭＯＳインバータ１について説明したが、次に、そのようなＣＭＯＳインバータ１に適用可能なフィン型のＭＯＳＦＥＴの、より具体的な構成例とその形成方法の一例について説明する。

まず、図１１はＭＯＳＦＥＴの要部構成例を示す図であって、（Ａ）は斜視模式図、（Ｂ）は（Ａ）のＭ−Ｍ断面模式図、（Ｃ）は（Ａ）のＮ−Ｎ断面模式図である。
図１１（Ａ）〜（Ｃ）に示すフィン型のＭＯＳＦＥＴ５０は、基板５１に形成された絶縁層５２上に起立して形成された半導体層５３の両面側に、絶縁膜５４を介して、電極５５，５６および拡散層５７，５８，５９，６０が形成されている。また、半導体層５３の上面側には、別の絶縁膜６１が形成されている。

なお、このようなＭＯＳＦＥＴ５０においては、２つの電極５５，５６のうち、一方の電極５５をそのトランジスタ部のゲートＧとして用い、その両側の拡散層５７，５８をそれぞれソースＳ，ドレインＤとして用いる。もう一方の電極５６は、回路構成要素としては用いず、その両側の拡散層５９，６０を電圧制御の容量形成のために用いる。

このようなＭＯＳＦＥＴ５０の形成フローの一例を、次の図１２〜図１６を参照して説明する。なお、図１２〜図１６は、Ｎ−Ｎ断面の各形成工程について図示している。
図１２は半導体層形成工程の要部断面模式図である。

まず、基板５１上に絶縁層５２を形成し、その上に、Ｓｉ層等の半導体層５３を形成する。形成した半導体層５３には、それを所定導電型とするため、あるいはしきい値電圧の調整等を目的として、イオン注入（第１イオン注入）を行う。なお、あらかじめ所定導電型の半導体層５３を形成するようにしてもよい。

図１３は半導体層パターニングおよび絶縁膜形成工程の要部断面模式図である。
半導体層５３の形成後は、エッチングによってそのパターニングを行い、それにより、その半導体層５３をフィン状に加工する。パターニング後は、その半導体層５３を覆うように絶縁膜５４の堆積を行う。この絶縁膜５４は、最終的にはＭＯＳＦＥＴ５０のトランジスタ部におけるゲート絶縁膜として機能する。

図１４はストッパ膜およびゲート材料形成工程の要部断面模式図である。
絶縁膜５４の堆積後は、パターニングした半導体層５３の上面側に絶縁膜６１を形成する。その後、ポリシリコン等のゲート材料６２を堆積し、それが半導体層５３の部分を断面略Ｕ字形状に跨ぐように加工する。これにより、トランジスタ部のゲートＧの基本構造が形成される。

図１５はイオン注入工程の要部断面模式図である。
ゲート材料６２の形成後は、まず、半導体層５３の一方の面側から斜め方向に所定導電型不純物のイオン注入（第２イオン注入）を行い、ゲート材料６２を挟んだ両側に、図１１に示したようなソースＳ，ドレインＤ用の拡散層５７，５８を形成する。次いで、半導体層５３の他方の面側から斜め方向に所定導電型不純物のイオン注入（第３イオン注入）を行い、ゲート材料６２を挟んだ両側に、図１１に示したような電圧制御の容量形成用の拡散層５９，６０を形成する。

なお、この容量形成用の拡散層５９，６０の形成にあたっては、最終的に得るべき容量の値を考慮し、拡散層５９，６０の深さ方向の不純物プロファイルを制御したり、拡散層５９，６０それぞれの面積を制御したりする。その際、不純物プロファイルは、第３イオン注入の条件やその後の活性化条件等を調整することで制御することができる。また、各拡散層５９，６０の面積は、図１３に示した半導体層５３のパターニング時にその長さ（図面奥行き方向の長さ）を調整したり、図１４に示したゲート材料６２のパターニング時にそれを残す位置（図面奥行き方向の位置）を調整したりすることで制御することができる。ただし、このようにゲート材料６２のパターニング位置で拡散層５９，６０の面積を制御する場合には、ゲート材料６２が平面的には直線状にパターニングされるため、第２イオン注入で形成される拡散層５７と第３イオン注入で形成される拡散層５９とが同じ面積になり、第２イオン注入で形成される拡散層５８と第３イオン注入で形成される拡散層６０とが同じ面積になる。

最後に、絶縁膜６１をストッパとしてエッチバックを行い、ゲート材料６２を半導体層５３の一方の面側と他方の面側とに分離し、それにより、電極５５，５６が形成され、図１１のＭＯＳＦＥＴ５０が形成される。

なお、このようにして形成されたＭＯＳＦＥＴ５０においては、前述のように、ソースＳ，ドレインＤ用の拡散層５７，５８が形成されている側の電極５５のみをゲートＧとして用いる。容量形成用の拡散層５９，６０が形成されている側の電極５６は、ＣＭＯＳインバータを構成する際、その回路に使用しない。

なお、以上の説明では、フィン型ＭＯＳＦＥＴを用いたＣＭＯＳインバータを例にして述べたが、図１に示したような回路が実現できるものであれば、ＣＭＯＳインバータの構造は上記の例に限定されるものではない。

（付記１） 半導体層と、
前記半導体層に形成された第１不純物拡散層と、
前記第１不純物拡散層内に形成されたソース領域およびドレイン領域と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１不純物拡散層と第１電源線との間に形成された第１容量素子と、
前記第１不純物拡散層と第２電源線との間に形成された第２容量素子と、
を有することを特徴とする半導体装置。

（付記２） 前記ゲート電極は、前記半導体層の一方の主面側に形成され、
前記第１容量素子および前記第２容量素子は、前記半導体層の他方の主面側に形成されていることを特徴とする付記１記載の半導体装置。

（付記３） 前記第１容量素子および前記第２容量素子は、前記他方の主面側の前記半導体層内に形成された第２不純物拡散層および第３不純物拡散層がそれぞれ電極として形成されていることを特徴とする付記２記載の半導体装置。

（付記４） 前記第１容量素子と前記第２容量素子は異なる容量値を有することを特徴とする付記３記載の半導体装置。
（付記５） 前記半導体層は、半導体基板上の絶縁層上にフィン状に形成されていることを特徴とする付記２記載の半導体装置。

（付記６） 電界効果トランジスタを備える半導体装置の製造方法において、
半導体層の一方の主面側に、チャネル領域、ゲート電極、ソース領域およびドレイン領域を有するトランジスタ部を形成する工程と、
前記半導体層の他方の主面側に、前記トランジスタ部の前記チャネル領域に印加されるバイアス電圧を調整する複数の容量を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記７） 前記複数の容量を形成する工程においては、前記他方の主面側の前記半導体層内に複数の不純物拡散層を形成することを特徴とする付記６記載の半導体装置の製造方法。

（付記８） 前記複数の不純物拡散層を形成する際には、前記他方の主面における面積を異ならせて形成することを特徴とする付記７記載の半導体装置の製造方法。
（付記９） 前記トランジスタ部を形成する工程前に、前記半導体層を絶縁層上にフィン状に形成する工程を有することを特徴とする付記６記載の半導体装置の製造方法。

ＣＭＯＳインバータの回路図である。 ＣＭＯＳインバータの要部構成例を示す図である。 半導体層裏面側の電圧変化の原理を説明するための回路図である。 半導体層裏面側の電圧変化の推移を概念的に説明する図である。 入力信号に対する半導体層裏面側の電圧およびしきい値電圧の変化を説明する図である。 シミュレーション結果の一例を示す図であって、（Ａ）は入出力信号およびＸ点，Ｙ点における電圧の変化、（Ｂ）はＸ点における電圧変化の拡大図である。 入力信号立ち下がり時の出力信号の変化を示す図である。 入力信号立ち上がり時の出力信号の変化を示す図である。 入力信号立ち下がり時の貫通電流の変化を示す図である。 比較用ＣＭＯＳインバータの回路図である。 ＭＯＳＦＥＴの要部構成例を示す図であって、（Ａ）は斜視模式図、（Ｂ）は（Ａ）のＭ−Ｍ断面模式図、（Ｃ）は（Ａ）のＮ−Ｎ断面模式図である。 半導体層形成工程の要部断面模式図である。 半導体層パターニングおよび絶縁膜形成工程の要部断面模式図である。 ストッパ膜およびゲート材料形成工程の要部断面模式図である。 イオン注入工程の要部断面模式図である。

符号の説明

１ ＣＭＯＳインバータ
１０，１１０ ｐＭＯＳＦＥＴ
２０，１２０ ｎＭＯＳＦＥＴ
１１，２１，５２ 絶縁層
１２，２２，５３ 半導体層
１３，１９，２３，２９，５４，６１ 絶縁膜
１４，２４，５５，５６ 電極
１５，１６，１７，１８，２５，２６，２７，２８，５７，５８，５９，６０ 拡散層
５０ ＭＯＳＦＥＴ
５１ 基板
６２ ゲート材料
１００ 比較用ＣＭＯＳインバータ
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン
ＶＤＤ 電源
ＧＮＤ グランド
Ｖｉｎ 入力信号
Ｖｏｕｔ 出力信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６ 容量
Ｖ１，Ｖ２，Ｅ，Ｖｇ 電圧
Ｑ３，Ｑ４，Ｑ６ 電荷量

Claims (5)

1. 半導体層と、
   前記半導体層に形成された第１不純物拡散層と、
   前記第１不純物拡散層内に形成されたソース領域およびドレイン領域と、
   前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   前記第１不純物拡散層と第１電源線との間に形成された第１容量素子と、
   前記第１不純物拡散層と第２電源線との間に形成された第２容量素子と、
   を有することを特徴とする半導体装置。
2. 前記ゲート電極は、前記半導体層の一方の主面側に形成され、
   前記第１容量素子および前記第２容量素子は、前記半導体層の他方の主面側に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１容量素子および前記第２容量素子は、前記他方の主面側の前記半導体層内に形成された第２不純物拡散層および第３不純物拡散層がそれぞれ電極として形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記第１容量素子と前記第２容量素子は異なる容量値を有することを特徴とする請求項３記載の半導体装置。
5. 前記半導体層は、半導体基板上の絶縁層上にフィン状に形成されていることを特徴とする請求項２記載の半導体装置。

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