JP2009032730A

JP2009032730A - Semiconductor device

Info

Publication number: JP2009032730A
Application number: JP2007192207A
Authority: JP
Inventors: Yoshikazu Nakagawa; 義和中川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-07-24
Filing date: 2007-07-24
Publication date: 2009-02-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein dielectric strength between an upper-layer interconnection and a lower-layer interconnection is kept constant and the thickness of an interlayer insulation film in the other parts can be made small. <P>SOLUTION: On a semiconductor substrate 1, a source interconnection 10 is formed. On the source interconnection 10, a second interlayer insulation film 12 and a third interlayer insulation film 14 are stacked. On the third interlayer insulation film 14, a drain interconnection 15 is formed. The drain interconnection 15 intersects with the source interconnection 10 in planar view, and at least this intersecting portion is separated in a floating state from the third interlayer insulation film 14. Between the third interlayer insulation film 14 and the drain interconnection 15, a gap 16 is formed. A low dielectric constant object 17 is arranged in the gap 16. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、多層配線構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a multilayer wiring structure.

たとえば、電気機器の電源をコントロールするための半導体装置として、高耐圧素子と制御回路とを１つのチップに集積した、いわゆるインテリジェント・パワー・デバイスが知られている。
このインテリジェント・パワー・デバイスでは、半導体基板上に複数の配線層を積層した多層配線構造が採用されている。各配線層は、高耐圧素子のための配線層および制御回路のための配線層として共有される。そのため、各配線層を絶縁分離するための層間絶縁膜は、高耐圧素子の上層配線と下層配線との間で絶縁破壊が生じない膜厚に設定されている。
特開２０００−２００９０５号公報 For example, a so-called intelligent power device in which a high voltage element and a control circuit are integrated on a single chip is known as a semiconductor device for controlling the power supply of an electric device.
This intelligent power device employs a multilayer wiring structure in which a plurality of wiring layers are stacked on a semiconductor substrate. Each wiring layer is shared as a wiring layer for the high voltage element and a wiring layer for the control circuit. Therefore, the interlayer insulating film for insulating and separating each wiring layer is set to a thickness that does not cause dielectric breakdown between the upper layer wiring and the lower layer wiring of the high breakdown voltage element.
JP 2000-200955 A

最近、インテリジェント・パワー・デバイスにおいても、チップサイズの縮小の要求から、各素子の微細化が検討されている。素子の微細化に伴い、配線、配線と素子とを電気的に接続するためのコンタクトホール、および各配線間を電気的に接続するためのビアホールを微細化する必要が生じる。微細なコンタクトホールやビアホールを形成するためには、層間絶縁膜の膜厚を小さくしなければならない。 Recently, in the intelligent power device, miniaturization of each element has been studied in response to a demand for reducing the chip size. Along with miniaturization of elements, it is necessary to miniaturize wiring, contact holes for electrically connecting the wiring and the elements, and via holes for electrically connecting the respective wirings. In order to form fine contact holes and via holes, the thickness of the interlayer insulating film must be reduced.

しかし、層間絶縁膜の膜厚を小さくすると、絶縁耐圧が小さくなるため、高耐圧素子の上層配線と下層配線との間で絶縁破壊を生じるおそれがある。また、層間絶縁膜の膜厚を小さくすると、上層配線と下層配線との間に生じる寄生容量が増大する。寄生容量の増大は、制御回路に含まれるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにおいて問題となる。 However, when the film thickness of the interlayer insulating film is reduced, the withstand voltage is reduced, so that there is a risk of causing dielectric breakdown between the upper layer wiring and the lower layer wiring of the high voltage element. Further, when the film thickness of the interlayer insulating film is reduced, the parasitic capacitance generated between the upper layer wiring and the lower layer wiring is increased. The increase in the parasitic capacitance becomes a problem in a complementary metal oxide semiconductor (CMOS) transistor included in the control circuit.

寄生容量の増大を抑えるために、層間絶縁膜の材料として、一般的に用いられるＳｉＯ₂（酸化シリコン）よりも誘電率の低いＬｏｗ−ｋ膜材料を用いることが考えられる。しかしながら、Ｌｏｗ−ｋ膜材料を用いると、層間絶縁膜の絶縁耐圧がさらに低下してしまう。
そこで、本発明の目的は、高電圧のかかる上層配線と下層配線との間の絶縁耐圧を一定以上に維持しつつ、それ以外の部分の層間絶縁膜の膜厚を小さくすることができる、半導体装置を提供することである。 In order to suppress an increase in parasitic capacitance, it is conceivable to use a low-k film material having a dielectric constant lower than that of generally used SiO ₂ (silicon oxide) as a material for the interlayer insulating film. However, when the low-k film material is used, the withstand voltage of the interlayer insulating film is further lowered.
Accordingly, an object of the present invention is to provide a semiconductor capable of reducing the thickness of the interlayer insulating film in other portions while maintaining the withstand voltage between the upper layer wiring and the lower layer wiring to which a high voltage is applied at a certain level or more. Is to provide a device.

上記目的を達成するための請求項１記載の発明は、基板と、前記基板上に形成された下層配線と、前記下層配線上に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、平面視で前記下層配線と交差し、少なくとも当該交差する部分が前記層間絶縁膜から浮いた状態で離間する上層配線と、前記層間絶縁膜と前記上層配線との間に形成される隙間を埋め尽くし、前記層間絶縁膜の材料以下の誘電率を有する材料からなる低誘電率体とを備える、半導体装置である。 The invention according to claim 1 for achieving the above object is formed on a substrate, a lower layer wiring formed on the substrate, an interlayer insulating film laminated on the lower layer wiring, and the interlayer insulating film. And filling the gap formed between the interlayer insulating film and the upper layer wiring, which intersects the lower layer wiring in a plan view, and at least the intersecting portion is separated from the interlayer insulating film in a separated state In other words, the semiconductor device includes a low dielectric constant material made of a material having a dielectric constant equal to or lower than the material of the interlayer insulating film.

この構成によれば、基板上には、下層配線が形成されている。下層配線上には、層間絶縁膜が積層されている。層間絶縁膜上には、上層配線が形成されている。上層配線は、平面視で下層配線と交差し、少なくともこの交差部分が層間絶縁膜から浮いた状態で離間している。そのため、層間絶縁膜と上層配線との間には、隙間が生じている。この隙間は、層間絶縁膜の材料以下の誘電率を有する材料からなる低誘電率体で埋め尽くされている。これにより、上層配線と下層配線との間での絶縁耐圧の向上を図ることができる。したがって、高電圧のかかる上層配線と下層配線との間での絶縁耐圧を一定以上に維持しつつ、それ以外の部分の層間絶縁膜の膜厚を小さくすることができる。層間絶縁膜の膜厚を小さくすることにより、層間絶縁膜に設けられるコンタクトホールやビアホールの微細化を図ることができる。その結果、この半導体装置が有する素子の微細化を図ることができる。 According to this configuration, the lower layer wiring is formed on the substrate. An interlayer insulating film is laminated on the lower layer wiring. An upper layer wiring is formed on the interlayer insulating film. The upper layer wiring intersects with the lower layer wiring in a plan view, and at least the intersecting portion is separated from the interlayer insulating film. Therefore, a gap is generated between the interlayer insulating film and the upper layer wiring. The gap is filled with a low dielectric constant material made of a material having a dielectric constant equal to or lower than the material of the interlayer insulating film. Thereby, the withstand voltage between the upper layer wiring and the lower layer wiring can be improved. Therefore, it is possible to reduce the film thickness of the interlayer insulating film in other portions while maintaining the withstand voltage between the upper layer wiring and the lower layer wiring to which a high voltage is applied at a certain level or more. By reducing the thickness of the interlayer insulating film, contact holes and via holes provided in the interlayer insulating film can be miniaturized. As a result, miniaturization of elements included in the semiconductor device can be achieved.

層間絶縁膜と低誘電率体とは、誘電率の等しい材料（たとえば、同じ材料）で構成してもよいし、層間絶縁膜の材料よりも誘電率の低い材料で低誘電率体を構成してもよい。たとえば、層間絶縁膜をＳｉＯ₂で構成し、低誘電率体をＬｏｗ−ｋ膜材料（ＳｉＯＣ，ＳｉＯＦなど）で構成すれば、十分な耐圧を確保することができる。
請求項２に記載の発明は、前記基板に作り込まれたＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスタをさらに備え、前記下層配線は、前記ＤＭＯＳトランジスタのソース領域と電気的に接続されるソース配線を含み、前記上層配線は、前記ＤＭＯＳトランジスタのドレイン領域に電気的に接続されるドレイン配線であり、平面視で前記ソース配線と交差し、前記ＤＭＯＳトランジスタのドリフト領域を横切って設けられており、前記ソース配線および前記ドリフト領域と対向する部分が前記層間絶縁膜から浮いた状態で離間している、請求項１に記載の半導体装置である。 The interlayer dielectric film and the low dielectric constant material may be composed of materials having the same dielectric constant (for example, the same material), or the low dielectric constant material may be composed of a material having a dielectric constant lower than that of the interlayer dielectric film. May be. For example, if the interlayer insulating film is made of SiO ₂ and the low dielectric constant is made of a low-k film material (SiOC, SiOF, etc.), a sufficient breakdown voltage can be secured.
The invention according to claim 2 further includes a DMOS (Double diffused Metal Oxide Semiconductor) transistor built in the substrate, and the lower layer wiring includes a source wiring electrically connected to a source region of the DMOS transistor. The upper layer wiring is a drain wiring electrically connected to the drain region of the DMOS transistor, intersects the source wiring in a plan view, and is provided across the drift region of the DMOS transistor, 2. The semiconductor device according to claim 1, wherein a portion facing a source wiring and the drift region is separated from the interlayer insulating film in a floating state.

この構成によれば、ドレイン配線は、平面視でソース配線と交差し、また、ＤＭＯＳトランジスタのドリフト領域を横切っている。ドレイン配線におけるソース配線と対向する部分（平面視でソース配線と交差する部分）およびドリフト領域を横切る部分は、層間絶縁膜から浮いた状態で離間しており、その隙間には低誘電率体が埋められている。ドレイン配線とソース配線との間に低誘電率体が介在されることにより、それらの間での絶縁耐圧を向上させることができる。これにより、ドレイン配線に高電圧（たとえば、１００Ｖ以上）が印加され、ドレイン配線とソース配線との間に大きな電位差が生じたときに、ドレイン配線とソース配線との間で層間絶縁膜の絶縁破壊が生じるのを防止することができる。また、低誘電率体がドレイン配線とドリフト領域との間に介在されることにより、ドレイン配線に高電圧が印加されたときに、ドリフト領域に誘起される電荷の量を低減することができる。その結果、誘起された電荷に起因するＤＭＯＳトランジスタの耐圧の低下を防止することができる。 According to this configuration, the drain wiring intersects with the source wiring in a plan view and crosses the drift region of the DMOS transistor. The part of the drain wiring that faces the source wiring (the part that intersects the source wiring in plan view) and the part that crosses the drift region are separated from each other in a state of floating from the interlayer insulating film. Buried. Since a low dielectric constant is interposed between the drain wiring and the source wiring, the withstand voltage between them can be improved. Thereby, when a high voltage (for example, 100 V or more) is applied to the drain wiring and a large potential difference is generated between the drain wiring and the source wiring, the dielectric breakdown of the interlayer insulating film between the drain wiring and the source wiring is performed. Can be prevented. In addition, since the low dielectric constant is interposed between the drain wiring and the drift region, it is possible to reduce the amount of charge induced in the drift region when a high voltage is applied to the drain wiring. As a result, it is possible to prevent a decrease in the breakdown voltage of the DMOS transistor due to the induced charge.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置は、半導体基板１を備えている。この半導体基板１は、たとえば、Ｓｉ（シリコン）からなる。
半導体基板１上には、Ｎ^-型（低濃度Ｎ型）エピタキシャル層２が積層されている。Ｎ^-型エピタキシャル層２には、その積層方向に貫通して、図示しない平面視矩形環状のディープトレンチが形成されている。このディープトレンチによって、ディープトレンチに囲まれる領域３は、その周囲から分離（素子分離）されている。そして、その領域３は、高耐圧ＤＭＯＳトランジスタが形成されるトランジスタ形成領域とされている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device includes a semiconductor substrate 1. The semiconductor substrate 1 is made of, for example, Si (silicon).
On the semiconductor substrate 1, an N ⁻ type (low concentration N type) epitaxial layer 2 is stacked. In the N ⁻ -type epitaxial layer 2, a deep trench having a rectangular ring shape in plan view (not shown) is formed so as to penetrate in the stacking direction. By this deep trench, the region 3 surrounded by the deep trench is isolated (element isolation) from its periphery. The region 3 is a transistor formation region in which a high voltage DMOS transistor is formed.

トランジスタ形成領域３において、Ｎ^-型エピタキシャル層２の表層部には、Ｐ型ボディ拡散領域４とＮ⁺型（高濃度Ｎ型）ドレイン拡散領域５とが間隔を空けて形成されている。また、Ｐ型ボディ拡散領域４の表層部には、Ｎ⁺型ソース領域６が形成されている。Ｎ^-型エピタキシャル層２の表層部において、Ｐ型ボディ拡散領域４とディープトレンチとの間、およびＰ型ボディ拡散領域４とＮ⁺型ドレイン拡散領域５との間には、ＬＯＣＯＳ７が形成されている。さらに、Ｎ^-型エピタキシャル層２上には、ポリシリコンからなるゲート電極８が形成されている。このゲート電極８は、その一端が、Ｐ型ボディ拡散領域４とＮ⁺型ドレイン拡散領域５との間に配置されたＬＯＣＯＳ７に乗り上げ、他端が、Ｐ型ボディ拡散領域４上に配置されている。ゲート電極８とＰ型ボディ拡散領域４との間には、ゲート絶縁膜２９が介在されている。 In the transistor formation region 3, a P-type body diffusion region 4 and an N ⁺ (high concentration N-type) drain diffusion region 5 are formed in the surface layer portion of the N ⁻ -type epitaxial layer 2 with a space therebetween. An N ⁺ type source region 6 is formed in the surface layer portion of the P type body diffusion region 4. In the surface layer portion of the N ⁻ type epitaxial layer 2, LOCOS 7 is formed between the P type body diffusion region 4 and the deep trench and between the P type body diffusion region 4 and the N ⁺ type drain diffusion region 5. Yes. Further, a gate electrode 8 made of polysilicon is formed on the N ⁻ type epitaxial layer 2. One end of the gate electrode 8 rides on the LOCOS 7 disposed between the P-type body diffusion region 4 and the N ⁺ -type drain diffusion region 5, and the other end is disposed on the P-type body diffusion region 4. Yes. A gate insulating film 29 is interposed between the gate electrode 8 and the P-type body diffusion region 4.

Ｎ^-型エピタキシャル層２およびゲート電極８には、ＳｉＯ₂からなる第１層間絶縁膜９が形成されている。第１層間絶縁膜９上には、第１配線層２１が形成されている。この第１配線層２１は、Ａｌ（アルミニウム）−Ｃｕ（銅）合金（以下、「ＡｌＣｕ」という。）からなる下層配線としてのソース配線１０とＡｌＣｕからなる第１ドレインパッド１１ａとＡｌＣｕからなるゲートパッド３１を有している。 A first interlayer insulating film 9 made of SiO ₂ is formed on the N ⁻ type epitaxial layer 2 and the gate electrode 8. A first wiring layer 21 is formed on the first interlayer insulating film 9. The first wiring layer 21 includes a source wiring 10 as a lower wiring made of Al (aluminum) -Cu (copper) alloy (hereinafter referred to as “AlCu”), a first drain pad 11 a made of AlCu, and a gate made of AlCu. A pad 31 is provided.

第１層間絶縁膜９には、第１ドレインパッド１１ａとＮ⁺型ドレイン拡散領域５とが対向する部分において、コンタクトホール１８ａが貫通形成されている。コンタクトホール１８ａには、Ｗ（タングステン）からなるコンタクトプラグ１９ａが埋設されている。これにより、第１ドレインパッド１１ａとＮ⁺型ドレイン拡散領域５とが電気的に接続されている。また、第１層間絶縁膜９には、ソース配線１０とＮ⁺型ソース領域６とが対向する部分において、コンタクトホール１８ｂが貫通形成されている。コンタクトホール１８ｂには、Ｗからなるコンタクトプラグ１９ｂが埋設されている。これにより、ソース配線１０とＮ⁺型ソース領域６とが電気的に接続されている。さらに、第１層間絶縁膜９には、ゲートパッド３１とゲート電極８とが対向する部分において、ビアホール１８ｃが貫通形成されている。ビアホール１８ｃには、Ｗからなるビア１９ｃが埋設されている。これにより、ゲートパッド３１とゲート電極８とが電気的に接続されている。 A contact hole 18 a is formed through the first interlayer insulating film 9 at a portion where the first drain pad 11 a and the N ⁺ -type drain diffusion region 5 face each other. A contact plug 19a made of W (tungsten) is embedded in the contact hole 18a. Thereby, the first drain pad 11a and the N ⁺ type drain diffusion region 5 are electrically connected. Further, a contact hole 18 b is formed through the first interlayer insulating film 9 at a portion where the source wiring 10 and the N ⁺ type source region 6 face each other. A contact plug 19b made of W is embedded in the contact hole 18b. Thereby, the source wiring 10 and the N ⁺ type source region 6 are electrically connected. Further, a via hole 18 c is formed through the first interlayer insulating film 9 at a portion where the gate pad 31 and the gate electrode 8 face each other. A via 19c made of W is embedded in the via hole 18c. Thereby, the gate pad 31 and the gate electrode 8 are electrically connected.

第１配線層２１上には、ＳｉＯ₂からなる第２層間絶縁膜１２が形成されている。ソース配線１０、第１ドレインパッド１１ａおよびゲートパッド３１は、この第２層間絶縁膜１２によって被覆されている。第２層間絶縁膜１２上には、第２配線層２２が形成されている。第２配線層２２は、ＡｌＣｕからなるゲート配線１３とＡｌＣｕからなる第２ドレインパッド１１ｂとを有している。 A second interlayer insulating film 12 made of SiO ₂ is formed on the first wiring layer 21. The source wiring 10, the first drain pad 11a, and the gate pad 31 are covered with the second interlayer insulating film 12. A second wiring layer 22 is formed on the second interlayer insulating film 12. The second wiring layer 22 has a gate wiring 13 made of AlCu and a second drain pad 11b made of AlCu.

第２層間絶縁膜１２には、第２ドレインパッド１１ｂと第１ドレインパッド１１ａとが対向する部分において、ビアホール１８ｄが貫通形成されている。ビアホール１８ｄには、Ｗからなるビア１９ｄが埋設されている。これにより、第２ドレインパッド１１ｂと第１ドレインパッド１１ａとが電気的に接続されている。また、第２層間絶縁膜１２には、ゲート配線１３とゲートパッド３１とが対向する部分において、ビアホール１８ｅが貫通形成されている。ビアホール１８ｅには、Ｗからなるビア１９ｅが埋設されている。これにより、ゲート配線１３とゲートパッド３１とが電気的に接続されている。 A via hole 18d is formed through the second interlayer insulating film 12 at a portion where the second drain pad 11b and the first drain pad 11a face each other. A via 19d made of W is embedded in the via hole 18d. Thereby, the second drain pad 11b and the first drain pad 11a are electrically connected. Further, a via hole 18 e is formed through the second interlayer insulating film 12 at a portion where the gate wiring 13 and the gate pad 31 face each other. A via 19e made of W is embedded in the via hole 18e. Thereby, the gate wiring 13 and the gate pad 31 are electrically connected.

第２配線層２２上には、ＳｉＯ₂からなる第３層間絶縁膜１４が形成されている。ゲート配線１３および第２ドレインパッド１１ｂは、この第３層間絶縁膜１４によって被覆されている。第３層間絶縁膜１４上には、第３配線層２３が形成されている。第３配線層２３は、ＡｌＣｕからなる上層配線としてのドレイン配線１５を有している。ドレイン配線１５は、平面視でソース配線１０と交差し、Ｐ型ボディ拡散領域４とＮ⁺型ドレイン拡散領域５との間のドリフト領域３０を横切り、第２ドレインパッド１１ｂの上方まで延びている。そして、このドレイン配線１５は、ソース配線１０と対向する部分（後述する所定部分Ｂと平面視で交差する部分）が、第３層間絶縁膜１４から盛り上がったブリッジ状に形成されている。このブリッジ状に形成された部分（以下、「ブリッジ部分」という。）２４と第３層間絶縁膜１４との間に形成される隙間１６には、Ｌｏｗ−ｋ膜材料であるＳｉＯＣ（炭素が添加された酸化シリコン）からなる低誘電率体１７が設けられている。低誘電率体１７は、上面の角部が丸まった断面略台形状をなしている。 A third interlayer insulating film 14 made of SiO ₂ is formed on the second wiring layer 22. The gate wiring 13 and the second drain pad 11 b are covered with the third interlayer insulating film 14. A third wiring layer 23 is formed on the third interlayer insulating film 14. The third wiring layer 23 has a drain wiring 15 as an upper wiring made of AlCu. The drain wiring 15 intersects with the source wiring 10 in plan view, crosses the drift region 30 between the P-type body diffusion region 4 and the N ⁺ -type drain diffusion region 5, and extends to above the second drain pad 11b. . The drain wiring 15 is formed in a bridge shape in which a portion facing the source wiring 10 (a portion intersecting with a predetermined portion B described later in plan view) rises from the third interlayer insulating film 14. In a gap 16 formed between the bridge-shaped portion (hereinafter referred to as “bridge portion”) 24 and the third interlayer insulating film 14, SiOC (carbon is added as a low-k film material). A low dielectric constant body 17 made of silicon oxide) is provided. The low dielectric constant body 17 has a substantially trapezoidal cross section with rounded corners on the upper surface.

また、第３層間絶縁膜１４には、ドレイン配線１５と第２ドレインパッド１１ｂとが対向する部分において、ビアホール１８ｆが貫通形成されている。ビアホール１８ｆには、Ｗからなるビア１９ｆが埋設されている。これにより、ドレイン配線１５と第２ドレインパッド１１ｂとが電気的に接続されている。
ここで、ソース配線１０は、接地された配線である。一方、ドレイン配線１５は、高電圧（たとえば、１００Ｖ以上）が印加される配線である。したがって、ソース配線１０とドレイン配線１５との間には、ドレイン配線１５への高電圧の印加時に、その高電圧と等しい電位差が生じる。 Further, a via hole 18f is formed through the third interlayer insulating film 14 at a portion where the drain wiring 15 and the second drain pad 11b face each other. A via 19f made of W is embedded in the via hole 18f. Thereby, the drain wiring 15 and the second drain pad 11b are electrically connected.
Here, the source wiring 10 is a grounded wiring. On the other hand, the drain wiring 15 is a wiring to which a high voltage (for example, 100 V or more) is applied. Therefore, a potential difference equal to the high voltage is generated between the source wiring 10 and the drain wiring 15 when a high voltage is applied to the drain wiring 15.

図２は、ソース配線１０、ドレイン配線１５および低誘電率体１７の配置を図解的に示す平面図である。
ソース配線１０およびドレイン配線１５は、それぞれ平面視で互いに交差する部分を有している。すなわち、ドレイン配線１５は、ソース配線１０における所定部分Ｂ（図中にハッチングを付して示す部分）の上方において、所定方向（ソース配線１０の延伸方向Ｃと交差する方向）Ａに延び、平面視でその所定部分Ｂと交差している。 FIG. 2 is a plan view schematically showing the arrangement of the source wiring 10, the drain wiring 15, and the low dielectric constant body 17.
The source wiring 10 and the drain wiring 15 each have a portion that intersects with each other in plan view. That is, the drain wiring 15 extends in a predetermined direction (direction intersecting with the extending direction C of the source wiring 10) A above the predetermined portion B (hatched in the drawing) of the source wiring 10 and is planar. It intersects with the predetermined portion B visually.

低誘電率体１７は、ソース配線１０とドレイン配線１５との間において、平面視で所定部分Ｂを含む領域２５に形成されている。この低誘電率体１７上をドレイン配線１５が引き回されることにより、ドレイン配線１５は、第３層間絶縁膜１４から浮き上がった状態に離間するブリッジ部分２４を有している。
図３Ａ〜３Ｃは、低誘電率体１７の形成方法を説明するための模式的な断面図である。 The low dielectric constant body 17 is formed in the region 25 including the predetermined portion B in plan view between the source wiring 10 and the drain wiring 15. When the drain wiring 15 is routed on the low dielectric constant body 17, the drain wiring 15 has a bridge portion 24 that is spaced apart from the third interlayer insulating film 14.
3A to 3C are schematic cross-sectional views for explaining a method for forming the low dielectric constant body 17.

まず、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図３Ａに示すように、第３層間絶縁膜１４上に、絶縁材料２０が形成される。
次に、フォトリソグラフィ工程およびエッチング工程により、絶縁材料２０が選択的に除去される。これにより、図３Ｂに示すように、第３層間絶縁膜１４上に、第３層間絶縁膜１４を介してソース配線１０と対向する、低誘電率体１７が形成される。 First, as shown in FIG. 3A, an insulating material 20 is formed on the third interlayer insulating film 14 by a CVD (Chemical Vapor Deposition) method.
Next, the insulating material 20 is selectively removed by a photolithography process and an etching process. As a result, as shown in FIG. 3B, a low dielectric constant body 17 is formed on the third interlayer insulating film 14 so as to face the source wiring 10 through the third interlayer insulating film 14.

次いで、スパッタ法により、第３層間絶縁膜１４および低誘電率体１７上に、金属膜（図示せず）が形成される。その後、フォトリソグラフィ工程およびエッチング工程により、金属膜が選択的に除去される。これにより、図３Ｃに示すように、第３層間絶縁膜１４および低誘電率体１７上に、低誘電率体１７を介してソース配線１０と対向する部分を有するドレイン配線１５が形成される。 Next, a metal film (not shown) is formed on the third interlayer insulating film 14 and the low dielectric constant body 17 by sputtering. Thereafter, the metal film is selectively removed by a photolithography process and an etching process. As a result, as shown in FIG. 3C, the drain wiring 15 having a portion facing the source wiring 10 through the low dielectric constant body 17 is formed on the third interlayer insulating film 14 and the low dielectric constant body 17.

以上のように、半導体基板１上には、ソース配線１０が形成されている。ソース配線１０上には、第２層間絶縁膜１２および第３層間絶縁膜１４が積層されている。第３層間絶縁膜１４上には、ドレイン配線１５が形成されている。ドレイン配線１５は、平面視でソース配線１０と交差し、少なくともこの交差部分が第３層間絶縁膜１４から浮いた状態で離間している。そのため、第３層間絶縁膜１４とドレイン配線１５との間には、隙間１６が生じている。この隙間１６には、低誘電率体１７が設けられている。これにより、ソース配線１０とドレイン配線１５との間での絶縁耐圧の向上を図ることができる。したがって、ソース配線１０とドレイン配線１５との間での絶縁耐圧を一定以上に維持しつつ、各層間絶縁膜９，１２，１４の膜厚を小さくすることができる。各層間絶縁膜９，１２，１４の膜厚を小さくすることにより、各層間絶縁膜９，１２，１４に設けられるコンタクトホール１８ａ，１８ｂやビアホール１８ｃ，１８ｄ，１８ｅ，１８ｆの微細化を図ることができる。そのため、この半導体装置が有する素子の微細化を図ることができる。 As described above, the source wiring 10 is formed on the semiconductor substrate 1. A second interlayer insulating film 12 and a third interlayer insulating film 14 are stacked on the source wiring 10. A drain wiring 15 is formed on the third interlayer insulating film 14. The drain wiring 15 intersects with the source wiring 10 in a plan view, and at least the intersecting portion is separated from the third interlayer insulating film 14 in a floating state. Therefore, a gap 16 is generated between the third interlayer insulating film 14 and the drain wiring 15. A low dielectric constant 17 is provided in the gap 16. Thereby, the withstand voltage between the source wiring 10 and the drain wiring 15 can be improved. Therefore, the film thickness of each interlayer insulating film 9, 12, 14 can be reduced while maintaining the withstand voltage between the source wiring 10 and the drain wiring 15 at a certain level or higher. The contact holes 18a and 18b and the via holes 18c, 18d, 18e, and 18f provided in the interlayer insulating films 9, 12, and 14 are miniaturized by reducing the film thicknesses of the interlayer insulating films 9, 12, and 14. Can do. Therefore, miniaturization of elements included in the semiconductor device can be achieved.

また、低誘電率体１７は、上面の角部が丸まった断面略台形状をなしている。したがって、ドレイン配線１５は、低誘電率体１７上に乗り上げるブリッジ部分２４で急峻な傾斜を有しておらず、ほぼ一定の膜厚に形成されている。よって、配線の部分的な薄化による断線の発生を防止することができ、信頼性の高いドレイン配線１５を得ることができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。 Further, the low dielectric constant body 17 has a substantially trapezoidal cross section with rounded corners on the upper surface. Therefore, the drain wiring 15 does not have a steep slope at the bridge portion 24 that rides on the low dielectric constant material 17, and is formed with a substantially constant film thickness. Therefore, disconnection due to partial thinning of the wiring can be prevented, and a highly reliable drain wiring 15 can be obtained.
While one embodiment of the present invention has been described above, the present invention can be implemented in other forms.

たとえば、図４に示すように、ドレイン配線１５において、ソース配線１０およびドリフト領域３０と対向する部分が、第３層間絶縁膜１４から浮いた状態で離間するブリッジ部分２４とされ、このブリッジ部分２４と第３層間絶縁膜１４との間に低誘電率体１７が設けられていてもよい。
低誘電率体１７がドレイン配線１５とソース配線１０との間に介在されることにより、それらの間での絶縁耐圧を向上させることができる。これにより、ドレイン配線１５に高電圧（たとえば、１００Ｖ以上）が印加され、ドレイン配線１５とソース配線１０との間に大きな電位差が生じたときに、ドレイン配線１５とソース配線１０との間で各層間絶縁膜１２，１４の絶縁破壊が生じるのを防止することができる。また、低誘電率体１７がドレイン配線１５とドリフト領域３０との間に介在されることにより、ドレイン配線１５に高電圧が印加されたときに、ドリフト領域３０に誘起される電荷の量を低減することができる。その結果、誘起された電荷に起因するＤＭＯＳトランジスタの耐圧の低下を防止することができる。 For example, as shown in FIG. 4, a portion of the drain wiring 15 that faces the source wiring 10 and the drift region 30 is a bridge portion 24 that is separated from the third interlayer insulating film 14. A low dielectric constant body 17 may be provided between the first interlayer insulating film 14 and the third interlayer insulating film 14.
Since the low dielectric constant body 17 is interposed between the drain wiring 15 and the source wiring 10, the withstand voltage between them can be improved. Thereby, when a high voltage (for example, 100 V or more) is applied to the drain wiring 15 and a large potential difference is generated between the drain wiring 15 and the source wiring 10, each of the drain wiring 15 and the source wiring 10 is It is possible to prevent the dielectric breakdown of the interlayer insulating films 12 and 14 from occurring. Further, since the low dielectric constant body 17 is interposed between the drain wiring 15 and the drift region 30, the amount of charges induced in the drift region 30 when a high voltage is applied to the drain wiring 15 is reduced. can do. As a result, it is possible to prevent a decrease in the breakdown voltage of the DMOS transistor due to the induced charge.

また、上記の実施形態では、ソース配線１０、第１ドレインパッド１１ａ，第２ドレインパッド１１ｂ、ゲートパッド３１、ゲート配線１３およびドレイン配線１５の材料として、ＡｌＣｕを例示したが、これらは、他の導電性材料で形成されていてもよい。他の導電性材料としては、たとえば、Ｃｕなどを例示することができる。また、ドレイン配線１５は、第３層間絶縁膜１４上にＴｉ（チタン）層、Ｐｔ（白金）層およびＡｕ（金）層をこの順で積層して形成されていることが好ましい。この場合、ドレイン配線１５を保護するための保護膜を不要にすることができる。 In the above embodiment, AlCu is exemplified as the material of the source wiring 10, the first drain pad 11a, the second drain pad 11b, the gate pad 31, the gate wiring 13, and the drain wiring 15. It may be formed of a conductive material. As another conductive material, Cu etc. can be illustrated, for example. The drain wiring 15 is preferably formed by laminating a Ti (titanium) layer, a Pt (platinum) layer, and an Au (gold) layer in this order on the third interlayer insulating film 14. In this case, a protective film for protecting the drain wiring 15 can be eliminated.

また、上記の実施形態では、第１層間絶縁膜９、第２層間絶縁膜１２および第３層間絶縁膜１４の材料として、ＳｉＯ₂を例示したが、これらは、Ｌｏｗ−ｋ膜材料で形成されていてもよい。Ｌｏｗ−ｋ膜材料としては、たとえば、ＳｉＯＣ、ＳｉＯＦ（フッ素が添加された酸化シリコン）などを例示することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above embodiment, SiO ₂ is exemplified as the material of the first interlayer insulating film 9, the second interlayer insulating film 12, and the third interlayer insulating film 14, but these are formed of a low-k film material. It may be. Examples of the low-k film material include SiOC and SiOF (silicon oxide to which fluorine is added).
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１の半導体装置における配線の配置を図解的に示す平面図である。FIG. 2 is a plan view schematically showing a wiring arrangement in the semiconductor device of FIG. 1. 図１の半導体装置における、低誘電率体の形成工程を示す模式的な断面図である。FIG. 2 is a schematic cross-sectional view showing a low dielectric constant forming process in the semiconductor device of FIG. 1. 図３Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3A. 図３Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3B. 本発明の他の実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on other embodiment of this invention.

Explanation of symbols

５Ｎ⁺型ドレイン拡散領域（ドレイン領域）
６Ｎ⁺型ソース領域（ソース領域）
１０ソース配線（下層配線）
１２第２層間絶縁膜（層間絶縁膜）
１４第３層間絶縁膜（層間絶縁膜）
１５ドレイン配線（上層配線）
１６隙間
１７低誘電率体 5 N ⁺ type drain diffusion region (drain region)
6 N ⁺ type source region (source region)
10 Source wiring (lower layer wiring)
12 Second interlayer insulating film (interlayer insulating film)
14 Third interlayer insulating film (interlayer insulating film)
15 Drain wiring (upper layer wiring)
16 Gap 17 Low dielectric constant

Claims

A substrate,
A lower layer wiring formed on the substrate;
An interlayer insulating film laminated on the lower layer wiring;
An upper layer wiring formed on the interlayer insulating film, intersecting with the lower layer wiring in plan view, and at least the intersecting portion being separated from the interlayer insulating film;
A semiconductor device comprising: a low dielectric constant body made of a material that fills a gap formed between the interlayer insulating film and the upper wiring and has a dielectric constant equal to or lower than the material of the interlayer insulating film.

Further comprising a DMOS transistor built into the substrate;
The lower layer wiring includes a source wiring electrically connected to a source region of the DMOS transistor,
The upper layer wiring is a drain wiring electrically connected to the drain region of the DMOS transistor, and intersects the source wiring in a plan view and is provided across the drift region of the DMOS transistor. The semiconductor device according to claim 1, wherein a portion facing the drift region is separated from the interlayer insulating film in a floating state.