JP2009021269A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することが半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０とゲート電極２１が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域１３が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜２６が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールＣＨＳＤが開口され、コンタクトホール内にコンタクトプラグ（２８，２９，３０）が埋め込まれ、第１絶縁膜の上層に第２絶縁膜（３１，３３）が形成されており、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている構成とする。
【選択図】図１
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０とゲート電極２１が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域１３が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜２６が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールＣＨＳＤが開口され、コンタクトホール内にコンタクトプラグ（２８，２９，３０）が埋め込まれ、第１絶縁膜の上層に第２絶縁膜（３１，３３）が形成されており、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている構成とする。
【選択図】図１
Description
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
半導体装置における基本的な素子であるＭＯＳ（metal-oxide-semiconductor）電界効果トランジスタはますます微細化が進められており、微細化とともに寄生抵抗と寄生容量の影響が急激に強くなっている。
上記の寄生抵抗を削減するため、例えば非特許文献１には、アクティブ領域に形成されたソース・ドレイン領域に対するコンタクトをゲート電極に対して平行な方向に延伸してサイズを大きくする方法が開示されている。コンタクト自体の抵抗を小さくすると同時に、コンタクトとアクティブ領域との接触面積を大きくすることにより、ＭＯＳトランジスタの寄生抵抗を低減するものである。
一方、ＭＯＳトランジスタの寄生容量は、例えば、エクステンション領域とゲート電極の間のオーバーラップ容量、ゲート電極とソース・ドレイン領域の間のフリンジ容量、及び、ゲート電極とコンタクトの間の容量などがある。
上記のうち、オーバーラップ容量はトランジスタ性能特性とバラツキ限界の要求から決まっていて削減の余地は少なくなっており、むしろゲート絶縁膜の薄膜化により増大の傾向にある。
ここで、上記の寄生抵抗を低減するためにコンタクトをゲート電極に対して平行な方向に延伸させる方法においては、コンタクトとゲート電極の間の対向面積が増加することになり、コンタクトとゲート電極の間の寄生容量を増加させていた。
上記の状況もあり、微細化したＭＯＳトランジスタの性能向上と消費電力削減の観点から、ゲート電極とコンタクトの間の容量とフリンジ容量の低減が不可欠となりつつある。
上記の状況もあり、微細化したＭＯＳトランジスタの性能向上と消費電力削減の観点から、ゲート電極とコンタクトの間の容量とフリンジ容量の低減が不可欠となりつつある。
例えば、特許文献１に開示されているように、ゲート電極とコンタクトの間に空隙を形成することにより、コンタクトとゲート電極間の容量を減らすことができる。
しかし、上記の方法では、ゲート電極の直近に形成した窒化シリコン層を空隙形成時に保護膜として利用しているため、上記寄生容量のフリンジ容量が逆に増える課題がある。
特開２００２−２３１９４１号公報
M. Khareら、"A High Performance 90nm SOI Technology with 0.992 μm2 6T-SRAM Cell", IEDM Tech. Digest, December 811, 2002, pp.407410
しかし、上記の方法では、ゲート電極の直近に形成した窒化シリコン層を空隙形成時に保護膜として利用しているため、上記寄生容量のフリンジ容量が逆に増える課題がある。
解決しようとする課題は、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することが困難であることである。
本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板に形成されたソース・ドレイン領域とを有して電界効果トランジスタが構成されており、前記電界効果トランジスタを被覆する第１絶縁膜と、前記第１絶縁膜において前記ソース・ドレイン領域に達するように開口されたコンタクトホール内に埋め込まれたコンタクトプラグと、前記第１絶縁膜の上層に形成された第２絶縁膜とを有し、前記ゲート電極と前記コンタクトプラグの間の領域において前記ゲート電極の側面と前記コンタクトプラグの側面を含む面から空隙が構成されていることを特徴とする。
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板上にゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールが開口され、コンタクトホール内にコンタクトプラグが埋め込まれ、第１絶縁膜の上層に第２絶縁膜が形成されており、ゲート電極とコンタクトプラグの間の領域においてゲート電極の側面とコンタクトプラグの側面を含む面から空隙が構成されている。
また、本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板に形成されたソース・ドレイン領域とを有して電界効果トランジスタが構成されており、前記電界効果トランジスタを被覆する第１絶縁膜とを有し、前記ゲート電極の近傍において前記ゲート電極の側面を含む面から空隙が構成されていることを特徴とする。
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板上にゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域が形成されて電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜が形成され、ゲート電極の近傍においてゲート電極の側面を含む面から空隙が構成されている。
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板にソース・ドレイン領域を形成して電界効果トランジスタを形成する工程と、前記電界効果トランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜において前記ソース・ドレイン領域に達するようにコンタクトホールを開口する工程と、前記コンタクトホール内を埋め込んでコンタクトプラグを形成する工程と、前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、前記ゲート電極と前記コンタクトプラグの間の領域における前記第１絶縁膜を除去し、前記ゲート電極の側面と前記コンタクトプラグの側面を含む面から空隙を形成する工程とを有することを特徴とする。
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側部における半導体基板にソース・ドレイン領域を形成して、電界効果トランジスタを形成する。
次に、電界効果トランジスタを被覆して第１絶縁膜を形成し、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールを開口し、コンタクトホール内を埋め込んでコンタクトプラグを形成し、第１絶縁膜の上層に第２絶縁膜を形成する。
また、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜を除去し記ゲート電極の側面とコンタクトプラグの側面を含む面から空隙を形成する。
次に、電界効果トランジスタを被覆して第１絶縁膜を形成し、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールを開口し、コンタクトホール内を埋め込んでコンタクトプラグを形成し、第１絶縁膜の上層に第２絶縁膜を形成する。
また、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜を除去し記ゲート電極の側面とコンタクトプラグの側面を含む面から空隙を形成する。
本発明の半導体装置は、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙が構成されており、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
本発明の半導体装置の製造方法によれば、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜を除去し、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙を形成することにより、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減して半導体装置を製造できる。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
第１実施形態
図１（ａ）は、本実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＡＢＣＤにおける模式断面図である。
例えば、チャネル形成領域を有するシリコンの半導体基板１０に活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１（Ｉ）が形成されており、半導体基板１０上に酸化シリコンからなるゲート絶縁膜２０を介してポリシリコンからなるゲート電極２１（Ｇ）が形成されている。ゲート電極２１は素子分離絶縁膜１１上まで延伸してゲートコンタクト部２１ｃとなる。
ゲート電極２１の両側部における半導体基板１０の表面にエクステンション領域１２を有するソース・ドレイン領域１３（ＳＤ）が形成されており、ソース・ドレイン領域１３の上面とゲート電極２１の上面にはニッケルシリサイドなどの高融点金属シリサイド層（１４，２５）が形成されている。上記のようにして、ＭＯＳ電界効果トランジスタが構成されている。
図１（ａ）は、本実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＡＢＣＤにおける模式断面図である。
例えば、チャネル形成領域を有するシリコンの半導体基板１０に活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１（Ｉ）が形成されており、半導体基板１０上に酸化シリコンからなるゲート絶縁膜２０を介してポリシリコンからなるゲート電極２１（Ｇ）が形成されている。ゲート電極２１は素子分離絶縁膜１１上まで延伸してゲートコンタクト部２１ｃとなる。
ゲート電極２１の両側部における半導体基板１０の表面にエクステンション領域１２を有するソース・ドレイン領域１３（ＳＤ）が形成されており、ソース・ドレイン領域１３の上面とゲート電極２１の上面にはニッケルシリサイドなどの高融点金属シリサイド層（１４，２５）が形成されている。上記のようにして、ＭＯＳ電界効果トランジスタが構成されている。
また、例えば、上記のＭＯＳトランジスタを被覆して酸化シリコンからなる第１絶縁膜２６が形成されており、ソース・ドレイン領域１３（ＳＤ）及びゲートコンタクト部２１ｃの高融点金属シリサイド層（１４，２５）に達するコンタクトホール（ＣＨＳＤ，ＣＨＧ）がそれぞれ開口されており、内壁面に窒化シリコンからなる内壁スペーサ２７が形成されており、その内側において、チタン層２８、窒化チタン層２９及びタングステン層３０からなるコンタクトプラグが埋め込まれて形成されている。チタン層２８はコンタクトプラグの下層との接触抵抗を低減するための膜であり、窒化チタン層２９はその内側に設けられるタングステン層のシリコンへの拡散を防止するバリアメタル膜である。
例えば、上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、ゲート電極２１に対して平行な方向に延伸して形成されている。
例えば、上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、ゲート電極２１に対して平行な方向に延伸して形成されている。
また、例えば、上記の第１絶縁膜及びコンタクトプラグを被覆して、ＳｉＯＣからなる下部第２絶縁膜３１が形成され、その上層に、酸化シリコンあるいはいわゆるｌｏｗ−ｋ材などからなる上部第２絶縁膜３３が形成され、このように下部第２絶縁膜３１と上部第２絶縁膜３３から第２絶縁膜が構成されている。
ここで、例えば、上記のゲート電極２１とコンタクトプラグの間の領域における第１絶縁膜２６が除去され、ゲート電極２１の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている。空隙Ｖに露出する部分の内壁スペーサ２７も除去されている。
さらに、例えば、上記の下部第２絶縁膜３１には空隙Ｖに連通するように開口部Ｐが形成されており、上部第２絶縁膜３３は開口部Ｐを埋め込んで空隙Ｖを気密封止するように形成されている。
さらに、例えば、上記の下部第２絶縁膜３１には空隙Ｖに連通するように開口部Ｐが形成されており、上部第２絶縁膜３３は開口部Ｐを埋め込んで空隙Ｖを気密封止するように形成されている。
また、例えば、素子分離絶縁膜１１の上層など、上記の空隙Ｖを除く領域において、ゲート電極２１及びゲートコンタクト部２１ｃの両側部に酸化シリコンからなるオフセットスペーサ２２が形成され、さらにその両側部において、酸化シリコン層２３及び窒化シリコン層２４からなるサイドウォール絶縁膜が形成されている。これらのオフセットスペーサ２２と、サイドウォール絶縁膜となる酸化シリコン層２３及び窒化シリコン層２４は、空隙Ｖに露出している部分は除去されている。
上記のオフセットスペーサ２２は、エクステンション領域１２を形成するためのマスクとなっていた層である。
また、酸化シリコン層２３及び窒化シリコン層２４はソース・ドレイン領域を形成するためのマスクとなっていた層（サイドウォールスペーサ）である。
上記のオフセットスペーサ２２は、エクステンション領域１２を形成するためのマスクとなっていた層である。
また、酸化シリコン層２３及び窒化シリコン層２４はソース・ドレイン領域を形成するためのマスクとなっていた層（サイドウォールスペーサ）である。
上記の本実施形態に係る半導体装置は、ゲート電極２１とコンタクトプラグの間の領域における第１絶縁膜２６が除去され、ゲート電極２１の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されており、ゲート電極２１とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えば、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ（shallow trench isolation）法により、活性領域を区切る素子分離絶縁膜１１を形成する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらにＣＶＤ（化学気相成長）法により膜厚が１５０〜２００ｎｍのポリシリコンを堆積し、フォトリソグラフィ工程によりゲート形成領域を残してエッチング加工することにより、半導体基板１０の活性領域におけるゲート電極形成領域上において、ゲート絶縁膜２０及びゲート電極２１を形成する。このとき、ゲート電極２１は素子分離絶縁膜１１上にまで延伸して形成し、コンタクト用のゲートコンタクト部２１ｃを設ける。
まず、図２（ａ）に示すように、例えば、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ（shallow trench isolation）法により、活性領域を区切る素子分離絶縁膜１１を形成する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらにＣＶＤ（化学気相成長）法により膜厚が１５０〜２００ｎｍのポリシリコンを堆積し、フォトリソグラフィ工程によりゲート形成領域を残してエッチング加工することにより、半導体基板１０の活性領域におけるゲート電極形成領域上において、ゲート絶縁膜２０及びゲート電極２１を形成する。このとき、ゲート電極２１は素子分離絶縁膜１１上にまで延伸して形成し、コンタクト用のゲートコンタクト部２１ｃを設ける。
次に、図２（ｂ）に示すように、例えば、ＴＥＯＳ（tetraethylorthosilicate）などを原料ガスとするＣＶＤ（chemical vapor deposition）法により全面に３〜１０ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックすることで、ゲートコンタクト部２１ｃを含むゲート電極２１の両側部にオフセットスペーサ２２を形成する。
次に、図３（ａ）に示すように、例えば、活性領域においてオフセットスペーサ２２及びゲート電極２１をマスクとして不純物をイオン注入して、半導体基板１０中にエクステンション領域１２と、必要に応じてポケット層（Ｈａｌｏ；不図示）を形成する。
次に、図３（ｂ）に示すように、例えば、ＣＶＤ法により全面に１０〜３０ｎｍの厚みの酸化シリコンを堆積し、さらに３０〜１００ｎｍの厚みの窒化シリコンを堆積し、全面にエッチバックすることで、オフセットスペーサ２２の両側部に、酸化シリコン層２３と窒化シリコン層２４からなるサイドウォールスペーサを形成する。サイドウォールスペーサは、酸化シリコン層／窒化シリコン層／酸化シリコン層などの３層積層絶縁膜であってもよい。
次に、図４（ａ）に示すように、例えば、活性領域においてサイドウォールスペーサ（酸化シリコン層２３と窒化シリコン層２４）、オフセットスペーサ２２及びゲート電極２１をマスクとして不純物をイオン注入して、半導体基板１０中にソース・ドレイン領域１３を形成する。さらに、必要に応じて不純物の活性化のためにＲＴＡ処理などの熱処理を施す。
以上のようにして、オフセットスペーサ２２及びサイドウォールスペーサ（酸化シリコン層２３と窒化シリコン層２４）の下部における半導体基板１０において、エクステンション領域１２を有するソース・ドレイン領域１３を形成する。
以上のようにして、オフセットスペーサ２２及びサイドウォールスペーサ（酸化シリコン層２３と窒化シリコン層２４）の下部における半導体基板１０において、エクステンション領域１２を有するソース・ドレイン領域１３を形成する。
次に、図４（ｂ）に示すように、例えば、希フッ酸前処理などを行い、スパッタリングにより全面にニッケル、コバルトまたは白金などの高融点金属を８ｎｍの膜厚で堆積させ、ソース・ドレイン領域１３の表面及びゲート電極２１の上面における高融点金属とシリコンが接しているところでシリサイド化させ高融点金属シリサイド層（１４，２５）を形成する。この後で、未反応の高融点金属を除去する。
上記のようにして、ＭＯＳ電界効果トランジスタを形成する。
上記のようにして、ＭＯＳ電界効果トランジスタを形成する。
次に、図５（ａ）に示すように、例えば、上記のＭＯＳ電界効果トランジスタを被覆して全面に、ＣＶＤ法により酸化シリコンを堆積させて第１絶縁膜２６を形成する。
例えば、第１絶縁膜２６を形成した後にＣＭＰ（chemical mechanical polishing）処理により研磨し、平坦化する。例えば、平坦化後に２００〜３００ｎｍ程度の膜厚となるように、形成する。
例えば、第１絶縁膜２６を形成した後にＣＭＰ（chemical mechanical polishing）処理により研磨し、平坦化する。例えば、平坦化後に２００〜３００ｎｍ程度の膜厚となるように、形成する。
次に、図５（ｂ）に示すように、例えば、フォトリソグラフィ工程により、ソース・ドレイン領域１３（ＳＤ）及びゲートコンタクト部２１ｃの高融点金属シリサイド層（１４，２５）に達するコンタクトホール（ＣＨＳＤ，ＣＨＧ）を開口する。
次に、図６（ａ）に示すように、例えば、ＣＶＤ法によりコンタクトホール（ＣＨＳＤ，ＣＨＧ）の内壁を被覆して全面に５〜１５０ｎｍの膜厚の窒化シリコンを堆積させ、エッチバックすることにより、コンタクトホール（ＣＨＳＤ，ＣＨＧ）の内壁面に内壁スペーサ２７を形成する。
次に、図６（ｂ）に示すように、例えば、スパッタリング法により内壁スペーサ２７のさらに内側を被覆して、全面に５〜１０ｎｍの膜厚のチタン層２８及び５〜１０ｎｍの膜厚の窒化チタン層２９を形成する。
次に、図７（ａ）に示すように、例えば、スパッタリング法により窒化チタン層２９のさらに内側の領域を埋め込んでタングステン層３０を形成する。
さらに、例えば上面からＣＭＰ処理により、コンタクトホール（ＣＨＳＤ，ＣＨＧ）の外部に堆積したタングステン層、窒化チタン層、チタン層を除去するまで研磨し、タングステン層３０、窒化チタン層２９、チタン層２８からなるコンタクトプラグがコンタクトホール（ＣＨＳＤ，ＣＨＧ）内部に埋め込まれた状態とする。
さらに、例えば上面からＣＭＰ処理により、コンタクトホール（ＣＨＳＤ，ＣＨＧ）の外部に堆積したタングステン層、窒化チタン層、チタン層を除去するまで研磨し、タングステン層３０、窒化チタン層２９、チタン層２８からなるコンタクトプラグがコンタクトホール（ＣＨＳＤ，ＣＨＧ）内部に埋め込まれた状態とする。
次に、図７（ｂ）に示すように、例えば、ＣＶＤ法により、第１絶縁膜２６の上層に全面に低比誘電率のＳｉＯＣを１００〜４００ｎｍの膜厚で堆積させて、下部第２絶縁膜３１を形成し、その上層に、窒化シリコンを５０〜１５０ｎｍの膜厚で堆積させてマスク層３２を形成する。
次に、フォトリソグラフィ工程により、空隙に連通するパターンでマスク層３２に開口部Ｐを形成する。これは、後に第１絶縁膜をエッチングして空隙を形成するための開口部であり、空隙を形成するゲート電極領域を含むようなパターンで、即ち、図１（ａ）に示すように、ゲート電極の形状に合わせて長方形の形状にして形成する。
上記のマスク層３２をマスクとして下部第２絶縁膜３１をエッチング加工し、開口部Ｐのパターンを下部第２絶縁膜３１に転写する。これにより、開口部Ｐから第１絶縁膜２６の表面が露出した状態となる。
次に、フォトリソグラフィ工程により、空隙に連通するパターンでマスク層３２に開口部Ｐを形成する。これは、後に第１絶縁膜をエッチングして空隙を形成するための開口部であり、空隙を形成するゲート電極領域を含むようなパターンで、即ち、図１（ａ）に示すように、ゲート電極の形状に合わせて長方形の形状にして形成する。
上記のマスク層３２をマスクとして下部第２絶縁膜３１をエッチング加工し、開口部Ｐのパターンを下部第２絶縁膜３１に転写する。これにより、開口部Ｐから第１絶縁膜２６の表面が露出した状態となる。
次に、図８（ａ）に示すように、例えば、希フッ酸処理などの酸化シリコンを除去するウェットエッチング処理により、開口部Ｐから露出した部分の第１絶縁膜２６をエッチング除去して、空隙Ｓを形成する。
図面の左右方向へのエッチングにおいては、サイドウォールスペーサを構成する窒化シリコン層２４と内壁スペーサ２７の表面で停止することができ、上記のようにコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグがゲート電極２１に対して平行な方向に延伸して形成されていることから、エッチングがこの方向に広がってしまうことを防止することができる。
一方、図面の垂直方向へのエッチングは、図１（ａ）からわかるようにエッチングストッパがないので、空隙Ｓの端部の位置が所望の部分まで広がる程度にエッチング処理時間を制御して、第１絶縁膜２６をエッチング除去するようにして行う。
図面の左右方向へのエッチングにおいては、サイドウォールスペーサを構成する窒化シリコン層２４と内壁スペーサ２７の表面で停止することができ、上記のようにコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグがゲート電極２１に対して平行な方向に延伸して形成されていることから、エッチングがこの方向に広がってしまうことを防止することができる。
一方、図面の垂直方向へのエッチングは、図１（ａ）からわかるようにエッチングストッパがないので、空隙Ｓの端部の位置が所望の部分まで広がる程度にエッチング処理時間を制御して、第１絶縁膜２６をエッチング除去するようにして行う。
ここで、窒化シリコンの内壁スペーサは、上記の第１絶縁膜２６のエッチング処理においてチタン層を処理液から保護することができる。例えば、コンタクトプラグをＣｕ層とＴａＮ層で形成するような場合にでは、ＴａＮ層は上記のエッチング処理に耐性があるので、窒化シリコンの内壁スペーサを形成しなくてもよい。
次に、図８（ｂ）に示すように、例えば、窒化シリコンを除去するドライエッチング処理により、空隙Ｓ内において露出した部分の窒化シリコン層２４と内壁スペーサ２７をエッチング除去する。
上記のエッチングにより、マスク層３２も除去される。
上記のエッチングにより、マスク層３２も除去される。
次に、図９（ａ）に示すように、例えば、酸化シリコンを除去するドライエッチング処理により、空隙Ｓ内において露出した部分の酸化シリコン層２３とオフセットスペーサ２２をエッチング除去する。
以上のようにして、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去された状態とする。
以上のようにして、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去された状態とする。
次に、図９（ｂ）に示すように、例えば、ＣＶＤ法により全面に酸化シリコンあるいはいわゆるｌｏｗ−ｋ材など、被覆率の低い方法及び材料を用いて、下部第２絶縁膜３１の開口部Ｐを埋め込んで空隙Ｖを気密封止するように、上部第２絶縁膜３３を形成する。
上記の被覆率の低い成膜条件として、例えば、常圧ＣＶＤ法において、基板温度を３９０℃、気圧を大気圧、ガス流量をＳｉＨ４／ＰＨ３／Ｏ２／Ｎ２＝３５／２．８／６７０／２２０００（ｃｃ／分）として、ＰＳＧ（リンを含有する酸化シリコン）を堆積する。
上記の上部第２絶縁膜３３を形成する雰囲気をアルゴンや窒素などの不活性ガス雰囲気とすることで、空隙Ｖの内部を不活性ガス雰囲気にして気密封止することができる。また、減圧雰囲気とすることも可能であり、空気が封入された状態としてもよい。
上記の被覆率の低い成膜条件として、例えば、常圧ＣＶＤ法において、基板温度を３９０℃、気圧を大気圧、ガス流量をＳｉＨ４／ＰＨ３／Ｏ２／Ｎ２＝３５／２．８／６７０／２２０００（ｃｃ／分）として、ＰＳＧ（リンを含有する酸化シリコン）を堆積する。
上記の上部第２絶縁膜３３を形成する雰囲気をアルゴンや窒素などの不活性ガス雰囲気とすることで、空隙Ｖの内部を不活性ガス雰囲気にして気密封止することができる。また、減圧雰囲気とすることも可能であり、空気が封入された状態としてもよい。
本発明の半導体装置の製造方法によれば、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜を除去し記ゲート電極の側面とコンタクトプラグの側面を含む面から空隙を形成することにより、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減して半導体装置を製造できる。
第２実施形態
図１０は、本実施形態に係る半導体装置の平面図である。
第１実施形態と異なり、上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、ゲート電極２１に対して平行な方向に延伸していない形状で形成されている。
本実施形態の半導体装置において、ゲート電極近傍の領域であるゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去されており、ゲート電極の側面を含む面から空隙が構成されており、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
図１０は、本実施形態に係る半導体装置の平面図である。
第１実施形態と異なり、上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、ゲート電極２１に対して平行な方向に延伸していない形状で形成されている。
本実施形態の半導体装置において、ゲート電極近傍の領域であるゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去されており、ゲート電極の側面を含む面から空隙が構成されており、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
本実施形態の半導体装置も第１実施形態と同様にして製造できる。
但し、空隙を形成する希フッ酸処理などの酸化シリコンを除去するウェットエッチング処理において、図面の左右方向へのエッチングにおいてもエッチングが停止する膜がないので、エッチング処理時間を制御して行う。
但し、空隙を形成する希フッ酸処理などの酸化シリコンを除去するウェットエッチング処理において、図面の左右方向へのエッチングにおいてもエッチングが停止する膜がないので、エッチング処理時間を制御して行う。
第３実施形態
図１１は、本実施形態に係る半導体装置の平面図である。
上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、第１実施形態と異なり、ゲート電極２１に対して平行な方向に延伸しておらず、ゲート電極２１に対して平行な方向に並べられた複数個のプラグから形成されている。
本実施形態の半導体装置において、ゲート電極近傍の領域であるゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去されており、ゲート電極の側面を含む面から空隙が構成されており、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
図１１は、本実施形態に係る半導体装置の平面図である。
上記のコンタクトホール（ＣＨＳＤ，ＣＨＧ）及びその内部に埋め込まれているコンタクトプラグは、第１実施形態と異なり、ゲート電極２１に対して平行な方向に延伸しておらず、ゲート電極２１に対して平行な方向に並べられた複数個のプラグから形成されている。
本実施形態の半導体装置において、ゲート電極近傍の領域であるゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去されており、ゲート電極の側面を含む面から空隙が構成されており、ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することができる。
本実施形態の半導体装置も第１実施形態と同様にして製造できる。
但し、空隙を形成する希フッ酸処理などの酸化シリコンを除去するウェットエッチング処理において、図面の左右方向へのエッチングにおいてエッチングが停止する膜が断続的となっているので、エッチング処理時間を制御して行う。
但し、空隙を形成する希フッ酸処理などの酸化シリコンを除去するウェットエッチング処理において、図面の左右方向へのエッチングにおいてエッチングが停止する膜が断続的となっているので、エッチング処理時間を制御して行う。
（実施例）
上記の第１実施形態に係る半導体装置を作成し、空隙の部分を設けていない従来例と寄生容量を比較した。
第１実施形態に係る半導体装置は、従来例に比べてＭＯＳトランジスタのフリンジ容量を５４％低減し、ゲート電極とコンタクトの間の容量を７４％低減することができた。
上記の第１実施形態に係る半導体装置を作成し、空隙の部分を設けていない従来例と寄生容量を比較した。
第１実施形態に係る半導体装置は、従来例に比べてＭＯＳトランジスタのフリンジ容量を５４％低減し、ゲート電極とコンタクトの間の容量を７４％低減することができた。
本発明は上記の説明に限定されない。
例えば、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙が構成されている構成に限らず、ゲート電極の近傍における第１絶縁膜が除去され、ゲート電極の側面を含む面から空隙が構成されていることによっても同様の効果を享受できる。
また、例えば、ゲート絶縁膜及びゲート電極を構成する材料は、上記の実施形態に限定されない。高融点金属シリサイド層は形成されていなくてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
例えば、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙が構成されている構成に限らず、ゲート電極の近傍における第１絶縁膜が除去され、ゲート電極の側面を含む面から空隙が構成されていることによっても同様の効果を享受できる。
また、例えば、ゲート絶縁膜及びゲート電極を構成する材料は、上記の実施形態に限定されない。高融点金属シリサイド層は形成されていなくてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、ＭＯＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。
また、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。
１０…半導体基板、１１…素子分離絶縁膜、１２…エクステンション領域、１３…ソース・ドレイン領域、１４…高融点金属シリサイド層、２０…ゲート絶縁膜、２１…ゲート電極、２１ｃ…ゲートコンタクト部、２２…オフセットスペーサ、２３…酸化シリコン層、２４…窒化シリコン層、２５…高融点金属シリサイド層、２６…第１絶縁膜、２７…内壁スペーサ、２８…チタン層、２９…窒化チタン層、３０…タングステン層、３１…下部第２絶縁膜、３２…マスク層、３３…上部第２絶縁膜、Ｇ…ゲート電極、Ｉ…素子分離絶縁膜、Ｐ…開口部、Ｖ…空隙、ＳＤ…ソース・ドレイン領域、ＣＨＳＤ，ＣＨＧ…コンタクトホール
Claims (11)
- チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板に形成されたソース・ドレイン領域と
を有して電界効果トランジスタが構成されており、
前記電界効果トランジスタを被覆する第１絶縁膜と、
前記第１絶縁膜において前記ソース・ドレイン領域に達するように開口されたコンタクトホール内に埋め込まれたコンタクトプラグと、
前記第１絶縁膜の上層に形成された第２絶縁膜と
を有し、
前記ゲート電極と前記コンタクトプラグの間の領域において前記ゲート電極の側面と前記コンタクトプラグの側面を含む面から空隙が構成されていることを特徴とする
半導体装置。 - 前記空隙が気密封止されている
請求項１に記載の半導体装置。 - 前記第２絶縁膜が、前記空隙に連通する開口部を有する下部第２絶縁膜と、前記下部第２絶縁膜の上層に形成され、前記開口部を埋め込んで前記空隙を気密封止する上部第２絶縁膜を含む
請求項２に記載の半導体装置。 - 前記コンタクトホール及び前記コンタクトプラグが、前記ゲート電極に対して平行な方向に延伸して形成されている
請求項１に記載の半導体装置。 - 前記コンタクトホール及び前記コンタクトプラグが、前記ゲート電極に対して平行な方向に並べられた複数個のプラグから形成されている
請求項１に記載の半導体装置。 - チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板に形成されたソース・ドレイン領域と
を有して電界効果トランジスタが構成されており、
前記電界効果トランジスタを被覆する第１絶縁膜と
を有し、
前記ゲート電極の近傍において前記ゲート電極の側面を含む面から空隙が構成されていることを特徴とする
半導体装置。 - チャネル形成領域を有する半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板にソース・ドレイン領域を形成して電界効果トランジスタを形成する工程と、
前記電界効果トランジスタを被覆して第１絶縁膜を形成する工程と、
前記第１絶縁膜において前記ソース・ドレイン領域に達するようにコンタクトホールを開口する工程と、
前記コンタクトホール内を埋め込んでコンタクトプラグを形成する工程と、
前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、
前記ゲート電極と前記コンタクトプラグの間の領域における前記第１絶縁膜を除去し、前記ゲート電極の側面と前記コンタクトプラグの側面を含む面から空隙を形成する工程と
を有することを特徴とする
半導体装置の製造方法。 - 前記空隙を形成する工程において、気密封止して空隙を形成する
請求項７に記載の半導体装置の製造方法。 - 前記第２絶縁膜を形成する工程が、前記第１絶縁膜の上層に下部第２絶縁膜を形成する工程と、前記下部第２絶縁膜に開口部を形成する工程と、前記下部第２絶縁膜の上層に、前記開口部を埋め込んで前記空隙を気密封止する上部第２絶縁膜を形成する工程を含み、
前記ゲート電極と前記コンタクトプラグの間の領域における前記第１絶縁膜を除去する工程において、前記開口部を形成する工程の後、前記上部第２絶縁膜を形成する工程の前に、前記開口部を通じてゲート電極と前記コンタクトプラグの間の領域における前記第１絶縁膜を除去する
請求項８に記載の半導体装置の製造方法。 - 前記コンタクトホールを開口する工程及び前記コンタクトプラグを形成する工程において、前記ゲート電極に対して平行な方向に延伸して前記コンタクトホールを開口し、前記コンタクトプラグを形成する
請求項７に記載の半導体装置の製造方法。 - 前記コンタクトホールを開口する工程及び前記コンタクトプラグを形成する工程において、前記ゲート電極に対して平行な方向に並べて複数個の前記コンタクトホールを開口し、複数個の前記コンタクトプラグを形成する
請求項７に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2007180469A JP2009021269A (ja) | 2007-07-10 | 2007-07-10 | 半導体装置及びその製造方法 |
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| JP2007180469A Pending JP2009021269A (ja) | 2007-07-10 | 2007-07-10 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9911804B1 (en) | 2016-08-22 | 2018-03-06 | International Business Machines Corporation | Vertical fin field effect transistor with air gap spacers |
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-
2007
- 2007-07-10 JP JP2007180469A patent/JP2009021269A/ja active Pending
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