JP2009009633A - 半導体記憶装置 - Google Patents

Abstract

【課題】各メモリセルからＤＱパッドまでの距離を、各パッド間にて同様として、アクセス時間のばらつきを低減して高速アクセスを実現し、かつチップ中央部におけるＩＯバスの配線領域を削減した半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルアレイが複数のデータ入出力パッド単位毎に分割されたブロックから構成される半導体記憶装置であり、メモリセルアレイが複数のバンクに分割されて構成されており、バンクが複数に分割されたメモリセル領域と、各バンクのメモリセル領域から形成されるブロックと、該ブロックにあるメモリセルに対応して設けられた所定数のデータ入出力用パッドとを有し、入出力用パッドが対応するブロックの近傍に配置されている。
【選択図】図１

Description

本発明は、高速なアクセスを行う半導体記憶装置に関する。

従来、半導体記憶装置は、チップ面内においてメモリセル等が形成された素子形成領域の外周に沿って複数のボンディングパッド（以下、パッド）が配置形成されている。このパッドと半導体記憶装置のパッケージ等の端子とがボンディングワイヤにより接続され、外部装置と信号の送受信を行っている。
しかしながら、メモリセルに対するアクセスを高速化するため、メモリセルアレイを複数のバンクに分割し、メモリセルに対するデータの読み出し及び書き込みを高速化する構成が用いられている。

この構成とすると、メモリセル個々に対するデータの読み出し及び書き込みの速度は高速化され、アクセス速度は上昇するが、各バンクから外周部のパッドまでの配線の引き回しが長くなり、アクセス時間の一定以上の高速化が困難となった。
そのため、チップ中心部にパッドを列上に配列させて配置する方式（以下、センターパッド方式）が用いられている。
ところが、センターバッド方式を用いた場合、チップの中心部にメモリセルアレイを行う制御回路が集中し、その配線の密度が高くなるため、効率的な配線が行えない。

そのため、センターパッド方式を用いた場合に、配線の効率的な配置を可能とするため、配線と、データ入出力／電源／アドレスに用いる各パッドとの配置位置を適正化した構成とすることが行われている（例えば、特許文献１）。
特開平０８−１３９２８７号公報

しかしながら、上記特許文献１の半導体記憶装置は、図１３に示すように、パッド列が中央から一方の側のパッド列がＤＱ（データの入出力）パッドであるのに対して、他方の側のパッド列がコマンドパッド及びアドレスパッドである。
このため、上記半導体記憶装置は、チップ内に配置されている４つのバンクに対して、ＤＱパッドのパッド列が一方のバンク側に偏って配置されているため、他方のバンクからのデータが長いＩＯバスの領域を必要とする欠点がある。

図１３を見てみると、ＩＯバスはチップの長辺サイズの半分以上の長さがあり、さらにデータアンプ（ＤＡ）バスなどの長さを考慮すると、上記他方のバンクのメモリセルは極めて長い距離を迂回してＤＱパッドに対して接続されている。
このため、従来の半導体記憶装置は、上述した構成によりデータのアクセス時間がばらついてしまうため、最も長い距離を伝達されるデータが出力されるまでのアクセス時間が製品の実力値となり、高速化を阻害する要因となっている。
本発明は、このような事情に鑑みてなされたもので、各メモリセルからＤＱパッドまでの距離を、各パッド間にて同様として、アクセス時間のばらつきを低減して高速アクセスを実現し、かつチップ中央部におけるＩＯバスの配線領域を削減した半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数のメモリセルからなるメモリセルアレイを有し、前記メモリセルに対して書き込み及び読み出しするデータを入出力する複数のデータ入出力用パッド単位に、前記メモリセルアレイを等分に分割したブロックから構成されていることを特徴とする。

本発明の半導体記憶装置は、前記データ入出力用パッドが、前記メモリセルに対する書き込み及び読み出しのテスト時において、前記メモリセルアレイにおける複数のビット線対からなる組と、該組に隣接する他の組との間でデータパターンの組合せを行うため、前記組と他の組とにおけるビット線対の数として設定されていることを特徴とする。

本発明の半導体記憶装置は、前記メモリセルアレイが複数のバンクに分割されて構成される半導体装置であり、前記バンクが複数に分割されたメモリセル領域と、各バンクの前記メモリセル領域から形成されるブロックと、該ブロックにおけるメモリセル領域に対するデータの入出力に対応して設けられた所定数のデータ入出力用パッドとを有し、前記入出力用パッドが対応するブロックの近傍に配置されていることを特徴とする。

本発明の半導体記憶装置は、前記バンクが長尺上に形成され、長尺方向に対して垂直方向に配列されており、前記各ブロックが、垂直方向に配列する各バンクのメモリセル領域により構成されていることを特徴とする。

本発明の半導体記憶装置は、前記ブロックが有するメモリセル領域は、近傍に配置された前記データ入出力用パッドにて入出力するデータが記憶されるアドレス構成となっていることを特徴とする。

本発明の半導体記憶装置は、前記各ブロックの周辺部には、少なくとも、前記メモリに対して読み出し及び書き込みを行うデータを前記データ入出力用パッドとの間にて授受するデータ入出回路と、前記メモリに対してデータを書き込むためのライトアンプと、前記メモリから読み出したデータを増幅するためのデータアンプとを有し、前記メモリセルアレイの領域には、少なくとも、前記メモリセルと、前記メモリセルから前記ビット線に読み出したデータを増幅するセンスアンプと、該センスアンプから前記データアンプにデータを読み出すＹスイッチとを有することを特徴とする。

本発明の半導体記憶装置は、チップの中央部近傍に配置された制御部の生成したデータアンプを駆動する駆動コマンドを、前記各ブロックに対して同様のタイミングにて伝達させる伝達経路を、ビット線からデータアンプにデータが伝達される経路と同様の経路長として構成したことを特徴とする。

本発明の半導体記憶装置は、前記両側それぞれの領域の中央近傍に配置され、チップの中央近傍に配置された制御部がチップの両側に出力する制御信号を、各ブロックに伝達するバッファをさらに有することを特徴とする。

本発明の半導体記憶装置は、前記制御部から各ブロックの前記データアンプを含む回路へ制御信号を出力するバッファまでの距離を、チップ中心からチップの両側に対して同一の長さにて接続し、かつバッファから前記各回路までの接続もバッファを中心として左右にて同一長であることを特徴とする。

本発明の半導体記憶装置は、メモリセルアレイにおけるセンスアンプとライトアンプ及びデータアンプとを接続するＩ／Ｏ線、またデータアンプと前記データ入出力用パッドとを接続するデータ線とを最上層の配線層にて形成することを特徴とする。

以上説明したように、本発明によれば、各バンクを分割したメモリセル領域からなるブロック近傍に、そのメモリセル領域にアドレス配置された各メモリセルのデータの入出力を行うデータ入出力用パッド（以下、ＤＱパッド）を設けたため、メモリセルからＤＱパッドまでのＩＯ線の長さを全てのパッド間にて同様とし、データの出力タイミングを全ＤＱパッドにて合わせることが可能となり、アクセス時間のパッド間のバラツキを低減してアクセス時間を高速化することができる。

また、本発明によれば、各ブロックとＤＱパッドとが近傍に配置されるため、遠距離のメモリセルからのデータをデータアンプに伝達することがなく、ＩＯバスを従来のように引き回す必要性がなくなり、ＩＯバスの領域を削減して、チップ中央近傍の配線の効率化が行える。
また、本発明によれば、年々進む半導体記憶装置の微細化に合わせ、データ入出力用パッドの数を×６４，×１２８とすることにより、さらに大量のデータ転送レートを実現することができる。

＜第１の実施形態＞
以下、本発明の第１の実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、本発明の一例として、２５６Ｍbitで×６４（６４個のＤＱパッド）のＤＤＲの構成にて説明を行う。
本実施形態におけるメモリセルアレイは、バンク（図においてＢＡＮＫ）Ａ、バンクＢ、バンクＣ及びバンクＤの４つに分割されている。本実施形態においては、各バンクは６４Ｍbitのメモリセルから構成されている。
これらバンクは、チップ上において、チップの一方の端部から他方の端部に長尺状に伸びる領域として形成されている。
バンクＡ，Ｂ，Ｃ，Ｄは、自身形状の長尺状の長手方向に対して垂直方向に順次並べられ配列されて配置されている。

また、各バンクＡ，Ｂ，Ｃ，Ｄは等分に、複数のＤＱパッド単位に、例えば、８つのＤＱパッド単位に分割、すなわち６４個のＤＱパッドがあるため、８つのＤＱパッドにてブロックを構成することとなり、６４／８＝８個のセルアレイ領域に分割され、各バンクの配列方向にて直列に並ぶ、各バンクの１つのセルアレイ領域を組合せてブロックを構成している。例えば、図１の実線で囲まれた範囲におけるバンクの配列方向に直列に配列するメモリセル領域が組み合わされてブロック１００として定義され、同様に、他のメモリセル領域の組合せにて、ブロック１０１〜１０７が形成されている。
すなわち、各ブロックは、図１のように上下方向にバンクを配列し構成した場合、上下方向にて配列する異なるバンク各々の１つのセルアレイ領域が組み合わされて構成されている。

また、各ブロックは近傍に８個のＤＱパッドが配置されており、図２に示すように、このＤＱパッドに対応して、読み出しの際にＤＱパッドからデータを出力する出力回路と、書込の際にＤＱパッドからデータを入力する入力回路とを有している。ここで、図２は、図１の実線で囲んだブロック１００の構成を詳細に示したブロック図である（バンクは記載されていない）。このブロック毎に設けられるＤＱパッド数に対しては後述する。
また各ブロックは、図２に示すように、セルアレイ領域毎に、これらＤＱパッドに対応して、読み出しの際にビット線からの読み出しデータを増幅するデータアンプＤＡＭＰと、ビット線に書き込むデータを増幅するライトアンプＷＡＭＰとを有している。

このＤＱパッドは、半導体記憶装置のチップの外周部、すなわちメモリセルアレイの外側において、対応するブロックの近傍における上部及び下部に配置されている。
例えば、図１の実線で囲まれたブロック１００は、ＤＱパッドＤＱ００，ＤＱ０１，ＤＱ０２，ＤＱ０３が下部領域に、また上部領域にＤＱ３２，ＤＱ３３，ＤＱ３４，ＤＱ３５からなるブロックパッド群を有している。また、ブロック１０１は、ＤＱパッドＤＱ０４，ＤＱ０５，ＤＱ０６，ＤＱ０７が下部領域に、また上部領域にＤＱ３６，ＤＱ３７，ＤＱ３８，ＤＱ３９からなるブロックパッド群を有している。また、ブロック１０２は、ＤＱパッドＤＱ０８，ＤＱ０９，ＤＱ１０，ＤＱ１１が下部領域に、また上部領域にＤＱ４０，ＤＱ４１，ＤＱ４２，ＤＱ４３からなるブロックパッド群を有している。また、ブロック１０３は、ＤＱパッドＤＱ１２，ＤＱ１３，ＤＱ１４，ＤＱ１５が下部領域に、また上部領域にＤＱ４４，ＤＱ４５，ＤＱ４６，ＤＱ４７からなるブロックパッド群を有している。

また、ブロック１０４は、ＤＱパッドＤＱ１６，ＤＱ１７，ＤＱ１８，ＤＱ１９が下部領域に、また上部領域にＤＱ４８，ＤＱ４９，ＤＱ５０，ＤＱ５１からなるブロックパッド群を有している。また、ブロック１０５は、ＤＱパッドＤＱ２０，ＤＱ２１，ＤＱ２２，ＤＱ２３が下部領域に、また上部領域にＤＱ５２，ＤＱ５３，ＤＱ５４，ＤＱ５５からなるブロックパッド群を有している。また、ブロック１０６は、ＤＱパッドＤＱ２４，ＤＱ２５，ＤＱ２６，ＤＱ２７が下部領域に、また上部領域にＤＱ５６，ＤＱ５７，ＤＱ５８，ＤＱ５９からなるブロックパッド群を有している。また、ブロック１０７は、ＤＱパッドＤＱ２８，ＤＱ２９，ＤＱ３０，ＤＱ３１が下部領域に、また上部領域にＤＱ６０，ＤＱ６１，ＤＱ６２，ＤＱ６３からなるブロックパッド群を有している。

上記各ブロックにおける各バンクのセルアレイ領域は、上記ブロックパッド群から入出力するデータを記憶するメモリセルがそれぞれ配置されている。言い換えると、各ブロックのメモリセルアレイ領域のメモリセルは、該ブロックに対応して設けられたＤＱパッドから出力されるメモリアドレスに設定されている。
すなわち、ブロックには、図２に示すように、ブロックパッド群と、このブロックパッド群に含まれるＤＱパッドに対応した出力回路と、入力回路とを有し、またセルアレイ領域毎にデータアンプＤＡＭＰと、ライトアンプＷＡＭＰとを有している。
上述したように、各ブロックは、それぞれメモリセルに対してデータ入出力を行う構成を有しているため、チップの中央にＩＯバス領域を設ける必要がなく、ＤＱパッドに対して、最短距離の経路にて出力回路または入力回路を介して、データの出入力が行える。

各ビット線からデータを出力するＩＯ線は、図３に示すようにビット線に対して垂直方向に、最上部配線層にて配線されている。本実施形態においては、３層のＡｌ（アルミ）配線を用いているため、ＩＯ線は３層目のＡｌ配線にて形成され、ビット線と、このビット線に対応するデータアンプＤＡＭＰ及びライトアンプＷＡＭＰとに接続されている。
したがって、ビット線からデータを各アンプに出力するＩＯスイッチ（後述する）と、データアンプＤＡＭＰ及びライトアンプＷＡＭＰとは、バンクの配列方向に対し平行に配線されるＩＯ線近傍に配置されている。

また、同様に、ＤＯＵＴ線は、入力回路及び出力回路からＤＱパッドに対し、ビット線に対して垂直方向に、最上部配線層にて配線されている。
したがって、入力回路及び出力回路と、これらに対応するＤＱパッドとは、バンクの配列方向に対し平行に配線されるＤＯＵＴ線近傍に配置されている。
上述したように、ＤＱパッド毎にＩＯ線及びＤＯＵＴ線が最短距離にて直線として配線されるため、各バンク間にて長い距離を迂回して配線するＩＯ線の束のＩＯバスを、バンク間に形成する必要が無くなるため、半導体記憶装置のチップの長尺方向の無駄な配線領域をなくすことができる。

そして、書き込み処理の際、ＤＱパッドから入力されたデータがＤＯＵＴ線を介して、入力回路へ伝達されライトアンプＷＡＭＰから、ＩＯ線を介して、入力されたアドレスに対応するメモリセルが接続されたビット線に伝達されて、このメモリセルに対してデータが書き込まれる。
一方、読み出し処理の際、選択されたメモリセルからデータがビット線に読み出され、ＩＯ線を介してデータアンプＤＡＭＰにビット線が接続され、増幅されたデータがＤＯＵＴ線を介し、出力バッファを介してＤＱパッドに対して伝達される。このとき、図１におけるＣＤＡＥがデータアンプＤＡＭＰ（後述の３０７Ａ，Ｂ、３０８Ａ，Ｂ）をイネーブルとする。

また、データアンプＤＡＭＰ、ライトアンプＷＡＭＰ、入力回路及び出力回路（入出力回路）は、各ブロックの中央部、すなわちバンクの配列方向に対して、配列方向に並んだ中央部にて対向するブロックの間に配置されている。
これにより、上下方向に配列したブロックにおいて、最上部のブロックにおけるメモリセル領域のメモリセルと、各アンプと入力回路及び出力回路との第１の距離と、下部のブロックにおけるメモリセル領域のメモリセルと各アンプと入力回路及び出力回路との第２の距離とは同一となり、ＤＯＵＴ線及びＩＯ線の配線長を各ブロック間にて揃えて配線することができる。
したがって、本実施形態において、各ＤＱパッドからデータの入力及び出力するアクセス時間を同一とすることができ、すなわち、従来例のようにばらついたアクセス時間において最遅延のＤＱパッドのアクセス時間が半導体記憶装置のアクセス時間とならないため、アクセス時間を高速化することができる。

また、ビット線（ＢＬ０〜ＢＬ３，ＢＬ０Ｂ〜ＢＬ３Ｂ）と、ＩＯ線との接続関係は、図４のブロック図に示されている。図４は各ブロック、例えばブロック１００におけるメモリセル領域のＩＯ線との接続関係の構成を示すブロック図である。
図１の複数のＭＯＳトランジスタのスイッチから構成されたＹＤＥＣ（Ｙデコーダ、すなわちＹスイッチ）が、バンク領域に配置されている。このＹスイッチＳ１は、入力されたカラムアドレスに応じて生成したＹＳ信号により、上記ＭＯＳトランジスタのＹスイッチＳ１をオン状態とし、カラムアドレスにより選択されたビット線をＩＯ線に接続し、選択されたビット線のデータをローカルＩＯ線に出力する。

そして、複数のローカルＩＯ線を、ロウアドレスに応じて生成されたマット選択信号ＡＭＳＴ信号により、ＭＯＳトランジスタのスイッチであるパスゲートＳ２（上述したＩＯ線近傍に配置されるトランジスタスイッチ）をオン状態とし、カラムアドレスに応じたローカルＩＯ線を選択し、ローカルＩＯ線をＩＯ線（データアンプへ接続されている）に接続して、各ビット線と各アンプとを接続する。上記マット選択信号は、バンクを複数に分割したマットを選択するためのものである。
ここで、センスアンプＳＡ１及びＳＡ２は、メモリセルアレイの各バンク領域におけるビット線対毎に設けられており、入力されたロウアドレスに基づいてＸＤＥＣ（ロウデコーダ）にて選択されたメモリセルから、このメモリセルが接続されたビット線に読み出されたデータを増幅する。

また、本実施形態においては、ブロックにおけるＤＱパッドの数は、ビット線対（ＢＬ０Ｔ／Ｂ）及びビット線対（ＢＬ１Ｔ／Ｂ）との組と、この組に隣接するビット線対（ＢＬ２Ｔ／Ｂ）及びビット線対（ＢＬ３Ｔ／Ｂ）との組との間にて、データパターンの組合せ、すなわち隣接する組同士にてメモリセルのデータの読み出し及び書き込みのテストにおけるそれぞれのメモリセルに対するデータのデータパターンの組合せ（エラー検出が可能なデータの組合せ）が設定ができるように、必ず２つの組を使用する必要がある。本実施形態においては、２つのビット線対を組としているため、２組すなわち４つのビット線対、すなわち４ＤＱとなり、現在の半導体記憶装置のデータのアクセスのテストにおいて主流となっている数である。
すなわち、現状の上記テストでは４つのＤＱパッドを使用するのが一般的であるため、各ブロックのＤＱパッドの数は、４の整数倍とするのが効率的なテストを行うために必要である。
したがって、本実施形態においては、上述した組と隣接する組とを合わせたビット線対数が、ブロックの形成単位のＤＱパッドの数となり、このＤＱパッドの数、あるいはその整数倍にて全ＤＱパッドを除算した数がブロック数となる。

また、本実施形態においては、上述したように、各メモリセルとＤＱパッドとの間のデータを伝達させる経路を、全ＤＱパッド間にて同様としているのみでなく、データの書き込み及び読み出しのタイミングを全てのブロックにて、少ないスキューにて動作させるため、以下の構成によりタイミング調整を行っている。
以下に、図５を用いて、ライトアンプＷＡＭＰの駆動タイミングと、出力回路におけるデータ出力のクロックとを各ブロックにて合わせる回路構成について説明する。図５は、ライトアンプＷＡＭＰに対する駆動コマンド及び出力回路に対するクロックを、各ブロックに対して同様のタイミングにて伝達させる構成を説明する概念図である。
ライトアンプＷＡＭＰを駆動するコマンドやデータ出力のクロックは、図５に示すように、チップ外周部の信号パッドから入力される制御信号によりチップの中央の制御部２００により生成される。

チップ上の回路を駆動するための電力を入力する電源パッドや、書き込み／読み出し／リフレッシュ処理を行うコマンドを生成する／ＲＡＳ，／ＣＡＳ，ＷＥ，／ＣＥ，ＤＱＳ，ＣＬＫ（クロック）等の制御信号を入力する信号パッドも、ＤＱパッドと同様に、チップの外周部に、かつＤＱパッドの配置されていない領域に配置されている。また、アドレス（カラムアドレス及びロウアドレス）を入力するアドレスパッドも、ＤＱパッドと同様に、チップの外周部に、かつＤＱパッドの配置されていない領域に配置されている。
各制御信号は、それぞれのパッドから入力されて、チップ中央部の制御部２００に伝達される。

制御部２００は、各制御信号により生成したライトアンプＷＡＭＰの駆動コマンドと、外部から入力されたクロックとを、バンクの長尺方向に配置されているバッファ３０１及び３０２へ出力する。
ここで、各ブロックは、長尺方向に配列されており、例えば、ブロック１００〜１０３がチップの中央部から、長尺方向において一方の側の領域Ａ（図５においては左側領域）に配置され、ブロック１０４〜１０７がチップの中央部から他方の側の領域Ｂ（図５においては右側領域）に配置されている。

上記バッファ３０１は、領域Ａ（チップの中央の制御部２００から見て左側）の中央部に配置され、領域Ａにあるブロック１００〜１０３それぞれのメモリセル領域のライトアンプＷＡＭＰ及び出力回路に対して、同一の配線長の信号線により、各々ライトアンプＷＡＭＰの駆動コマンドと、外部から入力されたクロックとを伝達する。バッファ３０１は、バンクの配列方向におけるチップの中央にて対向するバンクＢ及びバンクＣの間に配置されている。
同様に、上記バッファ３０２は、（チップの中央の制御部２００から見て左側）領域Ｂの中央部に配置され、領域Ｂにあるブロック１０４〜１０７のメモリセル領域それぞれのライトアンプＷＡＭＰ及び出力回路に対して、同一の配線長の信号線により、各々ライトアンプＷＡＭＰの駆動コマンドと、外部から入力されたクロックとを伝達する。バッファ３０２は、バンク３０１と同様に、バンクの配列方向におけるチップの中央にて対向するバンクＢ及びバンクＣの間に配置されている。

また、上記バッファ３０１と制御部とを接続する配線長と、上記バッファ３０２と制御部とを接続する配線長とは左右方向ともに同一配線長となるよう構成されている。
また、バッファ３０１と領域Ａの各ブロックのライトアンプＷＡＭＰ及び出力回路との間の配線長も同一長となり、バッファ３０２と領域Ｂの各ブロックのライトアンプＷＡＭＰ及び出力回路との間の配線長も同一長となるよう構成されている。

上述した構成により、各ブロックのライトアンプＷＡＭＰ及び出力回路に対して、同様のタイミングにて駆動コマンドやクロックを供給することができるため、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。

また、以下に、図６を用いて、データアンプＤＡＭＰの駆動タイミングを各ブロックにて合わせる回路構成について説明する。
データアンプＤＡＭＰを駆動するコマンドは、図６に示すように、ライトアンプＷＡＭＰを駆動するコマンドと同様に、チップ外周部の信号パッドから入力される制御信号によりチップの中央の制御部２００により生成される。
制御部２００は、各制御信号により生成したデータアンプＤＡＭＰの駆動コマンドを、バンクの配列方向に配置されているアドレス制御回路４０１及び４０２へ出力する。

また、各バンクＡ，Ｂ，Ｃ，Ｄにおいて、バンクＡ及びＢはバンクの配列方向に対し、中央部から一方の側の領域Ｃ（図６においては上部側領域）に配置され、バンクＣ及びＤはバンクの配列方向に対し、中央部から一方の側の領域Ｄ（図６においては上部側領域）に配置されている。
上記アドレス制御回路４０１は、制御信号ＣＹＥ＿Ａに同期して、バンクＡ及びバンクＢに対してＹＳ信号（ＣＹ１Ｄ＿Ａ〜ＣＹ７Ｄ＿Ａ）を出力する回路であり、領域Ｃのほぼ中央に配置されている。
また、上記アドレス制御回路４０２は、制御信号ＣＹＥ＿Ａに同期して、バンクＣ及びバンクＤに対してＹＳ信号（ＣＹ１Ｄ＿Ｃ〜ＣＹ７Ｄ＿Ｃ）を出力する回路であり、領域Ｄのほぼ中央に配置されている。

アドレス制御回路４０１は、図７に示す構成をしており、ＹＳ信号を各ブロックのスイッチに出力するとともに、ＹＳ信号を出力するタイミングを取る制御信号ＣＹＥ＿Ａを、本実施形態にてはバッファ３０３及びバッファ３０４へ出力する。
このアドレス制御回路４０１は、制御信号ＣＹＥ＿Ａをバッファ３０３及びバッファ３０４へ出力する回路として、ＹＳ信号を制御する回路と同様のダミー回路を有している。
上記ダミー回路により、制御信号ＣＹＥ＿Ａは、他のＹＳ信号（ＣＹ１Ｄ＿Ａ〜ＣＹ７Ｄ＿Ａ）と同様の遅延を受け、ＩＯスイッチ近傍に配置されたバッファ３０４へ伝達される。これにより、ＹＳ信号と同様のタイミングにてＩＯスイッチに伝達されることとなる。
ここで、バッファ３０３は、領域ＡにおけるバンクＡ及びバンクＢの対向する間において、領域Ａの中央に配置されている。同様に、バッファ３０４は、領域ＡにおけるバンクＡ及びバンクＢの対向する間において、領域Ｂの中央に配置されている。

また、バッファ３０３は、入力される制御信号ＣＹＥ＿Ａを、ＩＯ線と同様の長さの配線を介してバッファ３０７Ａへ出力し、同様に、バッファ３０４は入力される制御信号ＣＹＥ＿Ａを、ＩＯ線と同様の長さの配線を介してバッファ３０８Ａへ出力する。
そして、バッファ３０７Ａは入力される制御信号ＣＹＥ＿Ａを各ブロック（ブロック１００〜ブロック１０３に含まれるバンクＡ及びバンクＢのメモリセル領域）のデータアンプＤＡＭＰへ出力し、同様に、バッファ３０８Ａは入力される制御信号ＣＹＥ＿Ａを各ブロック（ブロック１０４〜ブロック１０７に含まれるバンクＡ及びバンクＢのメモリセル領域）のデータアンプＤＡＭＰへ出力する。

アドレス制御回路４０２も、アドレス制御回路４０１と同様に図７に示す構成をしており、ＹＳ信号を各ブロックのスイッチに出力するとともに、ＹＳ信号を出力するタイミングを取る制御信号ＣＹＥ＿Ｃを、バッファ３０５及びバッファ３０６へ出力する。
このアドレス制御回路４０２は、制御信号ＣＹＥ＿Ｃをバッファ３０５及びバッファ３０６へ出力する回路として、ＹＳ信号を制御する回路と同様のダミー回路を有している。
上記ダミー回路により、制御信号ＣＹＥ＿Ｃは、他のＹＳ信号（ＣＹ１Ｄ＿Ｃ〜ＣＹ７Ｄ＿Ｃ）と同様の遅延を受け、ＩＯスイッチ近傍に配置されたバッファ３０５へ伝達される。これにより、ＹＳ信号と同様のタイミングにてＩＯスイッチに伝達されることとなる。
ここで、バッファ３０５は、領域ＡにおけるバンクＣ及びバンクＤの対向する間において、領域Ａの中央に配置されている。同様に、バッファ３０６は、領域ＢにおけるバンクＣ及びバンクＤの対向する間において、領域Ｂの中央に配置されている。

また、バッファ３０５は、入力される制御信号ＣＹＥ＿Ｃを、ＩＯ線と同様の長さの配線を介してバッファ３０７Ｃへ出力し、同様に、バッファ３０６は入力される制御信号ＣＹＥ＿Ｃを、ＩＯ線と同様の長さの配線を介してバッファ３０８Ｃへ出力する。
そして、バッファ３０７Ｃは入力される制御信号ＣＹＥ＿Ｃを各ブロック（ブロック１００〜ブロック１０３に含まれるバンクＣ及びバンクＤのメモリセル領域）のデータアンプＤＡＭＰへ出力し、同様に、バッファ３０８Ｃは入力される制御信号ＣＹＥ＿Ｃを各ブロック（ブロック１０４〜ブロック１０７に含まれるバンクＣ及びバンクＤのメモリセル領域）のデータアンプＤＡＭＰへ出力する。

上述した構成により、全てのブロック間（すなわち全てのメモリセル領域）において、データアンプＤＡＭＰに対して、メモリセルからデータを読み出す経路と同様の経路を介して、このデータアンプＤＡＭＰを駆動するコマンド信号を伝達させるため、データがデータアンプに伝達されるタイミングと、データアンプＤＡＭＰの駆動タイミングとが同様となる。
これにより、読み出しの際、全てのブロックにおけるＤＱパッドに対するデータの出力タイミングを同様とすることができ、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。

＜第２の実施形態＞
以下、本発明の第２の実施形態による半導体記憶装置を図面を参照して説明する。図８は同実施形態の構成例を示すブロック図である。
この図において、本発明の一例として、２５６Ｍbitで×３２（３２個のＤＱパッド）のＤＤＲの構成にて説明を行う。
メモリセルアレイは、第１の実施形態と同様に、バンクＡ、バンクＢ、バンクＣ及びバンクＤの４つに分割されている。本実施形態においては、各バンクは３２Ｍbitのメモリセルから構成されている。
これらバンクＡ，Ｂ，Ｃ，Ｄによるブロックの構成は、第１の実施形態と同様のため、説明を省略する。

また、各ブロックは近傍に４個のＤＱパッドが配置されており、第１の実施形態と同様に、このＤＱパッドに対応して、読み出しの際にＤＱパッドからデータを出力する出力回路と、書込の際にＤＱパッドからデータを入力する入力回路とを有している。
また、各ブロックは、第１の実施形態の図２に示すように、セルアレイ領域毎に、これらＤＱパッドに対応して、読み出しの際にビット線からの読み出しデータを増幅するデータアンプＤＡＭＰと、ビット線に書き込むデータを増幅するライトアンプＷＡＭＰとを有している。

このＤＱパッドは、図８に示すように、半導体記憶装置のチップの外周部、すなわちメモリセルアレイの外側において、対応するブロックの近傍における下部領域に配置されている。
例えば、ブロック１００は、ＤＱパッドＤＱ００，ＤＱ０１，ＤＱ０２，ＤＱ０３からなるブロックパッド群を下部領域に有している。また、ブロック１０１は、ＤＱパッドＤＱ０４，ＤＱ０５，ＤＱ０６，ＤＱ０７からなるブロックパッド群を下部領域に有している。また、ブロック１０２は、ＤＱパッドＤＱ０８，ＤＱ０９，ＤＱ１０，ＤＱ１１からなるブロックパッド群を下部領域に有している。また、ブロック１０３は、ＤＱパッドＤＱ１２，ＤＱ１３，ＤＱ１４，ＤＱ１５からなるブロックパッド群を下部領域に有している。

また、ブロック１０４は、ＤＱパッドＤＱ１６，ＤＱ１７，ＤＱ１８，ＤＱ１９からなるブロックパッド群を下部領域に有している。また、ブロック１０５は、ＤＱパッドＤＱ２０，ＤＱ２１，ＤＱ２２，ＤＱ２３からなるブロックパッド群を下部領域に有している。また、ブロック１０６は、ＤＱパッドＤＱ２４，ＤＱ２５，ＤＱ２６，ＤＱ２７からなるブロックパッド群を下部領域に有している。また、ブロック１０７は、ＤＱパッドＤＱ２８，ＤＱ２９，ＤＱ３０，ＤＱ３１からなるブロックパッド群を下部領域に有している。

上記各ブロックにおける各バンクのセルアレイ領域は、第１の実施形態と同様に上記ブロックパッド群から入出力するデータを記憶するメモリセルがそれぞれ配置されている。言い換えると、各ブロックのメモリセルアレイ領域のメモリセルは、該ブロックに対応して設けられたＤＱパッドから出力されるメモリアドレスに設定されている。
すなわち、ブロックには、ブロックパッド群と、このブロックパッド群に含まれるＤＱパッドに対応した出力回路と、入力回路とを有し、またセルアレイ領域毎にデータアンプＤＡＭＰと、ライトアンプＷＡＭＰとを有している。
上述したように、各ブロックは、それぞれメモリセルに対してデータ入出力を行う構成を有しているため、チップの中央にＩＯバス領域を設ける必要がなく、ＤＱパッドに対して、最短距離の経路にて出力回路または入力回路を介して、データの出入力が行える。

各ビット線からデータを出力するＩＯ線は、図９に示すようにビット線に対して垂直方向に、最上部配線層にて配線されている。本実施形態においても、第１の実施形態と同様に３層のＡｌ（アルミ）配線を用いているため、ＩＯ線は３層目のＡｌ配線にて形成され、ビット線と、このビット線に対応するデータアンプＤＡＭＰ及びライトアンプＷＡＭＰとに接続されている。
したがって、ビット線からデータを各アンプに出力するＩＯスイッチと、データアンプＤＡＭＰ及びライトアンプＷＡＭＰとは、バンクの配列方向に対し平行に配線されるＩＯ線近傍に配置されている。

また、同様に、ＤＯＵＴ線は、入力回路及び出力回路からＤＱパッドに対し、ビット線に対して垂直方向に、最上部配線層にて配線されている。
したがって、入力回路及び出力回路と、これらに対応するＤＱパッドとは、バンクの配列方向に対し平行に配線されるＤＯＵＴ線近傍に配置されている。
上述したように、ＤＱパッド毎にＩＯ線及びＤＯＵＴ線が最短距離にて直線として配線されるため、各バンク間にて長い距離を迂回して配線するＩＯ線の束のＩＯバスを、バンク間に形成する必要が無くなるため、半導体記憶装置のチップの長尺方向の無駄な配線領域をなくすことができる。

また、第２の実施形態においても、図５に示す制御部２００とバッファ３０１及び３０２との構成は、第１の実施形態と同様であり、各ブロックのライトアンプＷＡＭＰ及び出力回路に対して、同様のタイミングにて駆動コマンドやクロックを供給することができるため、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。
さらに、第２の実施形態においても、図６に示す制御部２００と、アドレス制御回路４０１，４０２と、バッファ３０３から３０６と、バッファ３０７Ａ及び３０７Ｂと、バッファ３０８Ａ及び３０８Ｂとの構成も、第１の実施形態と同様であり、読み出しの際、全てのブロックにおけるＤＱパッドに対するデータの出力タイミングを同様とすることができ、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。

＜第３の実施形態＞
以下、本発明の第３の実施形態による半導体記憶装置を図面を参照して説明する。図８は同実施形態の構成例を示すブロック図である。
この図において、本発明の一例として、５１２Ｍbitで×６４（６４個のＤＱパッド）のＤＤＲの構成にて説明を行う。
また、各バンクＡ，Ｂ，Ｃ，Ｄは１６個のセルアレイ領域に分割され、各バンクの配列方向にて直列に並ぶ、各バンクの１つのセルアレイ領域を組合せたブロックを構成している。例えば、図１０の破線で囲まれた範囲が、バンクの配列方向に配列する、それぞれのバンク異なるメモリセル領域がブロック１００として定義され、同様に、他のメモリセル領域の組合せにて、ブロック１０１〜１１５が形成されている。
すなわち、各ブロックは、図１０のように上下方向にバンクを重ねて構成した場合、上下方向にて配列する異なるバンク各々の１つのセルアレイ領域が組み合わされて構成されている。

また、各ブロックは近傍に４のＤＱパッドが配置されており、このＤＱパッドに対応して、読み出しの際にＤＱパッドからデータを出力する出力回路と、書込の際にＤＱパッドからデータを入力する入力回路とを有している。
また各ブロックは、第１の実施形態と同様に、セルアレイ領域毎に、これらＤＱパッドに対応して、読み出しの際にビット線からの読み出しデータを増幅するデータアンプＤＡＭＰと、ビット線に書き込むデータを増幅するライトアンプＷＡＭＰとを有している。

このＤＱパッドは、半導体記憶装置のチップの外周部、すなわちメモリセルアレイの外側において、対応するブロックの近傍における上部及び下部に配置されている。
例えば、図１０の点線で囲まれたブロック１００は、ＤＱパッドＤＱ００，ＤＱ０１が下部領域に、また上部領域にＤＱ３２，ＤＱ３３からなるブロックパッド群を有している。また、ブロック１０１は、ＤＱパッドＤＱ０２，ＤＱ０３が下部領域に、また上部領域にＤＱ３４，ＤＱ３５からなるブロックパッド群を有している。また、ブロック１０２は、ＤＱパッドＤＱ０４，ＤＱ０５が下部領域に、また上部領域にＤＱ３６，ＤＱ３７からなるブロックパッド群を有している。また、ブロック１０３は、ＤＱパッドＤＱ０６，ＤＱ０７が下部領域に、また上部領域にＤＱ３８，ＤＱ３９からなるブロックパッド群を有している。

また、ブロック１０４は、ＤＱパッドＤＱ０８，ＤＱ０９が下部領域に、また上部領域にＤＱ４０，ＤＱ４１からなるブロックパッド群を有している。また、ブロック１０５は、ＤＱパッドＤＱ１０，ＤＱ１１が下部領域に、また上部領域にＤＱ４２，ＤＱ４３からなるブロックパッド群を有している。また、ブロック１０６は、ＤＱパッドＤＱ１２，ＤＱ１３が下部領域に、また上部領域にＤＱ４４，ＤＱ４５からなるブロックパッド群を有している。また、ブロック１０７は、ＤＱパッドＤＱ１４，ＤＱ１５が下部領域に、また上部領域にＤＱ４６，ＤＱ４７からなるブロックパッド群を有している。

また、ブロック１０８は、ＤＱパッドＤＱ１６，ＤＱ１７が下部領域に、また上部領域にＤＱ４８，ＤＱ４９からなるブロックパッド群を有している。また、ブロック１０９は、ＤＱパッドＤＱ１８，ＤＱ１９が下部領域に、また上部領域にＤＱ５０，ＤＱ５１からなるブロックパッド群を有している。また、ブロック１１０は、ＤＱパッドＤＱ２０，ＤＱ２１が下部領域に、また上部領域にＤＱ５２，ＤＱ５３からなるブロックパッド群を有している。また、ブロック１１１は、ＤＱパッドＤＱ２２，ＤＱ２３が下部領域に、また上部領域にＤＱ５４，ＤＱ５５からなるブロックパッド群を有している。

また、ブロック１１２は、ＤＱパッドＤＱ２４，ＤＱ２５が下部領域に、また上部領域にＤＱ５６，ＤＱ５７からなるブロックパッド群を有している。また、ブロック１１３は、ＤＱパッドＤＱ２６，ＤＱ２７が下部領域に、また上部領域にＤＱ５８，ＤＱ５９からなるブロックパッド群を有している。また、ブロック１１４は、ＤＱパッドＤＱ２８，ＤＱ２９が下部領域に、また上部領域にＤＱ６０，ＤＱ６１からなるブロックパッド群を有している。また、ブロック１１５は、ＤＱパッドＤＱ３０，ＤＱ３１が下部領域に、また上部領域にＤＱ６２，ＤＱ６３からなるブロックパッド群を有している。

また、データアンプＤＡＭＰ、ライトアンプＷＡＭＰ、入力回路及び出力回路は、各ブロックの中央部、すなわちバンクの配列方向に対して、配列方向に並んだ中央部にて対向するブロックの間に配置されている。
これにより、上下方向に配列したブロックにおいて、最上部のブロックにおけるメモリセル領域のメモリセルと、各アンプと入力回路及び出力回路との第１の距離と、下部のブロックにおけるメモリセル領域のメモリセルと各アンプと入力回路及び出力回路との第２の距離とは同一となり、ＤＯＵＴ線及びＩＯ線の配線長を各ブロック間にて揃えて配線することができる。
したがって、本実施形態において、各ＤＱパッドからデータの入力及び出力するアクセス時間を同一とすることができ、すなわち、従来例のようにばらついたアクセス時間において最遅延のＤＱパッドのアクセス時間が半導体記憶装置のアクセス時間とならないため、アクセス時間を高速化することができる。

第１の実施形態と同様に、全てのブロックのライトアンプＷＡＭＰ及び出力回路に対して、駆動コマンドやクロックを供給するため、図１１に示す制御部２００と、バッファ３０１及び３０２と、バッファ５０１〜５０５の構成は、第１の実施形態と同様であり、各ブロックのライトアンプＷＡＭＰ及び出力回路に対して、同様のタイミングにて駆動コマンドやクロックを供給することができるため、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。
すなわち、バッファ３０１に伝達された駆動コマンドやクロックを、一端バッファ５０１及び５０２に対して伝達させ、このバッファ５０１及び５０２が近傍のブロックのライトアンプＷＡＭＰ及び出力回路に対して、同様のタイミングにて、駆動コマンドやクロックを伝達する。

さらに、図１２に示す制御部２００と、アドレス制御回路４０１，４０２と、バッファ３０３から３０６と、バッファ３０７Ａ及び３０７Ｂと、バッファ３０８Ａ及び３０８Ｂと、バッファ６０１Ａ，６０１Ｃ，６０２Ａ，６０２Ｃ，６０３Ａ，６０３Ｃ，６０４Ａ，６０４Ｃの構成も、第１の実施形態と同様であり、読み出しの際、全てのブロックにおけるＤＱパッドに対するデータの出力タイミングを同様とすることができ、ＤＱパッドと各メモリセルとのデータ経路長を、全ＤＱパッドにて同一としたことと合わせて、データのアクセス時間を全ＤＱパッドにて同様とすることができる。

本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。 図１の実線で囲んだブロック１００の詳細な構成例を示すブロック図である。 図１の実施形態における最上位配線層にて形成されたＩＯ線及びＤＯＵＴ線を示す概念図である。 図１のブロックにおけるビット線とＩＯ線との接続関係を示すブロック図である。 第１の実施形態におけるライトアンプＷＡＭＰに対する駆動コマンド及び出力回路に対するクロックを、各ブロックに対して同様のタイミングにて伝達させる構成を説明する概念図である。 第１の実施形態におけるデータアンプＤＡＭＰに対する駆動コマンドを、各ブロックに対して同様のタイミングにて伝達させる構成を説明する概念図である。 図６におけるアドレス制御回路４０１及び４０２の構成を示すブロック図である。 本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。 図８のブロックにおけるビット線とＩＯ線との接続関係を示すブロック図である。 本発明の第３の実施形態による半導体記憶装置の構成例を示すブロック図である。 第３の実施形態におけるライトアンプＷＡＭＰに対する駆動コマンド及び出力回路に対するクロックを、各ブロックに対して同様のタイミングにて伝達させる構成を説明する概念図である。 第３の実施形態におけるデータアンプＤＡＭＰに対する駆動コマンドを、各ブロックに対して同様のタイミングにて伝達させる構成を説明する概念図である。 従来例におけるパッド配置を示す概念図である。

符号の説明

１００、１０１，１０２，１０３，１０４，１０５，１０６，１０７…ブロック
１０８、１０９，１１０，１１１，１１２，１１３，１１４，１１５…ブロック
２００…制御部
３０１，３０２，３０３，３０４，３０５，３０６…バッファ
４０１，４０２…アドレス制御回路
５０１，５０２，５０３，５０４…バッファ

Claims (10)

1. 複数のメモリセルからなるメモリセルアレイを有し、
   前記メモリセルに対して書き込み及び読み出しするデータを入出力する複数のデータ入出力用パッド単位に、前記メモリセルアレイを等分に分割したブロックから構成されていることを特徴とする半導体記憶装置。
2. 前記データ入出力用パッドが、前記メモリセルに対する書き込み及び読み出しのテスト時において、前記メモリセルアレイにおける複数のビット線対からなる組と、該組に隣接する他の組との間でデータパターンの組合せを行うため、前記組と他の組とにおけるビット線対の数として設定されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルアレイが複数のバンクに分割されて構成される半導体装置であり、
   前記バンクが複数に分割されたメモリセル領域と、
   各バンクの前記メモリセル領域から形成されるブロックと、
   該ブロックにおけるメモリセル領域に対するデータの入出力に対応して設けられた所定数のデータ入出力用パッドと
   を有し、
   前記入出力用パッドが対応するブロックの近傍に配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記バンクが長尺上に形成され、長尺方向に対して垂直方向に配列されており、
   前記各ブロックが、垂直方向に配列する各バンクのメモリセル領域により構成されていることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記ブロックが有するメモリセル領域は、近傍に配置された前記データ入出力用パッドにて入出力するデータが記憶されるアドレス構成となっていることを特徴とする請求項３または請求項４に記載の半導体記憶装置。
6. 前記各ブロックの周辺部には、少なくとも、
   前記メモリに対して読み出し及び書き込みを行うデータを前記データ入出力用パッドとの間にて授受するデータ入出回路と、
   前記メモリに対してデータを書き込むためのライトアンプと、
   前記メモリから読み出したデータを増幅するためのデータアンプと
   を有し、
   前記メモリセルアレイの領域には、少なくとも、
   前記メモリセルと、
   前記メモリセルから前記ビット線に読み出したデータを増幅するセンスアンプと、
   該センスアンプから前記データアンプにデータを読み出すＹスイッチと
   を有することを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
7. チップの中央部近傍に配置された制御部の生成したデータアンプを駆動する駆動コマンドを、前記各ブロックに対して同様のタイミングにて伝達させる伝達経路を、ビット線からデータアンプにデータが伝達される経路と同様の経路長として構成したことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記両側それぞれの領域の中央近傍に配置され、チップの中央近傍に配置された制御部がチップの両側に出力する制御信号を、各ブロックに伝達するバッファをさらに有することを特徴とする請求項３から請求項７のいずれかに記載の半導体記憶装置。
9. 前記制御部から各ブロックの前記データアンプを含む回路へ制御信号を出力するバッファまでの距離を、チップ中心からチップの両側に対して同一の長さにて接続し、かつバッファから前記各回路までの接続もバッファを中心として左右にて同一長であることを特徴とする請求項８に記載の半導体記憶装置。
10. メモリセルアレイにおけるセンスアンプとライトアンプ及びデータアンプとを接続するＩ／Ｏ線、またデータアンプと前記データ入出力用パッドとを接続するデータ線とを最上層の配線層にて形成することを特徴とする請求項６から請求項９のいずれかに記載の半導体記憶装置。

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