JP2009004762A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高いオフ耐圧を維持したままオン抵抗を低くし、同時にＥＳＤサージに対する耐性を高める。
【解決手段】拡散速度の違う同一型の不純物で形成された２つの埋込領域３３０および３３２により構成された不純物埋込層３０６が存在し、拡散速度の遅い不純物で形成された埋込領域３３０はトランジスタ形成領域の全面に、拡散速度の速い不純物で形成された埋込領域３３２は、電界局所集中領域となる素子分離絶縁膜３１２の内端直下より内側に設けられる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、高耐圧ＭＯＳトランジスタを車載用途に適用する試みがなされている。このような用途においては、低消費電力を実現するために、１００Ｖクラスの高いオフ耐圧を維持したままオン抵抗を低くするのはもちろんのこと、同時にＥＳＤサージに対する高い耐性も求められる。

図８に、高耐圧ＭＯＳトランジスタである従来のＶＤＭＯＳ（Vertical Double-diffused MOS）の構造を示す。
半導体装置２００（ＶＤＭＯＳ）は、ｐ型半導体基板２０４、ｎ^＋不純物埋込層２０６、ｎ^＋シンカー２０８、ｎ⁻ドリフト領域２１０、素子分離絶縁膜２１２、ドリフト領域２１０中に形成されたｐボディ領域２１４およびｐウェル領域２１８、ｐボディ領域２１４中に形成されたｎ^＋ソース領域２１６、シンカー２０８中に形成されたｎ^＋ドレイン引出領域２２０、ゲート絶縁膜２２４、およびゲート電極２２２を含む。

ドリフト領域２１０は、半導体装置２００の高耐圧を確保するために不純物濃度が低く構成される。一方、不純物埋込層２０６、シンカー２０８、およびドレイン引出領域２２０は、オン抵抗を下げるためにドリフト領域２１０よりも不純物濃度が高く構成される。シンカー２０８およびドレイン引出領域２２０は、ドレイン領域として機能する。このような構成において、図中、矢印で示したように、ソース領域２１６とドレイン引出領域２２０との間の電流は、不純物埋込層２０６およびシンカー２０８を介して流れる。

このような構成のトランジスタの特性は、一般に、耐圧およびオン抵抗で表される。耐圧が高いほど、またオン抵抗が低いほど特性が良いとされる。しかし、両者はトレードオフの関係にあり、通常、一方の特性を上げれば他方の特性が低下してしまうという問題があった。

特許文献１（特開２００３−３０３９６４号公報）には、オン抵抗を低くするとともに、耐圧の維持を図ることを目的とした技術が記載されている。図９に示すように、特許文献１には、基板２２表面に、第１および第２のエピタキシャル層（２３および２４）を形成し、基板２２と第１のエピタキシャル層２３との間に濃度の濃い第１の埋め込み層３１、第１のエピタキシャル層２３と第２のエピタキシャル層２４との間に第１の埋め込み層３１よりも濃度の薄い第２の埋め込み層３３をそれぞれ形成した構成が記載されている。

特許文献２（特開２００３−３４７５４６号公報）には、図１０に示すように、本体領域１２６（図８のボディ領域２１４に該当）を囲むとともに、電界が集中する最外角の本体領域の屈曲部分１６０を含まないように形成されたウェル１１０が形成された構成が記載されている。これにより、耐圧を維持したまま、オン抵抗の低減を図ろうとしている。
特開２００３−３０３９６４号公報 特開２００３−３４７５４６号公報

ところで、電界の局所集中は、図８に示すように、ゲート−ドレイン間分離酸化膜である素子分離絶縁膜２１２の内端（ゲート側バーズビーク部：図中破線で囲ったＡ）で生じやすい。そのため、この箇所でブレークダウンが生じやすい。このように基板表面でブレークダウンが生じると、ＥＳＤ耐性が低下したり、ホットキャリア特性が低下するという課題があった。

特許文献１に記載の構成では、図９に示すように、第２の埋め込み層３３が、ＬＯＣＯＳエッジ部直下まで延在して形成されているため、依然としてこの箇所に電界が集中しやすく、基板表面でブレークダウンが生じやすいという問題が解決されていない。これにより、ＥＳＤサージに対する耐性を確保できないという問題がある。また、図９に示すように、第２のエピタキシャル層２４よりも不純物濃度が高い第２の埋め込み層３３が拡散領域３６、３７、３８（図８のボディ領域２１４に該当）と接している。そのため、オン抵抗を低下するために第２の埋め込み層３３の不純物濃度を高くすると耐圧も低くなってしまい、オン抵抗を大幅に低下することもできない。

特許文献２に記載の構成でも、図１０に示すように、ドリフト領域１０６よりも不純物濃度の高いウェル１１０が本体領域（図８のボディ領域２１４に該当）と接している。そのため、オン抵抗を低下するためにウェル１１０の不純物濃度を高くすると耐圧も低くなってしまい、オン抵抗を大幅に低下することもできない。さらに、図１０に示すように、ウェル１１０と埋没層１０４とが接続して形成されておらず、間にドリフト領域１０６が介在している。そのため、オン抵抗の低減効果が低いという課題もある。このような構成では、たとえば車載用途で必要な１００Ｖクラスの耐圧を確保することは困難である。

本発明によれば、
第２導電型のドリフト領域と、当該ドリフト領域内に形成され、それぞれ第２導電型のソース領域を含む複数の第１導電型のボディ領域と、前記ドリフト領域の外周を囲み、前記ドリフト領域よりも不純物濃度の高い第２導電型のドレイン引出領域と、が表面に形成された半導体層と、当該半導体層上で前記ドリフト領域の外周を取り囲むように設けられ、前記ドリフト領域と前記ドレイン引出領域とを分離する分離絶縁膜と、により構成されたＶＤＭＯＳトランジスタを含む半導体装置を製造する方法であって、
半導体基板を準備し、当該半導体基板の前記ドリフト領域および前記ドレイン引出領域が形成される領域全面である第１の領域に第２導電型の第１の不純物を注入する第１の不純物注入工程と、
前記半導体基板の前記分離絶縁膜の内端からさらに内側の方向に所定幅隔てた内部領域である前記第１の領域よりも内側の狭い第２の領域に、第２導電型の不純物であって前記第１の不純物よりも拡散速度の速い第２の不純物を注入する第２の不純物注入工程と、
前記半導体基板上に、エピタキシャル層を形成して前記半導体基板および前記エピタキシャル層により構成された前記半導体層を形成するとともに、同時に、前記第１の不純物注入工程および前記第２の不純物注入工程で注入した前記第１および第２の不純物を拡散させて、前記半導体層中に前記ドリフト領域よりも不純物濃度が高くなる第２導電型の埋込層を、当該埋込層と前記ボディ領域との間に前記ドリフト領域が介在するように形成する工程と、
を含み、前記第２導電型の埋込層がドレイン領域を形成する半導体装置の製造方法が提供される。

本発明によれば、
半導体層と、
当該半導体層表面に形成された第２導電型のドリフト領域と、
当該ドリフト領域内に形成され、それぞれ第２導電型のソース領域を含む複数の第１導電型のボディ領域と、
前記半導体層表面において、前記ドリフト領域の外周を囲み、前記ドリフト領域よりも不純物濃度の高い第２導電型のドレイン引出領域と、
半導体層上で前記ドリフト領域の外周を取り囲むように設けられ、前記ドリフト領域と前記ドレイン引出領域とを分離する分離絶縁膜と、
前記半導体層上において、前記ボディ領域上に形成され、前記ソース領域上で開口したゲート電極と、
前記半導体層中において、前記ドリフト領域および前記ドレイン引出領域下方全面に形成され、ドレイン領域を構成する、前記ドリフト領域よりも不純物濃度の高い第２導電型の埋込層と、
により構成されたＶＤＭＯＳトランジスタを含み、
前記埋込層は、前記ドリフト領域および前記ドレイン引出領域下方全面に形成された第１の埋込領域と、前記分離絶縁膜の内端からさらに内側に所定幅隔てた領域に選択的に配置され前記第１の埋込領域上に当該第１の埋込領域と連続して形成された第２の埋込領域とを含み、前記全面にわたって前記ボディ領域との間に前記ドリフト領域が介在するように形成された半導体装置が提供される。

上記半導体装置の製造方法により、上記のように第１の埋込領域および第２の埋込領域を含む埋込層を含む半導体装置を得ることができる。本発明の半導体装置によれば、第２の埋込領域は、電界の集中しやすいゲート−ドレイン引き出し間分離酸化膜である素子分離絶縁膜の直下には設けられず、この領域では埋込層が半導体層表面から深い位置のみに設けられる。ドリフト領域よりも不純物濃度が高い埋込領域を設けることにより、その箇所では耐圧が低下することになる。本発明の構成のように、内側領域に選択的に半導体層表面から浅い位置から埋込層を設けることにより、この部分の耐圧を、素子分離絶縁膜の直下の領域の耐圧よりも低くすることができる。これにより、素子分離絶縁膜の直下における電界の集中を防ぐことができる。そのため、半導体層表面でブレークダウンが生じるのを防ぐことができ、後述するように、半導体層表面からかなり深い位置の広い範囲でブレークダウンを生じさせることが可能となるため、ＥＳＤ耐性およびホットキャリア特性を向上することができる。

また、主な電流経路となる内側領域の埋込層が浅い位置から形成されるので、オン抵抗を効果的に低下することもできる。さらに、ボディ領域と埋込領域との間には、不純物濃度の低いドリフト領域が介在しているため、オフ耐性を高く維持することができる。これにより、１００Ｖクラスの高耐圧を維持しつつ、オン抵抗を下げ、同時にＥＳＤサージに対する高い耐性を確保することができる。

なお、引用文献１に記載の技術では、第２の埋め込み層３３を形成するために、複数回のエピタキシャル成長を行っているため、製造コストが高くなるという問題もある。しかし、本発明の半導体装置の製造方法によれば、拡散速度の違う不純物を用いて埋込層を形成するので、エピタキシャル成長を複数回行う必要がなく、製造手順を簡略化できるとともにコストを抑えることができる。なお、第１の不純物注入工程および第２の不純物注入工程の順序はとくに制限されず、いずれを先に行ってもよい。

本発明によれば、拡散速度の違う同一型の不純物で形成された２つの埋込領域により構成された埋込層が存在し、拡散速度の遅い不純物で形成された埋込領域はトランジスタ形成領域の全面に、拡散速度の速い不純物で形成された埋込領域は、電界局所集中領域となるゲート−ドレイン引き出し間分離酸化膜領域より内側に設けられた半導体装置が提供される。このように、拡散速度の速い不純物を用いて、電界局所集中の起こる周辺部を避けて内部のみに半導体層表面から浅い位置に埋込領域を形成することにより、ゲート−ドレイン引き出し間分離酸化膜領域の電界局所集中を抑制して、内側の埋込領域部分でブレークダウンを生じさせるようにすることができ、高耐圧を維持したまま、オン抵抗が低く、ＥＳＤサージに強いＭＯＳトランジスタを形成できる。

本発明によれば、高いオフ耐圧を維持したままオン抵抗を低くし、同時にＥＳＤサージに対する耐性を高めることができる。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

本実施の形態において、半導体装置は、高耐圧ＭＯＳトランジスタであるＶＤＭＯＳ（Vertical Double-diffused MOS）である。以下の実施の形態において、第１導電型がＰ型、第２導電型がＮ型である場合を例として説明する。

図１および図２は、本実施の形態における半導体装置の構成を示す図である。図２は半導体装置３００（ＶＤＭＯＳトランジスタ）の上面図、図１は、図２のＡ−Ａ’断面図である。

半導体装置３００は、第１導電型（ｐ）の半導体基板３０４および半導体基板３０４上に形成された第２導電型（ｎ−）のエピタキシャル層３０５により構成された半導体層３０７を含む。半導体装置３００は、さらに、半導体層３０７表面に形成され、それぞれ第２導電型（ｎ＋）のソース領域３１６を含む複数の第１導電型（ｐ）のボディ領域３１４（ボディ領域）と、半導体層３０７表面において、複数のボディ領域３１４周囲に形成された第２導電型（ｎ−）のドリフト領域３１０（ドリフト領域）と、半導体層３０７表面において、ドリフト領域３１０の外周を囲み、ドリフト領域３１０よりも不純物濃度の高い第２導電型（ｎ＋）のシンカー（第２導電型のドレイン引出領域）３０８およびドレイン引出領域３２０（第２導電型のドレイン引出領域）と、半導体層３０７上でドリフト領域３１０の外周を取り囲むように設けられ、ドリフト領域３１０とドレイン引出領域３２０とを分離する素子分離絶縁膜３１２（分離絶縁膜）と、を含む。

半導体装置３００は、さらに、半導体層３０７表面において素子分離絶縁膜３１２の内端下方に設けられた第２導電型（ｐ）のウェル領域３１８と、ボディ領域３１４中に設けられ、ソース領域３１６を分離する第１導電型（ｐ^＋）の分離領域３１７と、一部が素子分離絶縁膜３１２上に形成されるとともに、ボディ領域３１４上にゲート絶縁膜３２４を介して形成され、ソース領域３１６上で開口したゲート電極３２２と、を含む。なお、本実施の形態において、ソース領域３１６とボディ領域３１４とは、接続して設けられている。このようにソース領域３１６とボディ領域３１４とをショートさせることにより、寄生バイポーラの動作を防ぐことができる。

半導体装置３００は、さらに、半導体基板３０４とエピタキシャル層３０５との間に形成され、ドリフト領域３１０よりも不純物濃度の高い第２導電型（ｎ＋）の不純物埋込層３０６を含む。不純物埋込層３０６は、第１の不純物埋込領域３３０および第２の不純物埋込領域３３２を含む。不純物埋込層３０６は、ドレイン領域を構成する。第１の不純物埋込領域３３０は、ドリフト領域３１０およびシンカー３０８下方全面に形成され、シンカー３０８に接続して設けられる。第２の不純物埋込領域３３２は、素子分離絶縁膜３１２の内端からさらに内側の方向に所定幅Ｄ１隔てた内部領域に、第１の不純物埋込領域３３０の上下に第１の不純物埋込領域３３０と連続して形成される。ここで、不純物埋込層３０６は、全面にわたってボディ領域３１４とは接することなく、不純物埋込層３０６とボディ領域３１４との間にドリフト領域３１０が介在するように形成される。

本実施の形態において、第２の不純物埋込領域３３２は、ドリフト領域３１０よりも不純物濃度が高く、かつ第１の不純物埋込領域３３０よりも不純物濃度が低く構成される。Ｐ型のボディ領域３１４に近い位置の第２の不純物埋込領域３３２の不純物濃度を第１の不純物埋込領域３３０より低くすることにより、耐圧の低下を抑えることができる。本実施の形態において、素子分離絶縁膜３１２の内端下方の領域より第２の不純物埋込領域３３２が形成された領域の耐圧を下げることにより、素子分離絶縁膜３１２近傍でブレークダウンが生じるのを抑制するようにしている。第２の不純物埋込領域３３２の不純物濃度は、このような目的を達成できるようにするとともに、半導体装置３００の耐圧を所望の値に保てるように適宜設定することが好ましい。

第１の不純物埋込領域３３０および第２の不純物埋込領域３３２は、それぞれ第１の不純物および当該第１の不純物とは異なる第２の不純物を第２導電型の不純物の主成分として含むことができる。第２の不純物は、第１の不純物よりも拡散速度の速いものとすることができる。Ｎ型不純物であるＳｂ（アンチモン）、Ａｓ（ヒ素）、Ｐ（リン）の拡散速度は、Ｐ＞Ａｓ＞Ｓｂである。第１の不純物と第２の不純物との組合せは、この順に、ＡｓとＰ、ＳｂとＰ、またはＳｂとＡｓのいずれかとすることができる。

ドリフト領域３１０は、半導体装置３００の高耐圧を確保するために不純物濃度が低く構成される。一方、不純物埋込層３０６、シンカー３０８、およびドレイン引出領域３２０は、オン抵抗を下げるためにドリフト領域３１０よりも不純物濃度が高く構成される。図中、矢印で示したように、ソース領域３１６とドレイン引出領域３２０との間の電流は、不純物埋込層３０６およびシンカー３０８を介して流れる。本実施の形態において、不純物埋込層３０６には、第２の不純物埋込領域３３２が含まれるので、オン抵抗をより低下させることができる。なお、図１において、ゲート電極３２２が４つ、ソース３１６が３つ、ドレイン引出領域３２０が２つ描かれているが、上記の４つあるゲート電極３２２と、上記の３つあるソース３１６と、上記の２つあるドレイン引出領域３２０が、それぞれ共通に接続されて、全体が１つのトランジスタとして機能する構成になっている。

次に、本実施の形態における半導体装置３００の製造手順を説明する。図３から図５は、本実施の形態における半導体装置３００の製造手順を示す工程断面図である。以下は、第１の不純物がＡｓ、第２の不純物がＰである場合を例として説明する。

まず、Ｐ型の半導体基板３０４上に、第１の領域を開口した第１の保護膜３４０を形成し、第１の保護膜３４０をマスクとして、半導体基板３０４にＡｓを注入して第１の不純物注入領域３３０ａを形成する（図３（ａ））。第１の領域は、ドリフト領域３１０およびシンカー３０８が形成される領域全面とすることができる。ここで、Ａｓの注入条件は、たとえば５０〜１００ｋｅＶ、５×１０^−１３〜５×１０^−１５（５ｅ１３〜５ｅ１５）ｃｍ^−２とすることができる。第１の保護膜３４０は、たとえばシリコン酸化膜とすることができる。

つづいて、半導体基板３０４上に、第１の領域よりも内側の狭い第２の領域を開口した第２の保護膜３４２を形成し、第２の保護膜３４２をマスクとして、半導体基板３０４にＡｓよりも拡散速度の速いＰを注入して第２の不純物注入領域３３２ａを形成する（図３（ｂ））。第２の領域は、後ほど形成される素子分離絶縁膜３１２の内端からさらに内側の方向に所定幅Ｄ_２（Ｄ_２＞Ｄ_１）隔てた内部領域とすることができる。所定幅Ｄ_２は、後に不純物が横方向に拡散した場合に、図１に示した所定幅Ｄ_１が数μｍ程度となるように決定することができる。ここで、Ｐの注入条件は、たとえば、５０〜１００ｋｅＶ、５×１０^１３〜５×１０^１５（５ｅ１３〜５ｅ１５）ｃｍ^−２とすることができる。この後、第２の保護膜３４２を除去する。

第２の保護膜３４２は、たとえばシリコン酸化膜とすることができる。この場合、図３（ａ）に示した工程でＡｓを注入した後、第１の保護膜３４０を除去し、再度半導体基板３０４上にシリコン酸化膜を形成し、これをパターニングすることにより第２の保護膜３４２を形成することができる。また、Ａｓを注入した後、第１の保護膜３４０上にレジスト膜を形成し、このレジスト膜をパターニングすることにより、第２の保護膜３４２を形成してもよい。さらに、以上では、Ａｓを注入する工程の後にＰを注入する処理を行っているが、この工程は逆にしてもよい。すなわち、半導体基板３０４上にたとえばシリコン酸化膜により構成された第２の保護膜３４２を形成してＰを注入した後、第２の保護膜３４２上に所定パターンのレジスト膜を形成して、そのレジスト膜をマスクとして第２の保護膜３４２を選択的に除去することにより第１の保護膜３４０を形成してもよい。

つづいて、約１１００℃程度の熱を加え、半導体基板３０４上にＮ型のエピタキシャル層３０５（たとえば膜厚５〜１０μｍ）を形成する。ここで、エピタキシャル層３０５中のＮ型不純物イオンの濃度は、たとえば１×１０^１５〜１×１０^１６（１ｅ１５〜１ｅ１６）ｃｍ^−２とすることができる。これにより、半導体層３０７が形成される（図４（ａ））。

このときにかかる熱により、このエピタキシャル層３０５の成長と同時に、第１の不純物注入領域３３０ａ中のＡｓおよび第２の不純物注入領域３３２ａ中のＰがそれぞれ拡散する。ここで、Ｐの方がＡｓよりも拡散速度が速いため、Ｐを不純物の主成分として構成される第２の不純物埋込領域３３２は、Ａｓを不純物の主成分として構成される第１の不純物埋込領域３３０よりも、積層方向において、幅が広く形成される。すなわち、第１の不純物埋込領域３３０の上下に第２の不純物埋込領域３３２が広がって形成された構成となる。

次いで、半導体層３０７の表面に素子分離絶縁膜３１２（ＬＯＣＯＳ）を選択的に形成する。その後、所定パターンのマスクを用いて、Ｎ型の不純物を注入してシンカー３０８を形成する（図４（ｂ））。シンカー３０８は、Ｐを注入することにより形成することができ、Ｐの注入条件は、上述した第２の不純物注入領域３３２ａ形成時と同様とすることができる。この後、１０００℃を超える熱処理を約１〜３時間程度行い、不純物を拡散させて、シンカー３０８と第１の不純物埋込領域３３０とを接続させる。以上の処理により、不純物埋込層３０６の形状がほぼ決定される。

つづいて、所定パターンのマスクを用いて、半導体層３０７表面にＰ型の不純物を注入して、ボディ領域３１４およびウェル領域３１８を形成する（図５（ａ））。上述したように、電界の局所集中は、素子分離絶縁膜３１２の内端側のバーズビーク付近で生じやすい。素子分離絶縁膜３１２の内端部にウェル領域３１８を形成することにより、この部分の電界緩和を行うことができる。

次いで、所定パターンのマスクを用いて、ボディ領域３１４中にソース領域３１６および分離領域３１７をそれぞれ形成する。その後、半導体層３０７上に、ゲート絶縁膜３２４を形成した後、ゲート電極となる導電膜を形成し、所定形状にパターニングして、ゲート電極３２２を形成する（図５（ｂ））。これにより、図１に示したのと同様の構成の半導体装置３００が得られる。

本実施の形態において、図１に示すように、電界局所集中の起こるゲート−ドレイン間分離酸化膜である素子分離絶縁膜３１２の内端（ゲート側バーズビーク部）直下には、深い位置の第１の不純物埋込領域３３０のみが存在している。一方、内側領域には、第１の不純物埋込領域３３０に加えて、第１の不純物埋込領域３３０上の浅い位置に第２の不純物埋込領域３３２が形成されている。そのため、内側領域の耐圧を素子分離絶縁膜３１２の内端直下部分に比べて相対的に下げることができ、素子分離絶縁膜３１２の内端直下への電界局所集中を抑えることができる。そのため、ブレークダウンをボディ領域３１４と第２の不純物埋込領域３３２の間、すなわち、半導体層３０７表面からかなり深いところで起こさせることが可能となり、ＥＳＤサージに対する高い耐性を確保することができる。

さらに、第２の不純物埋込領域３３２とボディ領域３１４との間には、第２導電型の不純物濃度の低いドリフト領域３１０が介在しているため、オフ耐性を高く維持することができる。さらに、主な電流経路となる内側領域には、第１の不純物埋込領域３３０に加えて、第１の不純物埋込領域３３０上の浅い位置に第２の不純物埋込領域３３２が形成されているため、オン抵抗の低減効果も高めることができる。従って、高いオフ耐圧を維持したままオン抵抗を低くし、同時にＥＳＤサージに対する耐性を高めることができる。

本実施の形態における半導体装置３００の製造手順によれば、第１の不純物埋込領域３３０および第２の不純物埋込領域３３２を、拡散速度の異なる不純物の拡散速度の違いを利用して形成するため、一度のエピタキシャル成長で、不純物埋込層３０６を形成することができ、製造手順を簡略化することができ、コストを抑えることができる。

図６は、図１に示した本実施の形態における半導体装置３００と、図８に示した従来のＶＤＭＯＳトランジスタ２００とにおける電位分布状態を示す図である。ここでは、不純物イオンの分布、ブレークダウン時のインパクトイオン化発生レート分布、および電位分布を示す。図７は、図６に示したインパクトイオン化発生レート分布を詳細に示す図である。図７（ａ）は半導体装置３００の構成、図７（ｂ）はＶＤＭＯＳトランジスタ２００の構成をそれぞれ示す。

不純物イオンの分布図からわかるように、半導体装置３００においては、ドリフト領域３１０の深さが素子分離絶縁膜３１２直下の領域では中央部分よりも深く形成されている。またインパクトイオン化発生レート分布図から、右側に示したＶＤＭＯＳトランジスタ２００においては、素子分離絶縁膜２１２のゲート側の内端部分でインパクトイオン化が発生しており、その箇所でブレークダウンが生じていることがわかる。一方、左側に示した半導体装置３００においては、不純物埋込層３０６の第２の不純物埋込領域３３２部分でインパクトイオン化が発生しており、その箇所でブレークダウンが生じている。また、電位分布から、左側に示した半導体装置３００においては、内側領域において電位が密になっており、電界集中箇所が内側部分に移動していることがわかる。なお、ここでは、半導体装置３００のドリフト領域３１０およびＶＤＭＯＳトランジスタ２００のドリフト領域２１０の濃度が等しい条件としている。そのため、第２の不純物埋込領域３３２が形成された半導体装置３００において、ＶＤＭＯＳトランジスタ２００よりも若干耐圧が低下するが、半導体装置３００においても、１００Ｖクラスの耐性を維持できることが示された。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

以上の例では、半導体基板３０４上にＮ型のエピタキシャル層３０５を形成する例を示した。しかし、他の例として、半導体基板３０４上にＰ型のエピタキシャル層を形成し、後にＮ型不純物イオンをイオン注入することにより、ドリフト領域３１０を形成することもできる。

本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を示す上面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 図１に示した本実施の形態における半導体装置と、図８に示した従来の半導体装置とにおける電位分布状態を示す図である。 図６に示したインパクトイオン化発生レート分布を詳細に示す図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。

符号の説明

１０２ 基板
１０４ 埋没層
１０６ ドリフト領域
１０８ シンク層
１１０ ウェル
１１６ フィールド酸化膜
１１８ ゲート絶縁膜
１２０ ゲート電極
１２２ 開口部
１２６ 本体領域
１２６ａ 外側本体領域
１２６ｂ 内部の本体領域
１３０ ソース領域
１３２ ドレイン領域
１３６ バルク領域
１４５ チャネル領域
１４７ 過剰領域
１６０ 屈曲部分
２００ 半導体装置
２０４ 半導体基板
２０６ 不純物埋込層
２０８ シンカー
２１０ ドリフト領域
２１２ 素子分離絶縁膜
２１４ ボディ領域
２１６ ソース領域
２１８ ウェル領域
２２０ ドレイン引出領域
２２２ ゲート電極
２２４ ゲート絶縁膜
３００ 半導体装置
３０４ 半導体基板
３０５ エピタキシャル層
３０６ 不純物埋込層
３０７ 半導体層
３０８ シンカー
３１０ ドリフト領域
３１２ 素子分離絶縁膜
３１４ ボディ領域
３１６ ソース領域
３１７ 分離領域
３１８ ウェル領域
３２０ ドレイン引出領域
３２２ ゲート電極
３２４ ゲート絶縁膜
３３０ａ 第１の不純物注入領域
３３０ 第１の不純物埋込領域
３３２ａ 第２の不純物注入領域
３３２ 第２の不純物埋込領域
３４０ 第１の保護膜
３４２ 第２の保護膜

Claims (5)

1. 第２導電型のドリフト領域と、当該ドリフト領域内に形成され、それぞれ第２導電型のソース領域を含む複数の第１導電型のボディ領域と、前記ドリフト領域の外周を囲み、前記ドリフト領域よりも不純物濃度の高い第２導電型のドレイン引出領域と、が表面に形成された半導体層と、当該半導体層上で前記ドリフト領域の外周を取り囲むように設けられ、前記ドリフト領域と前記ドレイン引出領域とを分離する分離絶縁膜と、により構成されたＶＤＭＯＳトランジスタを含む半導体装置を製造する方法であって、
   半導体基板を準備し、当該半導体基板の前記ドリフト領域および前記ドレイン引出領域が形成される領域全面である第１の領域に第２導電型の第１の不純物を注入する第１の不純物注入工程と、
   前記半導体基板の前記分離絶縁膜の内端からさらに内側の方向に所定幅隔てた内部領域である前記第１の領域よりも内側の狭い第２の領域に、第２導電型の不純物であって前記第１の不純物よりも拡散速度の速い第２の不純物を注入する第２の不純物注入工程と、
   前記半導体基板上に、エピタキシャル層を形成して前記半導体基板および前記エピタキシャル層により構成された前記半導体層を形成するとともに、同時に、前記第１の不純物注入工程および前記第２の不純物注入工程で注入した前記第１および第２の不純物を拡散させて、前記半導体層中に前記ドリフト領域よりも不純物濃度が高くなる第２導電型の埋込層を、当該埋込層と前記ボディ領域との間に前記ドリフト領域が介在するように形成する工程と、
   を含み、前記第２導電型の埋込層がドレイン領域を形成する半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１の不純物と前記第２の不純物との組合せは、この順に、ＡｓとＰ、ＳｂとＰ、またはＳｂとＡｓのいずれかである半導体装置の製造方法。
3. 半導体層と、
   当該半導体層表面に形成された第２導電型のドリフト領域と、
   当該ドリフト領域内に形成され、それぞれ第２導電型のソース領域を含む複数の第１導電型のボディ領域と、
   前記半導体層表面において、前記ドリフト領域の外周を囲み、前記ドリフト領域よりも不純物濃度の高い第２導電型のドレイン引出領域と、
   半導体層上で前記ドリフト領域の外周を取り囲むように設けられ、前記ドリフト領域と前記ドレイン引出領域とを分離する分離絶縁膜と、
   前記半導体層上において、前記ボディ領域上に形成され、前記ソース領域上で開口したゲート電極と、
   前記半導体層中において、前記ドリフト領域および前記ドレイン引出領域下方全面に形成され、ドレイン領域を構成する、前記ドリフト領域よりも不純物濃度の高い第２導電型の埋込層と、
   により構成されたＶＤＭＯＳトランジスタを含み、
   前記埋込層は、前記ドリフト領域および前記ドレイン引出領域下方全面に形成された第１の埋込領域と、前記分離絶縁膜の内端からさらに内側に所定幅隔てた領域に選択的に配置され前記第１の埋込領域上に当該第１の埋込領域と連続して形成された第２の埋込領域とを含み、前記全面にわたって前記ボディ領域との間に前記ドリフト領域が介在するように形成された半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１の埋込領域および第２の埋込領域は、それぞれ第１の不純物および当該第１の不純物とは異なる第２の不純物を第２導電型の不純物の主成分として含み、前記第２の不純物は、前記第１の不純物よりも拡散速度が速い半導体装置。
5. 請求項３に記載の半導体装置において、
   前記第１の埋込領域および第２の埋込領域は、それぞれ第１の不純物および当該第１の不純物とは異なる第２の不純物を第２導電型の不純物の主成分として含み、前記第１の不純物と前記第２の不純物との組合せは、この順に、ＡｓとＰ、ＳｂとＰ、またはＳｂとＡｓのいずれかである半導体装置。

Images