JP2009004740A

JP2009004740A - ランドグリッド貫通低ｅｓｌ技術

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Publication number: JP2009004740A
Application number: JP2008103811A
Authority: JP
Inventors: Carl L Eggerding; エル．エッガーディングカール; Andrew P Ritter; ピー．リッターアンドリュー
Original assignee: AVX Corp
Current assignee: Kyocera AVX Components Corp
Priority date: 2007-04-13
Filing date: 2008-04-11
Publication date: 2009-01-08
Also published as: US8238116B2; US20080253059A1; CN101308727A; KR101557157B1; KR20080092891A

Abstract

【課題】信号及び電源フィルタリング技術に対して広い適用性を有するランドグリッド貫通コンデンサ設計を提供する装置及び方法を提供することを目的とする。
【解決手段】このようなコンデンサの設計は、信号レベル環境と電源レベル環境とを含むデカップリング利用において使用する特徴を備える。低等価直列インダクタンス（ＥＳＬ）は、デバイスを経る電源又は信号及びグランド電流経路において対向電流を伴う電流キャンセル技術により実現される。
【選択図】図５ａ

Description

本発明は、コンデンサに関する。特に、本発明は、垂直（垂直方向又は縦方向に向けられた（ｖｅｒｔｉｃａｌｌｙｏｒｉｅｎｔｅｄ））多層セラミックコンデンサ構造に関し、かかる垂直多層セラミックコンデンサは、信号及び電源フィルタリング技術に対して広い適用性を有している。

本発明は、一般に、デカップリングコンデンサのための改良された部品設計に関し、かかる改良された部品設計は、一般に比較的低コスト及び低等価直列インダクタンス（ＥＳＬ）により特徴付けられるデバイスをもたらす。

電子回路用途においては、スイッチングスピードが増加し、且つパルス立ち上がり時間が減少するにつれて、インダクタンスを減少しなければいけないことが、システム性能を向上させるうえで深刻な制約となる。局所的なエネルギ源として動作するデカップリングコンデンサでさえも、容認できない電圧スパイク、すなわちＶ＝Ｌ（ｄｉ／ｄｔ）を生成し得る。よって、ｄｉ／ｄｔが非常に大きくなり得る高速回路においては、潜在的な電圧スパイクの大きさは、インダクタンスの値Ｌを低減することによってのみ低減され得る。

標準的な多層チップコンデンサと比較して、チップコンデンサの等価直列インダクタンス、すなわちＥＳＬを低減する幾つかの方法が存在する。さらに、パターン化された内部電極及び抵抗ペースト終端材料（ｒｅｓｉｓｔｉｖｅｐａｓｔｅｔｅｒｍｉｎａｔｉｏｎｍａｔｅｒｉａｌｓ）を用いて等価直列抵抗を取り扱う方法が存在する。１つの典型的な方法は、パターン化された内部電極を使用している。ＥＳＬを低減する第１の典型的な方法は、低インダクタンスチップコンデンサ（ＬＩＣＣ）設計に使用されるような逆配置終端（ｒｅｖｅｒｓｅｇｅｏｍｅｔｒｙｔｅｒｍｉｎａｔｉｏｎ）を備える。このようなＬＩＣＣにおいては、電極は、チップの短い方の面の代わりにチップの長い方の面において終端される。チップコンデンサの総インダクタンスは、チップコンデンサの幅に対する長さの比により、ある程度決定されるので、ＬＩＣＣ逆配置終端は、従来のＭＬＣチップから６倍程度のインダクタンスの減少をもたらす。

インターデジット式（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）コンデンサ（ＩＤＣ）は、コンデンサインダクタンスを低減する別の方法を含む。ＩＤＣは、メイン部と、コンデンサの周囲に形成された各端子に接続する複数のタブ部とを有する電極を備える。複数のこのような端子はデバイスの寄生インダクタンスを低減するのに役立ち得る。インターデジット式コンデンサの例が特許文献１に開示されている。

コンデンサインダクタンスを低減するのに利用される更に別の技術は、代替電流経路を設計して、コンデンサ電極の相互インダクタンス係数を最小化することを含む。ＡＶＸコーポレーション社により製造販売されているような低インダクタンスチップアレイ（ＬＩＣＡ）製品は、陽極板から流れる充電電流が隣接する陰極板に沿って逆向きに戻ってくるようにボールグリッドアレイ多層コンデンサを形成することにより、相互インダクタンスを最小化している。ＬＩＣＡ技術の利用は、電極の低アスペクト比、インダクタンスをキャンセルするような電極タブのアレンジメント、及びマウント面に対する電極の垂直形態により、低インダクタンス値を達成する。

インダクタンスを最小化するのに使用される逆電流経路を有する隣接する電極を含む更なる参考文献は特許文献２及び特許文献３である。このような参考文献の両方もまた、マウント面に対する電極の垂直形態を利用している。垂直位置に使用する電極を開示している更なる参考文献は特許文献４、特許文献５、及び特許文献６である。

容量性デバイスを部分的に備える集積回路パッケージにおいてインダクタンスを低減しようと意図された特徴を開示する公知の参考文献は特許文献７である。このような参考文献は、インダクタンスが、電流が流れなければならない回路基板の「ループエリア」又は電気的距離（すなわち、スパン）に関連していることを明らかにしている。特許文献７においては、このようなループエリアを最小化し、インダクタンスレベルを低減することが望ましい。拡張表面ランドが特許文献７においてもまた設けられており、かかる拡張表面ランドは、低減されたインダクタンス及び抵抗レベルを特徴とする、より確実な接続を生ずる大きな表面エリアを備える。

特許文献８も、デバイス端子の表面エリアを最大化することにより、デカップリングコンデンサのＥＳＬを低減する特徴を開示している。特許文献９は、電極同士の間に狭いギャップを生ずるように形成された終端拡張部を備えるコンデンサの実施形態を開示している。特許文献１０の末端電極は、コンデンサ本体の中心部の細い分割ラインを除く全てを被覆している。

部品のインダクタンスを低減する特徴を含むさらなる周知の参考文献は、特許文献１１及び特許文献１２である。かかる特許文献においては、導電性ビアが、多層コンデンサにおける上方電極に対して、概して低いインダクタンス接続を形成するために利用されている。

低インダクタンス多層電子デバイスの特定の形態を取り扱い得る更なる背景技術の参考文献は、特許文献１３、特許文献１４、及び特許文献１５である。

様々な形態及び別の特徴が、多層電子部品及び関連する製造方法の技術分野において公知であるが、本明細書において説明されるような問題の全てをほぼ取り扱う設計は１つも明らかにされていない。上述の米国特許及び米国特許出願公開の全ての開示は（特に本発明に関する開示は）、本願に全て組み込まれたものとする。

米国特許第６，２４３，２５３号明細書（ＤｕＰｒｅら）米国特許出願公開第２００５／００４７０５９号明細書（Ｔｏｇａｓｈｉら）米国特許第６，２９２，３５１号明細書（Ａｈｉｋｏら）米国特許第５，５１７，３８５号明細書（Ｇａｌｖａｇｎｉら）米国特許第４，８３１，４９４号明細書（Ａｒｎｏｌｄら）米国特許第６，８８５，５４４号明細書（Ｋｉｍら）米国特許第６，４８３，６９２号明細書（Ｆｉｇｕｅｒｏａら）米国特許第６，６６１，６４０号明細書（Ｔｏｇａｓｈｉ）米国特許第６，９１７，５１０号明細書（Ｐｒｙｍａｋ）米国特許第６，８２２，８４７号明細書（Ｄｅｖｏｅら）米国特許第６，７５７，１５２号明細書（Ｇａｌｖａｇｎｉら）米国特許第６，６０６，２３７号明細書（Ｎａｉｔｏら）米国特許第６，５７６，４９７号明細書（Ａｈｉｋｏら）米国特許第３，４４４，４３６号明細書（Ｃｏｄａ）米国特許出願公開第２００４／０１８４２０２号明細書（Ｔｏｇａｓｈｉら）

従来技術において見られ且つ本発明によって取り扱われる認識された特徴を考慮して、インダクタンスを低減する改良された装置及び方法は、開発した多層セラミックコンデンサからなる。

典型的な構造においては、垂直（垂直方向又は縦方向に向けられた）（ｖｅｒｔｉｃａｌｌｙｏｒｉｅｎｔｅｄ）コンデンサ構造が提供され、かかる垂直コンデンサ構造は、広い範囲のキャパシタンス値、信号レベル配線について効率的にフィルタリングする能力、及び電源レベル配線又は回路面のデカップリングを実現するようなサイズに形成され得る。

これらの簡単な形状の１つにおいては、垂直多層セラミックコンデンサ構造が提供され、かかる垂直多層セラミックコンデンサ構造は、電流キャンセル技術を用いることにより低等価直列インダクタンスを実現する。

このタイプのデバイスの別の肯定的な態様は、コンデンサが、回路基板上への分散配置を可能にする比較的小さなデバイスをもたらす本発明の技術に基づき形成されることである。

本発明の実施形態の態様によれば、デバイス内の電流キャンセルを最適化し、ＥＳＬを最小化する方法が提供される。

本発明の別の実施形態の態様によれば、デカップリング利用のための特徴を有するランドグリッド貫通コンデンサを提供する方法が開発された。

本発明の更なる実施形態の更なる態様によれば、ランドグリッドアレイ（ＬＧＡ）及び微細銅終端（ｆｉｎｅｃｏｐｐｅｒｔｅｒｍｉｎａｔｉｏｎ）（ＦＣＴ）技術に基づいた垂直デバイスを提供する装置及び付随する方法が開発された。

本発明の更なる実施形態の更に別の態様によれば、比較的高い静電容量値を伴うデバイスを提供する装置及び方法が開発された。

本発明の１つの典型的な実施形態は、多層電子部品に関し、かかる多層電子部品は、複数の第１の電極層及び複数の第２の電極層、並びに第１の導電終端層材料及び第２の導電終端層材料を備える。当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備えることが好ましい。上記複数の第２の電極層は、上記複数の第１の電極層と交互に積層され、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備えることが好ましい。上記第１の導電終端層材料が、上記第１の電極層の角の各対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続することが好ましく、一方、上記第２の導電終端層材料が、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体の上記２つの対向するエッジの上記部分を被覆し、上記複数の第２の電極層の各々の第２の導電層を電気的に接続する。上記第１の導電終端層材料及び上記第２の導電終端層材料が、これらの間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、電流ループエリアが、上記第１の導電終端層から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層まで形成され、かかる電流ループエリアは、関連した回路基板と協働し、電流キャンセル経路を形成して、上記部品の等価直列インダクタンスを低減することが好ましい。

上述の実施形態の特に別の形態においては、上記第１の導電終端層材料が、上記第１の電極層の角の上記各対を被覆する第１の導電終端層を備えることが好ましい。上述の実施形態のさらに別の形状においては、上記第２の導電層の各々が上記第２の誘電体層の上記２つの対向するエッジの少なくとも２つの部分に伸長し、上記第２の導電終端層材料が上記第２の誘電体層の上記２つの対向するエッジの上記少なくとも２つの部分を被覆する第２の導電終端層を備えることが好ましい。

回路基板構造（ｃｏｍｂｉｎａｔｉｏｎ）の本発明の別の典型的な例において、このような構造は、上記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、上記導電トレースの外側の対が上記多層電子部品の上記第１の導電終端層と同一の間隔を有するように形成され、上記導電トレースの内側の対が上記多層電子部品の上記第２の導電終端層と同一の間隔を有するように形成された少なくとも４つの導電トレースと、上記回路基板に形成され、セグメントに分けられた第１の導電面と、上記回路基板に形成され、セグメントに分けられた第２の導電面と、上記回路基板を経て形成され、上記第１の導電層の上記セグメントを上記第１の導電終端層に接続するように形成された導電ビアの第１の対と、上記回路基板を経て形成され、上記第２の導電層を上記第２の導電終端層に接続するように形成された導電ビアの第２の対とを更に組み合わせた、上記の本発明の典型的な多層電子部品の実施形態を含んでいてもよい。上記回路基板構造の典型的な実施形態においては、上記第１の導電層が電源経路又は信号経路の一方を備え、上記第２の導電層がグランド面を備えることが好ましい。

上記の典型的な実施形態においては、上記ギャップが縮小されるので、端子間隔を上記ギャップにおいて最小化し、上記部品の等価直列インダクタンスを低減するようにしてもよい。

本発明の典型的な多層電子部品の更に別の典型的な実施形態においては、上記第１の誘電体層及び第２の誘電体層の上記４つのエッジは、２つの対向する比較的長いエッジと、２つの対向する比較的短いエッジとを備えていてもよく、上記導電終端層材料は、上記比較的長いエッジの一方に少なくとも沿って形成されてもよく、よって、上記多層電子部品は上記比較的長いエッジの上記少なくとも一方に沿って基板にマウントするように形成されてもよい。このようなアレンジメントの更なる代替アレンジメントにおいては、上記導電終端層材料は、上記多層電子部品に別の電子部品をマウントする終端ランドが設けられるように、上記比較的長いエッジの他方にも少なくとも沿って形成されてもよい。

本発明の別の典型的な実施形態は、回路基板及び電子部品の組み合わせに関し、かかる回路基板及び電子部品の組み合わせは、信号レベル配線について効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する４端子多層ランドグリッド貫通垂直セラミックコンデンサからなる。このような典型的な組み合わせは、複数の第１の電極層であって、当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層と、上記複数の第１の電極層と交互に積層される複数の第２の電極層であって、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層と、上記第１の電極層の角の対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続する第１の導電終端層と、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体層の上記２つの対向するエッジの上記少なくとも２つの部分を被覆し、上記複数の第２の電極層の各々の上記第２の導電層を電気的に接続する第２の導電終端層と、上記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、上記導電トレースの外側の対が、上記多層電子部品の上記第１の導電終端層と同一の間隔を有し、第１の導電終端層と電気的に接続されるように形成され、上記導電トレースの内側の対が、上記多層電子部品の上記第２の導電終端層と同一の間隔を有し、第１の導電終端層と電気的に接続されるように形成された少なくとも４つの導電トレースと、上記回路基板に形成され、電源経路又は信号経路の一方を備える、セグメントに分けられた第１の導電面と、上記回路基板に形成され、グランド面を備える、セグメントに分けられた第２の導電面と、上記回路基板を経て形成され、上記第１の導電層の上記セグメントを上記第１の導電終端層に接続するように形成された導電ビアの第１の対と、上記回路基板を経て形成され、上記第２の導電層を上記第２の導電終端層に接続するように形成された導電ビアの第２の対とをさらに備えていてもよく、上記第１の導電終端層及び上記第２の導電終端層は、これらの間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、よって、電流ループエリアが、上記第１の導電終端層から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層まで形成され、かかる電流ループエリアは、上記導電トレース、上記導電ビアの対、及び上記導電面と協働し、電流キャンセル経路を形成して、上記部品の等価直列インダクタンスを低減する。

本発明の別の典型的な実施形態は、４端子多層ランドグリッド貫通垂直セラミックコンデンサに関し、かかる４端子多層ランドグリッド貫通垂直セラミックコンデンサコンデンサは、信号レベル配線について効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する。このような本発明の典型的な組み合わせは、複数の第１の電極層であって、当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層と、上記複数の第１の電極層と交互に積層される複数の第２の電極層であって、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層と、上記第１の電極層の角の対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続する第１の導電終端層と、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体の上記２つの対向するエッジの上記少なくとも２つの部分を被覆し、上記複数の第２の電極層の各々の上記第２の導電層を電気的に接続する第２の導電終端層とをさらに備えていてもよい。このような典型的な実施形態においては、上記第１の導電終端層及び上記第２の導電終端層は、これらの間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、よって、電流ループエリアが、上記第１の導電終端層から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層まで形成され、かかる電流ループエリアは、関連する回路基板と協働し、電流キャンセル経路を形成して、上記コンデンサの等価直列インダクタンスを低減する。

さらに別の本発明の典型的な実施形態は、回路基板及び電子部品の組み合わせに関し、かかる回路基板及び電子部品の組み合わせは、信号レベル配線を効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する多層ランドグリッド貫通垂直セラミックコンデンサからなる。このような組み合わせは、複数の第１の電極層であって、当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層と、上記複数の第１の電極層と交互に積層される複数の第２の電極層であって、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備える複数の第２の電極層と、上記第１の電極層の角の対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続する第１の導電終端層材料と、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体層の上記２つの対向するエッジの上記部分を被覆し、上記複数の第２の電極層の各々の上記第２の導電層を電気的に接続する第２の導電終端層材料と、上記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、上記導電トレースの外側の対が、上記多層電子部品の上記第１の導電終端層材料と整列する間隔を有し、第１の導電終端層材料と電気的に接続されるように形成され、上記導電トレースの内側の対が、上記多層電子部品の上記第２の導電終端層材料と整列する間隔を有し、第２の導電終端層材料と電気的に接続されるように形成されている少なくとも４つの導電トレースと、上記回路基板に形成され、電源経路又は信号経路の一方を備えるセグメントに分けられた第１の導電面と、上記回路基板に形成され、グランド面を備えるセグメントに分けられた第２の導電面と、上記回路基板を経て形成され、上記第１の導電層の上記セグメントを上記第１の導電終端層材料に接続するように形成された導電ビアの第１の対と、上記回路基板を経て形成され、上記第２の導電層を上記第２の導電終端層材料に接続するように形成された導電ビアの第２の対とをさらに備え、上記第１の導電終端層材料及び上記第２の導電終端層材料は、これらの間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿って少なくとも１つのギャップを形成するように形成され、よって、電流ループエリアが、上記第１の導電終端層材料から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層材料まで形成され、かかる電流ループエリアは、上記導電トレース、上記導電ビアの対、及び上記導電面と協働し、電流キャンセル経路を形成して、上記部品の等価直列インダクタンスを低減する。

本発明の典型的な実施形態は、同時に、対応する方法に関する。１つの典型的な本発明の方法は、多層電子部品を形成する方法に関し、かかる多層電子部品を形成する方法は、複数の第１の電極層であって、当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層を設けるステップと、上記複数の第１の電極層と交互に積層される複数の第２の電極層であって、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備える複数の第２の電極層を設けるステップと、交互の層になるように、上記第１の複数の電極層及び上記第２の複数の電極層を位置決めするステップと、上記第１の電極層の角の対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続する第１の導電終端層材料を設けるステップと、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体の上記２つの対向するエッジの上記部分を被覆し、上記複数の第２の電極層の各々の上記第２の導電層を電気的に接続する第２の導電終端層材料を設けるステップと、上記第１の導電終端層材料と上記第２の導電終端層材料との間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿ってギャップを形成するように、上記第１の導電終端層材料及び上記第２の導電終端層材料を形成するステップと、関連する回路基板と協働し、電流キャンセル経路を形成して、上記部品の等価直列インダクタンスを低減するために、上記第１の導電終端層から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層まで電流ループエリアを形成するステップとを含む。

回路基板の構造を形成する本発明の典型的な方法は、上述の典型的な方法による多層電子部品を設けるステップと、上記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、上記導電トレースの外側の対が上記多層電子部品の上記第１の導電終端層と同一の間隔を有するように形成され、上記導電トレースの内側の対が上記多層電子部品の上記第２の導電終端層と同一の間隔を有するように形成された少なくとも４つの導電トレースを設けるステップと、上記回路基板に形成され、セグメントに分けられた第１の導電面を設けるステップと、上記回路基板に形成され、セグメントに分けられた第２の導電面を設けるステップと、上記回路基板を経て形成され、上記第１の導電層の上記セグメントを上記第１の導電終端層に接続するように形成された導電ビアの第１の対を設けるステップと、上記回路基板を経て形成され、上記第２の導電層を上記第２の導電終端層に接続するように形成された導電ビアの第２の対を設けるステップとを含んでいてもよい。

更に別の典型的な本発明の方法は、回路基板及び電子部品の組み合わせを形成する方法に関し、かかる回路基板及び電子部品の組み合わせは、信号レベル配線について効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する４端子多層ランドグリッド貫通垂直セラミックコンデンサからなる。このような典型的な本発明の方法は、複数の第１の電極層であって、当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに上記第１の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層を設けるステップと、上記複数の第１の電極層と交互に積層される複数の第２の電極層であって、当該第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに上記第２の誘電体層の上記第１の表面の一部を被覆し、上記第１の誘電体層の角同士の間に配置され、上記第２の誘電体層の２つの対向するエッジの少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層を設けるステップと、交互の層になるように、上記第１の複数の電極及び上記第２の複数の電極を位置決めするステップと、上記第１の電極層の角の対を被覆し、上記複数の第１の電極層の各々の上記第１の導電層を電気的に接続する第１の導電終端層を設けるステップと、上記第１の誘電体層の上記角同士の間に配置された上記第２の誘電体の上記２つの対向するエッジの上記少なくとも２つの部分を被覆し、上記複数の第２の電極層の各々の上記第２の導電層を電気的に接続する第２の導電終端層材料を設けるステップと、上記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、上記導電トレースの外側の対が、上記多層電子部品の上記第１の導電終端層と同一の間隔を有し、上記第１の導電終端層と電気的に接続されるように形成され、上記導電トレースの内側の対が、上記多層電子部品の上記第２の導電終端層と同一の間隔を有し、上記第２の導電終端層と電気的に接続されるように形成された少なくとも４つの導電トレースを形成するステップと、上記回路基板に形成され、電源経路又は信号経路の一方を備える、セグメントに分けられた第１の導電面を設けるステップと、上記回路基板に形成され、グランド面を備える、セグメントに分けられた第２の導電面を設けるステップと、上記回路基板を経て形成され、上記第１の導電層の上記セグメントを上記第１の導電終端層に接続するように形成された導電ビアの第１の対を設けるステップと、上記回路基板を経て形成され、上記第２の導電層を上記第２の導電終端層に接続するように形成された導電ビアの第２の対を設けるステップと、上記第１の導電終端層及び上記第２の導電終端層の間に、上記第１の電極層及び上記第２の電極層の両方の上記少なくとも１つのエッジの一部に沿ってギャップを形成するように、上記第１の導電終端層及び上記第２の導電終端層を形成するステップと、上記導電トレース、上記導電ビアの対、及び上記導電面と協働し、電流キャンセル経路を形成して、上記部品の等価直列インダクタンスを低減するために、上記第１の導電終端層から上記複数の第１の電極層及び上記複数の第２の電極層を経て上記第２の導電終端層まで電流ループエリアを形成するステップとを含むことが好ましい。

本発明の更なる目的及び利点は、明細書の発明を実施するための最良の形態において説明され、当業者にはそれらから明らかであろう。また、特に図示、記載、及び説明した特徴及び要素に対する修正及び変更は、本発明の精神及び範囲を逸脱することなく様々な実施形態及び用途において実施されてもよい。変形例は、図示され、記載され、説明された手段、特徴、若しくはステップを均等な手段、特徴、若しくはステップに置き換えること、又は様々な部分、特徴、ステップ等の機能的、動作的若しくは位置的な反転を含んでいてもよく、変形例はこれらだけに限定されない。

さらに、本発明の異なる実施形態及び異なる好ましい実施形態は、開示した特徴、ステップ、若しくは要素又はこれらの均等物（特徴、部分、若しくはステップの組み合わせ、又は図面において明示的に示していない形態、すなわちこのような図面の発明を実施するための最良の形態において記載されていない形態を含む）の様々な組み合わせ又は形態を含んでいてもよい。課題を解決するための手段に示されていない本発明の更なる実施形態は、上記の課題を解決するための手段において言及された特徴、要素、若しくはステップ、及び／又は本願において別な様に説明されるような別の特徴、要素、若しくはステップの形態の様々な組み合わせを含むか、組み込んでもよい。当業者は、明細書の残りの部分を見ると、このような実施形態の特徴及び形態等を良く理解するであろう。

当業者を対象とした、最良の形態を含む本発明の完全且つ実施可能な開示は、添付図面を参照しつつ、明細書において説明されている。

本明細書及び添付図面における参照符号の繰り返しの使用は、本発明の同一又は類似する特徴又は要素を示すことを意図している。

課題を解決するための手段において説明したように、本発明は、インダクタンスを低減する改良された装置及び方法に特に関し、本発明は、多層セラミックコンデンサからなる。

開示された技術の形態の選択された組み合わせは、本発明の複数の異なる実施形態に相当する。本明細書において提案及び説明された典型的な実施形態の各々は本発明の限定に言及しているわけではない。１つの実施形態の一部として図示又は説明した特徴又はステップは、更なる実施形態を形成するように、別の実施形態の形態と組み合わせて使用してもよい。さらに、ある特徴は、同一若しくは類似する機能を行う、明確には説明されていない類似するデバイス若しくは特徴に交換されてもよい。

本発明の低ＥＳＬコンデンサの最良の形態を詳しく説明する。図面を参照すると、図１は、様々な技術に基づいた低ＥＳＬデバイス開発の歴史的な進歩のグラフ図である。見られるように、ＬＩＣＣ及びＩＤＣコンデンサ構造を含む技術は、成熟した製品デバイスにおけるＥＳＬを低減するために、標準的な技術を使用して継続的に改良されてきた。本発明の技術と、特に微細銅終端（ｆｉｎｅｃｏｐｐｅｒｔｅｒｍｉｎａｔｉｏｎ）（ＦＣＴ）技術と共に、２、４、８端子ランドグリッドアレイ構造とを使用している製品のような新しい（ｅｍｅｒｇｉｎｇ）製品は、ＥＳＬの更なる低減を達成した。

図２を参照すると、低インダクタンスＭＬＣＣ製品についての全体インダクタンスの傾向の比較のグラフが示されており、異なるサイズの複数の典型的なＬＧＡコンデンサの実施形態について、キャンセルループ幅に対する集中ＥＳＬ値を特に示している。電流キャンセルループに関する形態はＥＳＬにおいて大きな影響を有している。図２から見られるように、総ループサイズが縮小すると、デバイスのＥＳＬも低減する。本発明の技術に基づき形成されたデバイスにより形成された電流ループと比較すると、このような効果の更なる例は、図４ａ及び図５ａにおいて見られ、本明細書の以下においてより詳しく説明される。

図３を参照すると、電極スパン長に対するランドグリッドアレイ（ＬＧＡ）等価直列インダクタンス（ＥＳＬ）の比較のグラフが示されている。図３のグラフのように、総電極スパンの変化はＥＳＬにおいて大きな影響を有していることが認識され得る。

図４及び図５としてまとめて示される図４ａ、図４ｂ、図４ｃ、図５ａ、図５ｂ、及び図５ｃを参照すると、図４の場合には、図５に図示したような本発明の技術と比較して公知の構造４００が示されている。まず、図４ｂ及び図５ｂにおいて見られるように、第１の電極４１０及び第２の電極４１２の対並びに第１の電極５１０及び第２の電極５１２の対に対応するデバイスも各々についての電極設計が示されている。さらに、図４ｃ及び図５ｃにおいて見られるように、このような各電極対は、多層デバイスを形成するように積層され得る。図４ｃ及び図５ｃは、３つの積層された電極対を示しているが、このような数は、典型的なものであり、実際には、製造品において、このような対は別の数であるか、このような対の数よりも多くてもよい。

図４ａ及び図５ａを参照すると、コンデンサ４００、５００は、プリント回路基板４２０、５２０にマウントされて図示されており、図４ａ及び図５ａは各デバイスにおいて形成される電流ループをより明確に示している。まず、公知の多層コンデンサ４００については、コンデンサ４００は、多層プリント回路基板４２０にマウントされて図示されており、かかる多層プリント回路基板４２０は、かかる多層プリント回路基板内に、第１の導電面４２２とグランド面４２４とを備える。第１の導電面４２２は、デバイスが動作されるべき環境により、信号面か電源面かに対応し得る。導電トレース４４２、４４４及びビア接続部４３２、４３４が、図示したように、コンデンサ４００を導電面４２２及びグランド面４２４に電気的に接続するように設けられている。デバイス４００を経る電流フローは電流ループ４５０を形成し、かかる電流ループ４５０のサイズは、図２に前もって示したように変化し得る正確な電極構造に依存している。このような変化はデバイスのＥＳＬにおいて大きな影響を有している。

図５ａ、図５ｂ、及び図５ｃを参照すると、多層プリント回路基板５２０にマウントされ、本発明の技術に基づいて形成されたコンデンサ５００が示されおり、かかるコンデンサ５００は、比較のために、図４ａ、図４ｂ、及び図４ｃの公知の構造に類似して示されている。図５ｂは、図４ｂの電極対４１０、４１２に類似した電極対５１０、５１２を示している。同様に、図５ｃは図４ｃに図示した積層に類似する電極対５１０、５１２の３セットの積層を示している。図４ｃと同様に、図５ｃに示した電極の積層は、典型的なものであり、実際には、図示したよりも多くの積層に対応してもよい。

図５ａによれば、多層プリント回路基板５２０にマウントされた、本発明に基づき形成された多層コンデンサ５００が示されている。プリント回路基板５２０は、かかるプリント回路基板内に、分割部５２２、５２２’に分割され得る第１の導電面と、分割部５４４、５４４’に分割され得るグランド面とを備える。導電面の部分５２２は、ビア５３２により第１の電極５１０の第１のタブ部５１０ａ（図５ｂ）に接続され、一方、導電面の部分５２２’は、ビア５３２’により第１の電極５１０の第２のタブ部５１０ｂ（図５ｂ）に接続され得る。

同様に、グランド面は、分割部５４４、５４４’に分割され得る。グランド面の部分５４４は、ビア５３４により第２の電極５１２の第１のタブ部５１２ａ（図５ｂ）に接続され、一方、グランド面の部分５４４’は、ビア５３４’により第２の電極５１２の第２のタブ部５１２ｂ（図５ｂ）に接続され得る。このような接続は、コンデンサ５００を経る対向電流を提供する電流経路５５０、５５２を生ずる。本発明の技術によれば、このような対向電流経路は電流キャンセル効果を提供し、電流キャンセル効果は、コンデンサ５００におけるＥＳＬを大幅に低減する。

図６ａ乃至図６ｄ、図７ａ乃至図７ｄ、及び図８ａ乃至図８ｄについては、本発明の技術の幾つかの異なる典型的な実施形態が示されている。図６ａ乃至図６ｄの内容は、上述したような図５ａ乃至図５ｃの内容にほぼ対応する。図６ｂは、図５ｂのほぼ複製であり、図６ｂにおいては、電極対を形成する第１の電極６１０及び第２の電極６１２が示されており、かかる第１の電極６１０及び第２の電極６１２は、絶縁層６１４により隔てられて、図６ｂに図示したように積層され、図６ａの部分切り取り斜視図において示したようなコンデンサ６００を形成し得る。図６ｃ、図７ｃ、及び図８ｃにおいては、図示した各電極のスケールは、積層して示した電極のスケールとは同じではない。

図７ａ、図７ｂ、図７ｃ、及び図７ｄを参照すると、このような図面は本発明の３端子ランドグリッド貫通コンデンサ７００の実施形態を示しており、かかる３端子ランドグリッド貫通コンデンサ７００は、電気的な関係において、標準的な貫通コンデンサと類似している。図８ａ、図８ｂ、図８ｃ、及び図８ｄは、図２、図４ａ、図４ｂ、及び図４ｃに図示した公知の構造に類似するメカニズムを提供する本発明の典型的な低インダクタンスランドグリッド貫通コンデンサ８００の実施形態を示しており、このような典型的な実施形態は、ギャップ８２０、８２２において、最小化された端子間隔を備え、かかる典型的な実施形態は、ギャップサイズが上述したように低減されるので、ＥＳＬを低減する。このようなギャップの幅は本発明によれば変化されてもよいが、１つの典型的な実施形態においては、このようなギャップは約１００から４００ミクロンの間の範囲であるべきである。別の典型的な実施形態においては、このようなギャップは約２５０ミクロンであってもよい。

本発明は、特定の実施形態に関して詳しく説明されたが、上述した説明を理解すると、当業者はこのような実施形態の代替物、変形物、及び均等物を容易に形成することができる。例えば、様々な材料が、本発明に基づく様々な実施形態において実際に使用されてもよい。例えば、上記において説明した導電層は、プラチナ、ニッケル、銅、及びパラジウム銀合金からなるグループから選択されてもよく、一方、誘電体層は、チタン酸バリウム、酸化亜鉛、低燃焼（ｌｏｗ−ｆｉｒｅ）ガラスを伴うアルミナ、セラミック、ガラスボンド（ｇｌａｓｓ−ｂｏｎｄｅｄ）材料、及び有機エポキシ樹脂からなるグループから選択されてもよい。よって本発明の開示の範囲は、限定ではなく、例示を目的としており、本発明の開示は、当業者に容易に認識されるような本発明のかかる修正、変形及び／又は追加を包含することを排除しない。

本発明の技術との比較を示す様々な技術に基づいた低ＥＳＬデバイスの開発の歴史的な進歩のグラフを示した図である。低インダクタンスＭＬＣＣ部品の全体インダクタンスの傾向を比較したグラフであり、本技術による様々なサイズの複数の典型的なＬＧＡコンデンサの実施形態について、キャンセルループ幅に対する集中ＥＳＬ値を特に示している図である。電極スパン長に対するランドグリッドアレイ（ＬＧＡ）等価直列インダクタンス（ＥＳＬ）の比較のグラフを示した図である。多層プリント回路基板にマウントされた公知の技術に基づく典型的な垂直電極コンデンサの実施形態についての電流ループの構造及び形態の図である。多層プリント回路基板にマウントされた公知の技術に基づく典型的な垂直電極コンデンサの実施形態についての電流ループの構造及び形態の図である。多層プリント回路基板にマウントされた公知の技術に基づく典型的な垂直電極コンデンサの実施形態についての電流ループの構造及び形態の図である。多層プリント回路基板にマウントされた本発明の技術に基づいた典型的な４端子ランドグリッド貫通（ＬＧＦ）コンデンサについての電流ループの構造及び形態の図である。多層プリント回路基板にマウントされた本発明の技術に基づいた典型的な４端子ランドグリッド貫通（ＬＧＦ）コンデンサについての電流ループの構造及び形態の図である。多層プリント回路基板にマウントされた本発明の技術に基づいた典型的な４端子ランドグリッド貫通（ＬＧＦ）コンデンサについての電流ループの構造及び形態の図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第１の実施形態の部分切り取り斜視図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第１の実施形態のタブ及び内部電極構造の頂面図及び底面図（同一の外観を有している）である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第１の実施形態の内部電極構造の図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第１の実施形態の電極の関係を示す電極面における断面図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第２の実施形態の部分切り取り斜視図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第２の実施形態のタブ及び内部電極構造の頂面図及び底面図（同一の外観を有している）である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第２の実施形態の内部電極構造の図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第２の実施形態の電極の関係を示す電極面における断面図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第３の実施形態の部分切り取り斜視図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第３の実施形態のタブ及び内部電極構造の頂面図及び底面図（同一の外観を有している）である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第３の実施形態の内部電極構造の図である。本発明の技術に基づいて形成されたランドグリッド貫通コンデンサの第３の実施形態の電極の関係を示す電極面における断面図である。

Claims

多層電子部品であって、
複数の第１の電極層であって、前記第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層と、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、前記第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、前記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備える複数の第２の電極層と、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層材料と、
前記第１の誘電体層の前記角同士の間に配置された前記第２の誘電体の前記２つの対向するエッジの前記部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層材料と、
を備え、
前記第１の導電終端層材料及び前記第２の導電終端層材料は、これらの間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、
よって、電流ループエリアが、前記第１の導電終端層から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層まで形成され、かかる電流ループエリアは、関連した回路基板と協働し、電流キャンセル経路を形成して、前記部品の等価直列インダクタンスを低減することを特徴とする多層電子部品。
前記第１の導電終端層材料は、前記第１の電極層の前記角の対を被覆する第１の導電終端層を備えることを特徴とする請求項１に記載の多層電子部品。
前記第２の導電層が、前記第２の誘電体層の前記２つの対向するエッジの少なくとも２つの部分に伸長し、
前記第２の導電終端層材料は、前記第２の誘電体層の前記２つの対向するエッジの前記少なくとも２つの部分を被覆する第２の導電終端層を備えることを特徴とする請求項２に記載の多層電子部品。
回路基板構造であって、
請求項３に記載の多層電子部品と、
前記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、前記導電トレースの外側の対が、前記多層電子部品の前記第１の導電終端層と同一の間隔を有するように形成され、前記導電トレースの内側の対が、前記多層電子部品の前記第２の導電終端層と同じ間隔を有するように形成された少なくとも４つの導電トレースと、
前記回路基板に形成され、セグメントに分けられた第１の導電面と、
前記回路基板に形成され、セグメントに分けられた第２の導電面と、
前記回路基板を経て形成され、前記第１の導電層の前記セグメントを前記第１の導電終端層に接続するように形成された導電ビアの第１の対と、
前記回路基板を経て形成され、前記第２の導電層を前記第２の導電終端層に接続するように形成された導電ビアの第２の対と
を備えることを特徴とする回路基板構造。
前記第１の導電層は電源経路又は信号経路の一方を備え、
前記第２の導電層はグランド面を備えることを特徴とする請求項４に記載の回路基板構造。
端子間隔は、前記ギャップが縮小されるので、前記部品の等価直列インダクタンスを低減するように前記ギャップにおいて最小化されることを特徴とする請求項１に記載の多層電子部品。
前記第１の誘電体層及び前記第２の誘電体層の前記４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層材料は前記比較的長いエッジの一方に少なくとも沿って形成され、前記多層電子部品は前記比較的長いエッジの前記少なくとも一方に沿って基板にマウントするように形成され得ることを特徴とする請求項１に記載の多層電子部品。
前記導電終端層材料は、前記多層電子部品に別の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項７に記載の多層電子部品。
回路基板及び電子部品の組み合わせであって、前記回路基板及び電子部品の組み合わせは、信号レベル配線を効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する４端子多層ランドグリッド貫通垂直セラミックコンデンサからなり、かかる組み合わせは、
複数の第１の電極層であって、前記第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を有する複数の第１の電極層と、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、前記第２の誘電体層の２つの対向するエッジの前記少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層と、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層と、
前記第１の誘電体層の前記角同士の間に配置された前記第２の誘電体層の前記２つの対向するエッジの前記少なくとも２つの部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層と、
前記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、前記導電トレースの外側の対が、前記多層電子部品の前記第１の導電終端層と同じ間隔を有し、前記第１の導電終端層と電気的に接続されるように形成され、前記導電トレースの内側の対が、前記多層電子部品の前記第２の導電終端層と同じ間隔を有し、前記第２の導電終端層と電気的に接続されるように形成された少なくとも４つの導電トレースと、
前記回路基板に形成され、電源経路又は信号経路の一方を備える、セグメントに分けられた第１の導電面と、
前記回路基板に形成され、グランド面を備える、セグメントに分けられた第２の導電面と、
前記回路基板を経て形成され、前記第１の導電層の前記セグメントを前記第１の導電終端層に接続するように形成された導電ビアの第１の対と、
前記回路基板を経て形成され、前記第２の導電層を前記第２の導電終端層に接続するように形成された導電ビアの第２の対と、
をさらに備えており、
前記第１の導電終端層及び前記第２の導電終端層は、これらの間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、
よって、電流ループエリアは、前記第１の導電終端層から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層まで形成され、かかる電流ループエリアは、前記導電トレース、前記導電ビアの対、及び前記導電面と協働し、電流キャンセル経路を形成して、前記部品の等価直列インダクタンスを低減することを特徴とする回路基板及び電子部品の組み合わせ。
端子間隔は、前記ギャップが縮小されるので、前記部品の等価直列インダクタンスを低減するように前記ギャップにおいて最小化されることを特徴とする請求項９に記載の回路基板及び電子部品の組み合わせ。
前記第１の誘電体層及び前記第２の誘電体層の４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層は、前記比較的長いエッジの一方に少なくとも沿って形成され、前記電子部品は、前記比較的長いエッジの前記少なくとも一方に沿って前記回路基板にマウントするように形成され得ることを特徴とする請求項９に記載の回路基板及び電子部品の組み合わせ。
前記導電終端層は、前記電子部品に別の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項１１に記載の回路基板及び電子部品の組み合わせ。
信号レベル配線を効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントし、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する４端子多層ランドグリッド貫通垂直セラミックコンデンサであって、かかる構造は、
複数の第１の電極層であって、前記第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層と、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、前記第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、第２の導電層の２つの対向するエッジの少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層と、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層と、
前記第１の誘電体層の前記角同士の間に配置された前記第２の誘電体層の前記２つの対向するエッジの前記少なくとも２つの部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層と、
をさらに備えており、
前記第１の導電終端層及び前記第２の導電終端層は、これらの間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿ってギャップを形成するように形成され、
よって、電流ループエリアが、前記第１の導電終端層から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層まで形成され、かかる電流ループエリアは関連する回路基板と協働し、電流キャンセル経路を形成して、前記コンデンサの等価直列インダクタンスを低減することを特徴とする４端子多層ランドグリッド貫通垂直セラミックコンデンサ。
端子間隔は、前記ギャップが縮小されるので、前記コンデンサの等価直列インダクタンスを低減させるように前記ギャップにおいて最小化されることを特徴とする請求項１３に記載のコンデンサ。
前記第１の誘電体層及び前記第２の誘電体層の前記４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層は、前記比較的長いエッジの一方に少なくとも沿って形成され、前記コンデンサは前記比較的長いエッジの前記少なくとも一方に沿って基板にマウントするように形成され得ることを特徴とする請求項１３に記載のコンデンサ。
前記導電終端層は、前記コンデンサに別の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項１５に記載のコンデンサ。
回路基板及び電子部品の組み合わせであって、前記回路基板及び電子部品の組み合わせは、信号レベル配線を効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する多層ランドグリッド貫通垂直セラミックコンデンサからなり、
複数の第１の電極層であって、前記第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を有する複数の第１の電極層と、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、前記第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、前記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備える複数の第２の電極層と、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層材料と、
前記第１の誘電体層の前記角同士の間に配置された前記第２の誘電体の前記２つの対向するエッジの前記部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層材料と、
前記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、前記導電トレースの外側の対が、前記多層電子部品の前記第１の導電終端層材料と整列する間隔を有し、前記第１の導電終端層材料と電気的に接続されるように形成され、前記導電トレースの内側の対が、前記多層電子部品の前記第２の導電終端層材料と整列する間隔を有し、前記第２の導電終端層材料と電気的に接続されるように形成された少なくとも４つの導電トレースと、
前記回路基板に形成され、電源経路又は信号経路の一方を備える、セグメントに分けられた第１の導電面と、
前記回路基板に形成され、グランド面を備える、セグメントに分けられた第２の導電面と、
前記回路基板を経て形成され、前記第１の導電層の前記セグメントを前記第１の導電終端層材料に接続するように形成された導電ビアの第１の対と、
前記回路基板を経て形成され、前記第２の導電層を前記第２の導電終端層材料に接続するように形成された導電ビアの第２の対と、
をさらに備えており、
前記第１の導電終端層材料及び前記第２の導電終端層材料は、これらの間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿って少なくとも１つのギャップを形成するように形成され、
よって、電流ループエリアが、前記第１の導電終端層材料から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層材料まで形成され、かかる電流ループエリアは、前記導電トレース、前記導電ビアの対、及び前記導電面と協働し、電流キャンセル経路を形成して、前記部品の等価直列インダクタンスを低減することを特徴とする回路基板及び電子部品の組み合わせ。
端子間隔は、前記ギャップが縮小されるので、前記部品の等価直列インダクタンスを低減するように前記ギャップにおいて最小化されることを特徴とする請求項１７に記載の回路基板及び電子部品の組み合わせ。
前記第１の誘電体層及び前記第２の誘電体層の前記４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層材料は前記比較的長いエッジの一方に少なくとも沿って形成され、前記電子部品は前記比較的長いエッジの前記少なくとも一方に沿って前記回路基板にマウントするように形成され得ることを特徴とする請求項１７に記載の回路基板及び電子部品の組み合わせ。
前記導電終端層材料は、前記電子部品に他の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項１９に記載の回路基板及び電子部品の組み合わせ。
多層電子部品を形成する方法であって、
当該第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層を設けるステップと、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、前記第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、前記第２の誘電体層の２つの対向するエッジの少なくとも一部に伸長する第２の導電層を備える複数の第２の電極層を設けるステップと、
交互の層になるように、前記第１の複数の電極層及び第２の複数の電極層を位置決めするステップと、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層材料を設けるステップと、
前記第１の誘電体層の前記角同士の間に配置された前記第２の誘電体の前記２つの対向するエッジの前記部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層材料を設けるステップと、
前記第１の導電終端層材料と前記第２の導電終端層材料との間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿ってギャップを形成するように、前記第１の導電終端層材料及び前記第２の導電終端層材料を形成するステップと、
前記部品の等価直列インダクタンスを低減するために、関連する回路基板と協働し、電流キャンセル経路を形成する、前記第１の導電終端層から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層まで電流ループエリアを形成するステップと、
を含むことを特徴とする多層電子部品を形成する方法。
前記第１の導電終端層材料は、前記第１の電極層の前記角の対を被覆する第１の導電終端層を備えることを特徴とする請求項２１に記載の多層電子部品を形成する方法。
前記第２の導電層を前記第２の誘電体層の前記２つの対向するエッジの少なくとも２つの部分に伸長させるステップをさらに含み、
前記第２の導電終端層材料は、前記第２の誘電体層の前記２つの対向するエッジの前記少なくとも２つの部分を被覆する第２の導電終端層を備えることを特徴とする請求項２２に記載の多層電子部品を形成する方法。
回路基板構造を形成する方法であって、
請求項２３に記載の多層電子部品を設けるステップと、
前記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、前記導電トレースの外側の対が前記多層電子部品の前記第１の導電終端層と同じ間隔を有するように形成され、前記導電トレースの内側の対が前記多層電子部品の前記第２の導電終端層と同一の間隔を有するように形成された少なくとも４つの導電トレースを設けるステップと、
前記回路基板に形成され、セグメントに分けられた第１の導電面を設けるステップと、
前記回路基板に形成され、セグメントに分けられた第２の導電面を設けるステップと、
前記回路基板を経て形成され、前記第１の導電層の前記セグメントを前記第１の導電終端層に接続するように形成された導電ビアの第１の対を設けるステップと、
前記回路基板を経て形成され、前記第２の導電層を前記第２の導電終端層に接続するように形成された導電ビアの第２の対を設けるステップと、
を含むことを特徴とする回路基板構造を形成する方法。
前記第１の導電層は電源経路又は信号経路の一方を備え、
前記第２の導電層はグランド面を備えることを特徴とする請求項２４に記載の回路基板構造を形成する方法。
端子間隔が、前記ギャップが縮小されるため、前記部品の等価直列インダクタンスを低減させるように前記ギャップにおいて最小化されるステップをさらに含むことを特徴とする請求項２１に記載の多層電子部品を形成する方法。
前記第１の誘電体層及び前記第２の誘電体層の前記４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層材料は、前記比較的長いエッジの一方に少なくとも沿って形成され、前記多層電子部品は前記比較的長いエッジの前記少なくとも一方に沿って基板にマウントするように形成され得ることを特徴とする請求項２１に記載の多層電子部品を形成する方法。
前記導電終端層材料は、前記多層電子部品に別の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項２７に記載の多層電子部品を形成する方法。
回路基板及び電子部品の組み合わせを形成する方法であって、前記回路基板及び電子部品の組み合わせは、信号レベル配線を効率的にフィルタリングする能力及び電源レベル配線又は回路面のデカップリングのために、多層プリント回路基板にマウントされ、電流キャンセル技術を使用することにより低等価直列インダクタンスを実現する４端子多層ランドグリッド貫通垂直セラミックコンデンサからなり、かかる方法は、
複数の第１の電極層であって、前記第１の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第１の誘電体層、並びに前記第１の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の各角の少なくとも一部に伸長する第１の導電層を備える複数の第１の電極層を設けるステップと、
前記複数の第１の電極層と交互に積層される複数の第２の電極層であって、前記第２の電極層の各々が、４つのエッジにより境界を設けられた第１の表面及び第２の表面を有する第２の誘電体層、並びに前記第２の誘電体層の前記第１の表面の一部を被覆し、前記第１の誘電体層の角同士の間に配置され、前記第２の誘電体層の２つの対向するエッジの少なくとも２つの部分に伸長する第２の導電層を備える複数の第２の電極層を設けるステップと、
交互の層になるように、前記第１の複数の電極層及び第２の複数の電極層を位置決めするステップと、
前記第１の電極層の角の対を被覆し、前記複数の第１の電極層の各々の前記第１の導電層を電気的に接続する第１の導電終端層を設けるステップと、
前記第１の電極層の前記角同士の間に配置された前記第２の誘電体層の前記２つの対向するエッジの前記少なくとも２つの部分を被覆し、前記複数の第２の電極層の各々の前記第２の導電層を電気的に接続する第２の導電終端層を設けるステップと、
前記回路基板の同一のサイドに形成された少なくとも４つの導電トレースであって、前記導電トレースの外側の対が、前記多層電子部品の前記第１の導電終端層と同じ間隔を有し、前記多層電子部品の前記第１の導電終端層と電気的に接続するように形成され、前記導電トレースの内側の対は、前記多層電子部品の前記第２の導電終端層と同一の間隔を有し、前記多層電子部品の前記第２の導電終端層と電気的に接続するように形成された少なくとも４つの導電トレースを設けるステップと、
前記回路基板に形成され、電源経路又は信号経路の一方を備える、セグメントに分けられた第１の導電面を設けるステップと、
前記回路基板に形成され、グランド面を備える、セグメントに分けられた第２の導電面を設けるステップと、
前記回路基板を経て形成され、前記第１の導電層の前記セグメントを前記第１の導電終端層に接続するように形成された導電ビアの第１の対を設けるステップと、
前記回路基板を経て形成され、前記第２の導電層を前記第２の導電終端層に接続するように形成された導電ビアの第２の対を設けるステップと、
前記第１の導電終端層と前記第２の導電終端層との間に、前記第１の電極層及び前記第２の電極層の両方の前記少なくとも１つのエッジの一部に沿ってギャップを形成するように、前記第１の導電終端層及び前記第２の導電終端層を形成するステップと、
前記導電トレース、前記導電ビアの対、及び前記導電面と協働し、電流キャンセル経路を形成し、前記部品の等価直列インダクタンスを低減するために、前記第１の導電終端層から前記複数の第１の電極層及び前記複数の第２の電極層を経て前記第２の導電終端層まで電流ループエリアを形成するステップと、
を含むことを特徴とする回路基板及び電子部品の組み合わせを形成する方法。
端子間隔を、前記ギャップが縮小されるため、前記部品の等価直列インダクタンスを低減させるように前記ギャップにおいて最小化するステップをさらに含むことを特徴とする請求項２９に記載の回路基板及び電子部品の組み合わせを形成する方法。
前記第１の誘電体層及び前記第２の誘電体層の前記４つのエッジは、２つの対向する比較的長いエッジと２つの対向する比較的短いエッジとを備え、前記導電終端層は前記比較的長いエッジの一方に少なくとも沿って形成され、前記電子部品は前記比較的長いエッジの前記少なくとも一方に沿って前記回路基板にマウントするように形成され得ることを特徴とする請求項２９に記載の回路基板及び電子部品の組み合わせを形成する方法。
前記導電終端層は、前記電子部品に別の電子部品をマウントする終端ランドが設けられるように、前記比較的長いエッジの他方にも少なくとも沿って形成されることを特徴とする請求項３１に記載の回路基板及び電子部品の組み合わせを形成する方法。