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JP2009003243A - 基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器 - Google Patents

基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器 Download PDF

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Abstract

【課題】 簡素な構成で、高精度なガンマ補正を実現させるための基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器を提供する。
【解決手段】 基準電圧選択回路２１０は、第１〜第３の選択用電圧のうちの第１の選択用電圧を、第１及び第２の基準電圧のうちの第１の基準電圧として出力するための第１のスイッチ素子ＳＷ１と、第２の選択用電圧を第１の基準電圧として出力するための第２のスイッチ素子ＳＷ２と、第２の選択用電圧を第２の基準電圧として出力するための第３のスイッチ素子ＳＷ３と、第３の選択用電圧を第２の基準電圧として出力するための第４のスイッチ素子ＳＷ４とを含む。第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４は、少なくとも３ビットのガンマ補正データを用いてオンオフ制御される。第１の選択用電圧が接地電源電圧の場合、第１のスイッチ素子を保護することで、信頼性を向上できる。
【選択図】 図１１

Description

本発明は、基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器に関する。
液晶表示（Liquid Crystal Display：ＬＣＤ）パネルに代表される電気光学装置は、携帯型の電子機器に搭載されることが多くなる一方で、多階調化による色調豊富な画像表示が要求される。
一般に、画像表示を行うための映像信号は、表示装置の表示特性に応じてガンマ補正が行われる。電気光学装置を例にとれば、複数の基準電圧の中から、階調値を定める階調データに対応した基準電圧が選択され、この選択された基準電圧に基づいて画素の透過率を変化させる。そのため、ガンマ補正は、各基準電圧の電圧レベルを変化させることで実現される。
このような各基準電圧は、ラダー抵抗回路の両端の電圧を、該ラダー抵抗回路を構成する複数の抵抗素子により分割された電圧として生成される。従って、各抵抗素子の抵抗値を変更することで各基準電圧の電圧レベルを変化させることができる。
ＬＣＤパネルの高精細化及び多様化に対応するため、より高精度なガンマ補正が要求される。このようなガンマ補正を、簡素な構成で実現できる基準電圧選択回路が、例えば特許文献１に開示されている。
特開２００６−２２７２７１号公報
特許文献１に開示された基準電圧選択回路は、基準電圧を選択出力するためのスイッチ素子をマトリックス状に構成することで、回路規模の増大を抑えると共に、基準電圧等の種類が増加しても基準電圧選択回路自体の回路規模の増大を抑えることができる。
ところが、特許文献１に開示された基準電圧選択回路とその技術思想を検討したところ、改良策を施すことで、より一層、信頼性を向上させることができることが判明した。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、簡素な構成で、高精度なガンマ補正を実現させるための基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器を提供することにある。
また本発明の他の目的の１つは、より一層の信頼性の向上を図りつつ、簡素な構成で、高精度なガンマ補正を実現させるための基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器を提供することである。
上記課題を解決するために本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第１の選択用電圧として前記接地電源電圧が供給され、
前記第１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、前記第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さい基準電圧選択回路に関係する。
また本発明に係る基準電圧選択回路では、
トランジスタのチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、前記第１のスイッチ素子を構成するトランジスタのＷ／Ｌが、前記第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きくてもよい。
上記のいずれかの発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第１の選択用電圧として接地電源電圧が供給される場合に、第１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度を小さくしたので、該選択用電圧が供給される電源線の電位が接地電位より低電位になっても、第１のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。
また、本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第１の選択用電圧として前記接地電源電圧が供給され、
前記第１の選択用電圧の電位が接地電位より低電位のとき、前記第１のスイッチ素子をバイパスするバイパス回路を含む基準電圧選択回路に関係する。
また本発明に係る基準電圧選択回路では、
前記バイパス回路が、
前記接地電源電圧がゲートに供給されるｎ型ＭＯＳトランジスタと、
そのソース及びドレインがそれぞれ前記ｎ型ＭＯＳトランジスタのソース及びドレインに接続され、前記高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含み、
前記バイパス回路が、
前記第１のスイッチ素子と並列に設けられてもよい。
上記のいずれかの発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第１の選択用電圧として接地電源電圧が供給される場合に、第１のスイッチ素子と並列にバイパス回路を設けたので、該選択用電圧が供給される電源線の電位が接地電位より低電位になっても、第１のスイッチ素子に流れる電流をバイパス回路によりバイパスさせることができる。そのため、第１のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。
また、本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第１の選択用電圧として前記接地電源電圧が供給され、
前記第１のスイッチ素子が、ｎ型のパストランジスタにより構成される基準電圧選択回路に関係する。
本発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第１の選択用電圧として接地電源電圧が供給される場合に、第１のスイッチ素子をｎ型のパストランジスタにより構成したので、該選択用電圧が供給される電源線の電位が接地電位より低電位になっても、第１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度を小さくできる。そのため、第１のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。しかも、第１のスイッチ素子をパストランジスタで構成することで、該トランジスタのサイズをより大きくできるので、面積を増加させることなくチャネル領域の電流密度をより小さくできるようになる。
また本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第３の選択用電圧として前記高電位側電源電圧が供給され、
前記第４のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、前記第１〜第３のスイッチ素子の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さい基準電圧選択回路に関係する。
また本発明に係る基準電圧選択回路では、
トランジスタのチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、前記第４のスイッチ素子を構成するトランジスタのＷ／Ｌが、前記第１〜第３のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きくてもよい。
上記のいずれかの発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第４の選択用電圧として高電位側電源電圧が供給される場合に、第４のスイッチ素子を構成するトランジスタのチャネル領域の電流密度を小さくしたので、該選択用電圧が供給される電源線の電位が高電位側電源電圧の電位より高電位になっても、第４のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。
また本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第３の選択用電圧として前記接地電源電圧が供給され、
前記第３の選択用電圧の電位が高電位側電源電位より高電位のとき、前記第４のスイッチ素子をバイパスするバイパス回路を含む基準電圧選択回路に関係する。
また本発明に係る基準電圧選択回路では、
前記バイパス回路が、
前記高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタと、
そのソース及びドレインがそれぞれ前記ｐ型ＭＯＳトランジスタのソース及びドレインに接続され、前記接地電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含み、
前記バイパス回路が、
前記第４のスイッチ素子と並列に設けられてもよい。
上記のいずれかの発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第４の選択用電圧として高電位側電源電圧が供給される場合に、第４のスイッチ素子と並列にバイパス回路を設けたので、該選択用電圧が供給される電源線の電位が高電位側電源電圧の電位より高電位になっても、第４のスイッチ素子に流れる電流をバイパス回路によりバイパスさせることができる。そのため、第４のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。
また本発明は、
高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
前記第１のスイッチ素子が、
各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
前記第２のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
前記第３のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
前記第４のスイッチ素子が、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
前記第３の選択用電圧として前記高電位側電源電圧が供給され、
前記第４のスイッチ素子が、ｐ型のパストランジスタにより構成される基準電圧選択回路に関係する。
本発明によれば、第１〜第４のスイッチ素子を少なくとも含み、第１の選択用電圧を第２の基準電圧として出力するためのスイッチ素子を不要にできるようになる。更に、第１及び第２の基準電圧のみを出力する場合には、第３の選択用電圧を第１の基準電圧として出力するためのスイッチ素子についても不要にできるようになる。従って、高精度なガンマ補正を実現するための基準電圧を、簡素な構成で選択できる基準電圧選択回路を提供できるようになる。
更に、第４の選択用電圧として高電位側電源電圧が供給される場合に、第４のスイッチ素子をｐ型のパストランジスタにより構成したので、該選択用電圧が供給される電源線の電位が高電位側電源電圧より高電位になっても、第４のスイッチ素子を構成するトランジスタのチャネル領域の電流密度を小さくできる。そのため、第４のスイッチ素子が破壊される可能性を大幅に減少させることができ、より一層信頼性を向上させることができるようになる。しかも、第４のスイッチ素子をパストランジスタで構成することで、該トランジスタのサイズをより大きくできるので、面積を増加させることなくチャネル領域の電流密度をより小さくできるようになる。
また本発明に係る基準電圧選択回路では、
各スイッチセルが、第１〜第４のスイッチ素子の各スイッチ素子を有する第１〜第４のスイッチセルを含み、
前記第１のスイッチセルが、
前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号をアクティブにすると共に、前記第３のスイッチセルへのイネーブル信号をアクティブにし、
前記ガンマ補正データの第１のビットのデータによりディセーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号を非アクティブにすると共に、前記第３のスイッチセルへのイネーブル信号を非アクティブにし、
前記第２のスイッチセルが、
前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのディセーブル信号が非アクティブであることを条件に前記第２の選択用電圧を前記第１の基準電圧として出力すると共に、前記第４のスイッチセルへのイネーブル信号をアクティブにし、
それ以外のときには、前記第４のスイッチセルへのイネーブル信号を非アクティブにし、
前記第３のスイッチセルが、
前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第２の選択用電圧を前記第２の基準電圧として出力すると共に、前記第４のスイッチセルへのディセーブル信号をアクティブにし、
それ以外のときには、前記第４のスイッチセルへのディセーブル信号を非アクティブにし、
前記第４のスイッチセルが、
前記ガンマ補正データの第３のビットのデータによりイネーブルに設定され、且つ前記第３のスイッチセルからのディセーブル信号が非アクティブであり、且つ前記第２のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第３の選択用電圧を前記第２の基準電圧として出力することができる。
また本発明は、
電気光学装置の複数のデータ線を駆動するための表示ドライバであって、
上記のいずれか記載の基準電圧選択回路と、
前記基準電圧選択回路からの複数の基準電圧の中から、階調データに対応した基準電圧を選択し、データ電圧として出力する電圧選択回路と、
前記データ電圧に基づいて前記データ線を駆動する駆動回路とを含む表示ドライバに関係する。
本発明によれば、より一層の信頼性の向上を図りつつ、簡素な構成で、高精度なガンマ補正を実現させる表示ドライバを提供できる。
また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動する上記記載の表示ドライバとを含む電気光学装置に関係する。
本発明によれば、より一層の信頼性の向上を図りつつ、簡素な構成で、高精度なガンマ補正を実現させる表示ドライバを含む電気光学装置を提供できる。
また本発明は、
上記記載の表示ドライバを含む電子機器に関係する。
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
上記のいずれかの発明によれば、より一層の信頼性の向上を図りつつ、簡素な構成で、高精度なガンマ補正を実現させる電子機器を提供できる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶表示装置について説明するが、単純マトリックス型の液晶表示装置についても、本実施形態における基準電圧選択回路を含むデータドライバ（表示ドライバ）を適用できる。
液晶表示装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
液晶表示装置１０は、データドライバ（広義には表示ドライバ）３０を含む。データドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。
液晶表示装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０の走査線ＧＬ１〜ＧＬＭを走査する。
液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、データ線の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバ３０のロジック部の電圧を生成する。
また電源回路１００は、走査線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、データドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。本実施形態では、表示コントローラ３８が、データドライバ３０に対してガンマ補正データを供給し、種々のガンマ補正を実現できるようになっている。
なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。
また、データドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
更にまた、データドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、データドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のデータ線と、複数の走査線と、複数の走査線の各走査線及び複数のデータ線の各データ線とに接続された複数のスイッチ素子と、複数のデータ線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
２． ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
シフトレジスタ４０は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
３． データドライバ
図４に、図１のデータドライバ３０の構成例のブロック図を示す。図４では、１ドット当たりの階調データのビット数が６であるものとして説明するが、本発明が階調データのビット数に限定されるものではない。
データドライバ３０は、データラッチ５０、ラインラッチ５２、基準電圧発生回路５４、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）５６、駆動回路５８を含む。
データドライバ３０には、画素単位（又は１ドット単位）でシリアルに階調データが入力される。この階調データは、ドットクロック信号ＤＣＬＫに同期して入力される。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。図４では、説明の簡略化のため、１ドット単位で階調データが入力されるものとする。
データラッチ５０は、ドットクロック信号ＤＣＬＫに同期して、取り込み開始信号をシフトし、そのシフト出力に同期して、階調データをラッチすることで、例えば一水平走査分の階調データを取り込む。
ラインラッチ５２は、データラッチ５０にラッチされた一水平走査分の階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。
基準電圧発生回路５４は、各基準電圧が各階調データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路５４は、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋ（Ｋは２以上の整数）の基準電圧を発生させる。この場合に、基準電圧発生回路５４は、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌ（ＬはＫより大きい整数）の選択用電圧を一旦生成し、Ｌビットのガンマ補正データに基づいて第１〜第Ｌの選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に第１〜第Ｋの基準電圧として出力する。ここで、ガンマ補正データの各ビットのデータが、各選択用電圧に対応しており、各選択用電圧を各基準電圧として出力するか否かを示す。
以下では、Ｌが２５６、Ｋが６４であるものとして説明する。即ち、基準電圧発生回路５４は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各基準電圧が６ビットの各階調データに対応する複数の基準電圧Ｖ０〜Ｖ６３を生成する。この際、基準電圧発生回路５４では、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間の電圧が分割された複数の選択用電圧ＶＧ０〜ＶＧ２５５が生成され、ガンマ補正データに基づいて、複数の選択用電圧ＶＧ０〜ＶＧ２５５の中から選択された６４種類の選択用電圧が基準電圧Ｖ０〜Ｖ６３として出力される。
ＤＡＣ５６は、ラインラッチ５２から出力される階調データに対応したデータ電圧を、出力線ごとに生成する。より具体的には、ＤＡＣ５６は、基準電圧発生回路５４によって生成された複数の基準電圧Ｖ０〜Ｖ６３の中から、ラインラッチ５２から出力された１出力線分の階調データに対応した基準電圧を選択し、選択した基準電圧をデータ電圧として出力する。
駆動回路５８は、各出力線がＬＣＤパネル２０の各データ線に接続される複数の出力線を駆動する。より具体的には、駆動回路５８は、ＤＡＣ５６によって出力線毎に生成されたデータ電圧に基づいて、各出力線を駆動する。即ち、駆動回路５８は、階調データに基づいて選択された基準電圧をデータ電圧として、該データ電圧に基づいてデータ線を駆動する。駆動回路５８は、出力線毎に設けられたボルテージフォロワ接続された演算増幅器を有し、該演算増幅器がＤＡＣ５６からのデータ電圧に基づいて各出力線を駆動する。
図５に、基準電圧発生回路５４、ＤＡＣ５６、駆動回路５８の構成の概要を示す。ここでは、駆動回路５８のうち、データ線ＤＬ１と電気的に接続される出力線ＯＬ−１を駆動する構成のみを示すが、他の出力線についても同様である。
基準電圧発生回路５４は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗回路により分割した複数の電圧を、基準電圧Ｖ０〜Ｖ６３として出力する。なお、極性反転駆動の場合、実際には極性が正の場合と負の場合とで電圧が対称とならないため、正極性用の基準電圧と、負極性用の基準電圧とが生成される。図５では、その一方を示している。
ＤＡＣ５６−１は、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ５６−１は、６ビットの階調データに基づいて、基準電圧Ｖ０〜Ｖ６３のうちいずれか１つを選択して選択電圧Ｖｓとして演算増幅器ＤＲＶ−１に出力する。なお、他の演算増幅器ＤＲＶ−２〜ＤＲＶ−Ｎについても、同様に、対応する６ビットの階調データに基づいて選択された電圧が出力される。
ＤＡＣ５６−１は、反転回路５７−１を含む。反転回路５７−１は、極性反転信号ＰＯＬに基づいて階調データを反転する。そして、ＤＡＣ５６−１には、６ビットの階調データＤ０〜Ｄ５と、６ビットの反転階調データＸＤ０〜ＸＤ５とが入力される。反転階調データＸＤ０〜ＸＤ５は、階調データＤ０〜Ｄ５をそれぞれビット反転したものである。そして、ＤＡＣ５６−１において、基準電圧発生回路５４により生成された多値の基準電圧Ｖ０〜Ｖ６３のうちのいずれか１つが階調データに基づいて選択される。
例えば極性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、６ビットの階調データＤ０〜Ｄ５「００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬの論理レベルが「Ｌ」のとき、階調データＤ０〜Ｄ５を反転した反転階調データＸＤ０〜ＸＤ５を用いて基準電圧を選択する。即ち、反転階調データＸＤ０〜ＸＤ５が「１１１１０１」（＝６１）となり、基準電圧Ｖ６１が選択される。
このようにしてＤＡＣ５６−１により選択された選択電圧Ｖｓは、演算増幅器ＤＲＶ−１に供給される。
そして、演算増幅器ＤＲＶ−１は、選択電圧Ｖｓに基づいて出力線ＯＬ−１を駆動する。また、電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極の電圧を変化させる。こうして、液晶に印加される電圧の極性を反転させて駆動する。
４． 基準電圧発生回路
図６に、本実施形態における基準電圧発生回路５４の構成例のブロック図を示す。
基準電圧発生回路５４は、選択用電圧発生回路２００と、基準電圧選択回路２１０と、ガンマ補正データレジスタ２２０とを含む。
選択用電圧発生回路２００は、両端に高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨが供給されるラダー抵抗回路を含む。このラダー抵抗回路は、直列に接続された複数の抵抗素子を有する。そして、抵抗素子同士が電気的に接続されるノードを出力ノードとして、該出力ノードから選択用電圧を出力する。なお各抵抗素子の抵抗値は、ホスト又は表示コントローラ３８からの制御によって変更できることが望ましい。
こうして選択用電圧発生回路２００は、電位の低い順に並ぶ選択用電圧ＶＧ０〜ＶＧ２５５（第１〜第Ｌの選択用電圧）を出力する。なお、選択用電圧発生回路２００は、電位の高い順に並ぶ選択用電圧ＶＧ０〜ＶＧ２５５を出力するようにしてもよい。
ガンマ補正データレジスタ２２０には、各ビットのデータが各選択用電圧に対応付けられ、基準電圧として出力するか否かを示すＬビットのガンマ補正データが設定される。
図７に、本実施形態のガンマ補正データの説明図を示す。
選択用電圧がＬ種類の場合、ガンマ補正データはＬビット構成である。従って、図６におけるガンマ補正データは２５６ビット構成である。ガンマ補正データの各ビットのデータは、各選択用電圧を基準電圧として出力するか否かを示す。本実施形態では、ビットのデータが「１」のときは当該ビットに対応する選択用電圧を基準電圧として出力することを示し、ビットのデータが「０」のときは当該ビットに対応する選択用電圧を基準電圧として出力しないことを示す。従って、２５６ビット構成のガンマ補正データは、２５６ビットのうちいずれかの６４ビットだけが「１」で、残りが「０」であるデータとなる。
図７では、ガンマ補正データの最上位ビットである２５５ビット目のデータがＲＥＧ２５５となり、・・・、ガンマ補正データの最下位ビットである０ビット目のデータがＲＥＧ０となる。
図６において、基準電圧選択回路２１０は、ガンマ補正データに基づいて選択用電圧ＶＧ０〜ＶＧ２５５（第１〜第Ｌの選択用電圧）の中から選択された６４（＝Ｋ）種類の選択用電圧を、電位の低い順に基準電圧Ｖ０〜Ｖ６３（第１〜第Ｋの基準電圧）として出力する。なお、基準電圧選択回路２１０は、電位の高い順に並ぶ基準電圧Ｖ０〜Ｖ６３を出力するようにしてもよい。
図８に、図６の基準電圧選択回路の動作例の説明図を示す。
図８では、ガンマ補正データの最下位ビットが「０」、下位２ビット目が「１」、下位３ビット目が「１」、・・・、最上位ビットが「１」である。ガンマ補正データの最下位ビットが「０」であるため、当該ビットに対応する選択用電圧ＶＧ０は基準電圧として出力されない。
一方、ガンマ補正データの下位２ビット目が「１」であるため、当該ビットに対応する選択用電圧ＶＧ１は基準電圧として出力される。従って、選択用電圧ＶＧ１が、基準電圧Ｖ０として出力される。
ガンマ補正データの下位３ビット目が「１」であるため、当該ビットに対応する選択用電圧ＶＧ２は基準電圧として出力される。従って、選択用電圧ＶＧ２が、基準電圧Ｖ１として出力される。
同様に、ガンマ補正データの上位２ビット目が「０」であるため、当該ビットに対応する選択用電圧ＶＧ２５４は基準電圧として出力されない。これに対して、ガンマ補正データの最上位ビットが「１」であるため、当該ビットに対応する選択用電圧ＶＧ２５５は基準電圧として出力される。従って、選択用電圧ＶＧ２５５が、基準電圧Ｖ６３として出力される。
こうすることで、基準電圧発生回路５４が、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌの選択用電圧の中から選択されたＫ種類の選択用電圧を、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧として発生させることができる。
図９に、ガンマ特性の説明図を示す。
図９は、横軸に基準電圧、縦軸に画素の透過率を示す。上述のように、本実施形態では、基準電圧Ｖｘの電圧レベルを選択用電圧の中から選択して、複数種類の電圧レベルを出力させることができる。従って、ＬＣＤパネルの種類に応じた木目細かいガンマ補正を実現できる。
また選択用電圧発生回路２００のラダー抵抗回路を構成する各抵抗素子の抵抗値を可変制御できるようにすることで、基準電圧発生回路５４が出力する複数の基準電圧Ｖ０〜Ｖ６３の電圧レベルを多様化できる。
４．１ 基準電圧選択回路
次に、本実施形態の基準電圧選択回路２１０について説明する。基準電圧選択回路２１０は、電位の降順又は昇順に並ぶＫ種類の選択用電圧の中から選択されたＬ種類の選択用電圧を、電位の降順又は昇順に並ぶＬ種類の基準電圧として出力する。そのため、基準電圧選択回路２１０の機能を単純に回路で実現しようとすると、回路規模が大きくなってしまう。
図１０に、本実施形態の比較例における基準電圧選択回路２１０の構成例のブロック図を示す。
比較例では、基準電圧毎に、２５６入力１出力のセレクタが設けられている。この場合、各セレクタは、ガンマ補正データに基づいて選択用電圧ＶＧ０〜ＶＧ２５５のうちの１つを選択することになる。
従って、基準電圧の種類を増加させる毎に、２５６入力１出力のセレクタを追加する必要が生じ、基準電圧選択回路２１０のみならず、基準電圧発生回路５４の回路規模の増大を招き、消費電力を増大させることにもなる。
そこで、本実施形態では、以下に説明するように、基準電圧選択回路２１０の機能をスイッチマトリックス構成で実現させるようにしている。こうすることで、基準電圧選択回路２１０の回路規模の増大を抑えることができるようになる。しかも、比較例と比べて、選択用電圧の種類や基準電圧の種類が増加しても、基準電圧選択回路２１０の回路規模の増大が少なくて済む。
図１１に、本実施形態における基準電圧選択回路２１０の構成例のブロック図を示す。ここでは、説明の簡略化のため、選択用電圧が３種類（ＶＧ０、ＶＧ１、ＶＧ２）、基準電圧が２種類（Ｖ０、Ｖ１）であるものとする。選択用電圧が３種類以上で、且つ基準電圧が２種類以上の基準電圧選択回路２１０は、図１１の構成を必ず含む。従って、本実施形態において、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧を発生させる基準電圧発生回路５４は、図１１に示すように第１〜第Ｋの基準電圧のうち少なくとも第１及び第２の基準電圧を出力する基準電圧選択回路を含むことができる。
図１１の基準電圧選択回路は、３ビットのガンマ補正データに基づいて、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧ＶＧ０〜ＶＧ２の中から、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧Ｖ０、Ｖ１を選択する。
この基準電圧選択回路は、第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４を含む。第１のスイッチ素子ＳＷ１は、第１の選択用電圧ＶＧ０を第１の基準電圧Ｖ０として出力するためのスイッチ回路である。第２のスイッチ素子ＳＷ２は、第２の選択用電圧ＶＧ１を第１の基準電圧Ｖ０として出力するためのスイッチ回路である。第３のスイッチ素子ＳＷ３は、第２の選択用電圧ＶＧ１を第２の基準電圧Ｖ１として出力するためのスイッチ回路である。第４のスイッチ素子ＳＷ４は、第３の選択用電圧ＶＧ２を第２の基準電圧Ｖ１として出力するためのスイッチ回路である。各スイッチ回路は、各選択用電圧が供給される信号線と各基準電圧が出力される信号線とを電気的に接続又は遮断することができる。
そして、第１のスイッチ素子ＳＷ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定されたことを条件に、第１の選択用電圧ＶＧ０を第１の基準電圧Ｖ０として出力する。第２のスイッチ素子ＳＷ２は、ガンマ補正データの第１のビットのデータＲＥＧ０によりディセーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定されたことを条件に、第２の選択用電圧ＶＧ１を第１の基準電圧Ｖ０として出力する。第３のスイッチ素子ＳＷ３は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定されたことを条件に、第２の選択用電圧ＶＧ１を第２の基準電圧Ｖ１として出力する。第４のスイッチ素子ＳＷ４は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定され、且つガンマ補正データの第２のビットのデータＲＥＧ１によりディセーブルに設定され、且つガンマ補正データの第３のビットのデータＲＥＧ２によりイネーブルに設定されたことを条件に、第３の選択用電圧ＶＧ２を第２の基準電圧Ｖ１として出力する。
なお図１１の基準電圧選択回路は、各スイッチセルが第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４の各スイッチ素子を有する第１〜第４のスイッチセルＳＣ１〜ＳＣ４を含むことができる。そして、各スイッチセルは、他のスイッチセルから供給されるイネーブル信号及びディセーブル信号に基づいて、内蔵するスイッチ素子のオンオフ制御を行うと共に、別のスイッチセルにイネーブル信号及びディセーブル信号を出力する。
図１２（Ａ）、図１２（Ｂ）に、スイッチセルが他のスイッチセルに出力するイネーブル信号及びディセーブル信号を説明する図を示す。図１２（Ａ）、図１２（Ｂ）では、４種類の選択用電圧から３種類の基準電圧を選択する例を示している。
図１２（Ａ）において、例えばガンマ補正データの第１のビットのデータＲＥＧ０により第１のスイッチセルＳＣ１がイネーブルに設定されたとき、第１のスイッチセルＳＣ１は、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓをアクティブにし、第３のスイッチセルへのイネーブル信号ｅｎａｂｌｅをアクティブにする。
第２のスイッチセルＳＣ２は、第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓを用いて、第２のスイッチセルＳＣ２が内蔵する第２のスイッチ素子ＳＷ２のオンオフ制御を行う。同様に、第３のスイッチセルＳＣ３は、第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅを用いて、第３のスイッチセルＳＣ３が内蔵する第３のスイッチ素子ＳＷ３のオンオフ制御を行う。
これに対して、図１２（Ｂ）において、例えばガンマ補正データの第１のビットのデータＲＥＧ０により第１のスイッチセルＳＣ１がディセーブルに設定されたとき、第１のスイッチセルＳＣ１は、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓを非アクティブにし、第３のスイッチセルへのイネーブル信号ｅｎａｂｌｅを非アクティブにする。
この場合も図１２（Ａ）と同様に、第２のスイッチセルＳＣ２は、第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓを用いて、第２のスイッチセルＳＣ２が内蔵する第２のスイッチ素子ＳＷ２のオンオフ制御を行う。また第３のスイッチセルＳＣ３は、第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅを用いて、第３のスイッチセルＳＣ３が内蔵する第３のスイッチ素子ＳＷ３のオンオフ制御を行う。
より具体的には、第１のスイッチセルＳＣ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりイネーブルに設定されたとき、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓをアクティブにすると共に、第３のスイッチセルＳＣ３へのイネーブル信号ｅｎａｂｌｅをアクティブにする。また、第１のスイッチセルＳＣ１は、ガンマ補正データの第１のビットのデータＲＥＧ０によりディセーブルに設定されたとき、第２のスイッチセルＳＣ２へのディセーブル信号ｄｉｓを非アクティブにすると共に、第３のスイッチセルＳＣ３へのイネーブル信号ｅｎａｂｌｅを非アクティブにする。
第２のスイッチセルＳＣ２は、ガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定され、且つ第１のスイッチセルＳＣ１からのディセーブル信号ｄｉｓが非アクティブであることを条件に第２の選択用電圧ＶＧ１を第１の基準電圧Ｖ０として出力すると共に、第４のスイッチセルＳＣ４へのイネーブル信号ｅｎａｂｌｅをアクティブにする。それ以外のとき、第２のスイッチセルＳＣ２は、第４のスイッチセルＳＣ４へのイネーブル信号ｅｎａｂｌｅを非アクティブにする。
第３のスイッチセルＳＣ３は、ガンマ補正データの第２のビットのデータＲＥＧ１によりイネーブルに設定され、且つ第１のスイッチセルＳＣ１からのイネーブル信号ｅｎａｂｌｅがアクティブであることを条件に第２の選択用電圧ＶＧ１を第２の基準電圧Ｖ１として出力すると共に、第４のスイッチセルＳＣ４へのディセーブル信号ｄｉｓをアクティブにする。それ以外のとき、第３のスイッチセルＳＣ３は、第４のスイッチセルＳＣ４へのディセーブル信号ｄｉｓを非アクティブにする。
第４のスイッチセルＳＣ４は、ガンマ補正データの第３のビットのデータＲＥＧ２によりイネーブルに設定され、且つ第３のスイッチセルＳＣ３からのディセーブル信号ｄｉｓが非アクティブであり、且つ第２のスイッチセルＳＣ２からのイネーブル信号ｅｎａｂｌｅがアクティブであることを条件に第３の選択用電圧ＶＧ２を第２の基準電圧Ｖ１として出力する。
このようにイネーブル信号及びディセーブル信号を伝搬させることで、１つのスイッチセルを繰り返し接続するだけで済み、基準電圧選択回路の設計や、その変更が容易になる。なお、このディセーブル信号をイネーブル信号として伝搬させるようにしてもよいことは言うまでもない。
図１３に、図１１の基準電圧選択回路の動作例を示す。
図１３に示すように、図１１の基準電圧選択回路は、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧ＶＧ０〜ＶＧ２が、３ビットのガンマ補正データにより「１」が設定されたビットのデータに基づいて、電位の高い順又は電位の低い順に並ぶ第１及び第２の基準電圧Ｖ０、Ｖ１を出力する。
このようなスイッチ素子又は該スイッチ素子を含むスイッチセルを採用して、上記のように信号（イネーブル信号、ディセーブル信号）を伝搬させることで、スイッチマトリックス構成で基準電圧選択回路を実現した場合であってもスイッチ素子又はスイッチセルの数を削減できる。
一般に、スイッチマトリックス構成で第１〜第３の選択用電圧ＶＧ１〜ＶＧ２から第１及び第２の基準電圧Ｖ０、Ｖ１を選択する回路を実現する場合、６（＝３×２）個のスイッチ素子又はスイッチセルが必要となる。
これに対して、電位の高い順又は低い順に２つの基準電圧を出力するという特性を考慮すると、第３の選択用電圧ＶＧ２が第１の基準電圧Ｖ０として出力されることはない。同様に、第１の選択用電圧ＶＧ０が第２の基準電圧Ｖ１として出力されることはない。従って、図１１の場合、スイッチ素子ＳＷ１０（スイッチ素子ＳＷ１０を含むスイッチセルＳＣ１０）及びスイッチ素子ＳＷ１１（スイッチ素子ＳＷ１１を含むスイッチセルＳＣ１１）を省略できる。
本実施形態では、基準電圧選択回路が、電位の高い順又は電位の低い順に並ぶ第１〜第Ｌの選択用電圧の中から、電位の高い順又は電位の低い順に並ぶ第１〜第Ｋの基準電圧を選択する。このため、本実施形態の場合には、１つの基準電圧を出力するために（Ｌ−Ｋ＋１）個のスイッチセルが必要とされる。そのため、この基準電圧選択回路は、Ｋ×（Ｌ−Ｋ＋１）個のスイッチセルで実現できる。
以下では、本実施形態の基準電圧選択回路の具体的な回路構成例について説明する。
図１４に、本実施形態の基準電圧選択回路の具体的な回路構成例を示す。図１４では、Ｌが１６（第１〜第１６の選択用電圧ＶＧ０〜ＶＧ１５）で、Ｋが５（第１〜第４の基準電圧Ｖ０〜Ｖ４）の構成例を示す。
ＶＧ＜１５：０＞が第１〜第１６の選択用電圧ＶＧ０〜ＶＧ１５を示し、ＶＧ＜１５：０＞の各ビットの信号線に各選択用電圧が供給される。Ｖ＜４：０＞が第１〜第４の基準電圧Ｖ０〜Ｖ４を示し、Ｖ＜４：０＞の各ビットの信号線に各基準電圧が出力される。ＲＥＧ＜１５：０＞は、１６ビットのガンマ補正データである。
単純にスイッチマトリックス構成を採用した場合、８０（＝５×１６）個のスイッチセルが必要となるにも関わらず、本実施形態では、６０（＝５×（１６−５＋１））個のスイッチセルで実現できる。これは、上述した理由により、図１４の回路部分３１０、３１２のスイッチセルを省略できるからである。
図１５に、図１４の回路図の一部の拡大図を示す。
図１５において、図１４と同一部分には同一符号を付し適宜説明を省略する。図１５において、例えばスイッチセルＳＣ１−１、ＳＣ２−１、ＳＣ３−１、ＳＣ４−１、・・・、ＳＣ１−２、ＳＣ２−２、・・・のそれぞれは同一構成である。
各スイッチセルは、ＶＤＤ端子、ＥＮＨＶＩ端子、ＥＮＨＩ端子、ＥＮＶＩ端子、Ｄ端子、ＥＮＨＯ端子、ＥＮＶＤ端子、ＯＵＴ端子、ＩＮ端子を含む。
ＶＤＤ端子は、高電位側の電源電圧ＶＤＤ（高電位側電源電圧ＶＤＤＨ）を供給するための端子である。このスイッチセルでは低電位側の電源電圧ＶＳＳ（接地電源電圧ＶＳＳＨ）を供給するための端子の図示は省略されている。ＥＮＨＶＩ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅが入力される端子である。ＥＮＨＩ端子は、ｄｉｒＡ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅ（論理レベルを反転したディセーブル信号ｄｉｓと等価）が入力される端子である。ＥＮＶＩ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅが入力される端子である。ＥＮＨＯ端子は、ｄｉｒＡ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅ（論理レベルを反転したディセーブル信号ｄｉｓと等価）が出力される端子である。Ｄ端子は、ガンマ補正データのビットのデータが入力される端子である。ＥＮＶＤ端子は、ｄｉｒＢ方向に並ぶセルに供給されるイネーブル信号ｅｎａｂｌｅを出力するための端子である。ＯＵＴ端子は、基準電圧を供給するための端子である。ＩＮ端子は、選択用電圧が供給される端子である。
従って、図１５に示すように、基準電圧選択回路は、第１〜第４のスイッチセルＳＣ１−１、ＳＣ２−１、ＳＣ１−２、ＳＣ２−２を含むことができる。第１のスイッチセルＳＣ１−１は、電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの第１の基準電圧として出力するための第１のスイッチ素子を有する。第２のスイッチセルＳＣ１−２は、第２の選択用電圧を第１の基準電圧として出力するための第２のスイッチ素子を有する。第３のスイッチセルＳＣ１−２は、第２の選択用電圧を第２の基準電圧として出力するための第３のスイッチ素子を有する。第４のスイッチセルＳＣ２−２は、第３の選択用電圧を第２の基準電圧として出力するための第４のスイッチ素子を有する。
そして第１のスイッチセルＳＣ１−１には、各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示すＬビットのガンマ補正データの第１のビットのデータが供給されると共に、第１のスイッチセルＳＣ１−１は、第２及び第３のスイッチセルＳＣ２−１、ＳＣ１−２に対してイネーブル信号を出力する。第２のスイッチセルＳＣ２−１には、ガンマ補正データの第２のビットのデータが供給されると共に、第２のスイッチセルＳＣ２−１は、第３及び第４のスイッチセルＳＣ１−２、ＳＣ２−２に対してイネーブル信号を出力する。第３のスイッチセルＳＣ１−２には、ガンマ補正データの第２のビットのデータが供給されると共に、第３のスイッチセルＳＣ１−２は、第４のスイッチセルＳＣ２−２に対してイネーブル信号を出力する。第４のスイッチセルＳＣ２−２には、ガンマ補正データの第３のビットのデータが供給される。
図１５では、上述のディセーブル信号ｄｉｓを、イネーブル信号ｅｎａｂｌｅとして出力する。アクティブに設定されたイネーブル信号ｅｎａｂｌｅと非アクティブに設定されたディセーブル信号ｄｉｓとが等価であり、非アクティブに設定されたイネーブル信号ｅｎａｂｌｅとアクティブに設定されたディセーブル信号ｄｉｓとが等価だからである。
４．２ スイッチセル
本実施形態における基準電圧選択回路のスイッチセルは、基準電圧選択回路特有の構成に起因して、以下のような回路構成を採用することが望ましい。
図１６に、本実施形態における基準電圧選択回路の各スイッチセルの接続関係を模式的に示す。
本実施形態における基準電圧選択回路は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の複数の基準電圧を選択する。そのため、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の第１〜第１６の選択用電圧ＶＧ０〜ＶＧ１５の中からガンマ補正データに基づいて選択された選択用電圧を基準電圧として出力する。
このような各選択用電圧が供給されるスイッチセルのスイッチ素子を、例えばトランスファーゲートで構成することができる。トランスファーゲートは、ｐ型（広義には第１の導電型）の酸化膜半導体（Metal-Oxide-Semiconductor：ＭＯＳ）トランジスタとｎ型（広義には第２の導電型）のＭＯＳトランジスタとを含み、ｐ型のＭＯＳトランジスタのソースとｎ型のＭＯＳトランジスタのソース、ｐ型のＭＯＳトランジスタのドレインとｎ型のＭＯＳトランジスタのドレインがそれぞれ接続される。
ところが、図１６に示すように、第１の選択用電圧ＶＧ０が入力されるスイッチセルＳＣ１−１には、低電位側電源電圧である接地電源電圧ＶＳＳＨが供給される電源線の電流が、制限されることなく流れる可能性がある。同様に、第１６の選択用電圧ＶＧ１５が入力されるスイッチセルＳＣ１１−５にも、高電位側電源電圧ＶＤＤ（ＶＤＤＨ）が供給される電源線の電流が制限されることなく流れる可能性がある。特に、高電位側電源電圧ＶＤＤＨや接地電源電圧ＶＳＳＨは、データドライバ３０の外部から供給され、これらの電圧が供給される電源線には、静電気や電波等のノイズが混入しやすい。
即ち、第１の選択用電圧ＶＧ０として接地電源電圧ＶＳＳＨが供給される場合、静電気や外部からの電波等に起因して、第１の選択用電圧ＶＧ０が供給される電源線の電位変動が生じることがある。そして、第１のスイッチセルＳＣ１−１のスイッチ素子のノードには直流電流が流れて、大きなストレスを受けている。そのため、これらの電源線の電位が接地電位より低電位になると、大電流が流れる第１のスイッチセルＳＣ１−１のスイッチ素子が破壊される可能性が高くなる。
また、第１６の選択用電圧ＶＧ０として接地電源電圧ＶＳＳＨが供給される場合、静電気や外部からの電波等に起因して、第１６の選択用電圧ＶＧ１５が供給される電源線の電位変動が生じることがある。そして、スイッチセルＳＣ１１−５のスイッチ素子のノードには直流電流が流れて、大きなストレスを受けている。そのため、これらの電源線の電位が高電位側電源電圧の電位より高電位になると、大電流が流れるスイッチセルＳＣ１１−５のスイッチ素子が破壊される可能性が高くなる。
これに対して、他のスイッチセルには、ラダー抵抗回路を介して各種選択用電圧が供給されるため、電流が制限されることになる。
そこで、第１のスイッチセルＳＣ１−１、スイッチセルＳＣ１１−５のスイッチ素子に流れる電流を制限するか、該スイッチ素子の電流に対する耐性を強化することが望ましい。
電流を制限する場合、図６に示すように、他の選択用電圧と異なり第１又は第１６の選択用電圧ＶＧ０、ＶＧ１５の電位レベルを変動させることはガンマ特性を大きく変化させるため、第１又は第１６の選択用電圧ＶＧ０、ＶＧ１５が供給される信号線の電流を制限する目的で抵抗回路を設けることはできない。従って、抵抗回路を設けることなく、第１又は第１６の選択用電圧ＶＧ０、ＶＧ１５が供給される信号線の電流を制限する必要がある。
４．２．１ 第１の構成例
第１の構成例では、第１のスイッチセルＳＣ１−１のスイッチ素子の電流に対する耐性の強化を図る。
図１７に、図１５のスイッチセルの回路の第１の構成例を示す。
図１７では、スイッチ素子ＳＷが、トランスファーゲートにより構成される。即ち、スイッチ素子ＳＷが、ｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタとを含み、ｐ型のＭＯＳトランジスタのソースとｎ型のＭＯＳトランジスタのソース、ｐ型のＭＯＳトランジスタのドレインとｎ型のＭＯＳトランジスタのドレインがそれぞれ接続される。ｐ型のＭＯＳトランジスタ及びｎ型のＭＯＳトランジスタのソースがＩＮ端子と電気的に接続され、ｐ型のＭＯＳトランジスタ及びｎ型のＭＯＳトランジスタのソースがＯＵＴ端子と電気的に接続される。
ＥＮＶＩ端子、Ｄ端子及びＥＮＨＩ端子からの入力信号の論理積演算結果が「Ｈ」のとき、スイッチ素子ＳＷが導通状態となり、ＩＮ端子とＯＵＴ端子が同電位となる。該論理積演算結果が「Ｌ」のとき、スイッチ素子ＳＷが非導通状態となる。この論理積演算結果とＥＮＨＶＩ端子からの入力信号との論理和演算結果が、ＥＮＶＯ端子から出力される。また論理積演算結果とＥＮＨＶＩ端子からの入力信号との論理和演算結果の反転結果は、ＥＮＨＯ端子から出力信号となる。
第１の構成例では、第１の選択用電圧ＶＧ０として接地電源電圧ＶＳＳＨが供給される第１のスイッチセルＳＣ１−１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、スイッチセルＳＣ１１−５を除く他のスイッチセルのスイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さくなるように構成される。即ち、第１〜第４のスイッチセルＳＣ１−１、ＳＣ２−１、ＳＣ１−２、ＳＣ２−２に着目すると、第１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さい。
例えば、スイッチ素子を構成するトランジスタ（例えばｎ型のＭＯＳトランジスタ）のチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、第１のスイッチ素子を構成するトランジスタのＷ／Ｌが、第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きくすればよい。より具体的には、第１のスイッチ素子を構成するトランジスタのＷ／Ｌの値を、第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌの値の２倍以上とする。
こうすることで、第１のスイッチセルのスイッチ素子の電流に対する耐性を強化できるので、第１の選択用電圧ＶＧ０が供給される電源線の電位が接地電位より低電位になった場合でも、第１のスイッチセルＳＣ１−１のスイッチ素子が破壊される可能性を大幅に減少させることが可能となる。
４．２．２ 第２の構成例
第２の構成例では、第１の構成例に代えて、又は追加して、第１のスイッチセルＳＣ１−１のスイッチ素子に流れる電流を制限できる。
図１８に、図１５のスイッチセルの回路の第２の構成例を示す。
図１８において、図１７と同一部分には同一符号を付し、適宜説明を省略する。
第２の構成例が第１の構成例と異なる点は、スイッチ素子と並列に、バイパス回路が設けられている。このバイパス回路は、第１の選択用電圧ＶＧ０の電位が接地電位より低電位のとき、スイッチ素子ＳＷをバイパスさせる。即ち、第１の選択用電圧ＶＧ０の電位が接地電位より低電位のとき、スイッチ素子を構成するトランジスタのソース・ドレイン間に電流を流さないようにバイパスする経路が設けられるようになっている。
このようなバイパス回路としては、いわゆるオフトランジスタ回路を採用できる。このオフトランジスタ回路は、トランスファーゲートと同様の構成を有し、トランスファーゲートのｐ型のＭＯＳトランジスタとオフトランジスタ回路のｐ型のＭＯＳトランジスタとが並列に接続され、トランスファーゲートのｎ型のＭＯＳトランジスタとオフトランジスタ回路のｎ型のＭＯＳトランジスタとが並列に接続される。オフトランジスタ回路のｐ型のＭＯＳトランジスタのゲートには、高電位側電源電圧ＶＤＤＨが供給され、オフトランジスタ回路のｎ型のＭＯＳトランジスタのゲートには、接地電源電圧ＶＳＳＨが供給される。従って、オフトランジスタ回路は、通常の動作状態では、そのソース・ドレイン間は非導通状態となる。
即ち、バイパス回路は、接地電源電圧がゲートに供給されるｎ型ＭＯＳトランジスタと、そのソース及びドレインがそれぞれｎ型ＭＯＳトランジスタのソース及びドレインに接続され、高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含む。そして、バイパス回路が、第１のスイッチセルＳＣ１−１のスイッチ素子と並列に設けられている。
従って、図１８に示す構成を有するスイッチセルを第１のスイッチセルＳＣ１−１に採用することで、第１の選択用電圧ＶＧ０が供給される電源線の電位が接地電位より低電位になったときには、オフトランジスタ回路のｎ型のＭＯＳトランジスタが導通状態となり、スイッチ素子に流れる電流を迂回させることが可能となる。これにより、第１のスイッチセルＳＣ１−１のスイッチ素子が破壊される事態を確実に防止できるようになる。
なお、図１８に示すスイッチセルを第１のスイッチセルＳＣ１−１のみに採用した場合、基準電圧選択回路を構成するスイッチセルのスイッチ素子をすべて同じサイズとすることができる。また、第１のスイッチセルＳＣ１−１において、第１の構成例に加えて第２の構成例のバイパス回路を採用してもよい。
４．２．３ 第３の構成例
第３の構成例では、第１又は第２の構成例に代えて、又は追加して、第１のスイッチセルＳＣ１−１のスイッチ素子の電流に対する耐性の強化を図ることができる。
図１９に、図１５のスイッチセルの回路の第３の構成例を示す。
図１９において、図１７と同一部分には同一符号を付し、適宜説明を省略する。
第３の構成例が第１の構成例と異なる点は、スイッチ素子がトランスファーゲートで構成されるのではなく、ｎ型のパストランジスタで構成される点である。従って、第３の構成例では、スイッチ素子の動作範囲として、ｐ型のＭＯＳトランジスタのみが動作する動作範囲を無視し、その分だけｎ型のＭＯＳトランジスタのサイズを大きく（チャネル領域の電流密度を小さく）できるようになる。図１９に示すようなスイッチセルが、第１のスイッチセルＳＣ１−１に採用される。
第３の構成例では、第１の構成例においてｐ型のＭＯＳトランジスタが形成されていた領域にｎ型のＭＯＳトランジスタを形成できるので、第１の構成例と同じ面積で、より一層信頼性の高い基準電圧選択回路を提供できるようになる。
４．２．４ 第４の構成例
第１〜第３の構成例では、第１のスイッチセルＳＣ１−１に着目していたが、第４の構成例ではスイッチセルＳＣ１１−５のスイッチ素子の破壊の防止を図る。
この第４の構成例では、第１〜第３の構成例に代えて、又は追加して、スイッチセルＳＣ１１−５のスイッチ素子の電流に対する耐性の強化を図ることができる。
第４の構成例におけるスイッチセルＳＣ１１−５の構成は、図１７と同様であるため図示及び詳細な説明を省略する。
即ち、第４の構成例では、第１６の選択用電圧ＶＧ１５として高電位側電源電圧ＶＤＤＨが供給されるスイッチセルＳＣ１１−５のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、第１のスイッチセルＳＣ１−１を除く他のスイッチセルのスイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さくなるように構成される。即ち、図１６のスイッチセルＳＣ１０−４（広義には第１のスイッチ素子）、ＳＣ１１−４（広義には第２のスイッチ素子）、ＳＣ１０−５（広義には第３のスイッチ素子）、ＳＣ１１−５（広義には第４のスイッチ素子）に着目すると、スイッチセルＳＣ１１−５のスイッチ素子（第４のスイッチ素子）を構成するトランジスタのチャネル領域の電流密度が、スイッチセルＳＣ１０−４、ＳＣ１１−４、ＳＣ１０−５のスイッチ素子（第１〜第３スイッチ素子）の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さい。
例えば、スイッチ素子を構成するトランジスタ（例えばｎ型のＭＯＳトランジスタ）のチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、スイッチセルＳＣ１１−５のスイッチ素子（第４のスイッチ素子）を構成するトランジスタのＷ／Ｌが、スイッチセルＳＣ１０−４、ＳＣ１１−４、ＳＣ１０−５のスイッチ素子（第１〜第３のスイッチ素子）の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きくすればよい。より具体的には、スイッチセルＳＣ１１−５のスイッチ素子（第４のスイッチ素子）を構成するトランジスタのＷ／Ｌの値を、スイッチセルＳＣ１０−４、ＳＣ１１−４、ＳＣ１０−５のスイッチ素子（第１〜第３のスイッチ素子）の各スイッチ素子を構成するトランジスタのＷ／Ｌの値の２倍以上とする。
こうすることで、スイッチセルＳＣ１１−５のスイッチ素子の電流に対する耐性を強化できるので、第１６の選択用電圧ＶＧ１５が供給される電源線の電位が高電位側電源電圧より高電位になった場合でも、スイッチセルＳＣ１１−５のスイッチ素子が破壊される可能性を大幅に減少させることが可能となる。
４．２．５ 第５の構成例
第５の構成例では、第１〜第４の構成例に代えて、又は追加して、スイッチセルＳＣ１１−５のスイッチ素子に流れる電流を制限できる。
第４の構成例におけるスイッチセルＳＣ１１−５の構成は、図１８と同様であるため図示及び詳細な説明を省略する。
即ち、第５の構成例では、スイッチ素子と並列に、バイパス回路が設けられている。このバイパス回路は、第１６の選択用電圧ＶＧ１５の電位が高電位側電源電圧の電位より高電位のとき、スイッチ素子ＳＷをバイパスさせる。即ち、第１６の選択用電圧ＶＧ１５の電位が高電位側電源電位より高電位のとき、スイッチ素子を構成するトランジスタのソース・ドレイン間に電流を流さないようにバイパスする経路が設けられるようになっている。
このようなバイパス回路としては、いわゆるオフトランジスタ回路を採用できる。このオフトランジスタ回路は、トランスファーゲートと同様の構成を有し、トランスファーゲートのｐ型のＭＯＳトランジスタとオフトランジスタ回路のｐ型のＭＯＳトランジスタとが並列に接続され、トランスファーゲートのｎ型のＭＯＳトランジスタとオフトランジスタ回路のｎ型のＭＯＳトランジスタとが並列に接続される。オフトランジスタ回路のｐ型のＭＯＳトランジスタのゲートには、高電位側電源電圧ＶＤＤＨが供給され、オフトランジスタ回路のｎ型のＭＯＳトランジスタのゲートには、接地電源電圧ＶＳＳＨが供給される。
即ち、バイパス回路が、接地電源電圧がゲートに供給されるｎ型ＭＯＳトランジスタと、そのソース及びドレインがそれぞれｎ型ＭＯＳトランジスタのソース及びドレインに接続され、高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含む。そして、バイパス回路が、スイッチセルＳＣ１１−５のスイッチ素子と並列に設けられている。
従って、図１８に示す構成を有するスイッチセルをスイッチセルＳＣ１１−５に採用することで、第１６の選択用電圧ＶＧ１５が供給される電源線の電位が高電位側電源電位より高電位になったときには、オフトランジスタ回路のｐ型のＭＯＳトランジスタが導通状態となり、スイッチ素子に流れる電流を迂回させることが可能となる。これにより、スイッチセルＳＣ１１−５のスイッチ素子が破壊される事態を確実に防止できるようになる。
なお、図１８に示すスイッチセルをスイッチセルＳＣ１１−５のみに採用した場合、基準電圧選択回路を構成するスイッチセルのスイッチ素子をすべて同じサイズとすることができる。また、スイッチセルＳＣ１１−５において、第４の構成例に加えて第５の構成例のバイパス回路を採用してもよい。
４．２．６ 第６の構成例
第６の構成例では、第１〜第５の構成例に代えて、又は追加して、スイッチセルＳＣ１１−５のスイッチ素子の電流に対する耐性の強化を図ることができる。
図２０に、図１５のスイッチセルの回路の第６の構成例を示す。
図２０において、図１９と同一部分には同一符号を付し、適宜説明を省略する。
第６の構成例が第４の構成例と異なる点は、スイッチ素子がトランスファーゲートで構成されるのではなく、ｐ型のパストランジスタで構成される点である。従って、第６の構成例では、スイッチ素子の動作範囲として、ｎ型のＭＯＳトランジスタのみが動作する動作範囲を無視し、その分だけｐ型のＭＯＳトランジスタのサイズを大きく（チャネル領域の電流密度を小さく）できるようになる。図２０に示すようなスイッチセルが、スイッチセルＳＣ１１−５に採用される。
第６の構成例では、第４の構成例においてｎ型のＭＯＳトランジスタが形成されていた領域にｐ型のＭＯＳトランジスタを形成できるので、第４の構成例と同じ面積で、より一層信頼性の高い基準電圧選択回路を提供できるようになる。
４．３ 効果の説明図
４．３．１ 第１〜第３の構成例の効果
図２１（Ａ）、図２１（Ｂ）に、第１〜第３の構成例による効果の説明図を示す。
図２１（Ａ）は、第１〜第３の構成例を適用する前の状態で、走査ライン反転駆動により、１駆動期間毎に、６ビットの階調データに対応した階調値を「０」から「６３」まで順番に大きくしたときのデータドライバ３０の駆動波形例を模式的に表したものである。
図２１（Ｂ）は、第１〜第３の構成例を適用し、走査ライン反転駆動により、１駆動期間毎に、６ビットの階調データに対応した階調値を「０」から「６３」まで順番に大きくしたときのデータドライバ３０の駆動波形例を模式的に表したものである。
図２１（Ａ）では、上述のように第１のスイッチセルＳＣ１−１のスイッチ素子に大電流が流れて、該スイッチ素子が破壊され、その結果、基準電圧選択回路の出力のうち基準電圧Ｖ０の出力がハイインピーダンス状態になるものと考えられる。この場合、階調値「０」に対応した基準電圧Ｖ０を階調電圧としてソース出力するＶ０出力期間では、ソース出力がハイインピーダンス状態となり、実際には出力レベルが不定となる。その後、次の駆動期間では、極性が反転し、階調値「１」に対応した基準電圧Ｖ６２が出力され、次の駆動期間では更に極性が反転し、階調値「２」に対応した基準電圧Ｖ２が出力される。これ以降、同様に、それぞれ階調値に対応した基準電圧が出力される。
これに対して、第１〜第３の構成例を適用すれば、第１のスイッチセルＳＣ１−１のスイッチ素子の破壊を防止できる。従って、階調値「０」に対応した基準電圧Ｖ０を階調電圧としてソース出力するＶ０出力期間では、基準電圧Ｖ０が出力され、次の駆動期間では、極性が反転し、階調値「１」に対応した基準電圧Ｖ６２が出力され、次の駆動期間では更に極性が反転し、階調値「２」に対応した基準電圧Ｖ２が出力される。これ以降、同様に、それぞれ階調値に対応した基準電圧が出力される。
４．３．２ 第４〜第６の構成例の効果
以下では、Ｋが６４であるものとする。
図２２（Ａ）、図２２（Ｂ）に、第４〜第６の構成例による効果の説明図を示す。
図２２（Ａ）は、第４〜第６の構成例を適用する前の状態で、走査ライン反転駆動により、１駆動期間毎に、６ビットの階調データに対応した階調値を「６３」から「０」まで順番に小さくしたときのデータドライバ３０の駆動波形例を模式的に表したものである。
図２２（Ｂ）は、第４〜第６の構成例を適用し、走査ライン反転駆動により、１駆動期間毎に、６ビットの階調データに対応した階調値を「６３」から「０」まで順番に小さくしたときのデータドライバ３０の駆動波形例を模式的に表したものである。
図２２（Ａ）では、上述のようにスイッチセルＳＣ１１−５のスイッチ素子に大電流が流れて、該スイッチ素子が破壊され、その結果、基準電圧選択回路の出力のうち基準電圧Ｖ６３の出力がハイインピーダンス状態になるものと考えられる。この場合、階調値「６３」に対応した基準電圧Ｖ６３を階調電圧としてソース出力するＶ６３出力期間では、ソース出力がハイインピーダンス状態となり、実際には出力レベルが不定となる。その後、次の駆動期間では、極性が反転し、階調値「６２」に対応した基準電圧Ｖ１が出力され、次の駆動期間では更に極性が反転し、階調値「６１」に対応した基準電圧Ｖ６１が出力される。これ以降、同様に、それぞれ階調値に対応した基準電圧が出力される。
これに対して、第４〜第６の構成例を適用すれば、スイッチセルＳＣ１１−５のスイッチ素子の破壊を防止できる。従って、階調値「６３」に対応した基準電圧Ｖ６３を階調電圧としてソース出力するＶ６３出力期間では、基準電圧Ｖ６３が出力され、次の駆動期間では、極性が反転し、階調値「６２」に対応した基準電圧Ｖ１が出力され、次の駆動期間では更に極性が反転し、階調値「６１」に対応した基準電圧Ｖ６１が出力される。これ以降、同様に、それぞれ階調値に対応した基準電圧が出力される。
５． 電子機器
図２３に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２３において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、データドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
表示コントローラ３８は、データドライバ３０及びゲートドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの表示データを供給する。
電源回路１００は、データドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この表示データに基づき、データドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
なお、本実施形態の第１〜第６の構成例において、第１のスイッチセルＳＣ１−１やスイッチセルＳＣ１１−５のスイッチ素子を構成するトランジスタの形成領域では、コンタクトやホールの数を増やし、大電流に対する耐性を強化しておくことが望ましい。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
本実施形態における液晶表示装置の構成の概要を示す図。 本実施形態における液晶表示装置の他の構成の概要を示す図。 図１のゲートドライバの構成例を示す図。 図１のデータドライバの構成例のブロック図。 図４の基準電圧発生回路、ＤＡＣ、駆動回路の構成の概要を示す図。 本実施形態における基準電圧発生回路の構成例のブロック図。 本実施形態のガンマ補正データの説明図。 図６の基準電圧選択回路の動作例の説明図。 ガンマ特性の説明図。 本実施形態の比較例における基準電圧選択回路の構成例のブロック図。 本実施形態における基準電圧選択回路の構成例のブロック図。 図１２（Ａ）、図１２（Ｂ）はスイッチセルが他のスイッチセルに出力するイネーブル信号及びディセーブル信号を説明する図。 図１１の基準電圧選択回路の動作例を示す図。 本実施形態の基準電圧選択回路の具体的な回路構成例を示す図。 図１４の回路図の一部の拡大図。 本実施形態における基準電圧選択回路の各スイッチセルの接続関係の模式図。 図１５のスイッチセルの回路の第１の構成例を示す図。 図１５のスイッチセルの回路の第２の構成例を示す図。 図１５のスイッチセルの回路の第３の構成例を示す図。 図１５のスイッチセルの回路の第６の構成例を示す図。 図２１（Ａ）、図２１（Ｂ）は第１〜第３の構成例による効果の説明図。 図２２（Ａ）、図２２（Ｂ）は第４〜第６の構成例による効果の説明図。 本実施形態における電子機器の構成例のブロック図。
符号の説明
１０ 液晶表示装置、 ２０ ＬＣＤパネル、 ３０ データドライバ、
３２ ゲートドライバ、 ３８ 表示コントローラ、 ４０ シフトレジスタ、
４２ レベルシフタ、 ４４ 出力バッファ、 ５０ データラッチ、
５２ ラインラッチ、 ５４ 基準電圧発生回路、 ５６、５６−１ ＤＡＣ、
５７−１ 反転回路、 ５８、５８−１ 駆動回路、 １００ 電源回路、
２００ 選択用電圧発生回路、 ２１０ 基準電圧選択回路、
２２０ ガンマ補正データレジスタ、 ｄｉｓ ディセーブル信号、
ｅｎａｂｌｅ イネーブル信号、
ＲＥＧ０ ガンマ補正データの第１のビットのデータ、
ＲＥＧ１ ガンマ補正データの第２のビットのデータ、
ＲＥＧ２ ガンマ補正データの第３のビットのデータ
ＳＣ１ 第１のスイッチセル、 ＳＣ２ 第２のスイッチセル、
ＳＣ３ 第３のスイッチセル、 ＳＣ４ 第４のスイッチセル、
ＳＷ１ 第１のスイッチ素子、 ＳＷ２ 第２のスイッチ素子、
ＳＷ３ 第３のスイッチ素子、 ＳＷ４ 第４のスイッチ素子、
Ｖ０ 第１の基準電圧、 Ｖ１ 第２の基準電圧、 ＶＧ０ 第１の選択用電圧、
ＶＧ１ 第２の選択用電圧、 ＶＧ２ 第３の選択用電圧

Claims (15)

  1. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第１の選択用電圧として前記接地電源電圧が供給され、
    前記第１のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、前記第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さいことを特徴とする基準電圧選択回路。
  2. 請求項１において、
    トランジスタのチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、前記第１のスイッチ素子を構成するトランジスタのＷ／Ｌが、前記第２〜第４のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きいことを特徴とする基準電圧選択回路。
  3. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第１の選択用電圧として前記接地電源電圧が供給され、
    前記第１の選択用電圧の電位が接地電位より低電位のとき、前記第１のスイッチ素子をバイパスするバイパス回路を含むことを特徴とする基準電圧選択回路。
  4. 請求項３において、
    前記バイパス回路が、
    前記接地電源電圧がゲートに供給されるｎ型ＭＯＳトランジスタと、
    そのソース及びドレインがそれぞれ前記ｎ型ＭＯＳトランジスタのソース及びドレインに接続され、前記高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含み、
    前記バイパス回路が、
    前記第１のスイッチ素子と並列に設けられていることを特徴とする基準電圧選択回路。
  5. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第１の選択用電圧として前記接地電源電圧が供給され、
    前記第１のスイッチ素子が、ｎ型のパストランジスタにより構成されることを特徴とする基準電圧選択回路。
  6. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第３の選択用電圧として前記高電位側電源電圧が供給され、
    前記第４のスイッチ素子を構成するトランジスタのチャネル領域の電流密度が、前記第１〜第３のスイッチ素子の各スイッチ素子を構成するトランジスタのチャネル領域の電流密度より小さいことを特徴とする基準電圧選択回路。
  7. 請求項６において、
    トランジスタのチャネル幅をＷ、該トランジスタのチャネル長をＬとした場合に、前記第４のスイッチ素子を構成するトランジスタのＷ／Ｌが、前記第１〜第３のスイッチ素子の各スイッチ素子を構成するトランジスタのＷ／Ｌより大きいことを特徴とする基準電圧選択回路。
  8. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第３の選択用電圧として前記接地電源電圧が供給され、
    前記第３の選択用電圧の電位が高電位側電源電位より高電位のとき、前記第４のスイッチ素子をバイパスするバイパス回路を含むことを特徴とする基準電圧選択回路。
  9. 請求項８において、
    前記バイパス回路が、
    前記高電位側電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタと、
    そのソース及びドレインがそれぞれ前記ｐ型ＭＯＳトランジスタのソース及びドレインに接続され、前記接地電源電圧がゲートに供給されるｐ型ＭＯＳトランジスタとを含み、
    前記バイパス回路が、
    前記第４のスイッチ素子と並列に設けられていることを特徴とする基準電圧選択回路。
  10. 高電位側電源電圧と接地電源電圧との間の複数の基準電圧を選択するための基準電圧選択回路であって、
    電位の高い順又は電位の低い順に並ぶ第１〜第３の選択用電圧のうちの前記第１の選択用電圧を、電位の高い順又は低い順に並ぶ第１及び第２の基準電圧のうちの前記第１の基準電圧として出力するための第１のスイッチ素子と、
    前記第２の選択用電圧を前記第１の基準電圧として出力するための第２のスイッチ素子と、
    前記第２の選択用電圧を前記第２の基準電圧として出力するための第３のスイッチ素子と、
    前記第３の選択用電圧を前記第２の基準電圧として出力するための第４のスイッチ素子とを含み、
    前記第１のスイッチ素子が、
    各ビットのデータが各選択用電圧に対応付けられ基準電圧として出力するか否かを示す少なくとも３ビットのガンマ補正データの第１のビットのデータによりイネーブルに設定されたことを条件に、前記第１の選択用電圧を前記第１の基準電圧として出力し、
    前記第２のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第１の基準電圧として出力し、
    前記第３のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりイネーブルに設定されたことを条件に、前記第２の選択用電圧を前記第２の基準電圧として出力し、
    前記第４のスイッチ素子が、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定され、且つ前記ガンマ補正データの第２のビットのデータによりディセーブルに設定され、且つ前記ガンマ補正データの第３のビットのデータによりイネーブルに設定されたことを条件に、前記第３の選択用電圧を前記第２の基準電圧として出力し、
    前記第３の選択用電圧として前記高電位側電源電圧が供給され、
    前記第４のスイッチ素子が、ｐ型のパストランジスタにより構成されることを特徴とする基準電圧選択回路。
  11. 請求項１乃至１０のいずれかにおいて、
    各スイッチセルが、第１〜第４のスイッチ素子の各スイッチ素子を有する第１〜第４のスイッチセルを含み、
    前記第１のスイッチセルが、
    前記ガンマ補正データの第１のビットのデータによりイネーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号をアクティブにすると共に、前記第３のスイッチセルへのイネーブル信号をアクティブにし、
    前記ガンマ補正データの第１のビットのデータによりディセーブルに設定されたとき、前記第２のスイッチセルへのディセーブル信号を非アクティブにすると共に、前記第３のスイッチセルへのイネーブル信号を非アクティブにし、
    前記第２のスイッチセルが、
    前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのディセーブル信号が非アクティブであることを条件に前記第２の選択用電圧を前記第１の基準電圧として出力すると共に、前記第４のスイッチセルへのイネーブル信号をアクティブにし、
    それ以外のときには、前記第４のスイッチセルへのイネーブル信号を非アクティブにし、
    前記第３のスイッチセルが、
    前記ガンマ補正データの第２のビットのデータによりイネーブルに設定され、且つ前記第１のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第２の選択用電圧を前記第２の基準電圧として出力すると共に、前記第４のスイッチセルへのディセーブル信号をアクティブにし、
    それ以外のときには、前記第４のスイッチセルへのディセーブル信号を非アクティブにし、
    前記第４のスイッチセルが、
    前記ガンマ補正データの第３のビットのデータによりイネーブルに設定され、且つ前記第３のスイッチセルからのディセーブル信号が非アクティブであり、且つ前記第２のスイッチセルからのイネーブル信号がアクティブであることを条件に前記第３の選択用電圧を前記第２の基準電圧として出力することを特徴とする基準電圧選択回路。
  12. 電気光学装置の複数のデータ線を駆動するための表示ドライバであって、
    請求項１乃至１１のいずれか記載の基準電圧選択回路と、
    前記基準電圧選択回路からの複数の基準電圧の中から、階調データに対応した基準電圧を選択し、データ電圧として出力する電圧選択回路と、
    前記データ電圧に基づいて前記データ線を駆動する駆動回路とを含むことを特徴とする表示ドライバ。
  13. 複数の走査線と、
    複数のデータ線と、
    前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
    前記複数の走査線を走査する走査ドライバと、
    前記複数のデータ線を駆動する請求項１２記載の表示ドライバとを含むことを特徴とする電気光学装置。
  14. 請求項１２記載の表示ドライバを含むことを特徴とする電子機器。
  15. 請求項１３記載の電気光学装置を含むことを特徴とする電子機器。
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