JP2009088766A - 出力バッファ回路 - Google Patents

Abstract

【課題】消費電力を低減しつつスイッチング速度を高めることができる出力バッファ回路を提供する。
【解決手段】ハイサイド駆動回路１２は、第２電源電圧（７５Ｖ）を基準とした第１電源電圧（５Ｖ）により駆動され、ラッチ回路１２１の保持データに従って、ｐ型ＭＯＳトランジスタＱＰ１の導通状態を切り替える。レベルシフタ１４は、入力信号Ａの立ち上がりと立ち下がりでそれぞれ立ち上がるパルス信号Ｂ、Ｃに基づき、ラッチ回路１２１のデータ保持ノードの電位を切り替える。
【選択図】図２

Description

この発明は、出力バッファ回路に関し、特に、低耐圧回路からの出力信号を高電圧で動作する高耐圧回路に入力させるため、低耐圧回路と高耐圧回路の間に接続される高耐圧の出力バッファ回路に関する。

低電圧系の制御信号を、高電圧で動作する高耐圧系回路へ伝達させる場合において、プルアップトランジスタとプルダウントランジスタを直列接続（トーテムポール接続）した出力バッファ回路が用いられる（たとえば特許文献１、特許文献参照）。この場合、プルダウントランジスタは、低電圧系の制御信号により直接駆動可能であるが、プルアップトランジスタを制御するためには、レベルシフタを用いて、低電圧系の制御信号の電圧を高めてから入力させる必要がある。

この出力バッファ回路においては、プルアップトランジスタのゲート−ドレイン間寄生容量が大きく、消費電力を低減しつつスイッチング速度を高めることが困難であった。
特開２００４−２２７７５３号公報

本発明は、消費電力を低減しつつスイッチング速度を高めることができる出力バッファ回路を提供するものである。

本発明の一態様に係る出力バッファ回路は、第１電源電圧で動作する回路から出力された入力信号を、前記第１電源電圧よりも高い第２電源電圧で動作する回路へ出力するための出力バッファ回路であって、前記第２電源電圧と基準電圧との間に接続されたプルアップトランジスタ及びプルダウントランジスタとからなる出力ドライバ回路と、前記プルダウントランジスタを制御する第１制御信号を出力する第１駆動回路と、信号をラッチするラッチ回路を含みこのラッチ回路の保持データに基づいて前記プルアップトランジスタを制御する第２制御信号を出力する第２駆動回路と、前記入力信号の論理が変化した場合に前記ラッチ回路の保持データを変化させるレベルシフタとを備えたことを特徴とする。

この発明によれば、消費電力を低減しつつスイッチング速度を高めることができる出力バッファ回路を提供することができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１に、本発明の第１の実施の形態に係る出力バッファ回路１００の構成を示す。この出力バッファ回路１００は、出力ドライバ回路１１と、ハイサイド駆動回路１２と、ローサイド駆動回路１３と、レベルシフタ１４と、パルス発生回路１５とを備えている。この出力バッファ回路１００は、後述の説明からも明らかになるように、５Ｖ系の入力信号Ａを、７５Ｖ系の出力信号Ｄとして出力する。この５Ｖ、７５Ｖという数値はあくまで一例であり、本発明がこれに限定されるものではないことは言うまでもない。

出力ドライバ回路１１は、ｐ型ＭＯＳトランジスタＱＰ１と、ｎ型ＭＯＳトランジスタＱＮ１とを、第２電源電圧（ＨＶ：７５Ｖ）と接地電圧ＧＮＤとの間に直列接続して構成される。両トランジスタＱＰ１、ＱＰ２の接続ノードである出力端子からは、後段の高耐圧回路（図示せず）に対し、７５Ｖ系の出力信号Ｄが出力される。

また、ｐ型ＭＯＳトランジスタＱＰ１のゲートには、ハイサイド駆動回路１２が接続されている。ハイサイド駆動回路１２は、第２電源電圧（ＨＶ：７５Ｖ）を基準とした第１電源電圧（ＬＶ：５Ｖ）により駆動される。ハイサイド駆動回路１２は、信号をラッチするラッチ回路１２１を備えており、このラッチ回路１２１の保持データに従って、ｐ型ＭＯＳトランジスタＱＰ１の導通状態を切り替えるものである。ローサイド駆動回路１３は、接地電圧ＧＮＤを基準として第１電源電圧（５Ｖ）により駆動され、従来の回路と同様に、インバータ回路等により構成され得る。

このラッチ回路１２１の保持データを切り替えるため、レベルシフタ１４、及びパルス発生回路１５が設けられている。このレベルシフタ１４は、図２に示すように、入力信号Ａの立ち上がりと立ち下がりでそれぞれ立ち上がるパルス信号Ｂ、Ｃを入力させ、このパルス信号Ｂ、Ｃに基づき、ラッチ回路１２１のデータ保持ノードの電位を切り替える役割を有する。パルス信号Ｂ、Ｃは、パルス発生回路１５により、入力信号Ａに基づいて生成される。

この実施の形態の出力バッファ回路１００は、ラッチ回路１２１の保持データが、レベルシフタ１４に入力されるパルス信号Ｂ，Ｃによって切り替えられ、この保持データに基づいて、プルアップトランジスタＱＰ１のゲート電圧が切り替えられる。

比較のため、従来の出力バッファ回路の一例を図６に示す。この出力バッファ回路では、プルアップトランジスタＱＰ１のゲートと第２電源電圧（７５Ｖ）との間に、ツェナーダイオード１５´と、抵抗Ｒ５が接続されている。抵抗Ｒ５の一端のノードＮ１すなわちプルアップトランジスタＱＰ１のゲートには、ｎ型ＭＯＳトランジスタＱＮ１３が接続されている。ｎ型ＭＯＳトランジスタＱＮ１３のゲートには第１電源電圧Ｂ（５Ｖ）が印加されている。このｎ型ＭＯＳトランジスタＱＮ１３の他端には、抵抗Ｒ６を介してインバータＩＮＶ５が接続され、このインバータＩＮＶ５に対し、ノードＮ１の電圧を制御するための制御信号Ｅが入力されている。この制御信号Ｅを”Ｈ”、”Ｌ”に切り替えることにより、抵抗Ｒ５での電圧降下量を切り替えて、プルアップトランジスタＱＰ１のオン、オフを切り替えている。

しかし、この構成の場合、抵抗Ｒ５を大きくすると、プルアップトランジスタＱＰ１のスイッチング速度が遅くなり、逆に抵抗Ｒ５を小さくすると、消費電流が大きくなるという問題がある。このため、早いスイッチング速度と低消費電力とを同時に達成することが困難であった。

この点、本実施の形態では、プルアップトランジスタＱＰ１の導通制御を、ラッチ回路１２１によって行うので、このような問題がなく、スイッチング速度の向上と、消費電力の低減とを同時に達成することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る出力バッファ回路の構成を、図３を参照して説明する。第１の実施の形態と同一の部分については同一の符号を付し、以下では詳細な説明は省略する。

この実施の形態は、基本構成は第１の実施の形態と同様であり、各回路の内部の構成を明示したものである。

この実施の形態のハイサイド駆動回路１２は、交差接続されたインバータＩＮＶ１とＩＮＶ２により形成されるラッチ回路１２１、及びインバータ１２２、１２３からなる。また、ローサイド駆動回路１３は、直列接続されたインバータ１３１、１３２で構成される。インバータ１３１には５Ｖ系の入力信号Ａが入力される。

ハイサイド駆動回路１２は、第２電源電圧（７５Ｖ)と接地電圧ＧＮＤとの間に直列接続されたツェナーダイオード１６と定電流源１７とにより生成される電圧により駆動される。すなわち、ツェナーダイオード１６は、第２電源電圧（７５Ｖ）を所定の電圧だけ降圧させた電圧（第３電圧）を発生させ、この第２電源電圧と第３電圧とによりハイサイド駆動回路１２を駆動する降圧回路として機能する。

レベルシフタ１４は、インバータＩＮＶ３，ＩＮＶ４、抵抗Ｒ３、Ｒ４及びｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４を備えている。インバータＩＮＶ３、ＩＮＶ４はそれぞれ、図２に示したパルス信号Ｂ，Ｃを入力させ、この反転信号を出力する。抵抗Ｒ３、Ｒ４は、それぞれその一端をインバータＩＮＶ３、ＩＮＶ４の出力端子に接続されている。ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４はそれぞれ抵抗Ｒ３、Ｒ４の他端にソースを接続され、ラッチ回路１２１のデータ保持ノードにドレインを接続されている。また。両トランジスタＱＮ３、ＱＮ４のゲートには、第２電源電圧（５Ｖ）が常時供給されている。

この構成において、パルス信号Ｂ、Ｃが、それぞれ入力信号Ａ，Ｂの立ち上がり、立ち下がりの際に、インバータＩＮＶ３又はＩＮＶ４に入力され、これにより、ラッチ回路１２１のデータ保持ノードの電位が切り替えられる。切り替えられたデータ保持ノードの電位がゲート信号としてプルアップトランジスタＱＰ１に入力され、これにより、出力信号Ｄの”Ｈ””Ｌ”間の切り替えが行われる。

図４は、この第２の実施の形態の変形例に係る出力バッファ回路の回路図である。この変形例では、図３のインバータ１２２、１２３が省略されている。動作は図３の回路と同様である。

なお、図３、図４において、インバータＩＮＶ３、ＩＮＶ４を構成するＭＯＳトランジスタのオン抵抗を大きくすることで（たとえば、ゲート長を長くしゲート幅を短くする）、抵抗Ｒ３、Ｒ４を省略することも可能である。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る出力バッファ回路の構成を、図５を参照して説明する。第２の実施の形態と同一の部分については同一の符号を付し、以下では詳細な説明は省略する。

この実施の形態では、ハイサイド駆動回路１２において、ラッチ回路１２１のデータ保持ノードＮ３とプルアップトランジスタＱＰ１のゲートとの間に、ｎ型ＭＯＳトランジスタＱＮ５が接続されている。このｎ型ＭＯＳトランジスタＱＮ５のゲートは、もう一方のデータ保持ノードＮ４に接続されている。また、第２電源電圧（７５Ｖ）とプルアップトランジスタＱＰ１のゲートとの間に、ｐ型ＭＯＳトランジスタＱＰ５が接続されている。このｐ型ＭＯＳトランジスタＱＰ５のゲートは、データ保持ノードＮ４に接続されている。

この第３の実施の形態の利点を、第２の実施の形態と比較しつつ説明する。第２の実施の形態（変形例の図４）において、出力信号Ｄが”Ｈ”から”Ｌ”に切り替わる場合（すなわち、プルアップトランジスタＱＰ１がオンからオフになる場合）、プルアップトランジスタＱＰ１のゲート−ソース間電圧は−５Ｖ程度から「０Ｖ」となる。このとき、プルアップトランジスタＱＰ１のゲート−ドレイン間寄生容量の両端電圧が変化するため、プルアップトランジスタＱＰ１からプルダウントランジスタＱＮ１に向けて過渡電流が流れる。

この過渡電流が流れる場合でも、インバータＩＮＶ２のオン抵抗が十分小さければ問題は生じないが、このオン抵抗が大きければ、プルアップトランジスタＱＰ１にゲート−ソース間電圧が発生し、これによりプルアップトランジスタＱＰ１がオンして、第２電源電圧（７５Ｖ）→プルアップトランジスタＱＰ１→プルダウントランジスタＱＮ１→接地電圧ＧＮＤの順で貫通電流が流れてしまう。この貫通電流は、出力信号Ｄの切り替わりの時間を長くする。この問題の解決のため、インバータＩＮＶ２のオン抵抗を小さくすると、逆に出力信号Ｄを”Ｌ”から”Ｈ”に切り替える場合において、切り替えのためにレベルシフタ１４中のｎ型ＭＯＳトランジスタＱＮ４に流すｓｉｎｋ電流を大きくしなければならない。このように、第２の実施の形態の構成では、消費電流の増大とスイッチング速度の増大のトレードオフが存在する。

本実施の形態では、前述のトランジスタＱＮ５、ＱＰ５により、この問題が解決されている。

まず、出力信号Ｄが”Ｈ”から”Ｌ”に立ち下がる場合には、ｐ型ＭＯＳトランジスタＱＰ５が導通するため、プルアップトランジスタＱＰ１のゲートを素早く第１電源電圧（７５Ｖ）まで充電する。このため、プルアップトランジスタＱＰ１のゲート−ソース間電圧は発生せず、プルアップトランジスタＱＰ１は導通せず、従って出力信号Ｄは素早く”Ｈ”から”Ｌ”に立ち下げることができる。

一方、出力信号Ｄが”Ｌ”から”Ｈ”に立ち上がるときは、ｎ型ＭＯＳトランジスタＱＮ５の効果で、少ない電流でラッチ回路１２１の保持データを変更することができる。すなわち、ラッチ回路１２２のデータ保持ノードＮ３の電位を”Ｈ”から”Ｌ”に切り替える場合において、データ保持ノードＮ３の電位が、ラッチ回路１２１中のインバータＩＮＶ２の閾値電圧以下に下がるまでの間は、ｎ型ＭＯＳトランジスタＱＮ５のバックゲート電圧に比べ、ドレイン・ソースの電位が高い。このため、それまでの間は、ｎ型ＭＯＳトランジスタＱＮ５のオン抵抗は十分に高く保たれる。そのため、レベルシフタ１４中のｎ型ＭＯＳトランジスタＱＮ４に流れる電流を少なく設定することができ、全体として消費電流を小さくすることができる。このように、第３の実施の形態は、第２の実施の形態に比べ、消費電流の低減とスイッチング速度の向上を同時に達成できるという面で優れている。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

本発明の第１の実施の形態に係る出力バッファ回路の構成を説明する回路図である。 第１の実施の形態の動作を示すタイミングチャートである。 本発明の第２の実施の形態に係る出力バッファ回路の構成を説明する回路図である。 本発明の第２の実施の形態の変形例を説明する回路図である。 本発明の第３の実施の形態に係る出力バッファ回路の構成を説明する回路図である。 従来の出力バッファ回路の一例を示す回路図である。

符号の説明

１１・・・出力ドライバ回路、 １２・・・ハイサイド駆動回路、 １３・・・ローサイド駆動回路、 １４・・・レベルシフタ、 １５・・・パルス発生回路、１６・・・ツェナーダイオード、 １７・・・定電流源。

Claims (5)

1. 第１電源電圧で動作する回路から出力された入力信号を、前記第１電源電圧よりも高い第２電源電圧で動作する回路へ出力するための出力バッファ回路であって、
   前記第２電源電圧と基準電圧との間に接続されたプルアップトランジスタ及びプルダウントランジスタとからなる出力ドライバ回路と、
   前記プルダウントランジスタを制御する第１制御信号を出力する第１駆動回路と、
   信号をラッチするラッチ回路を含みこのラッチ回路の保持データに基づいて前記プルアップトランジスタを制御する第２制御信号を出力する第２駆動回路と、
   前記入力信号の論理が変化した場合に前記ラッチ回路の保持データを変化させるレベルシフタと
   を備えたことを特徴とする出力バッファ回路。
2. 前記レベルシフタは、
   前記パルス信号を入力させてその反転信号を出力するインバータ回路と、
   ドレインが前記データ保持ノードに接続されソースは前記インバータ回路の出力信号が入力されゲートには前記第１電源電圧が供給されるｎ型ＭＯＳトランジスタと、
   を備えたことを特徴とする請求項１記載の出力バッファ回路。
3. 前記第２電源電圧を所定の電圧だけ降圧させた第３電圧を発生させる降圧回路を更に備え、
   前記第２駆動回路は、前記第２電源電圧と前記第３電圧により駆動されることを特徴とする請求項１記載の出力バッファ回路。
4. 前記第２駆動回路は、前記ラッチ回路の第１データ保持ノードと前記プルアップトランジスタの制御端子との間に電流経路を形成し、前記ラッチ回路の第２データ保持ノードに制御端子が接続された第１導電型のトランジスタと、
   前記第２電源電圧と前記プルアップトランジスタの制御端子との間に電流経路を形成し、前記第２データ保持ノードに制御端子が接続された第２導電型のトランジスタと
   を備えたことを特徴とする請求項１記載の出力バッファ回路。
5. 前記入力信号の論理が変化した場合に立ち上がるパルス信号を発生させるパルス信号発生回路を更に備え、前記レベルシフタは、前記パルス信号を前記ラッチ回路のデータ保持ノードに入力させるように構成されたことを特徴とする請求項１記載の出力バッファ回路。
   
   

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